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JP6128993B2 - 積層型半導体装置、プリント回路板、電子機器及び積層型半導体装置の製造方法 - Google Patents

積層型半導体装置、プリント回路板、電子機器及び積層型半導体装置の製造方法 Download PDF

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JP6128993B2
JP6128993B2 JP2013137014A JP2013137014A JP6128993B2 JP 6128993 B2 JP6128993 B2 JP 6128993B2 JP 2013137014 A JP2013137014 A JP 2013137014A JP 2013137014 A JP2013137014 A JP 2013137014A JP 6128993 B2 JP6128993 B2 JP 6128993B2
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semiconductor device
semiconductor
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有矢 岡田
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Description

本発明は、第１半導体パッケージと第２半導体パッケージとを積層した積層型半導体装置、積層型半導体装置を備えたプリント回路板、電子機器、及び積層型半導体装置の製造方法に関する。
携帯情報機器やデジタルスチルカメラ、デジタルビデオカメラ等の電子機器の小型化及び高機能化に伴って、半導体装置の高密度化及び小型化が要求されている。これらの要求に応えるため、積層型半導体装置の開発が行われている。
積層型半導体装置としては、半導体素子を複数積層する、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）型の積層型半導体装置が存在する。しかしながら、半導体素子単体に対して動作検査を行うことは難しいため、ＭＣＰ型の積層型半導体装置が完成するまで、内部の複数の半導体素子が動作するか分からない。そのため、最終的なＭＣＰ型の積層型半導体装置の歩留まりは、各々の半導体素子の良品率の掛け合わせになるため、大きく低下する。また積層する半導体素子の数が増えるほど、この歩留まり低下はさらに高くなる。
一方、半導体素子は、個片化された半導体パッケージに内蔵された状態ならば動作検査が容易なため、歩留まり高く積層型半導体装置を製造するためには、動作検査済みで良品保証されている半導体パッケージを積層するのが望ましい。
そこで、ＰｉＰ（Ｐａｃｋａｇｅ ｉｎ Ｐａｃｋａｇｅ）型の積層型半導体装置が開発されている（特許文献１参照）。この種の積層型半導体装置の製造を行う場合、第１半導体パッケージは、複数の第１半導体パッケージの配線基板がつながっている半完成品のシート形態で製造工程に供給される。そしてシート形態の各第１半導体パッケージにそれぞれ個片形態の第２半導体パッケージを積層する。次いで、第１半導体パッケージの配線基板の導体パッドと第２半導体パッケージの配線基板の導体パッドとを、金属ワイヤで接続する。次いで、金型を用いて、第１半導体パッケージの半導体素子と共に第２半導体パッケージと金属ワイヤを樹脂封止する。次いで、第１半導体パッケージの配線基板の接続用導体パッドにハンダ等で構成された接続端子を形成した後、第１半導体パッケージの配線基板と封止樹脂を切断しそれぞれの積層型半導体装置に個片化する。
上記特許文献１で提案されているＰｉＰ型の積層型半導体装置は、第２半導体パッケージに検査済みの個片化された半導体パッケージを使用することができる。そのため、ＭＣＰ型の積層型半導体装置に比べ、歩留まり高く積層型半導体装置を製造することができる。
ここで、複数の第１半導体パッケージの配線基板が繋がっている半完成品のシート形態で製造工程に供給されるのは、ワイヤボンディング工程や、樹脂封止工程、接続端子形成工程で複数の積層型半導体装置を一括して効率よく製造するためである。
特許第４８００６２５号公報
しかしながら、シート形態の第１半導体パッケージは個片された半導体パッケージと異なり、配線基板がつながった半完成品状態であるため、個片された半導体パッケージのように動作検査を行い、良品保障された状態で扱うことができない。
ＰｉＰ型の積層型半導体装置の製造方法において第１半導体パッケージも検査済みの良品保障された個片された半導体パッケージを使用するためには、複数の板部材が連結されたシート形態の板材を使用することが考えられる。板部材の上面に個片された第２半導体パッケージを、下面に個片された第１半導体パッケージを固着すれば、シート状態の板材を介して複数の個片の半導体パッケージを１つのシート形態として、製造工程に供給することができる。
このようにシート形態の板材を用いて複数の個片半導体パッケージを１つのシート形態として製造工程に提供すれば、従来のＰｉＰ型の積層型半導体装置と同様に複数の積層型半導体装置を一括して効率よく製造できる。そして複数の個片半導体パッケージを１つのシート形態として製造すれば、使用する半導体パッケージの全てに良品保障された個片半導体パッケージを使用し、より歩留まり高く、かつ生産性高いまま、ＰｉＰ型の積層型半導体装置を製造することができる。
ところが、半導体パッケージの配線基板は、半導体素子よりも線膨張係数の高いガラスエポキシ樹脂（１３〜４０［ｐｐｍ］）や配線の銅箔（１５〜２０［ｐｐｍ］）で構成されている。また半導体素子の搭載は１５０［℃］程度の加熱を伴うため、個片の半導体パッケージは配線基板と半導体素子との線膨張差により、常温で配線基板の端部（特に隅部）が半導体素子の搭載面（一方の面）とは反対側に反った形状を有している。
従って、シート状態の板材に複数の第１半導体パッケージを固着すると、第１半導体パッケージの反り形状や搭載装置の精度により傾いて搭載されてしまい、複数の第１半導体パッケージの間で高さ方向の搭載位置のバラつきが生じてしまう。また、各第１半導体パッケージ自体の厚みのバラつき（±５０［μｍ］）や、半導体パッケージの搭載装置の精度により、第１半導体パッケージの高さ方向の搭載位置にバラつきが生じてしまう。
更に、シート状態の板材に搭載された複数の第１半導体パッケージの高さ方向の搭載位置がバラついた状態で樹脂封止を行うと、樹脂封止用の金型と第１半導体パッケージの配線基板の半導体素子の搭載面とは反対側の裏面との間に隙間を生じてしまう。樹脂封止用の金型と第１半導体パッケージの配線基板の裏面との間に隙間があると樹脂封止時にその隙間に封止樹脂が入り込んでしまう。
また、半導体パッケージが加熱されると、配線基板と半導体素子との線膨張差により熱変形を生じる。半導体パッケージの樹脂封止では、半導体素子を配線基板に搭載する際の加熱温度１５０［℃］よりも高い１７０［℃］程度の加熱が行われる。そのため、シート状態の板材に搭載された、第１半導体パッケージの配線基板の端部は、半導体素子の搭載面側に熱変形により反る。
このようにシート状態の板材に搭載された複数の第１の半導体パッケージの配線基板の端部が搭載面側に反ると、樹脂封止用の金型と第１半導体パッケージの配線基板の裏面との間に隙間を生じてしまう。樹脂封止用の金型と第１半導体パッケージの配線基板の裏面との間に隙間があると、樹脂封止時にその隙間に封止樹脂が入り込んでしまう。
第１半導体パッケージの裏面に封止樹脂が回り込むと、第１半導体パッケージの配線基板の裏面に樹脂バリが発生する。第１半導体パッケージの配線基板の裏面に樹脂バリが発生していると、第１半導体パッケージの配線基板の裏面に配置されている接続用導体パッドが樹脂バリで覆われてしまい、はんだボール等の接続端子を形成することができず、接続不良となる。このように、個片化された第１半導体パッケージと個片化された第２の半導体パッケージとを板部材に固着して製造する場合、樹脂バリによりＰｉＰ型の積層型半導体装置の歩留まりが低くなる問題があった。
そこで、本発明は、歩留まりが高い積層型半導体装置、プリント回路板、電子機器、積層型半導体装置の製造方法を提供することを目的とするものである。
本発明の積層型半導体装置は、第１半導体素子と、一対の面のうち一方の面に前記第１半導体素子が実装され、前記一対の面のうち他方の面に接続端子が接続される接続用導体パッドが複数形成され、一対の面のうちいずれかの面に第１導体パッドが複数形成された第１配線基板と、を有する第１半導体パッケージと、第２半導体素子と、一対の面のうちいずれかの面に前記第２半導体素子が実装され、一対の面のうちいずれかの面に第２導体パッドが複数形成された第２配線基板と、を有し、前記第１半導体パッケージの第１配線基板の一方の面に対向する側に配置された第２半導体パッケージと、前記第１半導体パッケージと前記第２半導体パッケージとの間に介在し、前記第１半導体パッケージ及び前記第２半導体パッケージが固着された板本体、及び前記板本体を基端として前記第１配線基板の一方の面の端部に対向する位置まで突出する突出片を有する板部材と、前記各第１導体パッドと前記各第２導体パッドとをそれぞれ電気的に接続する複数の金属ワイヤと、少なくとも前記複数の第１導体パッド、前記複数の第２導体パッド及び前記複数の金属ワイヤを封止する封止樹脂と、を備え、前記板部材は、前記突出片における前記第１配線基板の一方の面に対向する面に配置され、前記第１配線基板の一方の面に接触する脚部を有する、ことを特徴とする。
本発明によれば、板部材の脚部を、第１半導体パッケージの第１配線基板に接触させて第１配線基板を支持している。このため、第１配線基板の第１半導体素子が実装された一方の面側への反りや、第１半導体パッケージの搭載傾きによる板部材の板本体に対する第１半導体パッケージの搭載位置のバラつきを抑制できる。したがって、第１配線基板の他方の面側における樹脂バリの発生が抑制され、接続用導体パッドにおける接続端子の接続不良が少なくなり、積層型半導体装置の歩留まりが向上する。
第１実施形態に係る積層型半導体装置を備えたプリント回路板の概略構成を示す平面図である。 図１のＩＩ−ＩＩ線に沿う積層型半導体装置の断面図である。 第１実施形態の板部材を示す説明図である。 第１実施形態に係る積層型半導体装置の製造方法の一例を示す説明図である。 第１実施形態に係る積層型半導体装置の製造方法の一例を示す説明図である。 第２実施形態に係る積層型半導体装置の概略構成を示す平面図である。 第３実施形態に係る積層型半導体装置の概略構成を示す断面図である。 第４実施形態に係る積層型半導体装置の概略構成を示す断面図である。
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置を備えたプリント回路板の概略構成を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿う積層型半導体装置の断面図である。なお、図１において、積層型半導体装置の封止樹脂は、説明の都合上図示を省略している。
図１に示すように、プリント回路板１００は、積層型半導体装置１５０と、プリント配線板であるメイン基板１８０とを備えている。積層型半導体装置１５０は、メイン基板１８０の両面のうち一方の面に実装されている。積層型半導体装置１５０は、ＰｉＰ（Ｐａｃｋａｇｅ ｉｎ Ｐａｃｋａｇｅ）型の積層型半導体装置である。
図２に示すように、積層型半導体装置１５０は、半導体パッケージ（第１半導体パッケージ）１０１と、半導体パッケージ１０１上に積層された半導体パッケージ（第２半導体パッケージ）１０２とを備えている。
半導体パッケージ１０１は、第１半導体素子としての半導体チップ１０３と、第１配線基板としての配線基板１０５とを有している。配線基板１０５は、一方の面（表面）１０５ａと、面１０５ａとは反対側の他方の面（裏面）１０５ｂとを有している平板状に形成された、平面視で（面１０５ａに垂直な矢印Ｘ方向から見て）四角形状のインターポーザである。配線基板１０５の一対の面１０５ａ，１０５ｂのうち面１０５ａには、半導体チップ１０３が実装されている。配線基板１０５の面１０５ｂには、導体で形成された、外部の接続端子であるはんだボール１９０が接続される接続用導体パッド１０６が複数形成されている。
半導体チップ１０３は、配線基板１０５の面１０５ａ（又は面１０５ｂ）に垂直な矢印Ｘ方向から見て、配線基板１０５の面積よりも小面積に形成されている。半導体チップ１０３は、配線基板１０５の面１０５ａにフェースダウンで実装されている。この場合には、半導体チップ１０３の突起電極１０９により配線基板１０５の面１０５ａに電気的に接続されている。その際、半導体チップ１０３と配線基板１０５との間の突起電極１０９は、封止樹脂１０４により保護（封止）されている構造とするのがよい。
半導体チップ１０３が配線基板１０５にフェースダウンで実装された構造の場合、突起電極１０９には、はんだバンプやＣｕバンプ、Ａｕバンプを用いることができる。また、半導体チップ１０３と配線基板１０５との間の封止樹脂１０４にはシリカ入り熱硬化性樹脂を用いることができる。また、半導体パッケージ１０１は、常温で配線基板１０５の端部（外周縁部）、特に端部のうちの４つの隅部１０５ｃ（図１）が、配線基板１０５の面１０５ｂ側へ反った形状を有している。
具体的に説明すると、製造工程において、配線基板１０５に半導体チップ１０３を搭載した状態で、これらを第１温度（１５０［℃］程度）に加熱することで、半導体チップ１０３と配線基板１０５との接合が行われる。配線基板１０５は、半導体チップ１０３よりも線膨張係数の高いガラスエポキシ樹脂（１３〜４０［ｐｐｍ］）や配線の銅箔（１５〜２０［ｐｐｍ］）で構成されている。したがって、半導体チップ１０３及び配線基板１０５を冷却した際に、これらの線膨張差により、配線基板１０５の端部、特に隅部１０５ｃが、配線基板１０５の面１０５ｂ側へ反った形状となる。
なお、半導体パッケージ１０１の半導体チップ１０３は、配線基板１０５の面１０５ａにフェースアップで実装され、配線基板１０５の面１０５ａに接合材で接着固定されていてもよい。その場合、半導体チップ１０３は、複数の金属ワイヤで配線基板１０５の面１０５ａに電気的に接続される。そして半導体チップ１０３、配線基板１０５の面１０５ａ、及び金属ワイヤを封止する封止樹脂を有する。その場合、金属ワイヤには例えば金ワイヤや銅ワイヤ、銀ワイヤを用いることができる。
半導体パッケージ１０２は、半導体パッケージ１０１の配線基板１０５の面１０５ａに対向する側に配置されている。半導体パッケージ１０２は、第２半導体素子としての半導体チップ１１１と、第２配線基板としての配線基板１１３と、を有している。配線基板１１３は、一方の面１１３ａと、面１１３ａとは反対側の他方の面１１３ｂとを有している平板状に形成された、平面視で（面１０５ａに垂直な矢印Ｘ方向から見て）四角形状のインターポーザである。配線基板１１３は、矢印Ｘ方向から見て、配線基板１０５の面積よりも小面積に形成されている。そして、配線基板１１３は、矢印Ｘ方向から見て、配線基板１０５の面１０５ａの端部（外周縁部）からはみ出さないように配線基板１０５の面１０５ａの端部を除く領域内に配置されている。
配線基板１１３の一対の面１１３ａ，１１３ｂのうち面１１３ａには、半導体チップ１１１が実装されている。半導体チップ１１１は、矢印Ｘ方向から見て、配線基板１１３の面積よりも小面積に形成されている。半導体チップ１１１は、配線基板１１３の面１１３ａにフェースアップで設けられ、接合材（接着部材）１１２で固定（固着）されている。半導体チップ１１１と配線基板１１３の面１１３ａとは、金属ワイヤ１１４で電気的に接続されている。そして、配線基板１１３の面１１３ａ、半導体チップ１１１及び金属ワイヤ１１４が封止樹脂１１５で封止されている。
なお、半導体チップ１１１は、配線基板１１３の面１１３ａにフェースダウンで実装される場合であってもよい。この場合には、半導体チップ１１１の突起電極により配線基板１１３の面１１３ａに電気的に接続されている構造であってもよい。
本第１実施形態では、配線基板１０５の面１０５ａと配線基板１１３の面１１３ａとが互いに対向するように配置されている。配線基板１０５の面１０５ａには、第１導体パッドとしての導体パッド（電極）１１０が複数形成されている。配線基板１１３の面１１３ｂには、第２導体パッドである導体パッド（電極）１１６が複数形成されている。
図１に示すように、複数の導体パッド１１０は、配線基板１０５の面１０５ａの端部（外周縁部）に沿って互いに間隔をあけて配置されている。また、複数の導体パッド１１６は、配線基板１１３の面１１３ａの端部（外周縁部）に沿って互いに間隔をあけて配置されている。つまり、複数の導体パッド１１０は、矢印Ｘ方向から見て、配線基板１１３に重ならない位置に配置されている。換言すると、配線基板１１３は、矢印Ｘ方向から見て、導体パッド１１０に重ならない位置に配置されている。
積層型半導体装置１５０は、各導体パッド１１０と各導体パッド１１６とをそれぞれ電気的に接続する複数の金属ワイヤ１２１と、少なくとも導体パッド１１０，１１６及び金属ワイヤ１２１を封止する封止樹脂１２２を有している。
複数の金属ワイヤ１２１で配線基板１０５の配線と配線基板１１３の配線とが接続されているので、はんだボールで接続する場合と比較して、配線密度を向上させることができる。本第１実施形態の金属ワイヤ１１４，１２１としては、例えば金ワイヤや銅ワイヤ、銀ワイヤを用いることができる。
半導体チップ１０３は、例えばＣＰＵ等であり、半導体チップ１１１は、例えばメモリ等である。半導体チップ１０３と半導体チップ１１１とは、配線基板１０５，１１３及び金属ワイヤ１２１を介して、信号の送受信を行う。半導体チップ１０３は、１つであっても複数であってもよく、また、半導体チップ１１１も、１つであっても複数であってもよい。
本第１実施形態では、導体パッド１１０，１１６及び金属ワイヤ１２１を樹脂封止するために、配線基板１０５の面１０５ａ、半導体チップ１０３、金属ワイヤ１２１及び半導体パッケージ１０２が、封止樹脂１２２により封止されている。封止樹脂１２２の樹脂材は、封止樹脂１１５と同一の樹脂材であってもよいし、異なる樹脂材であってもよい。
積層型半導体装置１５０は、半導体パッケージ１０１と半導体パッケージ１０２との間に介在された板部材１２３を備えている。本第１実施形態では、板部材１２３は、半導体チップ１０３と封止樹脂１１５との間に介在される。
図３は、板部材１２３を示す説明図である。図３（ａ）は、板部材１２３の平面図、図３（ｂ）は、図３（ａ）のＩＩＩｂ−ＩＩＩｂ線に沿う板部材１２３の断面図である。
板部材１２３は、図３（ａ）に示すように、矢印Ｘ方向（図２）から見て、配線基板１０５よりも小面積に形成された略四角形状の板本体１３１を備えている。この板本体１３１の一方の面には、図２に示すように、接着部材等の接合材１２６で半導体パッケージ１０１が固着され、他方の面には、接着部材等の接合材１２７で半導体パッケージ１０２が固着されている。この板本体１３１は、金属ワイヤ１２１に干渉しない大きさで、半導体パッケージ１０１，１０２が固着できる大きさであればよい。つまり、板本体１３１は、配線基板１０５の面１０５ａに垂直な矢印Ｘ方向から見て、配線基板１０５よりも小面積であり、配線基板１０５の面１０５ａの端部を除く領域内に配置されている。
板部材１２３は、板本体１３１の各隅部を基端として各隅部からそれぞれ突出する３つ以上の複数の突出片、本第１実施形態では４つの突出片１３２を有している。更に、板部材１２３は、各突出片１３２における配線基板１０５の面１０５ａに対向する側の面１３２ａにそれぞれ配置された脚部１３３を有する。本第１実施形態では、脚部１３３は、突出片１３２と一体に形成されているが、接着部材等で突出片１３２に固定される場合であってもよい。
各突出片１３２は、矢印Ｘ方向から見て、金属ワイヤ１２１、即ち導体パッド１１０と干渉しない位置に、配線基板１０５の面１０５ａの端部に向かって延びて形成されている。本実施形態では、各突出片１３２は、面１０５ａの端部のうち隅部１０５ｃに対向する位置に突出するように形成されている。
各突出片１３２に設けられた脚部１３３は、配線基板１０５の面１０５ａ側に突出する凸状に形成されている。各脚部１３３の先端面（接触面）は、配線基板１０５の面１０５ａに接触している。つまり、半導体パッケージ１０１（具体的には半導体チップ１０３）は、各脚部１３３が配線基板１０５の面１０５ａに接触する状態で板本体１３１に固定されている。各脚部１３３は、面１３２ａから延びる矢印Ｘ方向の高さが、互いに同一の高さに設定されている。
このように配線基板１０５の面１０５ａと板部材１２３の脚部１３３とを直接接触させる構造とすることで、脚部１３３によって配線基板１０５が板部材１２３の板本体１３１に対して傾くことなく、半導体パッケージ１０１が固着される。
また、脚部１３３によって配線基板１０５が直接支持されるため、配線基板１０５の板部材１２３に対する取り付け高さを、脚部１３３の高さで一定化することができる。さらに脚部１３３によって配線基板１０５が直接支持されるため、樹脂封止工程における配線基板１０５の熱変形を抑制できる。以上のように脚部１３３によって、配線基板１０５の面１０５ｂの位置バラつきを抑制でき、積層型半導体装置１５０の樹脂封止工程における金型と配線基板１０５の面１０５ｂとの間に隙間が発生することを防ぎ、樹脂バリ発生を抑止できる。
なお、本第１実施形態では、脚部１３３は円柱であるが、一点以上で配線基板１０５と接することができればよく、球状や円錐、多角柱、多角錐等、いかなる形状であってもよい。
また配線基板１０５の面１０５ａに向けた脚部１３３は、接着部材等の接合材を介して接触していてもよい。この場合、脚部１３３と配線基板１０５とは接合材を介して一体化しているため、樹脂封止工程における配線基板１０５の熱変形をより効果的に抑制できる。その結果、積層型半導体装置１５０の樹脂封止工程における金型と配線基板１０５の面１０５ｂとの間に隙間が発生することをより効果的に防ぎ、樹脂バリ発生を抑止できる。
本第１実施形態の材料として例えば接合材１１２，１２６，１２７に熱硬化性樹脂シートを、封止樹脂１０４，１１５，１２２にはシリカ入り熱硬化性樹脂を用いることができる。
また配線基板１０５としては、例えば、基材にガラスエポキシ樹脂、配線層に銅箔を用いることができる。そのときの配線基板１０５の線膨張係数は１．４×１０−５〜１．６×１０−５［１／Ｋ］程度であり、ヤング率は４０［Ｇｐａ］程度である。
板部材１２３は、配線基板１０５を安定的に支持し、配線基板１０５の熱変形を抑制するため、配線基板１０５よりも大きい線膨張係数と高いヤング率を有していることが好ましい。板部材１２３を構成する材料としては、線膨張係数が４×１０−６［１／Ｋ］、ヤング率１４５［Ｇｐａ］程度の４２アロイ合金などの金属材料や、線膨張係数１．０×１０−５［１／Ｋ］、ヤング率８０［Ｇｐａ］程度のセラミック材料を使用することができる。
本第１実施形態では、各突出片１３２は、矢印Ｘ方向から見て、板本体１３１から配線基板１０５の４つの隅部１０５ｃの位置までそれぞれ突出するように形成されている。このように、配線基板１０５が四角形状であるので、板部材１２３は、４つの隅部１０５ｃに対応して、４つの突出片１３２を有しているのがよい。なお、突出片１３２の数は、４つよりも多くてもよく、４つに限定するものではない。ここで、矢印Ｘ方向から見て、隣り合う２つの突出片１３２，１３２の間の領域Ｒは、金属ワイヤ１２１を配線するための領域となっている。
このように突出片１３２を隅部１０５ｃに対向するように設けたことで、金属ワイヤ１２１を配線する領域Ｒを確保することができる。更に、樹脂封止工程で配線基板１０５の熱変形が最も大きくなる４隅部１０５ｃを結ぶ対角線上により近い位置に脚部１３３を設けることができる。このような脚部１３３の配置により、積層型半導体装置１５０の樹脂封止工程における金型と配線基板１０５の面１０５ｂとの間に隙間が発生することをより効果的に防ぎ、樹脂バリ発生を効果的に抑止できる。
また脚部１３３は、封止樹脂１２２より露出していてもよい。この場合、脚部１３３を配線基板１０５の熱変形が、４隅部１０５ｃを結ぶ対角線上で最も大きくなる４隅部１０５ｃの直上に配置できるので、さらに効果的に樹脂バリ発生を抑止できる。
図１中、破線１３４は、半導体パッケージ１０１の配線基板１０５の反り形状の等高線を示している。半導体パッケージ１０１の配線基板１０５は、半導体チップ１０３の中心を中心として同心円状に反るため、脚部１３３は配線基板１０５の面１０５ａの中心に対して、同心円状で配置していることが望ましい。このように脚部１３３を配置すればより安定して、脚部１３３により配線基板１０５を支持できるため、さらに効果的に樹脂バリ発生を抑止できる。
配線基板１０５の反りを含む熱変形は、配線基板１０５の端部が大きい。したがって、脚部１３３は、突出片１３２の先端に配置されているのが好ましい。
また、配線基板１０５の反りを含む熱変形は、配線基板１０５の４つの隅部１０５ｃを結ぶ対角線上が最も大きくなる。そのため、脚部１３３は、配線基板１０５の面１０５ａの４隅部１０５ｃを結ぶ対角線上に配置していることが望ましい。脚部１３３を配線基板１０５の面１０５ａの４隅部１０５ｃを結ぶ対角線上に配置すれば、より安定して、脚部１３３により配線基板１０５を支持できる。また樹脂封止工程における加熱による、配線基板１０５の熱変形もより効果的に抑制できる。そのため樹脂バリを抑制する効果をより高められる。
また、板部材１２３が、金属ワイヤ１２１を配線する領域を残して、隣り合う２つの突出片１３２の先端部同士を連結する梁部を更に有していてもよい。さらに梁部の一部、若しくは全体に、配線基板１０５の面１０５ａに向かう脚部を設けていてもよい。このような構造とすることで、樹脂封止工程における加熱による、配線基板１０５の熱変形をより多くの面積で脚部により抑えることができる。そのため樹脂バリを抑制する効果をより高められることができる。
また配線基板１０５と脚部１３３が接触する位置は、配線基板１０５の面１０５ｂに垂直な方向からみて、接続用導体パッド１０６が配置されている領域よりも外側で配線基板１０５の面１０５ａと接触していることが望ましい。このように脚部１３３と配線基板１０５が接触していれば、樹脂封止工程における配線基板１０５の熱変形を、接続用導体パッド１０６が配置されている領域よりも外側で抑えることができる。そのため配線基板１０５の面１０５ｂに配置されている接続用導体パッド１０６に樹脂バリが発生することを効果的に抑制できる。
図４及び図５は、本発明の第１実施形態に係る積層型半導体装置１５０の製造方法の一例を示す説明図である。図４（ａ）は、積層型半導体装置１５０の製造工程における第１固着工程を示す説明図である。図４（ｂ）は、積層型半導体装置１５０の製造工程における第２固着工程を示す説明図である。図４（ｃ）は、積層型半導体装置１５０の製造工程におけるワイヤボンディング工程を示す説明図である。図５（ａ）は、積層型半導体装置１５０の製造工程における樹脂封止工程を示す説明図である。図５（ｂ）は、積層型半導体装置１５０の製造工程における接続端子であるはんだボール１９０の取付工程を示す説明図である。図５（ｃ）は、積層型半導体装置１５０の製造工程における個片化工程を示す説明図である。
図４（ａ）に示すように、複数の板部材１２３が連結されたシート状の板材１５１を用意し、板材１５１の各板部材１２３の板本体１３１の下面に、各半導体パッケージ１０１をそれぞれ固着する（第１固着工程）。
具体的には、半導体パッケージ１０１の半導体チップ１０３に接合材１２６としての熱硬化性樹脂シートを用いて板部材１２３を接着し、接合材１２６を熱硬化させる。ここで、板部材１２３は、図１に示すように、板本体１３１、突出片１３２及び脚部１３３を有して構成されている。したがって、板部材１２３の板本体１３１を、板部材１２３の脚部１３３が半導体パッケージ１０１の配線基板１０５の面１０５ａに接触するように半導体パッケージ１０１に固着する。板本体１３１は、配線基板１０５の面１０５ａに垂直な方向から見て、配線基板１０５の外周からはみ出さない位置に固着される。
また、突出片１３２に設けられた脚部１３３と配線基板１０５が接触するように板本体１３１が半導体パッケージ１０１の半導体チップ１０３上に固着される。従って、脚部１３３によって配線基板１０５が板部材１２３の板本体１３１に対して傾くことなく半導体パッケージ１０１が板本体１３１に固着される。
板部材１２３の脚部１３３によって配線基板１０５が直接支持されるため、板本体１３１に対する配線基板１０５の取り付け高さを、脚部１３３の高さで一定化することができる。このとき脚部１３３の高さは、配線基板１０５の反り量と半導体チップ１０３の配線基板１０５への実装高さを足し合わせた高さよりも、高いことが望ましい。このように脚部１３３の高さを設定しておけば、より確実に脚部１３３と配線基板１０５とを接触させることができる。
次に、図４（ｂ）に示すように、各板部材１２３の板本体１３１上に、それぞれ半導体パッケージ１０２を供給し、各半導体パッケージ１０２を各板部材１２３の板本体１３１にそれぞれ固着する（第２固着工程）。
具体的には、板部材１２３の板本体１３１上に、半導体パッケージ１０２を接合材１２７として熱硬化性樹脂シートを用いて接着し、接合材１２７を熱硬化させる。その際、配線基板１１３は、配線基板１０５の面１０５ａに垂直な方向から見て、配線基板１０５の外周からはみ出さない位置、即ち板本体１３１上に固着される。これにより、板本体１３１は、半導体パッケージ１０１，１０２により挟み込まれる。
次に、図４（ｃ）に示すように、配線基板１０５の各導体パッド１１０と配線基板１１３の各導体パッド１１６とをそれぞれ金属ワイヤ１２１でワイヤボンディングにより電気的に接続する（ワイヤボンディング工程）。ここで、配線基板１１３は、配線基板１０５の面１０５ａに垂直な方向から見て、配線基板１０５よりも小面積であり、且つ配線基板１０５の領域内に配置されており、配線基板１０５の外周からはみ出していない。また、板本体１３１は、配線基板１０５の面１０５ａに垂直な方向から見て、配線基板１１３の面積以下の面積であり、且つ配線基板１１３の領域内に配置されているので、配線基板１１３の外周からはみ出していない。従って、ワイヤボンディングの作業時に板本体１３１が干渉することがなく、ワイヤボンディングの作業性がよい。
次に、ワイヤボンディング工程後、図５（ａ）に示すように、半導体パッケージ１０１，１０２及び板部材１２３からなるユニットを、金型１５２内のチャンバに配置する。このとき、半導体パッケージ１０１の配線基板１０５の面１０５ｂが下面となるように配置される。つまり、配線基板１０５の面１０５ｂが金型１５２の面１５２ａに接触する。配線基板１０５は、端部（特に隅部）が面１０５ａ側に反っている場合があるが、面１０５ｂと金型１５２の面１５２ａとの間に隙間がない状態で金型１５２内に配置される。
そして、金型１５２内に溶融した溶融樹脂を供給し、固化させることで、半導体パッケージ１０１、金属ワイヤ１２１及び半導体パッケージ１０２と共に、板部材１２３を、封止樹脂１２２で一括封止する（樹脂封止工程）。つまり、複数の半導体パッケージ１０１及び複数の半導体パッケージ１０２と共に、シート状板材１５１を、封止樹脂１２２で一括封止する。具体的には、配線基板１０５の面１０５ａ、半導体チップ１０３、金属ワイヤ１２１、半導体パッケージ１０２及び板部材１２３を封止樹脂１２２で一括封止する。その際、封止樹脂１２２としてシリカ入り熱硬化性樹脂を用いてトランスファーモールドにより封止し、封止樹脂１２２を熱硬化させる。このとき、板本体１３１に対する配線基板１０５の取り付け高さは、脚部１３３の接触によって、配線基板１０５の傾きが抑えられ、且つ一定化されている。従って、金型１５２の面１５２ａと配線基板１０５の面１０５ｂとの間で隙間ができるのが抑制される。
また、配線基板１０５は、第１温度（１５０［℃］）よりも高い第２温度（１８０［℃］）まで加熱されることになるため、端部（特に隅部）が面１０５ａ側に反り返る方向に力が発生する。しかし、配線基板１０５は、金型１５２の面１５２ａと脚部１３３によって支持されているため、樹脂入封止時の加熱のよる熱変形が抑えられる。したがって、金型１５２の面１５２ａと配線基板１０５の面１０５ｂとの間で隙間ができるのが抑制される。このように金型１５２の面１５２ａと配線基板１０５の面１０５ｂとの間で隙間ができるのが抑制されるので、配線基板１０５の面１０５ｂに発生する樹脂バリを防ぐことができる。これにより、接続用導体パッド１０６におけるはんだボール１９０の接合不良が少なくなり、積層型半導体装置１５０の歩留まりが向上する。また、シート状板材１５１を用いることで、複数の半導体パッケージの樹脂バリ発生を抑止して一括封止できるため生産性が高い。
また樹脂封止する際に金型１５２の面１５２ａと配線基板１０５の面１０５ｂの間に弾性を有するフィルム部材を設けていてもよい。その際には、金型１５２の１５２ａと配線基板１０５の面１０５ｂとの隙間がフィルム部材の厚さよりも薄くなるように脚部の高さを設定しておくのが望ましい。このようにしておけば樹脂封止の際に配線基板１０５の面１０５ｂがフィルムにめり込むこととなる。結果、フィルムと配線基板１０５の面１０５ｂとの間に隙間ができることをより確実に抑止し、配線基板１０５の面１０５ｂに樹脂バリが発生することを確実に抑止できる。
次に、図５（ｂ）に示すように、配線基板１０５の接続用導体パッド１０６に外部接続端子としてのはんだボール１９０を位置決めし、リフローにより接続する（接続端子形成工程）。次に、図５（ｃ）に示すように、封止樹脂１２２、シート状板材１５１を共にダイシング等により切断して個々の積層型半導体装置１５０に個片化する（個片化工程）。
このような製造方法では、半導体パッケージ１０１，１０２の両方に個片状態の半導体パッケージを使用できるので、動作検査を実施するのは容易であり、バーンイン検査などのスクリーニング検査も実施できる。そのため、積層型半導体装置１５０の製造に用いる半導体パッケージ１０１、１０２として、予め良品保証された半導体パッケージを使用することが可能となる。また、配線基板１０５の面１０５ｂに樹脂バリが発生することを抑止できるため、より歩留まり高く積層型半導体装置１５０を製造することができる。
以上、シート形態の板材１５１の各板部材１２３に個片の各半導体パッケージ１０１と、個片の各半導体パッケージ１０２を各々積層して製造する場合に発生する樹脂バリを抑止し、ＰｉＰ型の積層型半導体装置１５０の歩留まりを向上できる。
［第２実施形態］
次に、本発明の第２実施形態に係る積層型半導体装置について説明する。図６は、本発明の第２実施形態に係る積層型半導体装置の概略構成を示す平面図である。なお、図６に示す本第２実施形態の積層型半導体装置おいて上記第１実施形態の積層型半導体装置と同様の構成については、同一符号を付して説明を省略する。
本第２実施形態の積層型半導体装置２５０は、上記第１実施形態の板部材１２３とは異なる形状の板部材２２３を備えているものである。
板部材２２３は、上記第１実施形態と同様、板本体１３１と、板本体１３１の各隅部からそれぞれ突出する４つの突出片１３２とを有している。
また、板部材２２３は、突出片１３２における配線基板１０５の面１０５ａに対向する面に設けられた凸状の脚部２３３を有している。脚部２３３は、配線基板１０５の面１０５ａに対向する先端面を有し、該先端面の配線基板１０５の隅部側とは反対側の部分に切欠（窪み）２３５が形成されている。切欠２３５は、隅部１０５ｃへ向かって窪むように形成されている。
半導体パッケージ１０１は配線基板１０５の端部、特に隅部１０５ｃが配線基板１０５の面１０５ｂ側へ反った形状を有している。そのため、脚部２３３の形状が球状や円錐、多角柱や多角錐の場合、配線基板１０５と一点で接触することとなる。
本第２の実施形態によれば、脚部２３３の切欠２３５により、配線基板１０５の反り形状に対応して、脚部２３３の２点で配線基板１０５と接触できる。脚部２３３と配線基板１０５との接触点が増えれば、より安定して脚部２３３で配線基板１０５を支持できるため、より効果的に積層型半導体装置２５０の樹脂バリ発生を抑止できる。
［第３実施形態］
次に、本発明の第３実施形態に係る積層型半導体装置について説明する。図７は、本発明の第３実施形態に係る積層型半導体装置の概略構成を示す断面図である。なお、図７に示す本第３実施形態の積層型半導体装置おいて上記第１実施形態の積層型半導体装置と同様の構成については、同一符号を付して説明を省略する。
本第３実施形態の積層型半導体装置３５０は、上記第１及び第２実施形態の板部材１２３，２２３とは異なる形状の板部材３２３を備えているものである。
板部材３２３は、上記第１実施形態と同様、板本体１３１と、板本体１３１の各隅部からそれぞれ突出する４つの突出片１３２とを有している。
また、板部材３２３は、突出片１３２における配線基板１０５の面１０５ａに対向する面に設けられた凸状の脚部３３３を有している。
脚部３３３は、配線基板１０５の面１０５ａの端部（具体的には隅部）に向かって先細る形状に形成されている。
本第３実施形態では、脚部３３３の断面形状は、配線基板１０５の面１０５ａと水平な方向から見て、配線基板１０５の上端に向けた斜面を有している。そして脚部３３３と配線基板１０５の面１０５ａの隅部とは接触している。
半導体パッケージ１０１の配線基板１０５の面１０５ａの端部、特に隅部は、樹脂封止工程における加熱による熱変形が大きくなる。そのため脚部３３３により、配線基板１０５の面１０５ａの隅部を支持することは、樹脂封止工程における加熱による熱変形を抑える効果が高く、より効果的に積層型半導体装置３５０の樹脂バリ発生を抑制することができる。
［第４実施形態］
次に、本発明の第４実施形態に係る積層型半導体装置について説明する。図８は、本発明の第４実施形態に係る積層型半導体装置の概略構成を示す断面図である。
上記第１〜第３実施形態では、配線基板１０５が配線基板１１３よりも大きい場合について説明したが、配線基板１１３が配線基板１０５よりも大きい場合であっても本発明は適用可能である。この場合、図８に示すように配線基板１１３の面１１３ｂと配線基板１０５の面１０５ａとが対向するように配置される。さらに配線基板１１３の面１１３ｂに設けられた複数の導体パッド１１６と、配線基板１０５の面１０５ｂに設けられた複数の導体パッド１１０とを金属ワイヤ１２１で接続する。配線基板１０５の面１０５ａと面１０５ｂの一部、半導体チップ１０３、金属ワイヤ１２１及び半導体パッケージ１０２は、封止樹脂１２２により封止される。
この場合も配線基板１０５の面１０５ａと板部材１２３の脚部１３３とを直接接触させる構造とすることで、脚部１３３によって配線基板１０５が板部材１２３の板本体１３１に対して傾くことなく、半導体パッケージ１０１が固着される。
また、脚部１３３によって配線基板１０５が直接支持されるため、配線基板１０５の板部材１２３に対する取り付け高さを、脚部１３３の高さで一定化することができる。さらに脚部１３３によって配線基板１０５が直接支持されるため、樹脂封止工程における配線基板１０５の熱変形を抑制できる。以上のように脚部１３３によって、配線基板１０５の面１０５ｂの位置バラつきを抑制できる。これにより、積層型半導体装置４５０の樹脂封止工程における金型と配線基板１０５の面１０５ｂとの間に隙間が発生することを防ぎ、接続用導体パッド１０６へ樹脂バリが発生することを抑止できる。
なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
上記第１〜第４実施形態では、第１半導体パッケージに第２半導体パッケージが一つ積層された場合について説明したが、第２半導体パッケージ上に更に１つ又は複数の半導体パッケージが積層される場合についても適用可能である。
また、上記第１〜第４実施形態では、導体パッド１１０が面１０５ａに形成されている場合について説明したが、面１０５ｂに形成されている場合についても本発明は適用可能である。
また、上記第１〜第４実施形態では、導体パッド１１６が面１１３ｂに形成されている場合について説明したが、面１１３ａに形成されている場合についても本発明は適用可能である。
また、上記第１〜第４実施形態では、半導体チップ１１１が面１１３ａに実装されている場合について説明したが、面１１３ｂに実装されている場合についても本発明は適用可能である。
また、上記第１〜第４実施形態では、配線基板１０５，１１３が基板の面に対して垂直な方向から見て、略四角形状の場合について説明したが、これに限定するものではなく、多角形状、円形状、楕円形状等、任意の形状であっても本発明は適用可能である。
１００…プリント回路板、１０１…半導体パッケージ（第１半導体パッケージ）、１０２…半導体パッケージ（第２半導体パッケージ）、１０３…半導体チップ（第１半導体素子）、１０５…配線基板（第１配線基板）、１０５ａ…面（一方の面）、１０５ｂ…面（他方の面）、１０６…接続用導体パッド、１１０…導体パッド（第１導体パッド）、１１１…半導体チップ（第２半導体素子）、１１３…配線基板（第２配線基板）、１１３ａ…面、１１３ｂ…面、１１６…導体パッド（第２導体パッド）、１２１…金属ワイヤ、１２２…封止樹脂、１２３…板部材、１３１…板本体、１３２…突出片、１３２ａ…面、１３３…脚部、１５０…積層型半導体装置、１８０…メイン基板（プリント配線板）、１９０…はんだボール（接続端子）

Claims (9)

  1. 第１半導体素子と、一対の面のうち一方の面に前記第１半導体素子が実装され、前記一対の面のうち他方の面に接続端子が接続される接続用導体パッドが複数形成され、一対の面のうちいずれかの面に第１導体パッドが複数形成された第１配線基板と、を有する第１半導体パッケージと、
    第２半導体素子と、一対の面のうちいずれかの面に前記第２半導体素子が実装され、一対の面のうちいずれかの面に第２導体パッドが複数形成された第２配線基板と、を有し、前記第１半導体パッケージの第１配線基板の一方の面に対向する側に配置された第２半導体パッケージと、
    前記第１半導体パッケージと前記第２半導体パッケージとの間に介在し、前記第１半導体パッケージ及び前記第２半導体パッケージが固着された板本体、及び前記板本体を基端として前記第１配線基板の一方の面の端部に対向する位置まで突出する突出片を有する板部材と、
    前記各第１導体パッドと前記各第２導体パッドとをそれぞれ電気的に接続する複数の金属ワイヤと、
    少なくとも前記複数の第１導体パッド、前記複数の第２導体パッド及び前記複数の金属ワイヤを封止する封止樹脂と、を備え、
    前記板部材は、
    前記突出片における前記第１配線基板の一方の面に対向する面に配置され、前記第１配線基板の一方の面に接触する脚部を有する、ことを特徴とする積層型半導体装置。
  2. 前記第２配線基板及び前記板本体は、前記第１配線基板の一方の面に垂直な方向から見て、前記第１配線基板よりも小面積であり、且つ前記第１配線基板の一方の面の端部を除く領域内に配置されていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記脚部は、前記突出片の先端に配置されていることを特徴とする請求項１又は２に記載の積層型半導体装置。
  4. 前記突出片が、前記第１配線基板の一方の面の端部のうち隅部に対向する位置に突出することを特徴とする請求項１乃至３のいずれか１項に記載の積層型半導体装置。
  5. 前記脚部は、前記第１配線基板の一方の面に対向する先端面を有し、前記先端面の前記第１配線基板の隅部側とは反対側の部分に切欠が形成されていることを特徴とする請求項４に記載の積層型半導体装置。
  6. 前記脚部は、前記第１配線基板の一方の面の端部に向かって先細る形状に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の積層型半導体装置。
  7. プリント配線板と、
    前記プリント配線板に実装された請求項１乃至６のいずれか１項に記載の積層型半導体装置と、を備えたことを特徴とするプリント回路板。
  8. 請求項７に記載のプリント回路板を備えた電子機器。
  9. 第１半導体素子と、一対の面のうち一方の面に前記第１半導体素子が実装され、前記一対の面のうち他方の面に接続端子が接続される接続用導体パッドが複数形成され、一対の面のうちいずれかの面に第１導体パッドが複数形成された第１配線基板と、を有する第１半導体パッケージと、
    第２半導体素子と、一対の面のうちいずれかの面に前記第２半導体素子が実装され、一対の面のうちいずれかの面に第２導体パッドが複数形成された第２配線基板と、を有し、前記第１半導体パッケージの第１配線基板の一方の面に対向する側に配置された第２半導体パッケージと、を備えた積層型半導体装置の製造方法において、
    板本体、前記板本体から突出する突出片、及び前記突出片に配置された脚部を有する板部材の板本体を、前記板部材の脚部が前記第１半導体パッケージの第１配線基板の一方の面に接触するように前記第１半導体パッケージに固着する第１固着工程と、
    前記板部材を前記第１半導体パッケージと前記第２半導体パッケージとで挟み込むように、前記第２半導体パッケージを前記板部材の板本体に固着する第２固着工程と、
    前記各第１導体パッドと前記各第２導体パッドとをそれぞれ金属ワイヤで電気的に接続するワイヤボンディング工程と、
    前記各第１導体パッド、前記各第２導体パッド及び前記各金属ワイヤに溶融樹脂を供給し、溶融樹脂を固化して前記各第１導体パッド、前記各第２導体パッド及び前記各金属ワイヤを封止する樹脂封止工程と、を備えたことを特徴とする積層型半導体装置の製造方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7236269B2 (ja) * 2018-12-26 2023-03-09 新光電気工業株式会社 配線基板、半導体装置、及び配線基板の製造方法
CN110191579B (zh) * 2019-06-11 2020-12-08 Oppo广东移动通信有限公司 电路板组件及电子设备
JP7676108B2 (ja) * 2019-12-06 2025-05-14 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11281833B1 (en) * 2020-10-29 2022-03-22 Hewlett Packard Enterprise Development Lp Methods and systems for exchange bus routing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6472741B1 (en) * 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
KR101166575B1 (ko) 2002-09-17 2012-07-18 스태츠 칩팩, 엘티디. 적층형 패키지들 간 도선연결에 의한 상호연결을 이용한반도체 멀티-패키지 모듈 및 그 제작 방법
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
JP5197961B2 (ja) * 2003-12-17 2013-05-15 スタッツ・チップパック・インコーポレイテッド マルチチップパッケージモジュールおよびその製造方法
JP2008535273A (ja) * 2005-03-31 2008-08-28 スタッツ・チップパック・リミテッド 上面および下面に露出した基板表面を有する半導体積層型パッケージアセンブリ
JP2007281201A (ja) * 2006-04-06 2007-10-25 Toshiba Corp 半導体装置
KR100854031B1 (ko) * 2006-07-28 2008-08-26 삼성전자주식회사 적층형 비지에이 반도체 패키지
KR20100075204A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 스터드 범프를 이용한 적층형 반도체 패키지, 반도체 패키지 모듈, 및 그 제조방법
JP2012033875A (ja) * 2010-06-30 2012-02-16 Canon Inc 積層型半導体装置
WO2012165647A1 (en) 2011-06-01 2012-12-06 Canon Kabushiki Kaisha Semiconductor device
JP5921297B2 (ja) * 2012-04-09 2016-05-24 キヤノン株式会社 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法

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