JP6119117B2

JP6119117B2 - 電子機器

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Publication number: JP6119117B2
Application number: JP2012128262A
Authority: JP
Inventors: 史郎綱井
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2012-06-05
Filing date: 2012-06-05
Publication date: 2017-04-26
Anticipated expiration: 2032-06-05
Also published as: JP2013255035A

Description

本発明は、撮像素子に関する。

裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
［先行技術文献］
［特許文献］
［特許文献１］特開２００６−４９３６１号公報

上記撮像ユニットにあっては、一つのセルに対して一つの出力線が一つのバンプにより一つのＣＤＳ・Ａ／Ｄ回路に入力されている。しかしながら、出力線、バンプおよびＣＤＳ・Ａ／Ｄ回路のいずれかに異常があった場合にはセル全体からの画素信号が得られない、または、異常がない場合であってもセルとＣＤＳ・Ａ／Ｄ回路との組み合わせが固定されていて処理の自由度が低いという不具合があった。

本発明の第１の態様においては、入射光を画素信号に変換する複数の画素を含む単位グループと、前記単位グループに対応して設けられ、前記単位グループの前記複数の画素のそれぞれから読み出される前記画素信号が出力される出力線との組を複数有する撮像部と、入力された画素信号をデジタル化して出力する複数のＡ／Ｄ変換部と、前記複数の出力線のそれぞれを前記複数のＡ／Ｄ変換部のいずれに入力させるかを切り替える切替部とを備える撮像素子が提供される。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。撮像チップの画素配列と単位グループを説明する図である。撮像チップの単位グループに対応する回路図である。本実施形態に係る撮像装置の構成を示すブロック図である。駆動部の機能ブロックの一部を示す。信号処理部等の機能的構成を示すブロック図である。他の撮像素子の単位グループを模式的に示す。単位グループ内の画素ユニットの回路図を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップ１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。

なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面左方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。

撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層１０６は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配され、入射光に応じた電荷を蓄積する複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。

ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。

カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。

配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。

配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。

なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ１０９は、例えば後述する一つの単位グループに対して一つまたは数個程度設ければ良い。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けても良い。

信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられて良い。

図２は、撮像チップ１１３の画素配列と単位グループ１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には２０００万個以上もの画素がマトリックス状に配列されている。本実施形態においては、隣接する４画素×４画素の１６画素が一つの単位グループ１３１を形成する。図の格子線は、隣接する画素がグループ化されて単位グループ１３１を形成する概念を示す。単位グループ１３１を形成する画素の数はこれに限られず１０００個程度、例えば３２画素×６４画素でもよいし、それ以上でもそれ以下でもよい。

画素領域の部分拡大図に示すように、単位グループ１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素は、カラーフィルタ１０２として緑色フィルタを有する画素であり、入射光のうち緑色波長帯の光を受光する。同様に、青色画素は、カラーフィルタ１０２として青色フィルタを有する画素であって青色波長帯の光を受光し、赤色画素は、カラーフィルタ１０２として赤色フィルタを有する画素であって赤色波長帯の光を受光する。

図３は、撮像チップ１１３の単位グループ１３１に対応する回路図である。図において、代表的に点線で囲む矩形が、１画素に対応する回路を表す。なお、以下に説明する各トランジスタの少なくとも一部は、図１のトランジスタ１０５に対応する。

上述のように、単位グループ１３１は、１６画素から形成される。それぞれの画素に対応する１６個のＰＤ１０４は、それぞれ転送トランジスタ３０２に接続され、各転送トランジスタ３０２の各ゲートには、転送パルスが供給されるＴＸ配線３０７に接続される。本実施形態において、ＴＸ配線３０７は、１６個の転送トランジスタ３０２に対して共通接続される。

各転送トランジスタ３０２のドレインは、対応する各リセットトランジスタ３０３のソースに接続されると共に、転送トランジスタ３０２のドレインとリセットトランジスタ３０３のソース間のいわゆるフローティングディフュージョンＦＤが増幅トランジスタ３０４のゲートに接続される。リセットトランジスタ３０３のドレインは電源電圧が供給されるＶｄｄ配線３１０に接続され、そのゲートはリセットパルスが供給されるリセット配線３０６に接続される。本実施形態において、リセット配線３０６は、１６個のリセットトランジスタ３０３に対して共通接続される。

各々の増幅トランジスタ３０４のドレインは電源電圧が供給されるＶｄｄ配線３１０に接続される。また、各々の増幅トランジスタ３０４のソースは、対応する各々の選択トランジスタ３０５のドレインに接続される。選択トランジスタの各ゲートには、選択パルスが供給されるデコーダ配線３０８に接続される。本実施形態において、デコーダ配線３０８は、１６個の選択トランジスタ３０５に対してそれぞれ独立に設けられる。そして、各々の選択トランジスタ３０５のソースは、共通の出力配線３０９に接続される。負荷電流源３１１は、出力配線３０９に電流を供給する。すなわち、選択トランジスタ３０５に対する出力配線３０９は、ソースフォロアにより形成される。なお、負荷電流源３１１は、撮像チップ１１３側に設けても良いし、信号処理チップ１１１側に設けても良い。

ここで、電荷の蓄積開始から蓄積終了後の画素出力までの流れを説明する。リセット配線３０６を通じてリセットパルスがリセットトランジスタ３０３に印加され、同時にＴＸ配線３０７を通じて転送パルスが転送トランジスタ３０２に印加されると、ＰＤ１０４およびフローティングディフュージョンＦＤの電位はリセットされる。

ＰＤ１０４は、転送パルスの印加が解除されると、受光する入射光を電荷に変換して蓄積する。その後、リセットパルスが印加されていない状態で再び転送パルスが印加されると、蓄積された電荷はフローティングディフュージョンＦＤへ転送され、フローティングディフュージョンＦＤの電位は、リセット電位から電荷蓄積後の信号電位になる。そして、デコーダ配線３０８を通じて選択パルスが選択トランジスタ３０５に印加されると、フローティングディフュージョンＦＤの信号電位の変動が、増幅トランジスタ３０４および選択トランジスタ３０５を介して出力配線３０９に伝わる。これにより、リセット電位と信号電位とに対応する画素信号は、単位画素から出力配線３０９に出力される。

図示するように、本実施形態においては、単位グループ１３１を形成する１６画素に対して、リセット配線３０６とＴＸ配線３０７が共通である。すなわち、リセットパルスと転送パルスはそれぞれ、１６画素全てに対して同時に印加される。したがって、単位グループ１３１を形成する全ての画素は、同一のタイミングで電荷蓄積を開始し、同一のタイミングで電荷蓄積を終了する。ただし、蓄積された電荷に対応する画素信号は、それぞれの選択トランジスタ３０５が選択パルスによって順次印加されて、選択的に出力配線３０９に出力される。また、リセット配線３０６、ＴＸ配線３０７、出力配線３０９は、単位グループ１３１毎に別個に設けられる。

このように単位グループ１３１を基準として回路を構成することにより、単位グループ１３１ごとに電荷蓄積時間を制御することができる。換言すると、隣接する単位グループ１３１同士で、異なった電荷蓄積時間による画素信号をそれぞれ出力させることができる。更に言えば、一方の単位グループ１３１に１回の電荷蓄積を行わせている間に、他方の単位グループ１３１に何回もの電荷蓄積を繰り返させてその都度画素信号を出力させることにより、これらの単位グループ１３１同士で異なるフレームレートで動画用の各フレームを出力することもできる。

図４は、本実施形態に係る撮像装置の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。

撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図４では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

撮像素子１００は、上記撮像チップ１１３に加えて、駆動部５０２および信号処理部５１４を有する。駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。信号処理部５１４は、撮像チップ１１３の複数のＰＤ１０４からの画素信号をアナログ化する等の信号処理をする。

信号処理部５１４は、デジタル化した画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子１００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。

駆動部５０２および信号処理部５１４は、一部または全部が撮像チップ１１３に搭載されてもよいし、一部または全部が信号処理チップ１１１に搭載されてもよい。システム制御部５０１の一部が撮像チップ１１３または信号処理チップ１１１に搭載されてもよい。

図５は、駆動部５０２の機能ブロックの一部を示す。駆動部５０２は、グループ制御テーブル１５０と、画素駆動部１５６と、ＡＤ制御部１５２と、アドレス付与部１５４とを有する。

グループ制御テーブル１５０は、複数の単位グループ１３１のそれぞれを制御するのに用いる情報を有している。当該情報は撮影条件等に応じてシステム制御部５０１から書き込まれる。当該情報の例は、単位グループ１３１を特定する情報と、当該単位グループ１３１の各画素に対してリセットパルスおよび転送パルスを与えるタイミング、または、基準タイミングに対するそれらのシフト量等である。他の情報については後述する。

画素駆動部１５６は、グループ制御テーブル１５０を参照し、単位グループ１３１に対応付けられた情報に基づいて、当該単位グループ１３１の各画素、特に各画素の転送トランジスタ３０２等を駆動する。これにより、画素駆動部１５６は、グループ制御テーブル１５０を参照し、単位グループ１３１ごとにリセットパルス、転送パルスおよび選択パルスを制御して、電荷蓄積制御を実行する。画素駆動部１５６、ＡＤ制御部１５２およびアドレス付与部１５４については後述する。

図４は、信号処理部等の機能的構成を示すブロック図である。信号処理部５１４は、単位グループ１３１、１３２の出力配線３０９にバンプを介して電気的に接続されたスイッチ４１１、４２１、スイッチ４１１、４２１に対応して設けられた信号処理回路４１２、４２２、信号処理回路４１２、４２２、に対応して設けられたデマルチプレクサ４１３、４２３、および、画素メモリ４１４を有する。

図４に示す例において、スイッチ４１１、信号処理回路４１２およびデマルチプレクサ４１３の組と、スイッチ４２１、信号処理回路４２２およびデマルチプレクサ４２３の組とが設けられている。さらに、一方の単位グループ１３１からの出力配線３０９が分岐して、それぞれバンプ１０９を介して二つのスイッチ４１１、４２１に接続されている。同様に、他方の単位グループ１３２からの出力配線３０９が分岐して、それぞれバンプ１０９を介して二つのスイッチ４１１、４２１に接続されている。

スイッチ４１１は、ＡＤ制御部１５２により制御され、二つの単位グループ１３１、１３２のうちのいずれの出力配線３０９を信号処理回路４１２に入力させるかを切り替える。同様に、スイッチ４２１も、ＡＤ制御部１５２により制御され、二つの単位グループ１３１、１３２のうちのいずれの出力配線３０９を信号処理回路４１２に入力させるかを切り替える。

スイッチ４１１を介して入力された画素信号は、信号処理チップ１１１に形成された、相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）変換を行う信号処理回路４１２により、ＣＤＳおよびＡ／Ｄ変換が行われる。Ａ／Ｄ変換された画素信号は、デマルチプレクサ４１３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。

同様に、スイッチ４２１を介して入力された画素信号は、信号処理チップ１１１に形成された信号処理回路４２２により、ＣＤＳおよびＡ／Ｄ変換が行われる。Ａ／Ｄ変換された画素信号は、デマルチプレクサ４２３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。

画素メモリ４１４は、二つの信号処理回路４１２、４２２に共用される。アドレスが指摘されることにより、単位グループ１３１のＰＤ１から１６からの画素値が、対応する画素メモリ４１４のメモリ１から１６に格納される。同様に、単位グループ１３２のＰＤ１７から３２からの画素値が、対応する画素メモリ４１４のメモリ１７から３２に格納される。

上記の通り図６に示す例では、二つの単位グループ１３１、１３２が二つの信号処理回路４１２、４２２と接続可能なので、接続の組み合わせは４通りある。いずれの組み合わせを選択するかは、グループ制御テーブル１５０を参照してＡＤ制御部１５２がスイッチ４１１、４２１を切り替えることにより決定される。

以下、接続の組み合わせを選択する具体例を説明する。第１の例は、バンプ１０９を含む信号線路の異常、信号処理回路４１２等の異常によって接続の組み合わせが選択される。

この場合には、工場出荷時の試験において、または、使用中における画像上の異常値をシステム制御部５０１が検出することにより、異常なバンプ１０９、信号処理回路４１２等が特定される。当該異常なバンプ１０９、信号処理回路４１２等を特定する情報がグループ制御テーブル１５０に書き込まれる。

ＡＤ制御部１５２は、グループ制御テーブル１５０に異常なバンプ１０９、信号処理回路４１２等を特定する情報が書き込まれている場合に、当該異常なバンプ１０９、信号処理回路４１２等を用いないで画素信号が出力される接続の組み合わせを選択する。例えば、図６に示す例において、信号処理回路４１２が異常である旨がグループ制御テーブル１５０に書き込まれている場合に、ＡＤ制御部１５２は、二つの単位グループ１３１、１３２に対して、異常な信号処理回路４１２に対応するスイッチ４１１を遮断するとともに、信号処理回路４２２に対応するスイッチ４２１を接続状態にする。この場合に、スイッチ４２１は二つの単位グループ１３１、１３２に対して時分割的に接続状態となってもよいし、同時に接続状態となってもよい。

二つの単位グループ１３１、１３２に対して、一方の信号処理回路４２２しか用いない場合には、アドレス付与部１５４が単位グループ１３１からの出力と単位グループ１３２からの出力とにアドレスを付与する。これにより、信号処理回路４２２に対応するデマルチプレクサ４２３は、当該アドレスに基づいて、単位グループ１３１のＰＤ１から１６からの画素値を、対応する画素メモリ４１４のメモリ１から１６に格納するとともに、単位グループ１３２のＰＤ１７から３２からの画素値を、対応する画素メモリ４１４のメモリ１７から３２に格納する。

なお、グループ制御テーブル１５０には、異常なバンプ１０９、信号処理回路４１２等を特定する情報に代えて、二つの単位グループ１３１、１３２に接続されるべき信号処理回路４１２等を特定する情報が格納されてもよい。または、グループ制御テーブル１５０には、それぞれのスイッチ４１１、４２１を特定する情報に対応付けて、遮断状態とすべきか接続状態とすべきかを特定する情報が格納されてもよい。

上記第１の例によれば、回路の異常に対する冗長性をもたせて、いずれの単位グループ１３１等からの画素信号も得ることができる。なおこの場合には、二つの信号処理回路４１２、４２２は同じ機能および性能を有することが好ましい。例えば、二つの信号処理回路４１２、４２２は同じ処理速度、デジタル化に対する同じビット数すなわち同じ解像度等であることが好ましい。

第２の例は、二つの信号処理回路４１２、４２２は互いに異なる機能または性能を有する場合に、より適切な接続の組み合わせが選択される。例えば、異なる処理速度を有する信号処理回路４１２、４２２が設けられる。この場合に処理速度が速いほど、発熱量および消費電力（以降、まとめて発熱量等ということがある）が大きくなる、という正の相関を有する。発熱量が大きいと画像信号上のノイズが増える傾向がある。

この場合に、グループ制御テーブル１５０には、二つの信号処理回路４１２、４２２のいずれの処理速度が速いか、または、発熱量等が大きいかを特定する情報が書き込まれている。ＡＤ制御部１５２は、システム制御部５０１から撮像の指示があった場合に、グループ制御テーブル１５０を参照して、変換速度の速さが優先のときには処理速度の速い方の信号処理回路４１２等が用いられるようにスイッチ４１１、４２１の一方を接続状態にして他方を遮断状態にする。また、ＡＤ制御部１５２は、発熱量等の大きさが優先の場合には発熱量等の小さい方の信号処理回路４１２等が用いられるようにスイッチ４１１、４２１の一方を接続状態にして他方を遮断状態にする。場合に、スイッチ４１１、４２１は二つの単位グループ１３１、１３２に対して、時分割的に接続状態となってもよいし、同時に接続状態となってもよい。

処理速度の速さが優先か否か、発熱量等の大きさが優先か否かは、例えばシステム制御部５０１から指示される。これに代えて、ＡＤ制御部１５２が予め定められた判断条件、例えば撮像素子１００の温度が閾値を超えるか否かに従って判断してもよい。

ＡＤ制御部１５２は、さらに、単位グループ１３１、１３２の一方に対して、信号処理回路４１２、４２２のうちの処理速度が速い方を接続し、他方に対して処理速度が遅い方を接続するようにスイッチ４１１、４２１を制御してもよい。第２の例のいずれの場合にあっても、アドレス付与部１５４は、単位グループ１３１のＰＤ１から１６を画素メモリ４１４のメモリ１から１６に対応付け、単位グループ１３２のＰＤ１７から３２を画素メモリ４１４のメモリ１７から３２に対応付けるようにアドレスを付与する。

以上、第２の例によれば、処理速度が優先か発熱量等が優先かに応じて、それぞれ適切な信号処理回路を用いることができる。さらに、二つの単位グループ１３１、１３２に対して、上記優先事項が異なる場合に、一方に処理速度優先の信号処理回路を用い、他方に発熱量等優先の信号処理回路を用いることができる。

第３の例は、二つの信号処理回路４１２、４２２は互いに異なる他の機能または性能を有する場合に、より適切な接続の組み合わせが選択される。例えば、異なるデジタル化のビット数を有する信号処理回路４１２、４２２が設けられる。異なるデジタル化のビット数の例は例えば１２ビットと１６ビットである。この場合にビット数が多いほど多階調を得ることができるが、その後に扱う信号量が多くなるという、正の相関を有する。また、ビット数が多いほど、処理速度は遅くなるという負の相関を有する場合がある。

この場合に、グループ制御テーブル１５０には、二つの信号処理回路４１２、４２２のいずれのビット数が多いか、または、いずれの信号量が大きいかを特定する情報が書き込まれている。ＡＤ制御部１５２は、システム制御部５０１から撮像の指示があった場合に、グループ制御テーブル１５０を参照して、ビット数が優先の場合にはビット数の多い方の信号処理回路４１２等が用いられるようにスイッチ４１１、４２１の一方を接続状態にして他方を遮断状態にする。また、ＡＤ制御部１５２は、信号量が優先の場合には信号量の少ない方の信号処理回路４１２等が用いられるようにスイッチ４１１、４２１の一方を接続状態にして他方を遮断状態にする。

ＡＤ制御部１５２は、さらに、単位グループ１３１、１３２の一方に対して、信号処理回路４１２、４２２のうちのビット数が多い方を接続し、他方に対してビット数が少ない方を接続するようにスイッチ４１１、４２１を制御してもよい。なお第３の例において、時分割的に接続状態となっても同時に接続状態となってもよいこと、および、いずれの機能等を優先するかをシステム制御部５０１が指示してもよし、ＡＤ制御部１５２が判断してもよいことは、第２の例と同様である。また、アドレス付与部１５４の機能についても第２の例と同様である。

以上、第３の例によれば、ビット数が優先か信号量が優先かに応じて、それぞれ適切な信号処理回路を用いることができる。さらに、二つの単位グループ１３１、１３２に対して、上記優先事項が異なる場合に、一方にビット数優先の信号処理回路を用い、他方に信号量優先の信号処理回路を用いることができる。なお、優先事項を信号量とビット数との比較に代えて、処理速度とビット数との比較にしてもよい。

図７は他の撮像素子６５４の単位グループ６５５を模式的に示す。図８は単位グループ６５５内の画素ユニット６５６の回路図を示す。

単位グループ６５５は、図２と同様にベイヤー配列で画素が二次元的に配列されている。行選択線は画素２行に一つずつ設けられおり、各行選択線に２行分の画素が共通に接続されている。さらに列選択線が画素２列に一つずつ設けられおり、各列選択線に２列分の画素が共通に接続されている。

また、ベイヤー配列における一単位が画素ユニット６５６を形成している。すなわち、画素ユニット６５６は４画素Ｇｂ、Ｇｒ、Ｂ、Ｒを有する。

電源配線Ｖｄｄ、リセット配線は、単位グループ１３１に含まれる画素全体で共通に接続されている。また、Ｇｂ転送配線は、単位グループ１３１のうち画素Ｇｂで共通に接続されている。同様に、Ｇｒ転送配線は単位グループ１３１のうち画素Ｇｒで共通に接続され、Ｂ転送配線は単位グループ１３１のうち画素Ｂで共通に接続され、Ｒ転送配線は単位グループ１３１のうち画素Ｒで共通に接続されている。さらに、リセット配線および各転送配線は複数の単位グループ１３１間では別個に設けられる。

画素ユニット６０３の画素Ｇｂ、Ｇｒ、Ｂ、Ｒはリセットトランジスタ６２０、増幅トランジスタ６２２、選択トランジスタ６２４、６４２を共有している。また、画素Ｇｂ１は転送トランジスタ６２６、６２８を有する。同様に、画素Ｇｒは転送トランジスタ６３０、６３２を有し、画素Ｂは転送トランジスタ６３４、６３６を有し、画素Ｒは転送トランジスタ６３８、６４０を有する。

各画素に注目した場合には、当該画素とリセットトランジスタ６２０および増幅トランジスタ６２２の接続関係は、図３と同じである。一方、転送トランジスタ６２６等は図３と接続関係が異なる。画素Ｇｂの転送トランジスタ６２６のゲート、ドレイン、ソースはそれぞれ、Ｇｂ転送配線、行選択線１、転送トランジスタ６２８のゲートに接続される。また、転送トランジスタ６２８のソース、ドレインはそれぞれ、画素ＧｂのＰＤの一端、増幅トランジスタ６２２のゲートに接続される。画素Ｇｒ、Ｂ、Ｒの接続関係も同様である。

また、列選択線は、画素ユニット６５６の各転送トランジスタ６２６、６３０、６３４、６３８のドレインに接続されている。また、画素ユニット６５６の出力配線６０４には、列選択線とゲートが接続された選択トランジスタ６４２が設けられている。

出力配線６０４は画素２列に一つずつ設けられているが、互いに電気的に接続されている。さらに、出力配線６０４は二つに分岐して、それぞれ、バンプ６０６、６０８に接続されている。一方のバンプ６０６はスイッチ６１０を介して一方のＡ／Ｄ変換回路６１４の入力側に接続されている。他方のバンプ６０８はスイッチ６１２を介して他方のＡ／Ｄ変換回路６１６の入力側に接続されている。

図７および図８の形態において、各画素の画像信号は下記の通りに読み出される。なお、説明を簡単にするためにリセット動作の説明を省く。

行選択線のいずれか、例えば行選択線１がオンされる。その状態でいずれかの転送線路、例えばＧｂ転送配線がオンされる。その状態でさらに、列選択線のいずれか、例えば列選択線１がオンされる。これにより、単位グループ６５５の内の一つの画素ユニット６５６の画素Ｇｂの転送トランジスタ６２６、６２８が両方オンになり、画素Ｇｂの電荷が増幅トランジスタ６２２のゲートに転送される。ここで、行選択線１がオン状態なので、選択トランジスタ６２４もオンになっており、増幅トランジスタ６２２のゲートに転送された電荷に応じて増幅された画素信号が、当該画素ユニット６５３に対応した出力配線６０４から出力される。

さらに、行選択線１およびＧｂ転送配線をオン状態に保って、列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から、１行分の画素Ｇｂの画素信号が順次出力される。よって、画素Ｇｂからの画素信号が１画素分ずつバンプ６０６を介してＡ／Ｄ変換回路６１４に入力される。この場合に、各画素ユニット６５６には選択トランジスタ６４２が配されているので、列選択線で選択されていない画素ユニット６５６の画素Ｇｂからの出力が遮断される。よって、単位グループ６５５の１行分の画素Ｇｂの画素信号のそれぞれが、他の画素信号の影響を受けることなく読み出されて画素メモリ４１４に格納される。

次に、行選択線１およびＧｒ転送配線がオンされた状態で、列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から、１行分の画素Ｇｒの画素信号が順次出力される。同様に、行選択線１およびＢ転送配線がオンされた状態で列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から１行分の画素Ｂの画素信号が順次出力され、行選択線１およびＲ転送配線がオンされた状態で列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から１行分の画素Ｒの画素信号が順次出力される。

以上により、単位グループ６５５の２行分の画素の画素信号が読み出される。次に行選択線２をオンにして上記手順を繰り返すことにより単位グループ６５５の次の２行分の画素の画素信号が読み出される。すべての行選択線に対して上記手順を繰り返すことにより、単位グループ６５５内のすべての画素の画素信号が読み出される。

また、画素ユニットが４画素からなり、行選択配線は画素２行ごとに配され、出力配線は画素２列ごとに配されているが、これに限られない。例えば、画素ユニットがｍ行ｎ列からなる場合に、単位グループに対して、行選択配線をｍ行ごとに一つずつ、出力配線をｎ列ごとに一つずつ設けるとともに、ｍ×ｎ個の別個の転送配線を設けてもよい。なお、各転送配線は画素グループ内で共通であってよい。

上記図７および図８に示す単位グループ６５５を、図１から図６に示す単位グループ１３１、１３２に代えて本実施形態を適用することができる。なお、単位グループと信号処理回路との組み合わせは図６に示す２対２、図７に示す１対２に限られず、１対多または多対多であれば数は限られない。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００撮像素子、１０１マイクロレンズ、１０２カラーフィルタ、１０３パッシベーション膜、１０４ＰＤ、１０５トランジスタ、１０６ＰＤ層、１０７配線、１０８配線層、１０９バンプ、１１０ＴＳＶ、１１１信号処理チップ、１１２メモリチップ、１１３撮像チップ、１３１単位グループ、１３２単位グループ、１５０グループ制御テーブル、１５２ＡＤ制御部、１５４アドレス付与部、１５６画素駆動部、３０２転送トランジスタ、３０３リセットトランジスタ、３０４増幅トランジスタ、３０５選択トランジスタ、３０６リセット配線、３０７ＴＸ配線、３０８デコーダ配線、３０９出力配線、３１０Ｖｄｄ配線、３１１負荷電流源、４１１スイッチ、４１２信号処理回路、４１３デマルチプレクサ、４１４画素メモリ、４２１スイッチ、４２２信号処理回路、４２３デマルチプレクサ、５００撮像装置、５０１システム制御部、５０２駆動部、５０３測光部、５０４ワークメモリ、５０５記録部、５０６表示部、５１１画像処理部、５１２演算部、５１４信号処理部、５２０撮影レンズ、６０４出力配線、６０６バンプ、６０８バンプ、６１０スイッチ、６１２スイッチ、６１４Ａ／Ｄ変換回路、６１６Ａ／Ｄ変換回路、６２０リセットトランジスタ、６２２増幅トランジスタ、６２４選択トランジスタ、６２６転送トランジスタ、６２８転送トランジスタ、６３０転送トランジスタ、６３２転送トランジスタ、６３４転送トランジスタ、６３６転送トランジスタ、６３８転送トランジスタ、６４０転送トランジスタ、６４２選択トランジスタ、６５４撮像素子、６５５単位グループ、６５６画素ユニット

Claims

複数の受光部を有する領域を複数有し、前記複数の受光部に入射した光の撮像条件が前記領域毎に設定可能である撮像領域と、前記領域からの信号を出力する複数の出力部とを有する撮像部と、
前記領域毎の複数の出力部から出力された複数の信号が入力され、前記領域からの信号を複数の信号変換部へ出力する複数の入力部と、前記複数の入力部と前記複数の信号変換部との間に設けられ、前記領域毎の複数の出力部から出力された信号が入力される前記信号変換部を選択する複数の選択部とを有し、前記撮像部に積層されている信号処理部と
を備え、
前記撮像部は、
前記複数の領域として、第１領域および第２領域とを有し、
前記複数の出力部として、前記第１領域からの第１信号を出力する第１出力部および第２出力部と、前記第２領域からの第２信号を出力する第３出力部および第４出力部と、を有し、
前記信号処理部は、
前記複数の入力部として、前記第１信号が入力される第１入力部および第２入力部と、前記第２信号が入力される第３入力部および第４入力部と、を有し、
前記複数の選択部として、前記第１入力部および前記第３入力部に接続し、前記第１信号を出力する状態と、前記第２信号を出力する状態とを有する第１選択部と、前記第２入力部および前記第４入力部に接続し、前記第１信号を出力する状態と、前記第２信号を出力する状態とを有する第２選択部と、を有する電子機器。
前記第１選択部は、前記第１信号と前記第２信号の両方を出力する状態と、前記第１信号も前記第２信号も出力しない状態とを有し、
第２選択部は、前記第１信号と前記第２信号の両方を出力する状態と、前記第１信号も前記第２信号も出力しない状態とを有する
請求項１記載の電子機器。
前記第１出力部と、前記第２出力部と、前記第３出力部と、前記第４出力部と、前記第１入力部と、前記第２入力部と、前記第３入力部と、前記第４入力部とはバンプである請求項１または２に記載の電子機器。
前記信号処理部は、
前記複数の信号変換部として、前記第１選択部から出力された信号および前記第２選択部から出力された信号をデジタル信号に変換する第１信号変換部および第２信号変換部と、を有する
請求項１から３の何れか一項に記載の電子機器。