JP6199755B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には半導体装置が開示されている。特許文献１の半導体装置は、基板の上に形成され、基板よりも低不純物濃度とされた第１導電型のドリフト層と、ドリフト層の上に、ドリフト層よりも高不純物濃度で構成された第１導電型の電流分散層と、電流分散層の上に形成された第２導電型のベース領域と、を備えている。電流分散層の不純物濃度は、ドリフト層の不純物濃度よりも高濃度である。

特開２００９−２５９８９６号公報

特許文献１の半導体装置では、電流分散層を備えることによりキャリアを広範囲に分散することができ、オン抵抗を低くすることができる。しかしながら、半導体装置の性能を高めるために、オン抵抗を更に低くすることが求められていた。そこで本明細書は、オン抵抗を低くすることができる半導体装置を提供することを目的とする。

本明細書に開示する半導体装置は、第１導電型のドリフト層と、前記ドリフト層に隣接しており、キャリアが通過するチャネルが形成されるチャネル形成領域を有する半導体層と、を備えている。前記ドリフト層が、前記チャネル形成領域と前記ドリフト層との接続部に近い側から遠い側に向かって第１導電型不純物濃度が連続的に高くなっている分散層を備えている。

このような構成によれば、チャネルから出て分散層に流れたキャリアが、不純物濃度の低い側から高い側に向かって流れることが促進される。これにより、半導体装置のオン抵抗を低くすることができる。

また、上記の半導体装置において、前記半導体層を貫通して前記ドリフト層の内部に延びるトレンチと、前記トレンチの内部に配置されており、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向しているゲート電極と、を更に備えていてもよい。また、前記分散層は、前記チャネル形成領域に隣接していてもよい。前記分散層では、前記半導体層と前記ドリフト層との境界面に沿う方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっていてもよい。

また、上記の半導体装置が、前記トレンチを複数個有しており、前記分散層が、一方のトレンチ内のゲート絶縁膜に接する位置から他方のトレンチ内のゲート絶縁膜に接する位置まで延びていてもよい。あるいは、前記分散層の一端部が前記ゲート絶縁膜に接触しており、他端部が前記ゲート絶縁膜に接触していなくてもよい。

あるいは、上記の半導体装置において、前記半導体層を貫通して前記ドリフト層の内部に延びるトレンチと、前記トレンチの内部に配置されており、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向しているゲート電極と、を更に備えていてもよい。また、半導体層は、前記ゲート絶縁膜に接触する部分において、前記ゲート絶縁膜に沿って前記ドリフト層側に突出するドリフト側凸部を備えていてもよい。また、前記分散層では、前記半導体層と前記ドリフト層との境界面に沿う方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっていてもよい。また、前記分散層は、前記ドリフト側凸部に接触していてもよい。

あるいは、上記の半導体装置において、前記半導体層を貫通して前記ドリフト層の内部に延びるトレンチと、前記トレンチの内部に配置されており、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向しているゲート電極と、を更に備えていてもよい。また、前記分散層は、前記チャネル形成領域に隣接していてもよい。また、前記分散層では、前記半導体層から前記ドリフト層に向かう方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっていてもよい。

あるいは、前記半導体層と前記ドリフト層が半導体基板の表面に露出する範囲に形成されていてもよい。また、前記半導体基板の前記表面に、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向するゲート電極が形成されていてもよい。また、前記分散層は、前記チャネル形成領域に隣接していてもよい。また、前記分散層では、前記表面に沿う方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっていてもよい。

あるいは、上記の半導体装置において、前記半導体層に隣接する第２導電型のゲート層と、前記ゲート層に隣接するゲート電極と、を更に備えていてもよい。また、前記分散層は、前記チャネル形成領域に隣接していてもよい。

実施形態に係る半導体装置の断面図である。 分散層における不純物濃度の状態を模式的に示す図である。 他の実施形態に係る半導体装置の断面図である。 更に他の実施形態に係る半導体装置の断面図である。 更に他の実施形態に係る半導体装置の断面図である。 分散層における不純物濃度の状態を模式的に示す図である。 更に他の実施形態に係る半導体装置の断面図である。 分散層における不純物濃度の状態を模式的に示す図である。 更に他の実施形態に係る半導体装置の断面図である。 分散層における不純物濃度の状態を模式的に示す図である。 更に他の実施形態に係る半導体装置の断面図である。 更に他の実施形態に係る半導体装置の断面図である。 分散層における不純物濃度の状態を模式的に示す図である。

以下、実施形態について添付図面を参照して説明する。図１に示すように、実施形態に係る半導体装置１は、半導体基板３と、複数のトレンチゲート２とを備えるトレンチゲート型の半導体装置である。本実施形態では、半導体装置１として縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例示している。ＭＯＳＦＥＴは、例えば自動車のモータ等の各種電気機器の電力制御等のスイッチング素子に用いられる。図１にはＭＯＳＦＥＴの単位構造が示されているが、実際にはこの単位構造が横方向に繰返し形成されている。

半導体基板３としては、炭化シリコン（ＳｉＣ）に不純物を注入したものを例示できる。半導体基板３は、ｎ型のドレイン層１４と、ドレイン層１４の上に形成されたｎ型のドリフト層１３と、ドリフト層１３の上に形成されたｐ型のベース層１２と、ベース層１２の上に形成されたｎ型のソース層１１と、ベース層１２の上に形成されたｐ型のコンタクト層１５とを備えている。半導体基板３の裏面には裏面電極６が配置されており、半導体基板３の表面には表面電極５が配置されている。

半導体基板３には複数個のトレンチ２１が形成されている。各トレンチ２１は、半導体基板３の表面から深さ方向（ｚ方向）に延び、ソース層１１およびベース層１２を貫通してドリフト層１３の内部まで延びている。トレンチ２１の内部には、ゲート絶縁膜２３を介してゲート電極２２が配置されている。トレンチ２１の内面（側面及び底面）はゲート絶縁膜２３によって被覆されている。ゲート絶縁膜２３の内側にゲート電極２２が充填されている。ゲート電極２２の表面には層間絶縁膜２４が配置されている。層間絶縁膜２４は、ゲート電極２２と表面電極５の間に形成されている。トレンチ２１、ゲート絶縁膜２３およびゲート電極２２によりトレンチゲート２が構成されている。ゲート絶縁膜２３および層間絶縁膜２４は、例えばＳｉＯ_２から形成されている。ゲート電極２２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極２２は、ゲート絶縁膜２３を介してソース層１１、ベース層１２、およびドリフト層１３と対向している。

ドレイン層１４は、半導体基板３の裏面に露出しており、裏面電極６に接触している。ドレイン層１４のｎ型不純物濃度はドリフト層１３のｎ型不純物濃度より高い。

ドリフト層１３はトレンチゲート２の周囲に形成されている。ドリフト層１３は、ゲート絶縁膜２３に接触している。また、ドリフト層１３は、その上端部に分散層１０を備えている。

ベース層１２はソース層１１とドリフト層１３を分離している。ベース層１２はトレンチゲート２の周囲に形成されている。ベース層１２は、ゲート絶縁膜２３に接触している。ベース層１２は、ゲート絶縁膜２３に接触する部分にチャネル形成領域３０を有している。チャネル形成領域３０は、トレンチ２１に沿って縦方向（ｚ方向）に延びている。チャネル形成領域３０は、ソース層１１と分散層１０との間に延びている。チャネル形成領域３０の下端部は、ドリフト層１３の分散層１０に接続している。ゲート電極２２にオン電位を印加すると、ベース層１２のチャネル形成領域３０にトレンチ２１に沿って反転層（チャネル）が形成される。

ソース層１１は半導体基板３の表面に露出しており、表面電極５に接触している。ソース層１１は、ゲート絶縁膜２３に接触している。ソース層１１は、チャネル形成領域３０の上端部に接続している。

コンタクト層１５は半導体基板３の表面に露出しており、表面電極５に接触している。コンタクト層１５のｐ型不純物濃度はベース層１２のｐ型不純物濃度より高い。

裏面電極６及び表面電極５は、例えば銅やアルミニウム等の金属から形成されている。裏面電極６及び表面電極５によって、ドレイン層１４とソース層１１の間に電圧を印加することができる。

分散層１０は、ドリフト層１３の上端部に形成されており、ベース層１２に接触している。分散層１０は、横方向（ｘ方向）、すなわち、ベース層１２とドリフト層１３との境界面に沿う方向に延びている。分散層１０は、２つのトレンチゲート２の間に形成されている。分散層１０は、一方のトレンチ２１内のゲート絶縁膜２３に接する位置から他方のトレンチ２１内のゲート絶縁膜２３に接する位置まで延びている。分散層１０の両端部は、ゲート絶縁膜２３に接触している。また、分散層１０は、ベース層１２のチャネル形成領域３０に隣接している。分散層１０は、チャネル形成領域３０の下端部に接触している。分散層１０は、ＭＯＳＦＥＴをオンにしたときに、チャネル形成領域３０に形成されるチャネルから出るキャリア（電子）が通過する経路に形成されている。

図２に示すように、分散層１０のｎ型不純物濃度は、濃度勾配を有している。分散層１０のｎ型不純物濃度は、横方向（ｘ方向）すなわち、ベース層１２とドリフト層１３との境界面に沿う方向において連続的に変化している。分散層１０の不純物濃度は、トレンチ２１に近い側から遠い側に向かって漸次的に高くなっている。したがって、分散層１０の不純物濃度は、チャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって高くなっている（チャネル形成領域３０の下端部に近い側の不純物濃度が低く、チャネル形成領域３０の下端部から遠い側の不純物濃度が高い。）。トレンチゲート２とトレンチゲート２の間において、分散層１０の両端部の不純物濃度が低くなっており、分散層１０の中央部の不純物濃度が高くなっている。

次に、上記の構成を備える半導体装置１の動作について説明する。上記の半導体装置１では、裏面電極６と表面電極５の間に順方向の電圧を印加すると共に、ゲート電極２２にゲート電圧を印加する。そうすると、ゲート電圧により、ベース層１２のチャネル形成領域３０に反転層が形成され、キャリア（電子）が通過するチャネルが形成される。チャネルは、ソース層１１と分散層１０の間に形成され、トレンチ２１の側面に沿って延びる。また、順方向の電圧によりソース層１１から供給されたキャリア（電子）は、ベース層１２に形成されたチャネルを通過し、その後、分散層１０を通過してドリフト層１３に流れる。ドリフト層１３に流れたキャリア（電子）は、ドリフト層１３を縦方向（深さ方向）に流れ、ドレイン層１４に向かって流れる。これにより、半導体装置１のオン時には、ドレイン層１４からソース層１１に電流が流れる。

このとき、実施形態に係る半導体装置１によれば、チャネルを通過したキャリア（電子）が、分散層１０において横方向（ｘ方向）、すなわち、ベース層１２とドリフト層１３との境界面に沿う方向に流れる。すなわち、分散層１０の不純物濃度がチャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって高くなっているので、チャネルから分散層１０に流れ込んだキャリア（電子）は、不純物濃度の違いにより生じる内部電解により不純物濃度の低い側から高い側に向かって流れ易くなる。これにより、チャネルを通過して分散層１０に流れたキャリア（電子）が横方向に広がる。横方向に広がったキャリア（電子）は、ドリフト層１３を通過してドレイン層１４に向かって流れる。このように、実施形態に係る半導体装置１によれば、キャリア（電子）が流れるときに、分散層１０により広がり方向（ｘ方向）の抵抗を低くすることができ、オン抵抗を低くすることができる。このように分散層１０によって電子が横方向に分散されるため、ドリフト層１３における電流密度が均一化される。これによって、特定の領域に電子の流れが集中することが抑制され、電子が低損失でドリフト層１３を通過することが可能となる。このため、このＭＯＳＦＥＴはオン抵抗が低い。

以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。例えば、上記実施形態では分散層１０が一方のトレンチゲート２から他方のトレンチゲート２まで延び、分散層１０の両端部がゲート絶縁膜２３に接触していたが、この構成に限定されるものではない。図３に示すように、他の実施形態に係る半導体装置１では、分散層１０の一端部がトレンチゲート２のゲート絶縁膜２３に接触しているが、分散層１０の他端部はトレンチゲート２のゲート絶縁膜２３に接触していない。分散層１０のｎ型不純物濃度は、チャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって高くなっている。分散層１０の一端部（ゲート絶縁膜２３に接触する側）の不純物濃度が低く、他端部（ゲート絶縁膜２３に接触しない側）の不純物濃度が高い。隣接する分散層１０、１０は横方向に離間している。隣接する分散層１０と分散層１０の間に隙間３１が形成されている。このような構成によっても、分散層１０により広がり方向（ｘ方向）の抵抗を低くすることができる。なお、図３において、図１と同様の構成については同一の符号を付して説明を省略する。

また、ベース層１２の構成は上記実施形態に限定されるものではない。他の実施形態に係る半導体装置１では、図４に示すように、ベース層１２は、ゲート絶縁膜２３に接触する部分において、ゲート絶縁膜２３に沿ってソース層１１側に延びるソース側凸部６０と、ゲート絶縁膜２３に沿ってドリフト層１３側に延びるドリフト側凸部７０とを備えている。

ソース側凸部６０は、ベース層１２から上方に突出し、ソース層１１の内部に延びている。ソース側凸部６０は、トレンチ２１に沿ってベース層１２からソース層１１側に突出する。ソース側凸部６０は、ゲート絶縁膜２３に接触している。また、ソース側凸部６０は、ソース層１１に接触しており、ソース層１１と接触する部分にソース接触面９１が形成されている。ソース接触面９１は、ｘ方向においてソース層１１と対面している。ソース層１１から出るキャリア（電子）は、ソース接触面９１を通過して、ソース側凸部６０に流入する。ソース側凸部６０に流入したキャリア（電子）は、ソース側凸部６０形成されるチャネルを通過する。

ドリフト側凸部７０は、ベース層１２から下方に突出し、ドリフト層１３の内部に延びている。ドリフト側凸部７０は、トレンチ２１に沿ってベース層１２からドリフト層１３側に突出する。ドリフト側凸部７０は、ゲート絶縁膜２３に接触している。また、ドリフト側凸部７０は、ドリフト層１３に接触しており、ドリフト層１３と接触する部分にドリフト接触面９２が形成されている。ドリフト接触面９２は、ｘ方向においてドリフト層１３と対面している。ベース層１２内のチャネルを通過したキャリア（電子）は、ドリフト接触面９２を通過して、ドリフト層１３に流入する。ドリフト側凸部７０の幅は、ベース層１２に形成される反転層の幅および空乏層の幅との関係において設定されることが好ましい。ドリフト側凸部７０の横方向（ｘ方向）の幅Ｈｄは５０〜２００Åであることが好ましい。すなわち、ドリフト側凸部７０は、ゲート絶縁膜２３から横方向に５０〜２００Åの範囲に形成されていることが好ましい。

分散層１０は、隣接する一対のドリフト側凸部７０の間に形成されており、横方向（ｘ方向）、すなわち、ベース層１２とドリフト層１３との境界面に沿う方向に延びている。分散層１０の両端部は、ドリフト側凸部７０に接触している。分散層１０のｎ型不純物濃度は、チャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって高くなっている。分散層１０の一端部（ドリフト側凸部７０に接触する側）の不純物濃度が低く、他端部（ドリフト側凸部７０に接触しない側）の不純物濃度が高い。

この構成では、チャネルを通過した電子は、ドリフト接触面９２を通過して分散層１０に流入する。分散層１０が上述したｎ型不純物濃度分布を有するため、分散層１０に流入した電子は横方向（すなわち、ドリフト層１３とベース層１２の境界に沿う方向）に流れやすい。このため、分散層１０によって、図１と略同様に電子の流れが分散される。したがって、この構成でも、ＭＯＳＦＥＴのオン抵抗は低い。

また、上記実施形態では分散層１０の不純物濃度が横方向（ｘ方向）に変化していたが、この構成に限定されるものではなく、図５及び図６に示すように、分散層１０の不純物濃度が深さ方向（縦方向：ｚ方向）に変化していてもよい。図５に示す半導体装置１では、分散層１０の不純物濃度は、図６に示すように、深さ方向（縦方向：ｚ方向）に変化している。すなわち、分散層１０の不純物濃度は、ベース層１２からドリフト層１３に向かう方向に連続的に変化している。分散層１０のｎ型不純物濃度は、浅い位置から深い位置に向かって連続的に高くなっている（浅い位置の不純物濃度が低く、深い位置の不純物濃度が高い。）。これにより、分散層１０の不純物濃度は、チャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって高くなっている。なお、図５において、図１と同様の構成については同一の符号を付して説明を省略する。

また、上記実施形態ではトレンチゲート型の半導体装置であったが、この構成に限定されるものではなく、図７に示すように、プレーナゲート型の半導体装置であってもよい。図７に示す半導体装置１００は、プレーナゲート７を備えている。プレーナゲート７は、半導体基板３の表面に沿って横方向（ｘ方向）に延びるゲート絶縁膜１２３およびゲート電極１２２を備えている。ゲート絶縁膜１２３は、半導体基板３の表面を覆っており、ソース層１１、ベース層１１２および分散層１１０に接触している。ゲート電極１２２は、ゲート絶縁膜１２３を介して、ソース層１１、ベース層１１２、および分散層１１０の表面に対向している。

ベース層１１２は、ドリフト層１３に隣接して形成され、ドリフト層１３に接触している。ベース層１１２は、半導体基板３の表面に露出する範囲に形成されている。ベース層１１２は、ゲート絶縁膜１２３に接触している。ゲート電極１２２にオン電位を印加すると、ベース層１１２のチャネル形成領域１３０に半導体基板３の表面に沿って反転層が形成され、キャリアが通過するチャネルが形成される。チャネルは、ソース層１１と分散層１１０との間に形成される。

分散層１１０は、隣接するベース層１１２とベース層１１２の間に形成され、一方のベース層１１２から他方のベース層１１２まで延びており、両端部がベース層１１２に接触している。分散層１１０は、ドリフト層１３の上部に形成され、横方向（ｘ方向）に延びている。ドリフト層１３は、半導体基板３の表面に露出する範囲に形成されている。分散層１１０は、ドリフト層１３がゲート絶縁膜１２３に接触する部分において、半導体基板３の表面に沿う方向に延びている。分散層１１０は、チャネル形成領域１３０に隣接している。分散層１１０は、チャネル形成領域１３０の端部に接触している。分散層１１０は、チャネル形成領域１３０に形成されるチャネルから出るキャリア（電子）が通過する経路に形成されている。

また、図８に示すように、分散層１１０のｎ型不純物濃度は、横方向（ｘ方向）、すなわち半導体基板３の表面に沿う方向に変化している。分散層１１０の不純物濃度は、ベース層１１２に近い側から遠い側に向かって高くなっている。すなわち、分散層１１０の不純物濃度は、チャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって連続的に高くなっている。分散層１１０の両端部の不純物濃度が低くなっており、中央部の不純物濃度が高くなっている。このような構成によっても、分散層１１０によって電子の流れを分散させることができる。なお、図７において、図１と同様の構成については同一の符号を付して説明を省略する。

また、上記実施形態では分散層１１０がドリフト層１３の上部に形成され、ベース層１１２に形成されるチャネル形成領域１３０に接触していたが、この構成に限定されるものではない。図９に示すように、他の実施形態に係る半導体装置１では、ドリフト層１３の内部に分散層１１０が形成されている。分散層１１０は、ベース層１１２の下面に接触している。分散層１１０は、ベース層１１２のチャネル形成領域１３０から離間している。また、分散層１１０は、チャネル形成領域１３０に形成されるチャネルから出たキャリア（電子）がドリフト層１３を通過するときの通過経路に形成されている。分散層１１０のｎ型不純物濃度は、図１０に示すように、チャネル形成領域３０とドリフト層１３との接続部に近い側から遠い側に向かって高くなっている。分散層１１０の中央部の不純物濃度が低く、分散層１１０の両端部の不純物濃度が高くなっている。このような構成によっても、分散層１１０によって電子の流れを分散させることができる。なお、図９において、図７と同様の構成については同一の符号を付して説明を省略する。

また、上記実施形態に限定されるものではなく、図１１に示すように、半導体装置１は、ドリフト層１３の上部に形成された分散層１１０と、ドリフト層１３の内部に形成された分散層１１０の両者を併せて備えていてもよい。なお、図１１において、図７及び図９と同様の構成については同一の符号を付して説明を省略する。

また、分散層が適用できる構成は上記実施形態に限定されるものではなく、他の構成にも適用可能である。例えば、図１２に示すように、他の実施形態に係る半導体装置２００は、ドレイン層１４の上に形成されたｎ型のドリフト層２１３と、ドリフト層２１３の上部に形成されたｎ型の分散層２１０と、を備えている。また、半導体装置１は、分散層２１０の上に形成されたｐ型の埋込ゲート層２１６と、埋込ゲート層２１６の上に形成されたｎ型のソース層２１１と、埋込ゲート層２１６に隣接して形成されたｎ型のチャネル層２１２と、チャネル層２１２に隣接して形成されたｐ型のトップゲート層２１７とを備えている。なお、図１２において、図１と同様の構成については同一の符号を付して説明を省略する。

ドリフト層２１３は、分散層２１０を備えている。ドリフト層２１３は、埋込ゲート層２１６に接触している。ドリフト層２１３は、チャネル層２１２内のチャネル形成領域２３０に接触している。

分散層２１０はドリフト層２１３の上部に形成されている。分散層２１０は、ドリフト層２１３が埋込ゲート層２１６に接触する部分において、横方向（ｘ方向）に延びている。分散層２１０は、埋込ゲート層２１６およびチャネル層２１２に接触している。分散層２１０は、チャネル層２１２の内部に延びており、チャネル層２１２の内部のチャネル形成領域２３０に隣接している。分散層２１０は、チャネル形成領域２３０に形成されるチャネルから出るキャリア（電子）が通過する経路に形成されている。

分散層２１０のｎ型不純物濃度は、図１３に示すように、濃度勾配を有している。分散層２１０の不純物濃度は、横方向（ｘ方向）、すなわち、ドリフト層２１３と埋込ゲート層２１６との境界面に沿う方向に連続的に変化している。分散層２１０の不純物濃度は、チャネル形成領域２３０とドリフト層２１３との接続部に近い側から遠い側に向かって高くなっている（チャネル層２１２に近い側の不純物濃度が低く、チャネル層２１２から遠い側の不純物濃度が高い。）。

また、図１２に示すように、埋込ゲート層２１６は、チャネル層２１２の周囲に形成されている。埋込ゲート層２１６は、チャネル層２１２に隣接し、チャネル層２１２に接触している。埋込ゲート層２１６の側面には埋込ゲート電極３２２が配置されている。埋込ゲート電極３２２は、埋込ゲート層２１６に隣接している。

トップゲート層２１７は、半導体基板３の表面から深さ方向（ｚ方向）に延びている。トップゲート層２１７は、チャネル層２１２と隣接し、チャネル層２１２に接触している。トップゲート層２１７の表面にはトップゲート電極２２２が配置されている。トップゲート電極２２２は、トップゲート層２１７と隣接している。トップゲート電極２２２および埋込ゲート電極３２２は、例えばアルミニウムやポリシリコンから形成されている。

チャネル層２１２は、半導体基板３の表面から深さ方向（ｚ方向）に延び、ソース層２１１および埋込ゲート層２１６を貫通してドリフト層２１３の内部まで延びている。チャネル層２１２の内側にはトップゲート層２１７が配置されている。チャネル層２１２は、トップゲート層２１７および埋込ゲート層２１６に挟まれている。チャネル層２１２は、チャネル形成領域２３０を有している。チャネル形成領域２３０には、キャリアが通過するチャネルが形成される。チャネルは、ソース層２１１と分散層２１０との間に形成される。トップゲート電極２２２および埋込ゲート電極３２２に印加する電圧でチャネル形成領域２３０内の空乏層幅を制御することにより、チャネル層２１２の内部に形成されているチャネルの抵抗を制御することができる。

ソース層２１１は半導体基板３の表面に露出しており、表面電極５に接触している。ソース層２１１からキャリア（電子）が流れる。ソース層２１１はチャネル層２１２に接触している。

上記の半導体装置２００では、裏面電極６と表面電極５の間に順方向の電圧を印加すると共に、トップゲート電極２２２および埋込ゲート電極３２２にゲート電圧を印加する。ゲート電圧を印加するとチャネル層２１２の内部に形成されたチャネルの抵抗を制御することができる。また、順方向の電圧によりソース層２１１から供給されたキャリア（電子）は、チャネル層２１２の内部に形成されたチャネルを通過し、その後、ドリフト層２１３に流れる。ドリフト層２１３に流れたキャリア（電子）は、分散層２１０に流れる。分散層２１０では、上述したように不純物が分布しているため、電子が横方向（ｘ方向）に流れやすくなっている。このため、ドリフト領域２１３を流れる電子が分散される。電子は、ドリフト層２１３を縦方向（深さ方向）に流れ、ドレイン層１４に向かって流れる。これにより、半導体装置１のオン時には、ドレイン層１４からソース層２１１に電流が流れる。以上に説明したように、このような構成によっても、分散層２１０によって電子の流れを分散させることができ、オン抵抗を低くすることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１；半導体装置
２；トレンチゲート
３；半導体基板
５；表面電極
６；裏面電極
７；プレーナゲート
１０；分散層
１１；ソース層
１２；ベース層
１３；ドリフト層
１４；ドレイン層
１５；コンタクト層
２１；トレンチ
２２；ゲート電極
２３；ゲート絶縁膜
２４；層間絶縁膜
３０；チャネル形成領域
３１；隙間
６０；ソース側凸部
７０；ドリフト側凸部
９１；ソース接触面
９２；ドリフト接触面
１００；半導体装置
１１０；分散層
１１２；ベース層
１２２；ゲート電極
１２３；ゲート絶縁膜
１３０；チャネル形成領域
２００；半導体装置
２１０；分散層
２１１；ソース層
２１２；チャネル層
２１３；ドリフト層
２１６；埋込ゲート層
２１７；トップゲート層
２２２；トップゲート電極
２３０；チャネル形成領域
３２２；埋込ゲート電極

Claims (4)

1. 第１導電型のドリフト層と、
   前記ドリフト層に隣接しており、キャリアが通過するチャネルが形成されるチャネル形成領域を有する半導体層と、
   前記半導体層を貫通して前記ドリフト層の内部に延びるトレンチと、
   前記トレンチの内部に配置されており、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向しているゲート電極と、
   を備え、
   前記ドリフト層が、前記チャネル形成領域と前記ドリフト層との接続部に近い側から遠い側に向かって第１導電型不純物濃度が連続的に高くなっている分散層を備え、
   前記分散層は、前記チャネル形成領域に隣接しており、
   前記分散層では、前記半導体層と前記ドリフト層との境界面に沿う方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっており、
   前記トレンチを複数個有しており、
   前記分散層が、一方のトレンチ内のゲート絶縁膜に接する位置から他方のトレンチ内のゲート絶縁膜に接する位置まで延びている、
   半導体装置。
2. 第１導電型のドリフト層と、
   前記ドリフト層に隣接しており、キャリアが通過するチャネルが形成されるチャネル形成領域を有する半導体層と、
   前記半導体層を貫通して前記ドリフト層の内部に延びるトレンチと、
   前記トレンチの内部に配置されており、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向しているゲート電極と、
   を備え、
   前記ドリフト層が、前記チャネル形成領域と前記ドリフト層との接続部に近い側から遠い側に向かって第１導電型不純物濃度が連続的に高くなっている分散層を備え、
   前記分散層は、前記チャネル形成領域に隣接しており、
   前記分散層では、前記半導体層と前記ドリフト層との境界面に沿う方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっており、
   前記分散層の一端部が前記ゲート絶縁膜に接触しており、他端部が前記ゲート絶縁膜に接触していない、半導体装置。
3. 第１導電型のドリフト層と、
   前記ドリフト層に隣接しており、キャリアが通過するチャネルが形成されるチャネル形成領域を有する半導体層と、
   前記半導体層を貫通して前記ドリフト層の内部に延びるトレンチと、
   前記トレンチの内部に配置されており、ゲート絶縁膜を介して前記ドリフト層及び前記半導体層に対向しているゲート電極と、
   を備え、
   前記ドリフト層が、前記チャネル形成領域と前記ドリフト層との接続部に近い側から遠い側に向かって第１導電型不純物濃度が連続的に高くなっている分散層を備え、
   前記半導体層は、前記ゲート絶縁膜に接触する部分において、前記ゲート絶縁膜に沿って前記ドリフト層側に突出するドリフト側凸部を備え、
   前記分散層では、前記半導体層と前記ドリフト層との境界面に沿う方向において前記接続部に近い側から遠い側に向かって第１導電型不純物濃度が高くなっており、
   前記分散層は、前記ドリフト側凸部に接触している、
   半導体装置。
4. 第１導電型のドリフト層と、
   前記ドリフト層に隣接しており、キャリアが通過するチャネルが形成されるチャネル形成領域を有する半導体層と、
   前記半導体層に隣接する第２導電型のゲート層と、
   前記ゲート層に隣接するゲート電極と、
   を備え、
   前記ドリフト層が、前記チャネル形成領域と前記ドリフト層との接続部に近い側から遠い側に向かって横方向に第１導電型不純物濃度が連続的に高くなっている分散層を備え、
   前記分散層は、前記チャネル形成領域に隣接している、
   半導体装置。