JP6190387B2 - 容量型微細加工トランスデューサ及びその製造方法 - Google Patents

Description

本発明は、容量型微細加工トランスデューサ、特に超音波を送信及び／又は受信するための容量型微細加工超音波トランスデューサ（ＣＭＵＴ）の製造方法に関する。本発明は、更に、容量型微細加工トランスデューサ、特に超音波を送信及び／又は受信するための容量型微細加工超音波トランスデューサ（ＣＭＵＴ）に関する。

あらゆる超音波（撮像）システムの心臓部は、電気エネルギーを音響エネルギーに、及び音響エネルギーを電気エネルギーに変換するトランスデューサである。従来、これらのトランスデューサは、線形（１Ｄ）トランスデューサアレイに配列された、最大で１０ＭＨｚの周波数で動作する圧電結晶から構成される。しかし、マトリックス（２Ｄ）トランスデューサアレイへのトレンド、及び、超音波（撮像）機能をカテーテル及びガイドワイヤ内に組み込むための小型化への動きが、いわゆる容量型微細加工超音波トランスデューサ（ＣＭＵＴ：capacitive micro-machined ultrasound transducer）を開発及び発展させた。ＣＭＵＴは、薄膜（又はダイヤフラム）、薄膜の下のキャビティ、及びコンデンサを形成する電極を含む。超音波の受信において、超音波は薄膜を動かす又は振動させ、電極間の容量における変動が検出できる。これにより、超音波は対応する電気信号に変換される。反対に、電極に電気信号が印加されると薄膜が動く又は振動し、これにより超音波が送信される。

しかし、帯電は容量型微細加工超音波トランスデューサの良く知られた欠点である。ＷＯ２０１０／０３２１５６Ａ２は、帯電問題を解決する特定の層構造を有する容量型微細加工超音波トランスデューサを開示する。誘電体を含む第１の絶縁層が第１の電極と第２の電極との間に配置される。また、誘電体を含む第２の絶縁層が第２の電極とキャビティとの間に配置され得る。特に、いわゆるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）誘電体層は帯電への解決策を与える。

ＷＯ２０１０／０３２１５６Ａ２において、第１の誘電体絶縁層及び第２の誘電体絶縁層は、第１の電極と第２の電極とを電気的に絶縁する。かかる誘電体絶縁層は、ＣＭＵＴデバイスの全体の性能をかなりの程度決定する。理想的な例において、誘電体絶縁層は非常に薄いか、又は高い誘電率及び高い破壊電圧を有する。しかし、ＯＮＯ誘電体層には限界があり、窒素の誘電率は約５〜７なので、比較的厚い（例えば、ＰＥＣＶＤを用いて約２５０ｎｍの）層及び低い誘電率でしか堆積できない。したがって、ＣＭＵＴの性能はＯＮＯ誘電体層の最小厚さ、電気的破壊電圧、及び誘電率によって限定される。かかるＣＭＵＴデバイスの特定の問題は、動作電圧が比較的高く、出力圧力が比較的低いことであり得る。したがって、かかるＣＭＵＴを更に改良するニーズが存在する。

本発明の課題は、改良された容量型微細加工トランスデューサ（特にＣＭＵＴ）、特に、性能が改良され（例えば、動作電圧の低減及び／又は出力圧力の上昇）、且つ／又は製造がより容易な容量型微細加工トランスデューサを提供することである。本発明の更なる課題は、かかる容量型微細加工トランスデューサ（特にＣＭＵＴ）の改良された製造方法を提供することである。

本発明の第１の側面において、容量型微細加工トランスデューサ、特にＣＭＵＴの製造方法が提供される。方法は、基板の上に第１の電極層を堆積させるステップと、第１の電極層の上に第１の誘電体膜を堆積させるステップと、第１の誘電体膜の上に犠牲層を堆積させるステップであって、犠牲層はトランスデューサのキャビティを形成するために除去可能である、ステップと、犠牲層の上に第２の誘電体膜を堆積させるステップと、第２の誘電体膜の上に第２の電極層を堆積させるステップと、堆積された層及び膜のうちの少なくとも１つの層及び／又は膜をパターニングするステップとを含み、堆積ステップは原子層堆積法によって実行される。

本発明の他の側面において、本発明の方法によって製造された容量型微細加工トランスデューサ、特にＣＭＵＴが提供される。

本発明の他の側面において、基板上の第１の電極層と、第１の電極層上の第１の誘電体膜と、第１の誘電体膜の上方に形成されたキャビティと、キャビティを覆う第２の誘電体膜と、第２の誘電体膜上の第２の電極層とを含み、堆積された層及び膜のうちの少なくとも１つの層及び／又は膜がパターニングされる、容量型微細加工トランスデューサ、特にＣＭＵＴが提供される。

本発明の基本的な概念は、製造方法に原子層堆積法（ＡＬＤ）を使用することである。ＡＬＤ技術は、現在の処理限界、よってＣＭＵＴ性能限界を克服するための利点及びオプションを提供する。全てのＣＭＵＴ機能層が単一のプロセスシーケンスにおいて堆積される、特に従来技術の処理中には一般的に必要であったように周囲環境に基板を曝すことなく制御された環境下で堆積される製造方法が提供される。ＣＭＵＴ機能層は、具体的には（第１の電極を提供する）第１の電極層、（電気絶縁を提供する）第１の誘電体膜、（キャビティを形成する）犠牲層、（電気絶縁を提供する）第２の誘電体膜、及び（第２の電極を提供する）第２の電極膜である。この処理は、全層ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴプロセスとも呼ばれる。このようにすることで、堆積層（又は膜）のスタックを有するウェハが実現される。層スタックを成長させるときウェハはＡＬＤ装置から出ないので、非常にきれいな材料界面を実現することができる。更に、個別の層及び界面の例えば応力及び帯電特性を制御及び微調整することにより、性能を向上させることができる。

製造方法は、特に「トップ−ボトム」パターニングを使用する。トップ−ボトムパターニングは、特徴的なピラミッド構造、特に階段ピラミッド構造を有するＣＭＵＴを提供する。この典型的な断面図は、例えばＦＩＢ又はＳＥＭ（走査電子顕微鏡）断面図を用いる解析方法により確認することができる。パターニングとは、構造（例えば、堆積層のスタック）をパターン化することを意味する。これは、例えば感光材料が露光される（フォト）リソグラフィを用いて実行されてもよい。露光ツールはステッパと呼ばれる。レジストと呼ばれる感光層が現像される。パターンは層状にエッチングされ得る。エッチング処理は「湿式」又は「乾式」処理であり得る。

原子層堆積法は、気相化学処理の連続的な使用に基づく薄膜堆積技術である。ＡＬＤ反応の大半は、典型的には「前駆物質」と呼ばれる２つの化学物質を用いる。これらの前駆物質は、表面と一度に一物質、連続的に反応する。成長表面に前駆物質を繰り返し曝すことにより、薄膜が堆積される。ＡＬＤは、異なる組成の基板上に材料の共形薄膜を堆積させる自己制限的（すなわち、各反応サイクルにおいて堆積される薄膜材料の量は一定である）連続的表面化学反応である。ＡＬＤ堆積層は一般的にアモルファスである。ＡＬＤ堆積層は一般的に高品質で、ピンホールフリーであり、また低温で堆積できる。低い処理温度のため、ＡＬＤはＣＭＯＳに対して適合性を有する。薄い誘電体絶縁層は、より低い動作電圧でのより高い出力圧力、及び向上された受信感度をもたらす。これは、電極間の電気力によって薄膜がキャビティの底に向かう方向に引き寄せられるからである。高い誘電率を有する薄い誘電体膜又は材料（高イプシロン材料又はｈｉｇｈ−ｋ材料とも呼ぶ）はこの電気力を著しく増加させ、（クーロンの逆二乗則に基づいて）より大きな出力電力を生じる又は受信感度を上昇させる。これは、特に陥没モード（ｃｏｌｌａｐｓｅｄ ｍｏｄｅ）（すなわち、例えば電極間にバイアス電圧をかけることにより、薄膜が動作中キャビティの底に部分的に触れる）で動作するＣＭＵＴの場合に当てはまるが、一般的に非陥没モードのＣＭＵＴにおいても効力を有する。

本発明の好ましい実施形態は従属請求項において規定される。請求項に記載されたＣＭＵＴは、請求項に記載された方法及び従属請求項に記載された実施形態と同様な及び／又は同一な好ましい実施形態を有することを理解されたい。同様に、請求項に記載された方法は、請求項に記載されたＣＭＵＴ及び従属請求項に記載された実施形態と同様の及び／又は同一の好ましい実施形態を有することを理解されたい。

特に好ましい実施形態において、第１の誘電体膜及び／又は第２の誘電体膜は、酸化物を含む第１の層、ｈｉｇｈ−ｋ材料を含む第２の層、及び酸化物を含む第３の層を含む。したがって、誘電体絶縁層は、酸化物層（Ｏ）、ｈｉｇｈ−ｋ層、及び更なる酸化物層（Ｏ）を含む。言い換えれば、ｈｉｇｈ−ｋ層は２つの酸化物層（特にシリコーン酸化物）の間に挟まれる。これは、いわゆるラミネートである。ｈｉｇｈ−ｋは、高誘電率を指す（例えば、８以上）。誘電率は一般的に文字ｋ（又はε_ｒ）によって略される。ＯＮＯ誘電体絶縁層と比べると、このようにすることでトランスデューサ性能を著しく向上させることができる（例えば、より低い動作電圧でより高い出力圧力）。したがって、ＯＮＯ誘電体絶縁層を、原子層堆積法（ＡＬＤ）により堆積されたｈｉｇｈ−ｋ材料によって置換することにより、動作電圧及び出力圧力に関してＣＭＵＴ性能が大幅に向上する。更に、ＯＮＯ誘電体絶縁層と比較して、デバイスの安定性に関して同様な性能（特に、安定出力対時間）が達成できる。言い換えれば、ラミネートは超音波出力をドリフトさせる電荷を蓄えない。

この実施形態の変形例において、ｈｉｇｈ−ｋ材料は酸化アルミニウム（Ａｌ_２Ｏ_３）及び／又は酸化ハフニウム（ＨｆＯ_２）である。酸化アルミニウム（ｋ又はε_ｒ：７〜９、特に約８又は９）又は酸化ハフニウム（ｋ又はε_ｒ：１２〜２７、特に約１４又は２０）は高い誘電率を有する。一例において、酸化物−酸化アルミニウム−酸化物（略してＯＡＯ）の（交互層）ラミネートがこのように提供され得る。他の例において、酸化物−酸化ハフニウム−酸化物（略してＯＨＯ）の（交互層）ラミネートがこのように提供され得る。

この実施形態の他の変形例において、第２の層は酸化アルミニウムを含む第１の副層、酸化ハフニウムを含む第２の副層、及び酸化アルミニウムを含む第３の副層を含む。このようにすることで、酸化物−酸化アルミニウム−酸化ハフニウム−酸化アルミニウム−酸化物（略してＯＡＨＡＯ）の（交代層）ラミネートを提供することができる。酸化アルミニウム（アルミナとも呼ばれる）は、高い誘電率及び高い電気的破壊電圧を有する。酸化ハフニウムは一層高い誘電率を有するが、破壊電圧は低い。よって、ＯＡＨＡＯ誘電体絶縁層は低応力、高誘電率、及び高破壊電圧を兼ね備える。

他の変形例において、第２の層の厚さ１００ｎｍ未満である。このようにすることで、特にＡＬＤを用いて非常に薄いｈｉｇｈ−ｋ層を提供することができる。

一実施形態において、パターニングは第２の電極層をパターニングするステップを含む。このようにすることで、第２の電極の水平方向の寸法を定めることができる。例えば、第２の電極層は第１の電極層より小さくなるようパターニングされてもよい。このようにすることで、「トップ−ボトム」パターニングが（例えば第１のエッチングマスクを用いて）実行される。したがって、特徴的なピラミッド構造、特に階段ピラミッド構造が提供される。

他の実施形態又は変形例において、パターニングは犠牲層及び／又は第１の電極層をパターニングするステップを含む。犠牲層をパターニングすることにより、キャビティの水平方向の寸法が定められる。「トップ−ボトム」パターニングは更にこのようにして（例えば、第２のエッチングマスクを用いて）実行される。犠牲層のパターニングは、第２の電極層をパターニングするステップとは別のステップにおいて実行されてもよい。あるいは、犠牲層のパターニング及び第２の電極層のパターニングは共通のステップにおいて実行されてもよい。第１の電極層をパターニングすることにより、第１の電極の水平方向の寸法が定められる。「トップ−ボトム」パターニングは更にこのようにして（例えば、第３のエッチングマスクを用いて）実行される。第１の電極層のパターニングは、第２の電極層をパターニングするステップ及び／又は犠牲層をパターニングするステップとは別のステップにおいて実行されてもよい。あるいは、第１の電極層のパターニング及び犠牲層のパターニングは共通のステップにおいて実行されてもよい。また、これは第２の電極層のパターニングと共通のステップにおいて実行されてもよい。

他の実施形態において、堆積層及び膜のほとんど又は全てがパターニングされる。具体的には、ＡＬＤによって堆積された層及び膜のほとんど又は全てがＡＬＤ堆積の後にパターニングされる。具体的には、全てのＣＭＵＴ機能層がパターニングされる。より具体的には、第１の電極層、第１の誘電体膜、犠牲層、第２の誘電体膜、及び第２の電極層がパターニングされる。このパターニングは複数のステップ、例えば（１つ又は複数の）最上層をパターニングする第１のステップと、（１つ又は複数の）最下層をパターニングする第２のステップとを含み得る。各ステップにおいて、層は異なる（層の上面と並行な方向における）水平方向の寸法を有するようにパターニングされてもよい。このようにすることで、（階段）ピラミッド構造を作成できる。あるいは、パターニングは、層が同じ水平方向寸法を有するようにパターニングされる単一のステップで実行されてもよい。

他の実施形態において、方法は更に堆積層及び膜を覆う誘電体層を堆積させるステップを含む。この堆積ステップは特に原子層堆積法を用いて実行され得る。誘電体層は、具体的には堆積層及び膜の上面及び側面を実質的に同じ被覆率で覆ってもよい。これは、特に原子層堆積法による非常に良好な段差被覆を提供する。

他の実施形態において、方法は更に、キャビティを形成するためにエッチング孔を設けて犠牲層をエッチングすることによって犠牲層を除去するステップを含む。このようにすることで、（例えば第４のエッチングマスクを用いて）ＣＭＵＴのキャビティを簡単に設けることができる。

他の実施形態において、第１の電極層及び／又は第２の電極層は非金属導電性材料を含む。このようにすることで、原子層堆積技術は、ＣＭＵＴの全ての機能層を単一のプロセスシーケンス中に堆積させるというユニークなオプションを提供できる。非金属導電性材料は、例えば半導体でもよい。

この実施形態の変形例において、非金属導電性材料はＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣＮ、ＩｒＯ_２（酸化イリジウム）、ＩＴＯ（酸化インジウムスズ）、ＬａＮｉＯ_３、及びＳｒＲｕＯ_３（ルテニウム酸ストロンチウム）を含むグループから選択される少なくとも１つの材料である。これらの材料は原子層堆積法に適する。この変形例の変形例において、非金属導電性材料はＴｉＮ（窒化チタン）である。特に原子層堆積法において、窒化チタンは特に適している。例えば、窒化チタンは（例えばポリシリコーンと比較して）低い電気抵抗を有し、且つ／又は（例えばポリシリコーンと比較して）非常に薄い層として堆積できる。

代替的な実施形態において、第１の電極層及び／又は第２の電極層は金属導電性材料を含む。特に、金属導電性材料は、Ｎｉ（ニッケル）、Ｃｕ（銅）、Ｗ（タングステン）、Ｐｔ（白金）、Ｉｒ（イリジウム）、及びＡｌ（アルミニウム）を含むグループから選択される少なくとも１つの材料を含んでもよい。例えば、金属はこれらの合金でもよい。

他の実施形態において、第１の誘電体膜及び／又は第２の誘電体膜は炭素又は塩素残留物等の処理残留物を含む。これらの残留物は、ＡＬＤプロセスにおいて用いられた前駆物質の残さであり得る。これは、ＣＭＵＴが原子層堆積法を用いて製造されたことを示す。残留物は、例えばＸＰＳ（Ｘ線光電子分光）又はＳＩＭＳ（二次イオン質量分析法等の他の選別方法）を用いて検出され得る。

他の実施形態において、少なくとも１つのパターニングされた層及び／又は膜は側面において急に又は非連続的に途絶える。言い換えれば、層の上面及び側面は互いにほぼ垂直である。これは、ＣＭＵＴがパターニングを用いて製造されたことを示す。理想的には、層の上面及び側面は互いに垂直（９０°）又は直角である。しかし、実際において、パターニング（特にエッチング）プロセスが完璧でないために層はいくらかの傾斜を有し、又は傾斜が意図的につけられる場合がある。また、個々の材料のエッチングレートは等しくない。したがって、異なる特性を有する層のスタックをパターニング（特にエッチング）する場合、層の上面及び側面はその端部において完全に直角にはならない。例えば、オーバーハング構造が形成され得る。したがって、ほぼ垂直な角度は７０°〜１１０°（９０°±２０°）、８０°〜１００°（９０°±１０°）、又は８５°〜９５°（９０°±５°）であると理解されてもよい。

他の実施形態において、第２の電極層は第１の電極層より小さくなるようにパターニングされる。これは、ＣＭＵＴが「トップ−ボトム」パターニングを用いて製造されたことを示す。よって、特徴的なピラミッド構造、特に階段ピラミッド構造が提供される。

他の実施形態において、ＣＭＵＴは更に、第１の電極層及び／又は第２の電極層から層の上面に垂直な方向に延びる少なくとも１つの導電性ビアを含む。したがって、導電性ビアは堆積層に対して垂直又は直角である。このようにすることで、第１の電極、第２の電極、又は両方に電気接続を提供することができる。例えば、導電性ビアはＣＭＵＴの下方にあるＡＳＩＣに電気的に接続されてもよい。

他の実施形態において、ＣＭＵＴは更に、堆積層及び膜を覆う誘電体層を含む。特に、誘電体層は堆積層及び膜の上面及び側面を実質的に同じ被覆率で覆う。これは、特に原子層堆積法を用いて、ＣＭＵＴが非常に良好な段差被覆を提供することを示す。特に、誘電体層の垂直部分は堆積層及び／又は膜にほぼ垂直に延び得る。上述したように、ほぼ垂直な角度は７０°〜１１０°（９０°±２０°）、８０°〜１００°（９０°±１０°）、又は８５°〜９５°（９０°±５°）であると理解されてもよい。

本発明の上記及び他の側面は、以下に記載される実施形態を参照して説明され、明らかになるであろう。

図１ａ−ｊは、第１の実施形態に係るＣＭＵＴの製造方法を示す。図１ｊは、第１の実施形態に係るＣＭＵＴの概略的な断面図を示す。 図２ａ−ｊは、第２の実施形態に係るＣＭＵＴの製造方法を示す。図２ｊは、第２の実施形態に係るＣＭＵＴの断面図を示す。 図３ａ−ｈは、第３の実施形態に係るＣＭＵＴの製造方法を示す。図３ｈは、第３の実施形態に係るＣＭＵＴの概略的な断面図を示す。 図４は、ＣＭＵＴの誘電率（イプシロン）対相対音響出力圧力のグラフを示す。 図５は、誘電体間の電界対誘電体を流れる電流の例示的なグラフを示す。

図１ａ−ｊは、第１の実施形態に係るＣＭＵＴ１００の製造方法を示す。特に、図１ｂ−ｊは、原子層堆積法（ＡＬＤ）を使用することにより１つのプロセスシーケンス（図１ａ参照）で全ての機能ＣＭＵＴ層が堆積された後の概略的なトップ−ボトム（上から下）処理フローを示す。

当該方法は、ＡＬＤを用いるプロセスシーケンスから始まる（図１ａ参照）。まず、第１の電極層１０が基板（図示無し）又は誘電体層１１上に堆積される。図１ａに示す実施形態では、誘電体層１１は基板と第１の電極層１０との間に設けられている又は堆積されている。誘電体層１１はこの例では基板上の最初の層である。この場合、誘電体層は例えば（シリコン）酸化物又は（シリコン）窒化物から構成されてもよく、特に、平滑な表面をつくるために平坦化工程がしばしば用いられるＡＳＩＣ上での処理の場合、そのようにされてもよい。ただし、誘電体層１１を省いてもよい。この場合、第１の誘電体膜２０が第１の電極層１０上に堆積され、犠牲層３０が第１の誘電体膜２０上に堆積される。犠牲層３０は後にトランスデューサのキャビティを形成するために除去可能である。次に、犠牲層３０の上に第２の誘電体層４０が堆積される。続いて、第２の誘電体膜４０の上に第２の電極層５０が堆積される。図１ａの実施形態では、第２の電極層５０の上に追加の誘電体層５１が堆積される。誘電体層５１は、特に犠牲層３０を除去するために犠牲エッチングが実行される際、第２の電極層５０を覆う又は保護する。ただし、誘電体層５１は省かれてもよい。上記した各堆積工程は、原子層堆積法（ＡＬＤ）により実行される。このようにして、誘電体材料と導電材料との交互の層のスタックが提供される（図１ａ参照）。したがって、全てのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が単一のプロセスシーケンスで、すなわち、ウェハがＡＬＤ装置から出ずに複数の（処理又は堆積）工程が実行され得るＡＬＤ装置の単一のラン（稼働）で堆積される。したがって、１つのプロセスシーケンス内に個々の材料が互いの上に積層され得るが、このプロセスシーケンスにおいて、１つごとの材料が個々の（処理又は堆積）工程で堆積される。このプロセス又はプロセスシーケンスは、全層ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴプロセスとも呼ばれる。

方法は、積層された層及び膜１０、２０、３０、４０、５０、５１のうちの少なくとも１つをパターニングすることを更に含む。かかるパターニングの一例を図１ｂ−ｄを参照して説明する。当該製造方法は、「トップ−ボトム（ｔｏｐ−ｔｏ−ｂｏｔｔｏｍ）」パターニングを用いる。トップ−ボトム（上から下）パターニングは、特徴的なピラミッド構造、特に階段ピラミッド構造を有するＣＭＵＴを提供する（典型的な断面図は、例えばＦＩＢ又はＳＥＭ断面図を利用する解析方法によって確認できる）。少なくとも１つのパターニングされた層及び／又は膜は、その側面において急に又は非連続的に途絶える。言い換えれば、層の上面及び側面は互いにほぼ直交する。これは、ＣＭＵＴがパターニングを用いて製造されたことを示す。理想的には、層の上面及び側面は互いに直交（９０°）する。しかし、実際には、パターニング（特にエッチング）プロセスが完璧ではないために層はいくらかの傾斜を有するか、又は意図的に傾斜がつけられ得る。また、個々の材料のエッチングレートは等しくない。したがって、異なる特性を有する層のスタックをパターニング（特に、エッチング）する場合、層の上面及び側面は端部において完全な直角にはならない。例えば、オーバーハング構造が形成され得る。したがって、実質的垂直（直交）は、７０°〜１１０°（９０°±２０°）、８０°〜１００°（９０°±１０°）、又は８５°〜９５°（９０°±５°）の角度として理解され得る。

この第１の実施形態において、図１ｂから分かるように、パターニングは、第２の電極層５０をパターニングする第１工程を含む。これは、第１のエッチングマスク（「マスク１」と示す）を用いて実行される。このようにすることで、第２の電極５０の（層の上面又は基板の上面に平行な方向における）横方向の寸法、すなわち長さが定められる。この例では、パターニングの第１工程において、第２の誘電体膜４０（及び第２の電極層５０上の追加誘電体層５１）もパターニングされる。図から分かるように、第２の電極層５０は第１の電極層１０より小さくなるようにパターニングされる。例えば、第２の電極層５０はリング電極の形態にパターニングされ得る。これは音響性能に関して有益である。図１ｃに示すように、パターニングは、犠牲層をパターニングする第２工程を更に含む。これは、第２のエッチングマスク（「マスク２」と示す）を用いて実行される。このようにすることで、ＣＭＵＴのキャビティの（層の上面又は基板の上面に平行な方向における）横方向の寸法又は長さが定められ得る。更に、図１ｄに示すように、パターニングは第１の電極層１０をパターニングする（別個の）第３工程を含む。これは、第３のエッチングマスク（「マスク３」と示す）を用いて実行される。このようにすることで、第１の電極３０の（層の上面又は基板の上面に平行な方向における）横方向の寸法又は長さが定められる。この例では、パターニングの第３工程において第１の誘電体膜２０もパターニングされる。この例では、基板上の誘電体層１１のみがパターニングされない。したがって、ほとんどの堆積層及び膜（誘電体層１１を除く）がパターニングされる。ここで、ＡＬＤ堆積後のパターニング工程が終了する。全ての堆積機能ＣＭＵＴ層及び膜１０、２０、３０、４０、５０、５１がパターニングされた状態にある。

後続の工程において、続いて図１ｅを参照して、方法は、堆積層及び膜１０、２０、３０、４０、５０、５１を覆う誘電体層６０を堆積させることを含む。この堆積工程は、原子層堆積法（ＡＬＤ）を再び用いて実行できる。あるいは、ＰＥＣＶＤ等の他の技術を使用することもできる。誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０、５１の上面及び側面を実質的に同じ被覆率で覆う（例えば、誘電体層６０の水平部分の厚さと誘電体層６０の垂直部分の厚さは実質的に同じである）。このようにすることで、非常に良好な段差（階段）被覆が与えられる。言い換えれば、誘電体層６０の垂直部分及び誘電体層６０の水平部分は大体同じ被覆率又は厚さを有する（図１ｅ参照）。誘電体層６０の（層の上面又は基板の上面に直交する方向における）垂直部分は、堆積層及び膜１０、２０、３０、４０、５０、５１に対してほぼ垂直に延在する。理想的には、誘電体層６０の垂直部分は堆積層及び／又は膜に対して垂直（９０°）又は直角である。しかし、実際には誘電体層６０はいくらかの傾斜を有する。よって、誘電体層６０の垂直部分は完全な直角にはならない。したがって、実質的に垂直な角度は、７０° 〜１１０°（９０°±２０°）、８０°〜１００°（９０°±１０°）、又は８５°〜９５°（９０°±５°）であると理解され得る。

次に、当該方法は、キャビティ３５を形成するためにエッチング孔３２、特に複数のエッチング孔（例えば、３つ以上）を設けて（図１ｆ参照）、犠牲層３０をエッチングする（図１ｇ参照）ことによって犠牲層３０を除去することを含む。エッチング孔３２の提供は、第４のエッチングマスク（「マスク４」と示す）を用いて実行される。エッチング孔３２は誘電体層６０内に設けられる。キャビティの（層の上面又は基板の上面に垂直な方向における）高さは、除去された犠牲層３０の厚さによって定められる。続いて、図１ｈを参照して、誘電体層６０を覆う追加層７０、特に追加誘電体層が設けられ得る。追加層７０は、エッチング孔３２を閉じる又は塞ぐ。

更に、当該方法は、第１の電極層１０及び第２の電極層５０から層の上面（又は基板の上面）に垂直な方向にそれぞれ延びる少なくとも１つの導電性ビア１５、５５を設けることを含む。したがって、導電性ビア１５、５５は堆積層に対して垂直又は直角である。この例では、これは、エッチング孔６２を設けて、導電性ビア１５、５５を形成するための導電性材料を用いてエッチング孔６２を充填することによって実行される。ここで、第１のエッチング孔６２は（追加層７０、誘電体層６０、及び第１の誘電体膜２０を貫通して）第１の電極層１０につながるように設けられる。第２のエッチング孔６２は（誘電体層６０及び追加層７０を貫通して）第２の電極層５０につながるように設けられる。第１のエッチング孔６２は、第１の電極層１０からのビア１５を形成するために導電性材料によって充填される。第２のエッチング孔６２は、第２の電極層５０からのビア５５を形成するために導電性材料によって充填される。更に、ビア１５、５５から外部電気接続（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧に接続するための、又はケーブル若しくはワイヤボンドへの接続）するための導電性部分１６、５６がそれぞれ設けられる。このようにすることで、第１の電極１０及び第２の電極５０の両方に（例えばＣＭＵＴの下方のＡＳＩＣへの）電気接続が与えられる。また、第１のエッチング孔又は第２のエッチング孔のみが設けられてもよいことを理解されたい。例えば、第１の電極１０からの導電性ビア１５が基板内に形成されてもよい。

図１ｊは、第１の実施形態に係るＣＭＵＴ１００の概略的な断面図を示す。図１ｊのＣＭＵＴ１００は、特に、図１を参照して上述された方法を用いて製造された。ＣＭＵＴ１００は、基板（図示無し）上の第１の（最下の）電極層１０、第１の電極層１０上の第１の誘電体膜２０、第１の誘電体膜２０の上方に形成されたキャビティ３５、キャビティ３５を覆う第２の誘電体膜４０、及び第２の誘電体膜４０上の第２の（最上の）電極層５０を含む。任意で、ＣＭＵＴ１００は誘電体層１１及び誘電体層５１を含んでもよい。ほとんどの堆積層及び膜がパターニングされる。この実施形態では、全ての堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０がパターニングされる。したがって、堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０の各々がパターニングされる。第２の電極層５０は第１の電極層１０より小さくなるようにパターニングされ（例えば、リング電極の形態にパターニング）、これは音響性能に関して有益である。第２の電極層５０はキャビティ３５より小さくなるようにパターニングされる。キャビティ３５は、第１の電極層１０より小さくなるようにパターニングされる。このようにすることで、特徴的な（階段）ピラミッド構造が提供される。ＣＭＵＴ１００は、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を更に含む。誘電体層６０は、上述したように、堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を実質的に同じ被覆率又は厚さで覆う。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０に対してほぼ垂直に延在する。ＣＭＵＴ１００は、誘電体層６０を覆う追加層７０を更に含む。特に、追加層７０は他の層又は膜と比べるとはるかに厚く、例えば２倍以上、又は５倍以上である（例えば、層４０の厚さ約２００ｎｍに対して、層７０の厚さ約１μｍ）。更に、ＣＭＵＴは、第１の電極層１０から層の上面に直交する方向（図１ｊの縦方向）に延びる導電性ビア１５を含む。また、ＣＭＵＴ１００は、第２の電極層５０から層の上面に直交する方向（図１ｊの縦方向）に延びる導電性ビア５５を含む。ＣＭＵＴ１００は更に、ビア１５、５５から外部電気接続（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧に接続するための、又はケーブル若しくはワイヤボンドへの接続）するための導電性部分１６、５６をそれぞれ含む。ビア１５、５５は、垂直方向（層又は基板の上面に直交）に延び、導電性部分５６は、水平方向（層又は基板の上面に平行）に延びる。

図２ａ−ｊは、第２の実施形態に係るＣＭＵＴの製造方法を示す。この実施形態において、基板１は、基板１内に組み込まれたＡＳＩＣ２と、基板１内の導電性ビア１５とを含む。あるいは、ＡＳＩＣ２は基板１に取り付けられてもよい。方法は、基板１上に第１の電極層１０を堆積させることから始まる。その後、第１の電極層１０の上に第１の誘電体膜２０が堆積され、第１の誘電体膜２０の上に犠牲層３０が堆積される。犠牲層３０は、後にトランスデューサのキャビティを形成するために除去可能である。続いて、犠牲層３０の上に第２の誘電体膜４０が堆積される。次に、第２の誘電体膜４０の上に第２の電極層５０が堆積される。これらの堆積工程は、それぞれ原子層堆積法（ＡＬＤ）によって実行される。このようにすることで、誘電体材料及び導電性材料の交互の層からなるスタックが提供される（図２ｂ参照）。したがって、全てのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が単一のプロセスシーケンスにおいて堆積される。

方法は、更に、全ての堆積層及び膜１０、２０、３０、４０、５０、特に全ての堆積ＣＭＵＴ機能層１０、２０、３０、４０、５０をパターニングすることを含む。この実施形態では、パターニングは、第２の電極層５０をパターニングする第１工程（図２ｃ参照）と、犠牲層３０及び第１の電極１０、並びに第１の誘電体膜２０及び第２の誘電体膜４０をパターニングする（別個の）第２工程（図２ｄ参照）とを含む。したがって、この実施形態では、犠牲層３０及び第１の電極層１０は共通の工程においてパターニングされる。第２の電極層５０をパターニングする第１工程は、第１のエッチングマスク（マスク１）を用いて実行される。第２パターニング工程は、第２のエッチングマスク（マスク２）を用いて実行され得る。図から分かるように、第２の電極層５０は第１の電極層１０より小さくなるようにパターニングされる（例えば、リング電極の形態）。ここで、パターニング工程が終了する。

次の工程において、図２ｅを参照して、方法は、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を堆積させることを含む。この堆積工程は、再び、原子層堆積法（ＡＬＤ）を用いて実行される。誘電体層６０は、堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を、上述したように実質的に同じ被覆率又は厚さで覆う。このようにすることで、非常に良好な段差被覆が付与される。言い換えれば、誘電体層６０の垂直部分と誘電体層６０の水平部分とは大体同じ被覆率又は厚さを有する（図２ｅ参照）。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０に対してほぼ垂直に延在する。

次に、方法は、エッチング孔３２を設けて（図２ｆ参照）、キャビティ３５を形成するために犠牲層３０をエッチングする（図２ｇ参照）ことにより犠牲層３０を除去することを含む。エッチング孔３２は、誘電体層６０及び第２の誘電体絶縁膜４０内に設けられる。エッチング孔３２は、第３のエッチングマスク（マスク３）を用いて設けられ得る。その後、図２ｈを参照して、誘電体層６０を覆う追加層７０、特に追加誘電体層が設けられ得る。追加層７０はエッチング孔３２を閉じる又は塞ぐ。

更に、方法は、第２の電極層５０から層の上面に垂直な方向に延びる導電性ビア５５を設けることを含む。したがって、導電性ビア５５は層の上面に対して垂直又は直角である。この例において、これは、エッチング孔６２を設けて（図２ｉ参照）、導電性ビア５５を形成するために導電性材料によってエッチング孔６２を充填する（図２ｊ参照）ことによって実行される。エッチング孔６２の提供は、第４のエッチングマスク（マスク４）を用いて実行され得る。第１の電極１０への導電性ビア１５は基板１内に形成される。更に、ビア５５から外部電気接続するための導電性部分５６が設けられる。これは、追加層７０上に導電性層を堆積して、その後導電性層をパターニングすることによって実行され得る。これは第５のエッチングマスク（マスク５）を用いて実行され得る。

図２ｊは、第２の実施形態に係るＣＭＵＴ１００の断面図を示す。図２ｊのＣＭＵＴ１００は、具体的には図２を参照して上記された方法を用いて製造された。ＣＭＵＴ１００は、基板１上の第１の電極層１０、第１の電極層１０上の第１の誘電体膜２０、第１の誘電体膜２０の上方に形成されたキャビティ３５、キャビティ３５を覆う第２の誘電体膜４０、及び第２の誘電体膜４０上の第２の電極層５０を含む。任意で、ＣＭＵＴ１００は、第１の実施形態に関連して説明したように、基板上に誘電体層１１を、第２の電極層５０上に誘電体層５１を含んでもよい。図２ｊに示す実施形態では、全ての堆積ＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０がパターニングされる。第２の電極層５０は、第１の電極層１０及びキャビティより小さくなるように、又はより小さな（層又は基板の上面に平行な方向における）横方向寸法、例えば円形状の場合はより小さな直径を有するようにパターニングされる。このようにすることで、特徴的な（階段）ピラミッド構造が提供される。ＣＭＵＴ１００は、更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を含む。誘電体層６０は、上述したように、堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を実質的に同じ被覆率で覆う。誘電体層６０の垂直部分は、堆積層１０、２０、３０、４０、５０にほぼ垂直に延在する。ＣＭＵＴ１００は、更に、誘電体層６０を覆う追加層７０を含む。具体的には、追加層７０は他の層又は膜と比べてはるかに厚く、例えば２倍以上又は５倍以上である（例えば、厚さ約２００ｎｍの層４０に対して、厚さ約１μｍの層７０）。図２ｊにおいて、追加層７０はあくまで概略的に示されており、図１ｊに関して描かれた追加層７０と同様に、層６０の形状に従ってもよいことに留意されたい。更に、ＣＭＵＴは、第２の電極層５０から層上面に垂直な方向（図２ｊの縦方向）に延びる導電性ビア５５を含む。ＣＭＵＴ１００は、更に、ビア５５から外部電気接続（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧への接続のための、又はケーブル若しくはワイヤボンドへの接続）するための導電性部分５６を有する。また、ＣＭＵＴ１００は、第１の電極１０からの導電性ビア１５を含む。導電性ビア１５は基板１内に形成される。ビア１５、５５は垂直方向（層又は基板の上面に直交）に延び、導電性部分５６は水平方向（層又は基板の上面に平行）に延びる。

図３ａ−ｈは、第３の実施形態にかかるＣＭＵＴの製造方法を示す。図３ａ−ｈの第３の実施形態の方法は、図２ａ−ｊの第２の実施形態の方法と同様である。しかし、第２の実施形態と比較すると、第２の電極層５０を別にパターニングする図２ｃの工程が省かれる。よって、第３の実施形態においてはより少ないエッチングマスクが使用される。

また、この第３の実施形態では、基板１は、基板１内に組み込まれたＡＳＩＣ２と、基板１内の導電性ビア１５とを含む。方法は、基板１の上に第１の電極層１０を堆積させることから開始させる。次に、第１の電極層１０の上に第１の誘電体膜２０が堆積され、第１の誘電体膜２０の上に犠牲層３０が堆積される。犠牲層３０は後にトランスデューサのキャビティを形成するために除去可能である。続いて、犠牲層３０の上に第２の誘電体膜４０が堆積される。次に、第２の誘電体膜４０の上に第２の電極層５０が堆積される。これらの堆積工程は、それぞれ原子層堆積法（ＡＬＤ）によって実行される。このようにすることにより、誘電体材料及び導電性材料の交互の層からなるスタックが提供される（図３ａ参照）。したがって、全てのＣＭＵＴ機能層（ＡＬ−ＡＬＤ ＣＭＵＴ）が単一のプロセスシーケンスにおいて堆積される。

方法は、更に、全ての堆積層及び膜１０、２０、３０、４０、５０、特に全ての堆積ＣＭＵＴ機能層１０、２０、３０、４０、５０をパターニングすることを含む。この実施形態において、パターニングは第２の電極層５０、犠牲層３０、及び第１の電極層１０をパターニングする共通の工程を含む（図３ｂ参照）。したがって、この実施形態では、全ての堆積層（第２の電極層５０、第２の誘電体絶縁層４０、犠牲層３０、第１の誘電体絶縁層２０、及び第１の電極層１０）が共通の工程においてパターニングされる。図から分かるように、全ての堆積層及び膜１０、２０、３０、４０、５０が同じ（層又は基板の上面に平行な方向における）水平方向寸法、例えば円形の場合は直径を有する。共通のパターニング工程は第１のエッチングマスク（マスク１）を使用して実行され得る。ここで、パターニング工程は終了する。

後続の工程において、図３ｃを参照して、方法は堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を堆積させることを含む。この堆積工程は、再び原子層堆積法（ＡＬＤ）を用いて実行される。誘電体層６０は、実質的に同じ被覆率で堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を覆う。このようにすることで、非常に良好な段差被覆が付与される。言い換えれば、誘電体層６０の垂直部分と誘電体層６０の水平部分とは大体同じ被覆率又は厚さを有する（図３ｃ参照）。

続いて、方法は、エッチング孔３２を設けて（図３ｄ参照）、キャビティ３５を形成するために犠牲層３０をエッチングする（図３ｅ参照）ことにより犠牲層３０を除去することを含む。エッチング孔３２は、誘電体層６０及び第２の誘電体絶縁膜４０内に設けられる。図３ｄ及び図３ｅに示されるように、エッチング孔３２は好ましくは第２の電極層５０内に設けられず、その隣接部に設けられる。図３ｄ及び図３ｅにおいて点線で示されるように、エッチング孔３２は誘電体層６０から第２の誘電体膜４０まで、第２の電極層５０を通り過ぎて延在する。エッチング孔３２は、第２のエッチングマスク（マスク２）を使用して設けられ得る。その後、図３ｆを参照して、誘電体層６０を覆う追加層７０、特に追加誘電体層が設けられ得る。追加層７０はエッチング孔３２を閉じる又は塞ぐ。

更に、方法は、第２の電極層５０から層の上面に垂直な方向に延びる導電性ビア５５を設けることを含む。したがって、導電性ビア５５は堆積層に対して垂直又は直角である。この例では、これはエッチング孔６２を設けて（図３ｇ参照）、導電性ビア５５を形成するためにエッチング孔６２を導電性材料によって充填する（図３ｈ参照）ことにより実行される。エッチング孔６２の提供は、第３のエッチングマスク（マスク３）を用いて実行され得る。第１の電極１０への導電性ビア１５は基板１内に形成される。更に、ビア５５から外部電気接続するための導電性部分５６が設けられる。これは、追加層７０上に導電性層を堆積し、その後導電性層をパターニングすることによって実行され得る。これは第４のエッチングマスク（マスク４）を用いて実行され得る。

図３ｈは、第３の実施形態に係るＣＭＵＴ１００の概略的な断面図を示す。図３ｈのＣＭＵＴ１００は、特に図３を参照して上述された方法を用いて製造された。ＣＭＵＴ１００は、基板１上の第１の電極層１０、第１の電極層１０上の第１の誘電体膜２０、第１の誘電体膜２０の上方に形成されたキャビティ３５、キャビティ３５を覆う第２の誘電体膜４０、及び第２の誘電体膜４０上の第２の電極層５０を含む。任意で、ＣＭＵＴ１００は、第１の実施形態に関連して説明したように、基板上に誘電体層１１、及び第２の電極層５０上に誘電体層５１を有してもよい。図３ｈに示す実施形態では、全てのＣＭＵＴ機能層及び膜１０、２０、３０、４０、５０が共通の工程においてパターニングされる。したがって、全ての堆積層及び膜１０、２０、３０、４０、５０が同じ（層又は基板の上面に平行な方向における）水平方向寸法、例えば円形の場合は直径を有するようパターニングされる。したがって、この実施形態では特徴的な（階段）ピラミッド構造は提供されない。ＣＭＵＴ１００は、更に、堆積層及び膜１０、２０、３０、４０、５０を覆う誘電体層６０を含む。上述したように、誘電体層６０は堆積層及び膜１０、２０、３０、４０、５０の上面及び側面を実質的に同じ被覆率で覆う。誘電体層６０の垂直部分は堆積層１０、２０、３０、４０、５０に対して実質的に垂直に延びる。ＣＭＵＴ１００は、更に、誘電体層６０を覆う追加層７０を備える。具体的には、追加層７０は他の層又は膜と比べてはるかに厚く、例えば２倍以上又は５倍以上である（例えば、厚さ約２００ｎｍの層４０に対して、厚さ約１μｍの層７０）。図３ｈにおいて、追加層７０はあくまで概略的に示されており、図１ｊに関して描かれた追加層７０と同様に、層６０の形状に従ってもよいことに留意されたい。更に、ＣＭＵＴは、第２の電極層５０から層上面に垂直な方向（図３ｈの縦方向）に延びる導電性ビア５５を含む。ＣＭＵＴ１００は、更に、ビア５５から外部電気接続（例えばＡＳＩＣ及び／又は電源への、例えばバイアス電圧への接続のための、又はケーブル若しくはワイヤボンドへの接続）するための導電性部分５６を有する。また、ＣＭＵＴ１００は、第１の電極１０からの導電性ビア１５を含む。導電性ビア１５は基板１内に形成される。ビア１５、５５は垂直方向（層又は基板の上面に直交）に延び、導電性部分５６は水平方向（層又は基板の上面に平行）に延びる。

好ましくは、任意の図示の実施形態において、第１の誘電体膜２０及び第２の誘電体膜４０はそれぞれ、酸化物を含む第１の層、ｈｉｇｈ−ｋ材料を含む第２の層、及び酸化物を含む第３の層を含む。したがって、誘電体絶縁層２０、４０は酸化物層（Ｏ）、ｈｉｇｈ−ｋ層、及び更なる酸化物層（Ｏ）を含む。言い換えれば、ｈｉｇｈ−ｋ層が２つの酸化物層（特にシリコーン酸化物）の間に挟まれている。特に、ｈｉｇｈ−ｋ材料は酸化アルミニウム（Ａｌ_２Ｏ_３）及び／又は酸化ハフニウム（ＨｆＯ_２）であり得る。例えば、酸化物−酸化アルミニウム−酸化物（略してＯＡＯ）の（交互層）ラミネートを提供することができる。他の例では、第２の層は酸化アルミニウムを含む第１の副層、酸化ハフニウムを含む第２の副層、及び酸化アルミニウムを含む第３の副層を含む。このようにすることで、酸化物−酸化アルミニウム−酸化ハウニウム−酸化アルミニウム−酸化物（略してＯＡＨＡＯ）の（交代層）ラミネートを提供することができる。

堆積層の誘電率は、一般的に材料の密度に依存し、よって処理温度（層が形成される温度）等の堆積又は処理設定に依存する。堆積又は処理設定に応じて、酸化アルミニウムは７〜９の誘電率（ｋ又はε_ｒ）を有する。例えば、酸化アルミニウムの誘電率は７．５（例えば、約２６５℃の低温で堆積）、８（例えば、約３５０℃の高温で堆積）、又は９であり得る。堆積又は処理設定に応じて、酸化ハフニウムは１２〜２７の誘電率（ｋ又はε_ｒ）を有する。例えば、酸化ハフニウムの誘電率は１４、２０、又は２５であり得る。酸化アルミニウム−酸化ハフニウム−酸化アルミニウムのラミネートの誘電率は例えば１０であり得る。

好ましくは、各実施形態において、第１の電極層１０及び第２の電極層５０はそれぞれ非金属導電性材料（例えば、半導体）を含む。例えば、非金属導電性材料は、ＴｉＮ（窒化チタン）、ＴａＮ（窒化タンタル）、ＴａＣＮ、ＩｒＯ_２（酸化イリジウム）、ＩＴＯ（酸化インジウムスズ）、ＬａＮｉＯ_３、及びＳｒＲｕＯ_３（ルテニウム酸ストロンチウム）を含むグループから選択される少なくとも１つの（又はただ１つの）材料であり得る。これらの材料は原子層堆積法に適している。特に、非金属導電性材料は窒化チタン（ＴｉＮ）であり得る。窒化チタン（ＴｉＮ）は約３０〜７０μΩｃｍの導電率を有し、優れた導電体であると考えられる。また、（５００μΩｃｍ程度の導電率を有する）ポリシリコンを使用してもよい。電極層の材料は、例えば、特にＮｉ（ニッケル）、Ｃｕ（銅）、Ｗ（タングステン）、Ｐｔ（白金）、Ｉｒ（イリジウム）、及びＡｌ（アルミニウム）を含むグループから選択される少なくとも１つの（又はただ１つの）材料を含む金属等の任意の他の導電性材料でもよいことを理解されたい。例えば、金属はこれらの合金であり得る。例えば、アルミニウムは３μΩｃｍ程度の導電率を有する。いずれにせよ、電極の導電性材料（金属及び非金属）は（例えばＡＬＤ装置内での）ＡＬＤによる堆積に適していなければならない。

誘電体層６０及び／又は追加層７０は、例えば酸化物（特にシリコン酸化物）、窒化物（特にシリコン窒化物）、又は両者の組み合わせであり又は含み得る。例えば、誘電体層６０は（シリコン）酸化物及び（シリコン）窒化物の組み合わせであり又は含み得る。例えば、追加層７０は（シリコン）窒化物であり又は含み得る。しかし、任意の他の適切な誘電体材料を用いてもよいことを理解されたい。誘電体層６０は、例えばＡＬＤ又はＰＥＣＶＤによって堆積されてもよい。追加層７０は、その高い厚さのため、特にＰＥＣＶＤによって堆積され得る。特に、犠牲層３０は誘電体絶縁層２０、４０とは異なる材料（異なるエッチング特性を有する）から構成され得る。このようにすることで、犠牲層を選択的に除去できる。

図４は、ＣＭＵＴの誘電率（イプシロン）対相対音響出力圧力のグラフを示す。図４はシミュレーションに基づく。全ての寸法（ギャップ厚さ、誘電体厚さ等）は一定であるとみなす。黒円はＡＬＤによって堆積された酸化ハフニウム（ＨｆＯ_２）を示す（ここではイプシロン１４）。白円はＯＮＯを示す。菱形はＡＬＤによって堆積された酸化アルミニウム（Ａｌ_２Ｏ_３）を示す（ここではイプシロン８）。グラフから分かるように、バイアス電圧が印加され得るとすると、ｈｉｇｈ−ｋ材料は出力圧力をほぼ２倍（例えば、Ａｌ_２Ｏ_３に関しては約７０％）にする。

図５は、誘電体間の電界対誘電体を流れる電流の例示的なグラフを示す。ＯＮＯ及び高温の酸化アルミニウムＡｌ_２Ｏ_３のそれぞれについて電界対電流のグラフが示されている。図８から分かるように、ＯＮＯと比べると、同じ電界値に対して酸化アルミニウムＡｌ_２Ｏ_３（高温）のリーク電流は少ない。また、ＯＮＯと比べると、酸化アルミニウムＡｌ_２Ｏ_３（高温）には少なくとも同じバイアス電圧をかけることができる。

原子層堆積法（ＡＬＤ）技術を用いて製造されたｈｉｇｈ−ｋ誘電体層及び層スタックを提供することは、ＣＭＵＴの性能を著しく向上させる（例えば、動作電圧を低減及び／又は（音響）出力圧力を増加することによって）ことが示された。特に、金属電極ではなく非金属電極（例えば、ＴｉＮ）を設けることにより、ＡＬＤ技術は全てのＣＭＵＴ機能層を単一のプロセス工程において堆積させるというユニークなオプションを提供する。したがって、より高い実効誘電率を有する誘電体スタックが、誘電体層内での電荷トラップによるＣＭＵＴの同様の又は低減されたドリフトを伴うであろう性能向上を提供する。全層ＡＬＤ（ＡＬ−ＡＬＤ）ＣＭＵＴプロセスは、各層及びそれらの境界の特性を調整することによりＣＭＵＴ性能を更に向上させるオプションを提供するので、非常に有益である。トップ−ボトムパターニングを伴うＡＬ−ＡＬＤ技術は、個々の誘電体の高品質の界面を保証し、より少ないオペレータ介入を必要とする。

ＣＭＵＴにおいて、層がＡＬＤによって堆積されたか否かを検出することができ、一例において、ＡＬＤによって堆積された場合、第１の誘電体膜２０及び／又は第２の誘電体膜４０は炭素又は塩素残留物等の処理残留物を含む。残留物は、例えばＸＰＳ（Ｘ線光電子分光）又は他の選別方法、例えばＳＩＭＳ（二次イオン質量分析法）等を用いて検出することができる。他の例において、誘電体絶縁層２０、４０の第２の層は１００ｎｍ未満の厚さを有する。かかる非常に薄いｈｉｇｈ−ｋ層はＡＬＤを用いることによって（のみ）提供され得る。

本明細書に説明された方法（ＡＬ−ＡＬＤ）では、まず、ほぼ全ての層スタックが堆積され、その後パターニングされる（そして最後にキャビティを塞ぐ役割も果たす誘電体層が堆積される）。したがって、この方法によって製造されたＣＭＵＴについては、ＣＭＵＴの断面図において、薄膜（ｍｅｍｂｒａｎｅ）に隣接する領域において誘電体層の全て又はほとんどが除去されている又は存在しない。しかし、他の方法（非ＡＬＤ）、例えばスパッタリングを用いて製造されたＣＭＵＴについては、ＣＭＵＴの断面図において、薄膜に隣接する領域にはＣＭＵＴを構成する誘電体層の全て又はほとんどが存在する。

ＡＬＤによって堆積された（特にＡｌ_２Ｏ_３及び／又はＨｆＯ_２の）層は、以下の特徴のうちの１つ以上を示し得る。
（１）例えばスパッタリングされたＡｌ_２Ｏ_３に対して、ＡＬＤ堆積Ａｌ_２Ｏ_３の段差被覆は非常に良好であり、非常に共形である（形状が整合する）。これは、例えば（断面図）ＳＥＭにおいて検出可能である。
（２）ＡＬＤ酸化物は帯電効果のより優れた制御を可能にし、（ＡＬＤ酸化物はピンホールを有さないので）リーク電流がはるかに低く、これは容量―電圧測定（ＣＶ曲線）に現れる。
（３）Ａｌ_２Ｏ_３の組成が（例えばスパッタリングＡｌ_２Ｏ_３と比べると）異なり、ＲＢＳ及び／又はＸＰＳによって検出できる。
（４）（例えばスパッタリングＡｌ_２Ｏ_３においては発見できない）炭素等の典型的な処理残留物がＸＰＳ又はＳＩＭＳによって検出される。

単に一例として、スパッタリングされた酸化アルミニウムとＡＬＤによって堆積された酸化アルミニウムとの間の違いを検出するためにＳＩＭＳ（二次イオン質量分析法）を用いることができる。例えば、スパッタリング処理においてはアルゴンが使用され、スパッタリングされた層内にはいくらかの残さが発見される（例えば数パーセント）。これは、ＳＩＭＳ（二次イオン質量分析法）によって簡単に検出することができる。

ＯＮＯ誘電体絶縁層内の酸化物層（Ｏ）と比べると、ＯＡＯ誘電体絶縁層内の酸化物層（Ｏ）の機能は大きく異なる。ＯＮＯ誘電体絶縁層内の酸化物層（Ｏ）は電気的な理由のために存在する。酸化物層（Ｏ）が存在しない場合、ＣＭＵＴデバイスに大きな帯電が生じ、性能を大幅に下げる。実際において、単一のＯ層（ＰＥＣＶＤによって堆積）の最小厚さは約５０ｎｍである。ＯＡＯ内の酸化物層（Ｏ）は、処理上の理由のために存在する。酸化物層が存在しない場合（すなわち、アルミナ層のみ）、層は非常に大きな機械的応力を受け、著しい薄膜変形が起こり、ＣＭＵＴが動作不能になることが分かった。しかし、ＯＡＯ誘電体絶縁層の使用は低い応力レベルをもたらす。酸化物層は薄くできる。更に、ＯＡＯ誘電体絶縁層はアルミナ層のみと比較して一層優れた電気的挙動を有する。

容量型微細加工トランスデューサを、超音波と関連して、ＣＭＵＴとして説明してきた。しかし、容量型微細加工トランスデューサは他の用途、例えば圧力センサ又は圧力トランスデューサとしても使用され得る。

容量型微細加工トランスデューサ、特にＣＭＵＴは、単一のセル、特にＣＭＵＴセルであり又は含み得る。しかし、容量型微細加工トランスデューサ、特にＣＭＵＴは、複数のセル、特にＣＭＵＴセルのアレイを含んでもよい。容量型微細加工トランスデューサ、特にＣＭＵＴ及び／又はその層は円状の形状を有してもよい。しかし、四角形又は六角形等の他の形状を用いることもできる。

本発明は図面及び上記において詳細に図示及び記載されているが、かかる図示及び記載は説明的又は例示的であり制限的ではないと考えられるべきである。本発明は開示の実施形態に限定されない。図面、開示、及び添付の特許請求の範囲を分析することにより、当業者は、請求された発明を実施するにあたり、開示の実施形態の他の変形例を理解及び実行できる。

特許請求の範囲において、用語「含む（又は備える若しくは有する）」は他の要素又は工程を除外せず、また要素は複数を除外しない。単一の要素又は他のユニットが請求項内に記載された複数のアイテムの機能を果たし得る。単に特定の手段が互いに異なる従属請求項内に記載されているからといって、それらの手段の組み合わせを好適に用いることができないとは限らない。

請求項内のいずれの参照符号も範囲を限定すると解されるべきではない。

Claims (15)

1. 容量型微細加工トランスデューサの製造方法であって、
   −基板の上に第１の電極層を堆積させるステップと、
   −前記第１の電極層の上に第１の誘電体膜を堆積させるステップと、
   −前記第１の誘電体膜の上に犠牲層を堆積させるステップであって、前記犠牲層は前記トランスデューサのキャビティを形成するために除去可能である、ステップと、
   −前記犠牲層の上に第２の誘電体膜を堆積させるステップと、
   −前記第２の誘電体膜の上に第２の電極層を堆積させるステップと、
   −前記堆積された層及び膜のうちの少なくとも１つの層及び／又は膜をパターニングするステップと
   を含み、
   前記堆積させるステップは原子層堆積法によって単一のプロセスシーケンスにおいて実行され、前記パターニングするステップは階段ピラミッド構造となるようにパターニングが上から下へ順に実行される、方法。
2. 前記パターニングするステップは、前記第２の電極層をパターニングするステップを含む、請求項１に記載の方法。
3. 前記パターニングするステップは、前記犠牲層及び／又は前記第１の電極層をパターニングするステップを含む、請求項２に記載の方法。
4. 前記堆積された層及び膜のほとんど又は全てがパターニングされる、請求項１に記載の方法。
5. 前記堆積された層及び膜を覆う誘電体層を堆積させるステップを更に含む、請求項１に記載の方法。
6. 前記キャビティを形成するために、エッチング孔を設けて、前記犠牲層をエッチングすることにより前記犠牲層を除去するステップを更に含む、請求項１に記載の方法。
7. 請求項１に記載の方法によって製造された容量型微細加工トランスデューサ。
8. −基板上の第１の電極層と、
   −前記第１の電極層上の第１の誘電体膜と、
   −前記第１の誘電体膜の上方に形成されたキャビティと、
   −前記キャビティを覆う第２の誘電体膜と、
   −前記第２の誘電体膜上の第２の電極層と
   を含み、
   前記堆積された層及び膜のうちの少なくとも１つの層及び／又は膜が階段ピラミッド構造となるように上から下へ順にパターニングされ、全ての層及び膜が原子層堆積法によって単一のプロセスシーケンスにおいて堆積された、容量型微細加工トランスデューサ。
9. 前記第１の電極層及び／又は前記第２の電極層は、非金属導電性材料を含む、請求項８に記載のトランスデューサ。
10. 前記非金属導電性材料は、ＴｉＮ、ＴａＮ、ＴａＣＮ、ＩｒＯ_２、ＩＴＯ、ＬａＮｉＯ_３、及びＳｒＲｕＯ_３を含むグループから選択される少なくとも１つの材料であり、特に前記非金属導電性材料はＴｉＮである、請求項９に記載のトランスデューサ。
11. 前記少なくとも１つのパターニングされた層及び／又は膜は、側面において急に又は非連続的に途絶える、請求項８に記載のトランスデューサ。
12. 前記第２の電極層は、前記第１の電極層より小さくなるようにパターニングされる、請求項８に記載のトランスデューサ。
13. 前記第１の電極層及び／又は前記第２の電極層から前記層の上面に垂直な方向に延びる少なくとも１つの導電性ビアを更に含む、請求項８に記載のトランスデューサ。
14. 前記堆積された層及び膜を覆う誘電体層を更に含み、前記誘電体層は前記堆積された層及び膜の上面及び側面を実質的に同じ被覆率で覆う、請求項８に記載のトランスデューサ。
15. 前記第１の誘電体膜及び／又は前記第２の誘電体膜は、酸化物を含む第１の層、ｈｉｇｈ−ｋ材料を含む第２の層、及び酸化物を含む第３の層を含む、請求項８に記載のトランスデューサ。