JP6182875B2 - Semiconductor device and driving method thereof - Google Patents
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Description
本発明は、半導体装置、特に、大電流でスイッチング動作させることが可能な半導体装置の構造に関する。また、その電流をオフ状態からオン状態とするための駆動方法に関する。 The present invention relates to a semiconductor device, and more particularly to a structure of a semiconductor device capable of switching operation with a large current. The present invention also relates to a driving method for changing the current from an off state to an on state.
近年、大電流で駆動することのできるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略）が、スイッチング素子として用いられている。 In recent years, a power MOSFET (Metal Oxide Field Effect Transistor) that can be driven with a large current and an insulated gate bipolar transistor (hereinafter abbreviated as IGBT) are used as switching elements.
こうしたパワー半導体素子においては、動作電流のオン・オフがゲート電圧によって制御される。この動作電流は、パワーＭＯＳＦＥＴにおいては、ソース・ドレイン間の電流であり、ＩＧＢＴにおいては、パワーＭＯＳＦＥＴと同様の動作に加えてバイポーラトランジスタ的な動作も同時に行われ、この動作電流はエミッタ・コレクタ間に流れる。 In such a power semiconductor element, on / off of the operating current is controlled by the gate voltage. This operating current is the current between the source and drain in the power MOSFET, and in the IGBT, in addition to the operation similar to that of the power MOSFET, the operation like a bipolar transistor is simultaneously performed. Flowing into.
図１５は、従来のＩＧＢＴの構成の一例を示す断面図である。このＩＧＢＴは、半導体基板中に形成された溝（トレンチ）中にゲートが形成されたトレンチゲート型の素子である。図１５において、この半導体基板８０においては、コレクタ領域となるｐ＋層（第４の半導体領域）８１の上に、バッファ領域となるｎ＋層８２、ドリフト領域となるｎ−層（第１の半導体領域）８３、電荷（キャリア）を蓄積するｎ＋層（蓄積層）８４、ベース領域となるｐ―層（第２の半導体領域）８５が順次形成されている。半導体基板８０の表面側には、ｐ―層８５を貫通する溝（トレンチ）８６が形成されている。溝８６は、図１５における紙面と垂直方向に延伸して並行に複数形成されている。溝８６の内面（両側面）には酸化膜（ゲート絶縁膜）８７が一様に形成された上で、ゲート電極８８が溝８６を埋め込むように形成されている。半導体基板８０の表面側においては、溝８６の両側にエミッタ領域となるｎ＋層８９が形成されている。半導体基板８０の裏面全面には、ｐ＋層（コレクタ領域）８１と接触してコレクタ電極（裏面電極）９０が形成されている。半導体基板８０の表面には、エミッタ電極（共通電極）９１が形成されている。ただし、溝８６の表面側においては層間絶縁膜９２が溝８６を覆うように形成されているため、エミッタ電極９１は、ｎ＋層８９とｐ―層８５の両方に接触するが、ゲート電極８８とは絶縁される。このため、各溝８６毎に、ゲート電極８８に印加された電圧によって溝８６の側面におけるｐ―層８５でチャネルが生じ、ｎ−層８３とｎ＋層８９の間でｎチャネルのＭＯＳＦＥＴとして動作する。
FIG. 15 is a cross-sectional view showing an example of the configuration of a conventional IGBT. This IGBT is a trench gate type element in which a gate is formed in a groove (trench) formed in a semiconductor substrate. In FIG. 15, in this
このＭＯＳＦＥＴがオンとされた場合、通常のＭＯＳＦＥＴとしての動作に加え、コレクタ層であるｐ＋層（第４の半導体領域）８１から、ドリフト領域となるｎ−層８３側にホールが注入されるため、ドリフト領域における伝導度変調が生じ、ＩＧＢＴのオン抵抗が特に小さくなる。このため、特に大電流を流すことができる。この際、伝導度変調の効果を高くして大電流を流すためには、ホールがエミッタ電極９１側に流れにくくすることが有効である。このため、ホールを蓄積しやすい電荷蓄積層として機能するｎ＋層８４がｎ−層８３の上に形成されている。以上により、ゲート電極８８に印加された電圧によって、エミッタ電極９１とコレクタ電極９０との間に流れる大電流のオン・オフを制御することができる。
When this MOSFET is turned on, in addition to the operation as a normal MOSFET, holes are injected from the p + layer (fourth semiconductor region) 81 as a collector layer to the n − layer 83 side as a drift region. Therefore, conductivity modulation occurs in the drift region, and the on-resistance of the IGBT becomes particularly small. For this reason, a particularly large current can flow. At this time, in order to increase the effect of conductivity modulation and allow a large current to flow, it is effective to make it difficult for holes to flow to the
図１５に示されるように、溝８６及びその周囲の構造は並列に多数形成され、各ゲート電極８８は、図示された範囲外で並列に接続される。このため各溝８６毎に形成されたＩＧＢＴは全て並列に接続されており、このために、エミッタ電極（共通電極）９１・コレクタ電極（裏面電極）９０間に大電流を流すことができ、このオン・オフをゲート電極８８に印加する電圧によって制御することができる。
As shown in FIG. 15, a large number of
また、特許文献１に記載されるように、全ての溝中（あるいはその周囲）の構造を同一とする必要はなく、溝毎に複数種類の構造を採用することによる最適化も行われる。例えば、図１５の構成では全ての溝８６に対応してｎ＋層８９が形成され、全ての溝８６においてチャネルが形成される構成としているが、特許文献１の図２３等に記載されるように、溝８６に対応するｎ＋層８９が形成されていない溝（ダミートレンチ）を形成する場合もある。この場合、ダミートレンチは、それ自身はＭＯＳＦＥＴにおけるチャネルを生じさせるゲートとしては機能しないが、ダミートレンチを設けることによって、耐圧が向上する、負荷短絡耐量が向上する、等の効果が得られる。
Further, as described in Patent Document 1, it is not necessary to make the structures in all the grooves (or the surroundings) the same, and optimization is performed by adopting a plurality of types of structures for each groove. For example, in the configuration of FIG. 15, n + layers 89 are formed corresponding to all the
図１６は、こうした構造の一例を示す断面図である。図１６においては、左側から２、４番目の溝８６の周囲においてｎ＋層８９が形成されず、この部分では溝８６等は形成されているがチャネルは生じない。なお、こうした構造は、ＩＧＢＴに限らず、ゲート周辺において同様の構造をもつパワーＭＯＳＦＥＴにおいても同様の効果を奏する。
FIG. 16 is a cross-sectional view showing an example of such a structure. In FIG. 16, the n + layer 89 is not formed around the second and
このように、複数のトレンチ（溝）を用いたパワー半導体素子の場合には、その周期や各々の構造を最適化することによって、耐圧や負荷短絡耐量を向上させることができる。 As described above, in the case of a power semiconductor element using a plurality of trenches (grooves), the withstand voltage and the load short-circuit withstand capability can be improved by optimizing the period and each structure.
上記の構成によって、耐圧や負荷短絡耐量は向上させることができるものの、パワー半導体素子を使用するに際しては、そのスイッチング動作の速度（スイッチング速度）を向上させることが重要である。このスイッチング動作において、特にオン動作を行うために要する時間（オン時間）を短縮する必要がある。 Although the withstand voltage and load short-circuit withstand capability can be improved by the above-described configuration, it is important to improve the speed of the switching operation (switching speed) when using the power semiconductor element. In this switching operation, it is particularly necessary to shorten the time required to perform the on operation (on time).
このオン時間については、図１６の構成においても、従来の構造（図１５）のパワー半導体素子と比較して全く改善がなされていなかった。特に、複数のゲート電極８８が並列に接続された構成の場合、ゲート容量が大きくなるために、オン時間を短縮したパワー半導体素子を得ることは困難であった。
The on-time has not been improved at all in the configuration of FIG. 16 as compared with the power semiconductor element having the conventional structure (FIG. 15). In particular, in the case of a configuration in which a plurality of
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。 The present invention has been made in view of such problems, and an object thereof is to provide an invention that solves the above problems.
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、第１の導電型をもつ第１の半導体領域の上に前記第１の導電型と逆の第２の導電型をもつ第２の半導体領域が形成され、当該第２の半導体領域を表面に具備し、前記第２の半導体領域の表面に前記第１の導電型をもつ第３の半導体領域が局所的に形成され、前記表面から前記第２の半導体領域を貫通し前記第１の半導体領域に達する溝が並行に複数形成された半導体基板と、前記溝が延伸する方向を中心とした両側面に形成されたゲート絶縁膜を介して前記溝の中に形成されたゲート電極と、前記半導体基板の上に形成された層間絶縁層と、当該層間絶縁層に設けられた開口を介して前記第３の半導体領域及び前記第２の半導体領域と接する共通電極と、前記第１の半導体領域の下側に形成された裏面電極と、を具備し、前記第１の半導体領域と前記第３の半導体領域との間に流れる電流のオン・オフが前記ゲート電極の電位で制御される半導体装置であって、隣接する前記溝に挟まれた領域には、隣接する前記溝の間において、隣接する前記溝と接するように前記第３の半導体領域が前記第２の半導体領域の表面に形成され、前記開口を介して前記共通電極が前記第３の半導体領域及び前記第２の半導体領域と電気的に接する第１の溝間領域と、隣接する前記溝の間において、前記第３の半導体領域が形成されず、前記開口を介して前記共通電極が前記第２の半導体領域と電気的に接する第２の溝間領域と、が含まれ、前記第１の溝間領域、前記第２の溝間領域のどちらにおいても前記第２の半導体領域は前記ゲート絶縁膜を介して前記ゲート電極と容量結合し、前記第１の溝間領域において前記共通電極は前記開口を介して第１の接触面積をもって前記第２の半導体領域と接し、前記第２の溝間領域において前記共通電極は前記開口を介して前記第１の接触面積よりも小さな第２の接触面積をもって前記第２の半導体領域と接し、前記第１の溝間領域における前記第１の接触面積をもつ前記開口は、前記溝の延伸方向に沿って複数周期的に配列して形成されたことを特徴とする。
本発明の半導体装置は、前記第１の溝間領域における前記第１の接触面積をもつ前記開口と、前記第２の溝間領域における前記第２の接触面積をもつ前記開口とが、それぞれ複数形成され、前記第１の溝間領域における前記第１の接触面積をもつ前記開口は前記溝の延伸方向と垂直な方向に沿って前記第２の溝間領域を挟んで隣接するように形成され、前記第１の溝間領域における前記第１の接触面積をもつ前記開口の前記溝の延伸方向に垂直な方向における間隔αに対する、前記第２の溝間領域における前記第２の接触面積をもつ前記開口の前記溝の延伸方向における間隔βの比率β／αは、２５〜７０の範囲とされたことを特徴とする。
本発明の半導体装置は、前記第１の半導体領域の下側に前記第２の導電型をもつ第４の半導体領域が形成され、前記裏面電極が前記第４の半導体領域と電気的に接続されたことを特徴とする。
本発明の半導体装置は、前記第１の半導体領域の下側に前記第２の導電型をもつ第４の半導体領域が形成され、前記裏面電極が前記第４の半導体領域と電気的に接続され、前記溝の中心を基準とした前記第１の溝間領域の間隔（Ｄ１）に対する、前記溝の中心を基準とした前記第２の溝間領域の間隔（Ｄ２）の比率が、０．５〜３．０の範囲であることを特徴とする。
本発明の半導体装置の駆動方法は、前記半導体装置の駆動方法であって、前記ゲート電極に印加する電圧を閾値電圧未満とした状態で前記裏面電極と前記共通電極との間に印加する電圧を上昇させた後で、前記ゲート電極に印加する電圧を閾値電圧以上とすることを特徴とする。
In order to solve the above problems, the present invention has the following configurations.
The semiconductor device of the present invention, the second semiconductor region having the first second conductive type conductivity type and the opposite conductivity on the first semiconductor region having the first conductivity type is formed, the second A third semiconductor region having the first conductivity type is locally formed on the surface of the second semiconductor region, and penetrates the second semiconductor region from the surface. Formed in the groove through a semiconductor substrate in which a plurality of grooves reaching the first semiconductor region are formed in parallel and a gate insulating film formed on both side surfaces centering on a direction in which the groove extends. A gate electrode; an interlayer insulating layer formed on the semiconductor substrate; a common electrode in contact with the third semiconductor region and the second semiconductor region through an opening provided in the interlayer insulating layer ; comprising: a back electrode formed under the first semiconductor region, the , There is provided a semiconductor device on and off is controlled by the potential of the gate electrode of the current flowing between said first semiconductor region and the third semiconductor region, the sandwiched in the groove of adjacent regions The third semiconductor region is formed on the surface of the second semiconductor region so as to be in contact with the adjacent groove between the adjacent grooves, and the common electrode is connected to the third electrode through the opening. The third semiconductor region is not formed between the semiconductor region and the first inter-groove region that is in electrical contact with the second semiconductor region and the adjacent groove, and the common electrode is formed through the opening. A second inter-groove region that is in electrical contact with the second semiconductor region, and the second semiconductor region is either in the first inter-groove region or the second inter-groove region. The gate electrode and the capacitor through the gate insulating film In the first inter-groove region, the common electrode is in contact with the second semiconductor region with a first contact area through the opening, and the common electrode has the opening in the second inter-groove region. The opening having the first contact area in the first inter-groove region is in contact with the second semiconductor region with a second contact area smaller than the first contact area. It is characterized by being formed in a plurality of periodic arrangements along the direction .
The semiconductor device of the present invention, the a first of said opening with said first contact area in the groove between the regions, and the said opening with the second contact area at the second groove between the regions, each of the plurality The opening having the first contact area in the first inter-groove region is formed adjacent to the second inter-groove region along a direction perpendicular to the extending direction of the groove. , for spacing α in the direction perpendicular to the extending direction of the grooves of said opening with said first contact area in said first groove between the regions, with the second contact area at the second groove between the regions wherein the ratio beta / alpha intervals beta in the stretching direction of the groove opening, characterized in that it is in the range of 25 to 70.
In the semiconductor device of the present invention, a fourth semiconductor region having the second conductivity type is formed below the first semiconductor region, and the back electrode is electrically connected to the fourth semiconductor region. It is characterized by that.
In the semiconductor device of the present invention, a fourth semiconductor region having the second conductivity type is formed below the first semiconductor region, and the back electrode is electrically connected to the fourth semiconductor region. The ratio of the interval (D2) of the second inter-groove region with respect to the center of the groove to the interval (D1) of the first inter-groove region with respect to the center of the groove is 0.5. It is the range of -3.0.
The method for driving a semiconductor device according to the present invention is a method for driving the semiconductor device, wherein a voltage applied between the back electrode and the common electrode is set with a voltage applied to the gate electrode being less than a threshold voltage. After being raised, the voltage applied to the gate electrode is set to a threshold voltage or higher.
本発明は以上のように構成されているので、オン時間を短縮したパワー半導体素子を得ることができる。 Since the present invention is configured as described above, it is possible to obtain a power semiconductor element with a shortened ON time.
以下、本発明の実施の形態となる半導体装置について説明する。この半導体装置は、ゲートによってチャネルのオン・オフが制御されることによって、電流のオン・オフが制御される半導体素子である。また、ゲート等は複数設けられ、複数のチャネルが並列に接続されることによって、大電流を流すことができる構成とされる。より具体的には、この半導体装置は、例えばパワーＭＯＳＦＥＴ、ＩＧＢＴである。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described. This semiconductor device is a semiconductor element in which on / off of a current is controlled by controlling on / off of a channel by a gate. A plurality of gates and the like are provided, and a plurality of channels are connected in parallel so that a large current can flow. More specifically, this semiconductor device is, for example, a power MOSFET or an IGBT.
（第１の実施の形態）
以下、本発明の第１の実施の形態に係る半導体装置について説明する。この半導体装置は、ＩＧＢＴである。図１は、この半導体装置１０の構成を示す断面図である。また、図２は、この半導体装置１０の上面透視図であり、図１は、その中のＡ−Ａ断面に相当する。
(First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below. This semiconductor device is an IGBT. FIG. 1 is a cross-sectional view showing the configuration of the
この半導体装置（ＩＧＢＴ）１０には、半導体基板中に形成された溝（トレンチ）中にゲートが形成された構成を具備するトレンチゲート型の素子である。図１において、この半導体基板２０においては、コレクタ領域となるｐ＋層（第４の半導体領域）２１の上に、バッファ層となるｎ＋層２２、ドリフト層となるｎ−層（第１の半導体領域）２３と、電荷蓄積層となるｎ＋層（蓄積層）２４、ベース領域となるｐ−層（第２の半導体領域）２５が順次形成されている。半導体基板２０の表面側には、表面からｐ−層２５（第２の半導体領域）を貫通してｎ−層（第１の半導体領域）２３に達する溝（トレンチ）２６が形成されている。溝２６は、図１における紙面と垂直方向に延伸して並行に複数形成されている。溝２６の内面（側面）には酸化膜（ゲート絶縁膜）２７が一様に形成された上で、ゲート電極２８が溝２６を埋め込むように形成されている。なお、電荷蓄積層となるｎ＋層２４はなくともよいが、これがある場合、溝（トレンチ）２６は、ｎ＋層２４に達するように形成されている。
The semiconductor device (IGBT) 10 is a trench gate type element having a configuration in which a gate is formed in a groove (trench) formed in a semiconductor substrate. In FIG. 1, in this
半導体基板２０の表面側においては、溝２６の両側に、ｎ＋層（第３の半導体領域）２９が形成されている。半導体基板２０の裏面全面には、ｐ＋層（コレクタ領域）２１と電気的に接続してコレクタ電極（裏面電極）３０が形成されている。半導体基板２０の表面には、エミッタ電極（共通電極）３１が形成されている。ただし、溝２６の表面側においては層間絶縁膜３２がゲート電極２８（溝２６）を覆うように形成されているため、エミッタ電極（共通電極）３１は、層間絶縁膜３２の開口部を通じてｎ＋層（第３の半導体領域）２９とｐ−層（第２の半導体領域）２５の両方に電気的に接続し、ゲート電極２８とは絶縁される。
On the surface side of the
この半導体装置１０においては、各溝２６毎に、ゲート電極２８に印加された電圧によって溝２６の側面におけるｐ−層２５（第２の半導体領域）でチャネルが生じ、このチャネルを介して電流を流すことができる。このため、ｎ−層２３（第１の半導体領域）とｎ＋層２９（第３の半導体領域）の間でｎチャネルのＭＯＳＦＥＴとして動作する。このＭＯＳＦＥＴがオンとされた場合、通常のＭＯＳＦＥＴとしての動作に加え、コレクタ領域であるｐ＋層（第４の半導体領域）２１からホールが、ドリフト層となるｎ−層２３（第１の半導体領域）側に注入されるため、ドリフト層における伝導度変調が生じ、ＩＧＢＴのオン抵抗が特に小さくなる。このため、特に大電流を流すことができる。すなわち、ゲート電極２８に印加する電圧によって、エミッタ電極（共通電極）３１とコレクタ電極（裏面電極）３０との間の電流のオン・オフを制御することができる。
In this
上面からの透視図である図２においては、エミッタ電極３１、層間絶縁膜３２を透視した構成が示されており、層間絶縁膜３２における開口部であるエミッタ接続開口部３２１が破線で示されている。エミッタ電極３１と半導体基板２０とは、このエミッタ接続開口部３２１で直接接する。なお、図１、２においては、構造を模式的に示すために、溝２６の幅とその間隔、各半導体層の厚さ等の比率が実際とは異なって示されている。
In FIG. 2, which is a perspective view from the upper surface, a configuration in which the
また、隣接する２つの溝２６の周囲における構成が同一となっていない点については図１６の構造と同様であるが、隣接する２つの溝２６の間の領域（溝間領域）は、その構造に応じて２種類に大別される。その一つ目の領域（第１の溝間領域）は、図１における左から１番目の溝２６とこれに隣接する左から２番目の溝２６の間、左から２番目の溝２６に隣接する左から３番目の溝２６とこれに隣接する左から４番目の溝２６の間の領域である。その２つ目の領域（第２の溝間領域）は、２つの第１の溝間領域に挟まれた溝２６の間の領域である、図１における左から２番目の溝２６とこれに隣接する左から３番目の溝２６の間の領域である。第１の溝間領域と第２の溝間領域は図１における紙面の左右方向において交互に設けられる。
Further, the configuration around the two
具体的には、一番左側の溝２６と左から３番目の溝２６においては、右側のみにｎ＋層２９が形成されており、左から２番目の溝２６と一番右側の溝２６においては、左側のみにｎ＋層２９が形成されている。この構成により、第１の溝間領域においてはｎ＋層２９が形成された側同士が相対し、第２の溝間領域においてはｎ＋層２９が形成されない側同士がそれぞれ相対する。
Specifically, in the
また、層間絶縁膜３２におけるエミッタ接続開口部３２１は、第１の溝間領域においてのみ形成され、第２の溝間領域においては形成されていない。このため、エミッタ電極（共通電極）３１は、第１の溝間領域においてのみｎ＋層２９及びｐ−層２５と接続され、第２の溝間領域におけるｐ−層２５とは接続されない。なお、ここで、「接続される」とは、実質的に低抵抗で接続される、例えばオーミック接触する場合を意味し、ショットキー接触する場合や、絶縁層を介して接触する場合、動作時にｐｎ接合が逆バイアスとなるように接合される場合等を含まないものとする。例えば、第１の溝間領域におけるｐ−層２５とエミッタ電極３１との間の抵抗を下げるために、第１の溝間領域におけるｐ−層２５の表面に局所的に他の層（例えばｐ＋層）を形成し、この層を介して第１の溝間領域におけるｐ−層２５とエミッタ電極３１とが電気的に接続される構成とすることもできる。ここでは、こうした場合も、「エミッタ電極３１が第１の溝間領域におけるｐ−層２５と接続される」場合に含むものとする。
In addition, the emitter connection opening 321 in the
この場合、第１の溝間領域におけるｐ−層２５の電位は、エミッタ電極３１の電位と等しくなる。一方、第２の溝間領域におけるｐ−層２５は、仮に図示された範囲外（例えば溝２６が延伸する方向の端部側）で第１の溝間領域のｐ−層２５と繋がっていたとしても、ｐ−層２５の不純物濃度が低く、かつエミッタ接続開口部３２１から沿面距離は長くなる。このため、第２の溝間領域におけるｐ−層２５の電位は、第１の溝間領域におけるｐ−層２５の電位とは必ずしも一致しない。すなわち、第２の溝間領域におけるｐ−層２５は、第１の溝間領域におけるｐ−層２５あるいはエミッタ電極３１から浮遊したものと近似的に考えることができる。このため、以下では、第１の溝間領域におけるｐ−層２５をそれぞれ電位固定ｐ−層２５１（第２の半導体領域の第１の部分）と呼称し、第２の溝間領域におけるｐ−層２５を浮遊ｐ−層２５２（第２の半導体領域の第２の部分）と呼称する。
In this case, the potential of the p − layer 25 in the first inter-groove region is equal to the potential of the
この構成と図１６の構成において、コレクタ電極とエミッタ電極との間の電圧ＶＣＥを上昇させて所定の高電圧を印加した後に、ゲート電極の電圧（エミッタ電極を基準とする）ＶＧＥを零から閾値以上に上昇させた場合における、コレクタ電極に流れる電流ＩＣをシミュレーションによって調べた。 In this configuration and the configuration of FIG. 16, the voltage VCE between the collector electrode and the emitter electrode is increased and a predetermined high voltage is applied, and then the gate electrode voltage (referenced to the emitter electrode) VGE is changed from zero to a threshold value. The current IC flowing through the collector electrode in the case of the above increase was examined by simulation.
図１６の構成（比較例）における上記の特性を図３（ａ）、図１の構成（実施例）における上記の特性を図３（ｂ）にそれぞれ示す。ここで、上段は上記の動作の際のＶＣＥの変化を示し、下段はＶＧＥ、ＩＣの変化を示している。ここで、ＶＣＥ、ＶＧＥは共に電圧を示しているが、ＶＣＥの最大値は１００Ｖ以上、ＶＧＥの最大値は１０Ｖ以下であり、上段と下段における電圧のスケールは大きく異なる。このため、実際にはＶＣＥの絶対値、その変化率は、ＶＧＥと比べて大きくなっている。 The above characteristics in the configuration of FIG. 16 (comparative example) are shown in FIG. 3A, and the above characteristics in the configuration of FIG. 1 (example) are shown in FIG. Here, the upper stage shows changes in VCE during the above-described operation, and the lower stage shows changes in VGE and IC. Here, both VCE and VGE indicate voltages, but the maximum value of VCE is 100 V or more and the maximum value of VGE is 10 V or less, and the voltage scales in the upper and lower stages are greatly different. For this reason, the absolute value of VCE and its rate of change are actually larger than VGE.
この結果より、実施例（図３（ｂ））においては、ＶＧＥの立ち上がり速度が比較例（図３（ａ））と比べると、より速く閾値電圧に達し、そのためにＩＣの立ち上がり時間（オン時間）が大幅に短縮されることが明らかである。ＶＣＥは、ＩＣの立ち上がりに応じて急激に減少している。すなわち、図１の構成においては、オン時間を大幅に短くすることができる。 From this result, in the example (FIG. 3 (b)), the rising speed of VGE reaches the threshold voltage faster than the comparative example (FIG. 3 (a)). ) Is clearly shortened. VCE decreases rapidly in response to the rise of the IC. That is, in the configuration of FIG. 1, the on-time can be significantly shortened.
ここで、このオン時間は、図３における期間Ｉ（ＶＧＥが閾値ＶＴまで上昇するまでの期間）と、期間ＩＩ（ＶＧＥが閾値に達してからＩＣが充分な値となるまでの期間）に分けて考えることができ、オン時間は期間Ｉと期間ＩＩの和となる。図３（ｂ）の場合（実施例）においては、期間Ｉ、ＩＩ共に図３（ａ）の場合（比較例）と比べて短縮しているために、オン時間が短くなっている。 Here, this ON time is divided into period I (period until VGE rises to the threshold value VT) and period II (period until VGE reaches the threshold value until IC becomes a sufficient value) in FIG. The on-time is the sum of period I and period II. In the case of FIG. 3B (example), both the periods I and II are shortened compared to the case of FIG. 3A (comparative example), so the on-time is shortened.
この理由は、以下の通りに説明される。図４は、図１における溝２６の左右における構成を模式的に示す図である。溝２６の右側が第１の溝間領域、左側が第２の溝間領域となっている。ここでは、単純化のために、上記の動作において本質的でないｎ＋層２２、ｎ＋層２４の記載は省略している（あるいは、これらはドリフト層であるｎ−層２３に含まれるものとしてもよい）。この動作においては、図４におけるコレクタ端子Ｃとエミッタ端子Ｅの電位差が図３におけるＶＣＥ、ゲート端子Ｇとエミッタ端子Ｅの電位差がＶＧＥとなり、コレクタ端子Ｃ又はエミッタ端子Ｅに流れる電流がＩＣとなる。ゲート端子Ｇに流れる電流は無視できる程度である。前記の通り、ＶＧＥを閾値以上に上昇させることによって、電位固定ｐ−層２５１における溝２６（酸化膜（ゲート絶縁膜）２７）と接する側において、チャネル５０が生じ、ＭＯＳＦＥＴがオンとなる。
The reason for this is explained as follows. FIG. 4 is a diagram schematically showing the left and right configuration of the
この動作においては、チャネル５０の生成は、ゲート電極２８とその右側の電位固定ｐ−層２５１との間の寄生容量Ｃ１に依存する。一方、ゲート電極２８とその左側の浮遊ｐ−層２５２との間には寄生容量Ｃ３が存在する。電位固定ｐ−層２５１の電位は、エミッタ端子Ｅと等しくなる一方、前記の通り、ゲート電極２８の左側にある浮遊ｐ−層２５２の電位は、電位固定ｐ−層２５１の電位とは等しくならない。この浮遊ｐ−層２５２の電位は、ｐ＋層（コレクタ層）２１と接したドリフト層であるｎ−層２３と浮遊ｐ−層２５２との間のｐｎ接合によって生じる空乏層による寄生容量Ｃ２、ゲート電極２８と浮遊ｐ−層２５２との間のゲート絶縁膜２７によって生じる寄生容量Ｃ３の直列接続を含む等価回路によって定まると考えることができる。このため、図３に示された過程においては、エミッタ端子Ｅと電気的に接続された電位固定ｐ−層２５１の電位は一定であると考えることができるのに対して、浮遊ｐ−層２５２の電位は変動する。
In this operation, the generation of the
ここで、上記の期間Ｉ、ＩＩは、いずれも、ゲート電極２８に接続された寄生容量（Ｃ１、Ｃ２、Ｃ３）を（充）放電する時間に対応する。このため、どちらの期間においても、これらの寄生容量に蓄積された電荷が素速く変化できる（変位電流が流れる）状況とすれば、この期間を短縮することができる。
Here, each of the periods I and II corresponds to a time for charging (charging) the parasitic capacitances (C1, C2, and C3) connected to the
ここで、上記の動作において、実施例（図３（ｂ）においては、ＶＧＥの上昇よりも先にＶＣＥが上昇しているため、ＶＣＧ（コレクタ端子Ｃとゲート端子Ｇの間の電位差）に対応した電荷がＣ２、Ｃ３に蓄積される。 Here, in the above operation, in the embodiment (in FIG. 3B, VCE has risen before VGE has risen, and therefore corresponds to VCG (potential difference between collector terminal C and gate terminal G). The accumulated charges are accumulated in C2 and C3.
その後、期間Ｉにおいて、ＶＧＥが上昇を始めると、これに伴ってＶＣＧも変化する。これによって、Ｃ２、Ｃ３に蓄積された電荷が減少する（変位電流が流れる）。これによって、ゲート電極２８の電位の上昇速度が高まる。すなわち、期間Ｉが短縮する。
Thereafter, when the VGE starts to rise in the period I, the VCG also changes accordingly. As a result, the charges accumulated in C2 and C3 are reduced (displacement current flows). Thereby, the rising speed of the potential of the
次に、期間ＩＩにおいて、ＶＧがＶＴに達した場合、ＩＣが増大を始め、これによって、ＶＣＥは減少を始める。これによって、ＶＣＧが変化するため、更にＣ２、Ｃ３に蓄積された電荷が減少し、変位電流が流れる。このため、期間ＩＩが短縮する。 Next, in period II, when VG reaches VT, IC begins to increase, which causes VCE to start decreasing. As a result, since VCG changes, the electric charge accumulated in C2 and C3 further decreases, and a displacement current flows. For this reason, the period II is shortened.
特に、前記の通り、ＶＣＥの最大値はＶＧＥの最大値よりも大きいために、ＶＣＧもＶＧＥの最大値よりも大きくなる。このため、ＶＣＧによってＣ２、Ｃ３に蓄積された電荷量はＣ１に蓄積される電荷量よりも大きく、Ｃ２、Ｃ３を流れる上記の変位電流の寄与は大きくなる。 In particular, as described above, since the maximum value of VCE is larger than the maximum value of VGE, VCG is also larger than the maximum value of VGE. For this reason, the amount of charges accumulated in C2 and C3 by the VCG is larger than the amount of charges accumulated in C1, and the contribution of the displacement current flowing through C2 and C3 is increased.
これに対して、比較例の場合には、図４における浮遊ｐ−層２５２が存在せず、図４における溝２６の左側と右側の構造は同じであり、その電位は常に左右で等しくなり、エミッタ端子Ｅと等しい。このため、上記のようなＣ２、Ｃ３における変位電流の寄与は発生し得ない。
On the other hand, in the case of the comparative example, the floating p − layer 252 in FIG. 4 does not exist, the left and right structures of the
すなわち、図１の構成の半導体装置１０においては、ＶＣＥを所望の高電圧まで上昇させた後でＶＧＥを閾値以上に上昇させる動作を行うことによって、オン時間を短くすることができる。
In other words, in the
この半導体装置１０はＩＧＢＴであるものとしたが、周知のように、コレクタ層となるｐ＋層２１（第４の半導体領域）を除いたトレンチゲート型のパワーＭＯＳＦＥＴにおいても、同様の構成によって、同様の効果を奏することは明らかである。ただし、特にＩＧＢＴにおいては、以下に説明する効果も奏する。
Although this
図５は、図１の構成においてコレクタ領域（ｐ＋層２１）からドリフト領域（ｎ−層２３）に注入されたホールの状況を模式的に示す図である。このホールの注入によってｎ−層２３で伝導度変調が起こり、オン抵抗を減少させ、大電流を流すことができる。あるいは、コレクタ−エミッタ飽和電圧（ＶＣＥ（ｓａｔ））を低下することができる。しかしながら、ｎ−層２３側に注入されたホールは、図中の実線の矢印で示されるように、電位固定ｐ−層２５１を介して上側に形成されたエミッタ電極３１に流れるため、このホールがｎ−層２３に残存する量は限定される。前記の通り、このホールを蓄積するためにｎ＋層２４が設けられている。しかしながら、図１６におけるエミッタ電極９１はＩＧＢＴの動作に不可欠ではあるが、ｎ−層２３中のホールを制限する要因となっていることも明らかである。
FIG. 5 is a diagram schematically showing the state of holes injected from the collector region (p + layer 21) into the drift region (n − layer 23) in the configuration of FIG. This hole injection causes conductivity modulation in the n − layer 23, thereby reducing the on-resistance and allowing a large current to flow. Alternatively, the collector-emitter saturation voltage (VCE (sat)) can be lowered. However, since the holes injected into the n − layer 23 side flow to the
これに対して、上記の半導体装置１０においては、第２の溝間領域における浮遊ｐ−層２５２にはエミッタ電極３１が接続されないため、浮遊ｐ−層２５２下のｎ−層２３とｎ＋層２４との界面近傍の領域におけるホールはエミッタ電極３１側には流れ出ることが困難であり、図５中の破線で示された領域に蓄積されやすくなる。この蓄積されたホールは、ｎ−層２３における伝導度変調に寄与する。このため、図１５や図１６の構成と比べて、ｎ−層２３における伝導度変調の効果を大きくすることができ、ＶＣＥ（ｓａｔ）を低下させることができる。なお、この効果は電荷蓄積層であるｎ＋層２４がない場合でも同様であるため、ｎ＋層２４を形成することは必須ではない。
On the other hand, in the
ここで、この効果は、第１の溝間領域の幅と第２の溝間領域の幅の比率に依存することは明らかである。図１において、第１の溝間領域の幅がＤ１、第２の溝間領域の幅がＤ２として示されている。ここで、これらの値は、各領域における隣接する各溝２６の中央を基準とした間隔（トレンチ間隔）として示されている。Ｄ１に対してＤ２が小さいと、ホールを蓄積できるという前記の効果が小さくなることが明らかである。
Here, it is clear that this effect depends on the ratio between the width of the first inter-groove region and the width of the second inter-groove region. In FIG. 1, the width of the first inter-groove region is shown as D 1 , and the width of the second inter-groove region is shown as D 2 . Here, these values are shown as intervals (trench intervals) with respect to the center of
一方、電子がコレクタ領域（ｐ＋層２１）側に向かって（下側に向かって）流れることによって、逆にホールがコレクタ領域から図１において上側に流れて蓄積される。この電子は、エミッタ電極３１と接続された第１の溝間領域（幅Ｄ１）から注入される。このため、半導体装置のチップサイズが同じ場合、比率Ｄ２／Ｄ１が大きくなると、下側に向かって流れる電子の量が少なくなるため、結局ホールが蓄積される量も少なくなる。
On the other hand, electrons flow toward the collector region (p + layer 21) side (downward), and conversely, holes flow upward from the collector region in FIG. The electrons are injected from the first inter-groove region (width D 1 ) connected to the
このため、比率Ｄ２／Ｄ１は、１から大きくは外れず、０．５〜３．０の範囲とすることが、オン抵抗を低減するという観点からは好ましい。具体的には、例えばＤ１＝４．２μｍ、Ｄ２＝６．２μｍ程度とすることができる。 For this reason, the ratio D 2 / D 1 does not deviate significantly from 1, and is preferably in the range of 0.5 to 3.0 from the viewpoint of reducing the on-resistance. Specifically, for example, D 1 = 4.2 μm and D 2 = 6.2 μm can be set.
なお、トレンチゲート型の素子の構造において、溝や浮遊ｐ−層等の構成としては、各種のものが可能である。図６は、この一例の構成（第１の変形例）を示す断面図である。この構造においては、図１の構造における左から２番目と３番目の溝２６の間に、ｎ＋層２９が両側に形成されない溝２６が更に設けられている。このため、図６の構成においては、左から１、２番目の溝２６の間の領域が第１の溝間領域となり、左から２、３番目の溝２６の間、左から３、４番目の溝２６の間の領域が第２の溝間領域となる。この構成の場合には、第１の溝間領域と第２の溝間領域とは交互に形成されていないが、同様の効果を奏することは明らかである。
It should be noted that in the structure of the trench gate type element, various configurations are possible as the configuration of the trench, the floating p - layer, and the like. FIG. 6 is a cross-sectional view showing the configuration (first modification) of this example. In this structure, a
また、図１、６中においては、全ての溝２６は紙面と垂直に延伸しているものとし、ｎ＋層２９、電位固定ｐ−層２５１、浮遊ｐ−層２５２等、半導体基板２０の上層側における構成も溝２６の延伸方向と並行であるとした。しかしながら、溝２６の延伸方向において、例えばｎ＋層２９と電位固定ｐ−層２５１の構成が交互に設けられた構成とすることもできる。こうした構成の半導体装置（第２の変形例）の断面図を図７、上面透視図を図８に示す。ここで、図７は図１に対応し、図８は図２に対応する。図７（ａ）、（ｂ）はそれぞれ図８におけるＢ−Ｂ断面、Ｃ−Ｃ断面に相当する。
1 and 6, all the
この半導体装置においては、第１の溝間領域において、Ｂ−Ｂ断面の箇所では左右方向の全面にわたりｎ＋層２９が形成されているのに対し、Ｃ−Ｃ断面の箇所ではｎ＋層２９は全く形成されていない。すなわち、ｎ＋層２９が第１の溝間領域の溝２６の延伸方向においてエミッタ接続開口部３２１に対応して周期的に形成されている。こうした構成においても、第１の溝間領域におけるｐ−層２５は電位固定ｐ−層２５１として機能し、第２の溝間領域におけるｐ−層２５は浮遊ｐ−層２５２として機能するため、前記と同様の効果を奏することは明らかである。
In this semiconductor device, the first groove between the regions, B-B in place of the cross-section while the n + layer 29 over the lateral direction over the entire surface is formed, the n + layer 29 at a point section C-C Is not formed at all. That is, the n + layer 29 is periodically formed corresponding to the emitter connection opening 321 in the extending direction of the
また、特許文献１等に記載の技術と同様に、その他の具体的構成、例えば溝の配列構成等を最適化することによって、素子の特性を向上させることができる。例えば、溝２６の間隔Ｄ１、Ｄ２の比率は上記の通りであるが、これらの絶対値を最適化することによって耐圧を調整する、等が可能である。
Similarly to the technique described in Patent Document 1 and the like, the characteristics of the element can be improved by optimizing other specific configurations such as the groove arrangement configuration. For example, the ratio of the distances D 1 and D 2 between the
また、ＩＧＢＴとして充分な特性が得られる限りにおいて、バッファ層となるｎ＋層２２や蓄積層となるｎ＋層２４を設ける必要はない。また、第１の半導体領域、第２の半導体領域は、前記の例ではそれぞれ一様な厚さをもつ半導体層（ｎ−層、ｐ−層）であり、これらが積層されて半導体基板が形成されるものとしたが、これらが積層されず、例えば図２における異なる領域において存在するようにしてＩＧＢＴ、パワーＭＯＳＦＥＴを構成することもできる。 In addition, as long as sufficient characteristics are obtained as the IGBT, it is not necessary to provide the n + layer 22 serving as a buffer layer and the n + layer 24 serving as a storage layer. In the above example, the first semiconductor region and the second semiconductor region are semiconductor layers (n − layer and p − layer) having uniform thicknesses, and these are stacked to form a semiconductor substrate. However, the IGBT and the power MOSFET can be configured so that they are not stacked and exist in different regions in FIG. 2, for example.
更に、上記と同様に、電位固定ｐ−層（第２の半導体領域の第１の部分）と浮遊ｐ−層（第２の半導体領域の第２の部分）を具備し、ゲート電極が浮遊ｐ−層（第２の半導体領域の第２の部分）と容量結合した構成であれば、トレンチゲート型以外の素子においても、同様の効果を奏する。図９は、この構造をプレーナゲート型のＩＧＢＴにおいて用いた例である半導体装置６０（第３の変形例）の断面図である。 Further, in the same manner as described above, a potential-fixed p − layer (first portion of the second semiconductor region) and a floating p − layer (second portion of the second semiconductor region) are provided, and the gate electrode is floating p - if the layer were (the second part of the second semiconductor region) and the capacitive coupling configuration, even in devices other than the trench gate type, the same effects. FIG. 9 is a cross-sectional view of a semiconductor device 60 (third modification) which is an example in which this structure is used in a planar gate type IGBT.
この構成においては、コレクタ領域となるｐ＋層（第４の半導体領域）２１の上に、ドリフト領域となるｎ−層（第１の半導体領域）２３が形成されている。このｎ−層２３の表面において、選択的不純物拡散あるいはイオン注入によって、電位固定ｐ−層（第２の半導体領域の第１の部分）２５１、及び電位固定ｐ−層２５１上において離間して２つのｎ＋層（第３の半導体領域）２９が形成されている。更に、隣合う電位固定ｐ−層２５１間に浮遊ｐ−層２５２（第２の半導体領域の第２の部分：図中の中央の一つ）が形成されている。この半導体装置においては、半導体基板の表面に露出したｎ＋層２９から、同様に露出した電位固定ｐ−層２５１、ｎ−層２３を介して、浮遊ｐ−層２５２までの範囲を、酸化膜（ゲート絶縁膜）２６を介してゲート電極２８が覆っている。また、ゲート電極２８上や半導体基板上を覆って層間絶縁膜３２、エミッタ電極（共通電極）３１が順次形成されている。電位固定ｐ−層２５１中における２つのｎ＋層２９の間においては、ｐ＋層２５１ａが形成され、エミッタ電極３１とｐ＋層２５１ａ及び２つのｎ＋層２９とが電気的に接続するように、エミッタ接続開口部３２１が層間絶縁膜３２に形成されている。
In this configuration, an n − layer (first semiconductor region) 23 serving as a drift region is formed on a p + layer (fourth semiconductor region) 21 serving as a collector region. On the surface of the n − layer 23, the potential fixed p − layer (first portion of the second semiconductor region) 251 and the potential fixed p − layer 251 are separated by 2 by selective impurity diffusion or ion implantation. Two n + layers (third semiconductor regions) 29 are formed. Further, a floating p − layer 252 (second portion of the second semiconductor region: one in the center in the drawing) is formed between adjacent potential fixing p − layers 251. In this semiconductor device, the range from the n + layer 29 exposed on the surface of the semiconductor substrate to the floating p − layer 252 through the similarly exposed potential fixing p − layer 251 and n − layer 23 is an oxide film. A
また、図１０は、上記の半導体装置６０における電位固定ｐ−層２５１と浮遊ｐ−層２５２の配置の一例を示す上面から見た平面図である。このように、浮遊ｐ−層２５２は、隣接する電位固定ｐ−層２５１の間に形成され、電位固定ｐ−層２５１が浮遊ｐ−層２５２に囲まれる形態とされる。ただし、図１０においては分離された浮遊ｐ−層２５２が複数形成された形態としたが、電位固定ｐ−層２５１同士、浮遊ｐ−層２５２同士を繋げた構成とすることもできる。電位固定ｐ−層２５１、浮遊ｐ−層２５２の平面形状は円形ではなく、こうした配列に好適な六角形の形状とすることもできる。
FIG. 10 is a plan view seen from above showing an example of the arrangement of the potential fixing p − layer 251 and the floating p − layer 252 in the
この半導体装置（ＩＧＢＴ）６０においては、エミッタ電極（共通電極）３１とコレクタ電極３０との間に所定の電位が与えられ、動作する。この際、浮遊ｐ−層２５２は、その周囲のｎ−層２３とはｐｎ接合によってｐｎ接合分離され、図４と同様に、浮遊ｐ−層２５２とｎ−層２３との間に寄生容量Ｃ２、浮遊ｐ−層２５２とゲート電極２８との間に寄生容量Ｃ３が生じ、これらの寄生容量Ｃ２、Ｃ３に電荷が充電される。その後、ゲート電極２８の電位を上げるように制御することによってチャネルが形成され、この半導体装置６０がオンとなる。
In the semiconductor device (IGBT) 60, a predetermined potential is applied between the emitter electrode (common electrode) 31 and the
ここで、この半導体装置６０においても、図４と同様の等価回路が形成されるため、寄生容量Ｃ２、Ｃ３に充電されていた電荷が寄与してゲート電極２８と寄生容量Ｃ１における電荷の充電が早まり、図３（ｂ）と同様の動作を行った場合には、オン時間を短くすることができる。
Here, in this
この構成においても、電位固定ｐ−層２５１と浮遊ｐ−層２５２とを形成し、ゲート電極２８がＭＯＳＦＥＴのゲートとして機能することができる限りにおいて、上記と異なる各種の配置を実現することができる。また、ＩＧＢＴだけでなく、パワーＭＯＳＦＥＴにおいても同様の構造を実現し、同様の効果を得ることができることは明らかである。また、同様の機能が維持される限りにおいて、図９において示されていない層を適宜形成してもよい。
Also in this configuration, various arrangements different from the above can be realized as long as the potential fixing p − layer 251 and the floating p − layer 252 are formed and the
（第２の実施の形態）
このように、第１の実施の形態となる半導体装置１０は、オン動作の高速化が図れる、ＩＧＢＴの場合には、更に、オン抵抗を小さくすることができるという効果を奏する。しかしながら、一方で、浮遊ｐ−層２５２（第２の半導体領域の第２の部分）が電気的に浮遊している場合においては、ノイズの影響を受けやすくなることは明らかである。特に、素子全体において浮遊ｐ−層２５２の占める面積が大きい場合には、この影響は大きくなり、ゲート電極の電位（スイッチング動作）がノイズの影響を受けやすくなる。このため、前記の図３（ｂ）に示されたオン時の動作は、ノイズの影響を受けやすく、誤動作の確率が高くなる。
(Second Embodiment)
As described above, the
また、前記の通り、浮遊ｐ−層２５２（第２の半導体領域の第２の部分）と電位固定ｐ−層２５１（第２の半導体領域の第１の部分）が実際には素子の端部で接続されており、浮遊ｐ−層２５２が厳密には電気的に浮遊していない場合もある。こうした場合には、素子の面内で多数形成された浮遊ｐ−層２５２の状態は均一とはならず、素子の面内で複数並列に形成されたＩＧＢＴやパワーＭＯＳＦＥＴの特性も均一とはならない。この場合、例えば、図３（ｂ）におけるＶＧＥの上昇の度合いが各ＩＧＢＴ毎にばらつき、これらを並列に接続した場合には、結局、オン動作の高速化という効果は低減することになる。 Further, as described above, the floating p − layer 252 (the second portion of the second semiconductor region) and the potential fixing p − layer 251 (the first portion of the second semiconductor region) are actually the end portions of the element. In some cases, the floating p − layer 252 is not strictly electrically floating. In such a case, the state of the floating p − layer 252 formed in large numbers in the plane of the element is not uniform, and the characteristics of the IGBTs and power MOSFETs formed in parallel in the plane of the element are not uniform. . In this case, for example, the degree of increase in VGE in FIG. 3B varies for each IGBT, and when these are connected in parallel, the effect of speeding up the ON operation is eventually reduced.
このため、第２の実施の形態に係る半導体装置１１０においては、電位固定ｐ−層（第２の半導体領域の第１の部分）については前記と同様の構成とするが、浮遊ｐ−層（第２の半導体領域の第２の部分）については、浮遊状態とはせずに、これも共通電極と接続された形態とする。ただし、電位固定ｐ−層と共通電極との間の接続は、これらの間で大電流を流すために、接触抵抗が小さくなるように行われるのに対して、この場合の浮遊ｐ−層と共通電極との間の接続は、大きく制限された状態で行われる。以下では、新たに共通電極と接続された浮遊ｐ−層を疑似浮遊ｐ−層と呼称する。また、この疑似浮遊ｐ−層を、新たに、第２の半導体領域の第２の部分と呼称する。
For this reason, in the
図１１は、この半導体装置１１０の構成を示す断面図であり、図１２は、その上面透視図である。ここで、図１１、図１２（ａ）はそれぞれ第１の実施の形態における図１、２に対応しており、図１１は、図１２（ａ）におけるＤ−Ｄ断面を示している。図１２（ｂ）においては、図１２（ａ）をより広範囲で示した構成における層間絶縁層３２の開口部が実線で示されている。
FIG. 11 is a cross-sectional view showing the configuration of the
図１１に示されるように、この半導体装置１１０においては、前記の浮遊ｐ−層２５２に対応した疑似浮遊ｐ−層（第２の半導体領域の第２の部分）２５３が、層間絶縁膜３２に設けられた浮遊層電位調整開口部３２２を介して、エミッタ電極（共通電極）３１と接続されている。このために、前記の浮遊ｐ−層２５２とは異なり、疑似浮遊ｐ−層２５３の電位はエミッタ電極（共通電極）３１によって調整される。
As shown in FIG. 11, in this
ここで、第１の実施の形態の構成（図１）と同様に、電位固定ｐ−層２５１は、エミッタ接続開口部３２１を介してエミッタ電極３１と接する。この接触面積（第１の接触面積）と比べて、疑似浮遊ｐ−層２５３とエミッタ電極３１との接触面積（浮遊層電位調整開口部３２２の開口面積：第２の接触面積）は小さく設定されている。図１１においては、第１の接触面積は、第１の溝間領域におけるｎ＋層２９の間隔に対応する。この半導体装置１１０の動作電流を大きくするためには、第１の接触面積は大きいことが必要である。
Here, as in the configuration of the first embodiment (FIG. 1), the potential fixing p − layer 251 is in contact with the
このため、エミッタ電極３１と疑似浮遊ｐ−層２５３との間の抵抗は、エミッタ電極３１と電位固定ｐ−層２５１との間の抵抗と比べて高くなる。この抵抗が高い場合には、オン動作時においては、疑似浮遊ｐ−層２５３の電位が電位固定ｐ−層２５１の電位と常時等しくはならない。このため、図３（ｂ）のＶＣＥ、ＶＧＥにおける過渡期間（オン動作の時間）の短い期間内においては、第１の実施の形態の半導体装置１０と同様に、図４に示された等価回路が形成されていると考えることができ、参考例と同様の効果、すなわち、オン時間の短縮やＩＧＢＴにおけるオン抵抗の低下の効果が得られる。
For this reason, the resistance between the
また、エミッタ電極３１と疑似浮遊ｐ−層２５３との間の抵抗が高ければ、ホールの引き抜きがされにくくなるため、ＩＧＢＴにおけるオン抵抗を低下するという第１の実施の形態と同様の効果が得られることも明らかである。一方で、第１の実施の形態とは異なり、疑似浮遊ｐ−層２５３は完全な浮遊状態とはされないため、ノイズの影響は低減される。
In addition, if the resistance between the
このため、上記の構成において、これらの効果を得るためには、エミッタ電極３１と疑似浮遊ｐ−層２５３との間の抵抗の、エミッタ電極３１と電位固定ｐ−層２５１との間の抵抗に対する比率が大きいことが好ましい。この比率は、第１の接触面積、第２の接触面積だけでなく、それぞれ複数設けられたエミッタ接続開口部３２１と浮遊層電位調整開口部３２２の構成によっても調整することができる。ここで、面内において複数形成された各素子の特性を均一とするためには、エミッタ接続開口部３２１、浮遊層電位調整開口部３２２を、共に周期的に形成することが好ましい。
Therefore, in the above configuration, in order to obtain these effects, the resistance between the
図１２（ａ）に示されるように、エミッタ接続開口部３２１は第１の溝間領域Ｍ１においてのみ形成され、その横方向（溝２６の延伸方向と垂直な方向）における間隔はαとされる。また、エミッタ電極３１と電位固定ｐ−層２５１との間の抵抗を小さくするためには、図１２の上下方向におけるエミッタ接続開口部３２１の間隔は狭くされる。
As shown in FIG. 12A, the emitter connection opening 321 is formed only in the first inter-groove region M1, and the interval in the lateral direction (direction perpendicular to the extending direction of the groove 26) is α. The Further, in order to reduce the resistance between the
一方、浮遊層電位調整開口部３２２も周期的に設けることが好ましいことは前記の通りであるが、エミッタ電極３１と疑似浮遊ｐ−層２５３との間の抵抗を高めるためには、この周期を大きくすることが有効である。このため、図１２における上下方向（溝２６の延伸方向）における浮遊層電位調整開口部３２２の間隔βをαよりも大きくとることが有効である。具体的には、比β／αを、２５〜７０の範囲とすることが好ましい。この比が２５よりも小さいと、上記のオン時間の短縮、ＩＧＢＴにおけるオン抵抗の低下等の効果が小さくなる。この比が７０よりも大きいと、疑似浮遊ｐ−層２５が電気的に浮遊した状態に近づくため、ノイズの影響が大きくなる。具体的には、例えばαは１２μｍ程度とされ、βは上記の範囲内で適宜設定される。
On the other hand, as described above, it is preferable to periodically provide the floating layer
なお、トレンチゲート型の素子の構造において、溝や浮遊ｐ−層の構成としては、各種のものが可能である。図１３は、この一例の構成（第１の変形例）を示す断面図であり、第１の実施の形態における図６の構成に対応する。図１３の構造においては、図中左から２番目と３番目の溝２６の間に、ｎ＋層２９が両側に形成されない溝２６が更に設けられている。このため、図１３の構成においては、左から１、２番目の溝２６の間の領域が第１の溝間領域Ｍ１となり、左から２、３番目の溝２６の間、左から３、４番目の溝２６の間の領域が第２の溝間領域Ｍ２となる。２つの第２の溝間領域Ｍ２において、浮遊層電位調整開口部３２２が設けられている。この浮遊層電位調整開口部３２２は、溝２６が延伸する方向においてβ／α＝２５〜７０となる間隔βをもって周期的に形成すればよい。この構成の場合には、第１の溝間領域Ｍ１と第２の溝間領域Ｍ２とは交互に形成されていないが、同様の効果を奏することは明らかである。
In the structure of the trench gate type element, various configurations are possible for the groove and the floating p − layer. FIG. 13 is a cross-sectional view showing the configuration (first modification) of this example, and corresponds to the configuration of FIG. 6 in the first embodiment. In the structure of FIG. 13, a
また、第１の半導体層、第２の半導体層の構成も、ＩＧＢＴあるいはパワーＭＯＳＦＥＴとして動作する限りにおいて、任意である。例えば、第１の半導体層において、コレクタ層となるｐ＋層２１と接する側（ｎ−層２２の下側）にバッファ層となるｎ＋層を更に設けてもよい。 The configurations of the first semiconductor layer and the second semiconductor layer are arbitrary as long as they operate as IGBTs or power MOSFETs. For example, in the first semiconductor layer, an n + layer serving as a buffer layer may be further provided on the side in contact with the p + layer 21 serving as a collector layer (below the n − layer 22).
また、ＩＧＢＴとして充分な特性が得られる限りにおいて、バッファ層となるｎ＋層２２や蓄積層となるｎ＋層２４を設ける必要はない。また、第１の半導体領域、第２の半導体領域は、前記の例ではそれぞれ一様な厚さをもつ半導体層（ｎ−層、ｐ−層）であり、これらが積層されて半導体基板が形成されるものとしたが、これらが積層されず、例えば図１２における異なる領域において存在するようにしてＩＧＢＴ、パワーＭＯＳＦＥＴを構成することもできる。 In addition, as long as sufficient characteristics are obtained as the IGBT, it is not necessary to provide the n + layer 22 serving as a buffer layer and the n + layer 24 serving as a storage layer. In the above example, the first semiconductor region and the second semiconductor region are semiconductor layers (n − layer and p − layer) having uniform thicknesses, and these are stacked to form a semiconductor substrate. However, these are not stacked, and for example, the IGBT and the power MOSFET can be configured so as to exist in different regions in FIG.
更に、第１の実施の形態と同様に、電位固定ｐ−層（第２の半導体領域の第１の部分）と疑似浮遊ｐ−層（第２の半導体領域の第２の部分）を具備し、ゲート電極が疑似浮遊ｐ−層（第２の半導体領域の第２の部分）と容量結合した構成であれば、トレンチゲート型以外の素子においても、同様の効果を奏する。図１４は、第１の実施の形態における図９と同様に、この構造をプレーナゲート型のＩＧＢＴにおいて用いた例である半導体装置１２０（第２の変形例）の断面図である。 Further, similarly to the first embodiment, a potential fixing p − layer (a first portion of the second semiconductor region) and a pseudo floating p − layer (a second portion of the second semiconductor region) are provided. If the gate electrode is configured to be capacitively coupled to the pseudo floating p − layer (the second portion of the second semiconductor region), the same effect can be obtained in elements other than the trench gate type. FIG. 14 is a cross-sectional view of a semiconductor device 120 (second modification) which is an example in which this structure is used in a planar gate type IGBT, similarly to FIG. 9 in the first embodiment.
この構成においては、コレクタ領域となるｐ＋層（第４の半導体領域）２１の上に、ドリフト領域となるｎ−層（第１の半導体領域）２３が形成されている。このｎ−層２３の表面において、選択的不純物拡散あるいはイオン注入によって、電位固定ｐ−層（第２の半導体領域の第１の部分）２５１、及び電位固定ｐ−層２５１上において離間して２つのｎ＋層（第３の半導体領域）２９が形成されている。更に、隣合う電位固定ｐ−層２５１間に疑似浮遊ｐ−層２５３（第２の半導体領域の第２の部分：図中の中央の一つ）が形成されている。この半導体装置においては、半導体基板の表面に露出したｎ＋層２９から、同様に露出した電位固定ｐ−層２５１、ｎ−層２３を介して、浮遊ｐ−層２５２までの範囲を、酸化膜（ゲート絶縁膜）２６を介してゲート電極２８が覆っている。また、ゲート電極２８上や半導体基板上を覆って層間絶縁膜３２、エミッタ電極（共通電極）３１が順次形成されている。電位固定ｐ−層２５１中における２つのｎ＋層２９の間においては、ｐ＋層２５１ａが形成され、エミッタ電極３１とｐ＋層２５１ａ及び２つのｎ＋層２９とが電気的に接続するように、エミッタ接続開口部３２１が層間絶縁膜３２に形成されている。
In this configuration, an n − layer (first semiconductor region) 23 serving as a drift region is formed on a p + layer (fourth semiconductor region) 21 serving as a collector region. On the surface of the n − layer 23, the potential fixed p − layer (first portion of the second semiconductor region) 251 and the potential fixed p − layer 251 are separated by 2 by selective impurity diffusion or ion implantation. Two n + layers (third semiconductor regions) 29 are formed. Further, a pseudo floating p − layer 253 (second portion of the second semiconductor region: one in the center in the drawing) is formed between adjacent potential fixing p − layers 251. In this semiconductor device, the range from the n + layer 29 exposed on the surface of the semiconductor substrate to the floating p − layer 252 through the similarly exposed potential fixing p − layer 251 and n − layer 23 is an oxide film. A
また、電位固定ｐ−層２５１と同様の伝導型、キャリア濃度をもつ疑似浮遊ｐ−層２５３は、隣接する電位固定ｐ−層２５１の間に形成される。疑似浮遊ｐ−層２５３は、層間絶縁膜３２における浮遊層電位調整開口部３２２を介してエミッタ電極３１と接する。
The potential fixed p - layer 251 and similar conductivity type, the pseudo floating p has the carrier concentration - layer 253, voltage clamp p adjacent - is formed between the
この半導体装置（ＩＧＢＴ）１２０においては、エミッタ電極（共通電極）３１とコレクタ電極３０との間に所定の電位が与えられ、動作する。この際、疑似浮遊ｐ−層２５３は、その周囲のｎ−層２３とはｐｎ接合によってｐｎ接合分離され、図４と同様に、疑似浮遊ｐ−層２５３とｎ−層２３との間に寄生容量Ｃ２、疑似浮遊ｐ−層２５３とゲート電極２８との間に寄生容量Ｃ３が生じ、これらの寄生容量Ｃ２、Ｃ３に電荷が充電される。その後、ゲート電極２８の電位を上げるように制御することによってチャネルが形成され、この半導体装置１２０がオンとなる。
The semiconductor device (IGBT) 120 operates by applying a predetermined potential between the emitter electrode (common electrode) 31 and the
ここで、この半導体装置１２０においても、図４と同様の等価回路が形成されるため、寄生容量Ｃ２、Ｃ３に充電されていた電荷が寄与してゲート電極２８と寄生容量Ｃ１における電荷の充電が早まり、図３（ｂ）と同様の動作を行った場合には、オン時間を短くすることができる。
Here, in this
一方、疑似浮遊ｐ−層２５３は、エミッタ接続開口部３２１よりも面積が小さな浮遊層電位調整開口部３２２を介してエミッタ電極３１と接するため、疑似浮遊ｐ−層２５３は電気的に完全に浮遊した状態とはならず、その電位はエミッタ電極３１の電位で制御される。
On the other hand, since the pseudo floating p − layer 253 is in contact with the
このため、この半導体装置１２０においても、前記の半導体装置１１０と同様の効果が得られる。すなわち、オン時間の短縮や、ＩＧＢＴにおけるオン抵抗の低下が得られる一方で、ノイズの影響は低減される。
For this reason, also in this
この構成においても、電位固定ｐ−層２５１と疑似浮遊ｐ−層２５３とを形成し、ゲート電極２８がＭＯＳＦＥＴのゲートとして機能することができる限りにおいて、上記と異なる各種の配置を実現することができる。また、ＩＧＢＴだけでなく、パワーＭＯＳＦＥＴにおいても同様の構造を実現し、同様の効果を得ることができることは明らかである。また、同様の機能が維持される限りにおいて、図１４において示されていない層を適宜形成してもよい。
Also in this configuration, various arrangements different from the above can be realized as long as the potential fixing p − layer 251 and the pseudo floating p − layer 253 are formed and the
また、上記の例と同様にしてｐチャネル型のＩＧＢＴ、パワーＭＯＳＦＥＴを実現することができることも明らかである。例えば、上記の例では第１、第３の半導体領域をｎ型（第１の導電型）とし、第２、第４の半導体領域をこれと逆のｐ型（第２の導電型）としたが、ｐチャネル型の素子を実現するためには、第１、第３の半導体領域をｐ型（第１の導電型）、第２、第４の半導体領域の導電型をｎ型（第２の導電型）として同様の構造を形成すればよい。この場合には、ＶＣＥ、ＶＧＥ等の符号を正負逆転させた動作を行わせることによって、同様にオン時間を短縮させることができる。 It is also apparent that a p-channel IGBT and power MOSFET can be realized in the same manner as in the above example. For example, in the above example, the first and third semiconductor regions are n-type (first conductivity type), and the second and fourth semiconductor regions are opposite p-type (second conductivity type). However, in order to realize a p-channel element, the first and third semiconductor regions are p-type (first conductivity type), and the second and fourth semiconductor regions are n-type (second conductivity type). A similar structure may be formed. In this case, the ON time can be similarly shortened by performing an operation in which the signs of VCE, VGE, etc. are reversed.
１０、６０、１１０、１２０ 半導体装置
２０、８０ 半導体基板
２１、８１ ｐ＋層（第４の半導体領域）
２２、８２ ｎ＋層（バッファ領域）
２３、８３ ｎ−層（第１の半導体領域）
２４、８４ ｎ＋層（蓄積層）
２５、８５ ｐ−層（第２の半導体領域）
２６、８６ 溝（トレンチ）
２７、８７ 酸化膜（ゲート絶縁膜）
２８、８８ ゲート電極
２９、８９ ｎ＋層（第３の半導体領域）
３０、９０ コレクタ電極（裏面電極）
３１、９１ エミッタ電極（共通電極）
３２、９２ 層間絶縁膜
５０ チャネル
２５１ 電位固定ｐ−層（第２の半導体領域の第１の部分）
２５１ａ ｐ＋層
２５２ 浮遊ｐ−層（第２の半導体領域の第２の部分））
２５３ 疑似浮遊ｐ−層（第２の半導体領域の第２の部分）
３２１ エミッタ接続開口部
３２２ 浮遊層電位調整開口部
10, 60, 110, 120
22, 82 n + layer (buffer area)
23, 83 n − layer (first semiconductor region)
24, 84 n + layer (accumulation layer)
25, 85 p − layer (second semiconductor region)
26, 86 trench
27, 87 Oxide film (gate insulating film)
28, 88
30, 90 Collector electrode (back electrode)
31, 91 Emitter electrode (common electrode)
32, 92
251a p + layer 252 floating p − layer (second portion of the second semiconductor region))
253 pseudo-floating p - layer (second portion of second semiconductor region)
321
Claims (5)
前記溝が延伸する方向を中心とした両側面に形成されたゲート絶縁膜を介して前記溝の中に形成されたゲート電極と、
前記半導体基板の上に形成された層間絶縁層と、
当該層間絶縁層に設けられた開口を介して前記第３の半導体領域及び前記第２の半導体領域と接する共通電極と、
前記第１の半導体領域の下側に形成された裏面電極と、を具備し、前記第１の半導体領域と前記第３の半導体領域との間に流れる電流のオン・オフが前記ゲート電極の電位で制御される半導体装置であって、
隣接する前記溝に挟まれた領域には、
隣接する前記溝の間において、隣接する前記溝と接するように前記第３の半導体領域が前記第２の半導体領域の表面に形成され、前記開口を介して前記共通電極が前記第３の半導体領域及び前記第２の半導体領域と電気的に接する第１の溝間領域と、
隣接する前記溝の間において、前記第３の半導体領域が形成されず、前記開口を介して前記共通電極が前記第２の半導体領域と電気的に接する第２の溝間領域と、
が含まれ、
前記第１の溝間領域、前記第２の溝間領域のどちらにおいても前記第２の半導体領域は前記ゲート絶縁膜を介して前記ゲート電極と容量結合し、
前記第１の溝間領域において前記共通電極は前記開口を介して第１の接触面積をもって前記第２の半導体領域と接し、前記第２の溝間領域において前記共通電極は前記開口を介して前記第１の接触面積よりも小さな第２の接触面積をもって前記第２の半導体領域と接し、
前記第１の溝間領域における前記第１の接触面積をもつ前記開口は、前記溝の延伸方向に沿って複数周期的に配列して形成されたことを特徴とする半導体装置。 A second semiconductor region having a second conductivity type opposite to the first conductivity type is formed on the first semiconductor region having the first conductivity type, and the second semiconductor region is provided on the surface. And a third semiconductor region having the first conductivity type is locally formed on a surface of the second semiconductor region, and penetrates the second semiconductor region from the surface to the first semiconductor region. A semiconductor substrate in which a plurality of trenches reaching in parallel are formed ;
A gate electrode formed in the groove via a gate insulating film formed on both side surfaces centering on the direction in which the groove extends ;
An interlayer insulating layer formed on the semiconductor substrate;
A common electrode in contact with the third semiconductor region and the second semiconductor region through an opening provided in the interlayer insulating layer ;
A back electrode formed on the lower side of the first semiconductor region, and ON / OFF of a current flowing between the first semiconductor region and the third semiconductor region is a potential of the gate electrode. A semiconductor device controlled by
In the region between the adjacent grooves,
Between the adjacent grooves, the third semiconductor region is formed on the surface of the second semiconductor region so as to be in contact with the adjacent groove, and the common electrode is connected to the third semiconductor region through the opening. And a first inter-groove region that is in electrical contact with the second semiconductor region ;
Between the adjacent grooves, the third semiconductor region is not formed , and the second inter-groove region in which the common electrode is in electrical contact with the second semiconductor region through the opening ;
It is included,
In both the first inter-groove region and the second inter-groove region, the second semiconductor region is capacitively coupled to the gate electrode through the gate insulating film,
In the first inter-groove region, the common electrode contacts the second semiconductor region with a first contact area through the opening, and in the second inter-groove region, the common electrode passes through the opening. Contacting the second semiconductor region with a second contact area smaller than the first contact area;
The semiconductor device according to claim 1, wherein the openings having the first contact area in the first inter-groove region are formed in a plurality of periodic arrangements along the extending direction of the grooves .
前記第１の溝間領域における前記第１の接触面積をもつ前記開口は前記溝の延伸方向と垂直な方向に沿って前記第２の溝間領域を挟んで隣接するように形成され、
前記第１の溝間領域における前記第１の接触面積をもつ前記開口の前記溝の延伸方向に垂直な方向における間隔αに対する、前記第２の溝間領域における前記第２の接触面積をもつ前記開口の前記溝の延伸方向における間隔βの比率β／αは、２５〜７０の範囲とされたことを特徴とする請求項１に記載の半導体装置。 Wherein said opening with said first contact area in the first groove between the regions, and the opening with the second contact area at the second grooves between the regions are a plurality formation,
The opening having the first contact area in the first inter-groove region is formed adjacent to the second inter-groove region along a direction perpendicular to the extending direction of the groove;
Wherein with the second contact area to the distance α in the vertical direction in the second groove between the regions in the extending direction of the grooves of said opening with said first contact area in said first groove between the regions 2. The semiconductor device according to claim 1 , wherein a ratio β / α of an interval β in the extending direction of the groove of the opening is in a range of 25 to 70. 3.
前記ゲート電極に印加する電圧を閾値電圧未満とした状態で前記裏面電極と前記共通電極との間に印加する電圧を上昇させた後で、前記ゲート電極に印加する電圧を閾値電圧以上とすることを特徴とする、半導体装置の駆動方法。 A driving method of a semiconductor device according to any one of claims 1 to 4,
The voltage applied to the gate electrode is set to be equal to or higher than the threshold voltage after increasing the voltage applied between the back electrode and the common electrode in a state where the voltage applied to the gate electrode is less than the threshold voltage. A method for driving a semiconductor device.
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