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JP6017125B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、窒化物半導体層を用いた電界効果トランジスタを有する半導体装置及び半導体装置の製造方法に関する。
ＧａＮなどの窒化物半導体層を用いた電界効果トランジスタは、高耐圧及び低抵抗という特徴を有しているため、電力制御用の素子として用いられることが期待されている。
特許文献１には、ＧａＮからなるチャネル層の上に、ＡｌＧａＮからなる電子供給層を形成し、さらにその上にＡｌＮからなるゲート絶縁膜、及びキャップ層をこの順に積層することが記載されている。キャップ層は、バリア層又は電子供給層と同じ格子定数又は熱膨張係数を有する材料により形成されている。
特開２００８−１４０８１３号公報
電力制御用のトランジスタには、オン抵抗が低いこと、及び、閾値電圧が高いことが求められる。しかし、窒化物半導体層をチャネルとして用いたトランジスタにおいて、これらを両立することが難しかった。
本願において開示される課題を解決するための手段のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
一実施の形態による半導体装置は、窒化物半導体からなるバッファ層と、
前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、
前記チャネル層上に形成され、窒化物半導体からなる障壁層と、
を備える。
前記キャップ層と前記障壁層の界面、及び前記チャネル層と前記バッファ層の界面には圧縮歪が生じており、
前記障壁層と前記チャネル層の界面には引張り歪が生じており、
前記チャネル層は、第１層、第２層、及び第３層の積層構造を有しており、
前記第２層は、前記第１層及び前記第３層よりも電子親和力が大きい。
別の側面による半導体装置は、窒化物半導体からなるバッファ層と、
前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、
前記チャネル層上に形成され、窒化物半導体からなる障壁層と、
前記障壁層上に形成され、窒化物半導体からなるキャップ層と、
を備える。
前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層は分極しており、
前記キャップ層及び前記障壁層の界面、並びに前記チャネル層と前記バッファ層の界面において、負の電荷が正の電荷よりも多くなっており、
前記障壁層と前記チャネル層の界面において、正の電荷が負の電荷よりも多くなっており、
前記チャネル層は、第１層、第２層、及び第３層の積層構造を有しており、
前記第２層は、前記第１層及び前記第３層よりも電子親和力が大きい。
別の側面による半導体装置の製造方法は、ＡｌｘＧａ１−ｘＮからなるバッファ層を形成する工程と、
前記バッファ層上に、ＧａＮ層、ＩｎｙＧａ１−ｙＮ層（ただしｘ＜ｙ）、及びＧａＮ層をこの順に積層した積層構造を有するチャネル層を形成する工程と、
前記チャネル層上に、ＡｌｚＧａ１−ｚＮ（ただしｘ＜ｚ）からなる障壁層を形成する工程と、
前記障壁層上に、ＧａＮからなるキャップ層を形成する工程
を備える。
本発明によれば、窒化物半導体層をチャネルとして用いたトランジスタにおいて、オン抵抗を低くしつつ、閾値電圧を高くすることができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 チャネル層の構成を示す断面図である。 図１に示した電界効果トランジスタを構成する各層の伝導体のポテンシャルを示す図である。 キャップ層からなるウェルの量子井戸モデルを示す図である。 キャップ層の厚さに相当する井戸幅Ｗに対して、サブバンドのエネルギーＥｎ−Ｅｃを示す図である。 チャネル層をＧａＮの単層構造とした場合における、ゲート電極の下の伝導体のポテンシャルをシミュレーションした結果を示す図である。 ゲート電極の下の伝導体のポテンシャルとキャリア密度とをシミュレーションした結果を示す図である。 図１に示した半導体装置の製造方法を示す断面図である。 図１に示した半導体装置の製造方法を示す断面図である。 第２の実施形態に係る電界効果トランジスタの構成を示す断面図である。 図１０に示した半導体装置の製造方法を示す断面図である。 第３の実施形態に係る電界効果トランジスタの構成を示す断面図である。 図１２に示した半導体装置の製造方法を示す断面図である。 図１２に示した半導体装置の製造方法を示す断面図である。 図１２に示した半導体装置の製造方法を示す断面図である。 第４の実施形態に係る電子装置の回路構成を示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、電界効果トランジスタ１０を有している。電界効果トランジスタ１０は、バッファ層１００、チャネル層２００、障壁層３００、キャップ層４００、ゲート絶縁膜５１０、及びゲート電極５２０を有している。ゲート絶縁膜５１０は、例えばＡｌ２Ｏ３、ＳｉＯ２、Ｓｉ３Ｎ４、ＨｆＯ２、ＺｒＯ２、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２などにより形成されている。ゲート電極５２０は、例えばポリシリコン、ＴｉＮ、ＴａＮなどの材料や、Ｗ、Ｍｏなどの金属、あるいは、ＮｉＳｉ、ＷＳｉなどのシリサイドにより形成される。バッファ層１００、チャネル層２００、障壁層３００、及びキャップ層４００は、いずれも窒化物半導体層である。ゲート絶縁膜５１０はキャップ層４００に接するように形成されている。ゲート電極５２０は、ゲート絶縁膜５１０上に形成されている。本実施形態では、ゲート絶縁膜５１０は、キャップ層４００上に形成されている。
バッファ層１００は、Ｓｉ基板（図示せず）の上に、（０００１）結晶軸に平行なＧａ面成長モードで成長している。チャネル層２００は、バッファ層１００上にエピタキシャル成長している。チャネル層２００の組成はバッファ層１００の組成と異なっている。このため、チャネル層２００の格子定数は、バッファ層１００の格子定数とは異なっている。そしてチャネル層２００とバッファ層１００の界面には、圧縮歪が生じている。チャネル層２００及びバッファ層１００は、いずれも窒化物半導体層であるため、それぞれの層に分極が生じている。これら２つの層は、分極の強度が異なっている。チャネル層２００及びバッファ層１００は、これらの界面において負の電荷が正の電荷よりも多くなる方向に分極している。
障壁層３００は、チャネル層２００上にエピタキシャル成長している。障壁層３００の組成はチャネル層２００の組成と異なっている。このため、障壁層３００の格子定数は、チャネル層２００の格子定数とは異なっている。そして障壁層３００とチャネル層２００の界面には、引張り歪が生じている。障壁層３００も窒化物半導体層であるため、分極が生じている。障壁層３００は、チャネル層２００と分極の強度が異なっている。障壁層３００は、チャネル層２００との界面において正の電荷が負の電荷よりも多くなる方向に分極している。
キャップ層４００は、障壁層３００にエピタキシャル成長している。キャップ層４００の組成は障壁層３００の組成と異なっている。このため、キャップ層４００の格子定数は、障壁層３００の格子定数とは異なっている。そしてキャップ層４００と障壁層３００の界面には、圧縮歪が生じている。キャップ層４００も窒化物半導体層であるため、分極が生じている。キャップ層４００は、障壁層３００と分極の強度が異なっている。キャップ層４００は、障壁層３００との界面において負の電荷が正の電荷よりも多くなる方向に分極している。
本実施形態では、バッファ層１００は、ｉ型のＡｌｘＧａ１−ｘＮからなる。チャネル層２００は、ｉ型のＧａＮ層を含む複数の層の積層構造を有している。障壁層３００は、ｉ型のＡｌｚＧａ１−ｚＮからなる。キャップ層４００は、ｉ型のＧａＮ層からなる。そして、ｘ＜ｚである。
本実施形態において、電界効果トランジスタ１０は、第１不純物層５３０及び第２不純物層５４０を有している。第１不純物層５３０は、電界効果トランジスタ１０のソースであり、第２不純物層５４０は、電界効果トランジスタ１０のドレインである。第１不純物層５３０及び第２不純物層５４０は、いずれも、キャップ層４００、障壁層３００、及びチャネル層２００の上部、障壁層３００、及びキャップ層４００に形成されている。第１不純物層５３０及び第２不純物層５４０は、例えば不純物をイオン注入することにより、形成される。例えば電界効果トランジスタ１０がｎ型のトランジスタである場合、第１不純物層５３０及び第２不純物層５４０が有する不純物は、Ｓｉであり、電界効果トランジスタ１０がｐ型のトランジスタである場合、第１不純物層５３０及び第２不純物層５４０が有する不純物は、Ｍｇである。
また、キャップ層４００のうち第１不純物層５３０となる領域上には、ソース電極５３２が形成されており、キャップ層４００のうち第２不純物層５４０となる領域上には、第２不純物層５４０が形成されている。
そして、障壁層３００とチャネル層２００の界面のうち、第１不純物層５３０となる領域、及び第２不純物層５４０となる領域には、２次元電子ガス（２ＤＥＧ）が形成されている。ただし、この界面のうち、ゲート絶縁膜５１０の下に位置する部分には、２ＤＥＧは形成されていない。このため、電界効果トランジスタ１０は、ノーマリーオフ型になる。そして、ゲート電極５２０に閾値以上の電圧が入力されると、障壁層３００とチャネル層２００の界面のうちゲート絶縁膜５１０の下に位置する部分にも、２ＤＥＧが形成される。これにより、電界効果トランジスタ１０はオンする。
また、キャップ層４００のうちゲート電極５２０、ソース電極５３２、又はドレイン電極５４２に覆われていない領域は、保護絶縁膜６００によって覆われている。保護絶縁膜６００は、例えばＳｉＮ膜である。なお、保護絶縁膜６００は、ゲート電極５２０、ソース電極５３２、及びドレイン電極５４２それぞれの縁も覆っている。
図２は、チャネル層２００の構成を示す断面図である。チャネル層２００は、少なくとも第１層２０２、第２層２０４、及び第３層２０６の積層構造を有している。すなわちチャネル層２００は、ダブルへテロ構造を有している。第２層２０４は、第１層２０２及び第３層２０６よりも、電子親和力が大きい。本実施形態では、第１層２０２及び第３層２０６は、ｉ型のＧａＮ層であり、第２層２０４はＩｎｙＧａ１−ｙＮ層である。ここで、ｘ＜ｙである。そして、第１層２０２の厚さは、例えば２ｎｍ以上２０ｎｍ以下であり、第２層２０４の厚さは、例えば２ｎｍ以上２０ｎｍ以下であり、第３層２０６の厚さは、例えば２ｎｍ以上２０ｎｍ以下である。なお、第１層２０２がない場合でも、本発明の効果が得られる。
また、チャネル層２００における障壁層３００と接する領域よりも、電子親和力が高い領域が障壁層３００から離れて形成されていれば良い。このため、例えば、チャネル層２００が、ＩｎＧａＮのIn組成傾斜層で形成され、In組成比がバッファ層１００側から障壁層３００に向かって減少するものであっても良い。
また、第3層２０６は、ｉ−ＧａＮ以外の材料、例えばP型不純物がドープされた、P-ＧａＮであってもよい。P型不純物がドープされると、負の空間電荷が形成されるため、第３層２０６の伝導帯が引き上げられ、チャネル層２００の電子は第3層２０６から第２層２０４に集まりやすくなる。この点で、チャネル層２００が、バッファ層１００側から、ｉ−ＧａＮ、P−ＧａＮが順次積層した構造であってもよい。
図３は、図１に示した電界効果トランジスタ１０を構成する各層の伝導体のポテンシャルを示す図である。なお、本図では、説明のため、チャネル層２００をＧａＮの単層構造とした。
図１に示す電界効果トランジスタ１０は、ＭＯＳトランジスタとしても動作しうる。電界効果トランジスタ１０がＭＯＳトランジスタとして動作すると、電界効果トランジスタ１０が２ＤＥＧを利用して動作する場合と比較して、オン抵抗が高くなる。電界効果トランジスタ１０がＭＯＳトランジスタとして動作することを防止するためには、図３に示すように、ゲート絶縁膜５１０とキャップ層４００の界面におけるキャップ層４００のポテンシャルｑＶｍｉｓを、障壁層３００とチャネル層２００の界面のポテンシャルＥＦより大きくする必要がある。なお、キャップ層４００が厚くなると、ポテンシャルｑＶｍｉｓは低くなる。このため、キャップ層４００は、ある程度以下の厚さが必要になる。
なお、ポテンシャルｑＶｍｉｓは、以下の式（１）で表される。
Figure 0006017125
・・・（１）
このため、電界効果トランジスタ１０がＭＯＳトランジスタとして動作することを防止するためには、以下の（２）式を満たすことが好ましい。
Figure 0006017125
・・・（２）
ただし、Ｖｍｉｓ：ゲート絶縁膜５１０の下のチャネル層２００がＭＯＳトランジスタとして動作するときの閾値電圧、Ｖａｐｐｌ：ゲート電極５２０に印加される電圧、Ｖｔｈ：ゲート電極５２０の下のチャネル層２００に２ＤＥＧが形成されるために必要な電圧(実際のGaN-FETでは通常、測定の便宜の観点から、ドレイン電圧Vd＝10〜15V印加時において、ドレイン電流密度がId=1mA/mmとなるゲート電圧などをもって閾値を定義することが多い。これと同様の定義により、本発明のFETにおける閾値電圧を定義しても良い)、Ｔｓ：チャネル層２００の厚さ、Ｔｈ：障壁層３００の厚さ、Ｔｆ：ゲート絶縁膜５１０の厚さである。
図４及び図５は、電界効果トランジスタ１０がＭＯＳトランジスタとして動作し始めたとしても、パラレル伝導を極力抑制するための方法を説明するための図である。図４は、キャップ層４００からなるウェルの量子井戸モデルを示している。ゲート絶縁膜５１０及び障壁層３００からなるポテンシャル障壁の高さは、ここでは無限大と考える。
図５に、キャップ層４００の厚さに相当する井戸幅Ｗに対して、サブバンドのエネルギーＥｎ−Ｅｃを示した。図５から、井戸幅Ｗが狭くなるほどサブバンドのエネルギー準位は高くなり、チャネルが形成されにくくなることが分かる。図５では、常温の熱エネルギー３ｋTを併せてプロットした。第１サブバンド(１＝1)に電子が熱励起されてチャネルが形成されないためには、図５から井戸幅Ｗは５ｎｍ以下であることが目安になることが分かる。一方、キャップ層４００がエピタキシャル層として機能するためには、少なくとも１．５ｎｍ以上の厚さが必要である。これらの理由によって、キャップ層４００の厚さは１．５ｎｍ以上５ｎｍ以下であるのが好ましい。
図６は、図１に示した構造を有する電界効果トランジスタ１０において、チャネル層２００をＧａＮの単層構造とした場合において、ゲート電極５２０の下の伝導体のポテンシャルをシミュレーションした結果を示している。このシミュレーションにおいて、バッファ層１００をＡｌ０．０８Ｇａ０．９２Ｎ層として、チャネル層２００を、厚さが１５ｎｍのＧａＮ層とした。また、障壁層３００を、厚さが５ｎｍのＡｌ０．２３Ｇａ０．７７Ｎとして、キャップ層４００を厚さが３ｎｍのＧａＮ層とした。ゲート絶縁膜５１０は、７５ｎｍのＡｌ２Ｏ３とした。図６から、電界効果トランジスタ１０は、閾値Ｖｔｈ〜＋２Ｖ程度のノーマリーオフ型となっていることが分かる。また、Ｖｇ＝４Ｖでも、ゲート絶縁膜５１０とキャップ層４００の界面におけるポテンシャルは０Ｖより上に位置している。このことから、Ｖｇ＝４Ｖでも、電界効果トランジスタ１０のＭＯＳチャネルはＯＮしていないことが分かる。
図７は、図１に示した構造を有する電界効果トランジスタ１０と、図６に示した構造を有する電界効果トランジスタ１０それぞれについて、ゲート電極５２０の下の伝導体のポテンシャルとキャリア密度とをシミュレーションした結果を示している。このシミュレーションにおいて、本実施形態に係るチャネル層２００は、ＧａＮ層（厚さ２ｎｍ）／Ｉｎ０．１５Ｇａ０．８５Ｎ層（厚さ８ｎｍ）／ＧａＮ層（厚さ５ｎｍ）とした。
この図から、本実施形態に係る構造は、図６に示した構造と比較して、キャリア量が増加し、かつチャネルの中心がチャネル層２００から遠ざかる方向に移動していることがわかる。チャネルの中心がチャネル層２００から遠ざかると、キャリアの移動度が低下することを抑制できる。
図８及び図９は、図１に示した半導体装置の製造方法を示す断面図である。まず図８（ａ）に示すように、基板（図示せず）上に、バッファ層１００、チャネル層２００、障壁層３００、及びキャップ層４００を、この順にエピタキシャル成長する。
次いで図８（ｂ）に示すように、キャップ層４００上に、レジストパターン５０を形成する。レジストパターン５０は、キャップ層４００のうちゲート絶縁膜５１０が形成される領域を覆っている。次いで、レジストパターン５０をマスクとして、キャップ層４００，障壁層３００、及びチャネル層２００の上部に、不純物をイオン注入する。次いで、チャネル層２００、障壁層３００、及びキャップ層４００を熱処理する。これにより、第１不純物層５３０及び第２不純物層５４０が形成される。
次いで、例えば溝（図示せず）を形成することにより、素子分離を行う。
次いで、図９（ａ）に示すように、キャップ層４００の全面上に、ゲート絶縁膜５１０及びゲート電極５２０を、この順に形成する。
次いで、図９（ｂ）に示すように、ゲート電極５２０上に、レジストパターン５２を形成する。次いで、レジストパターン５２をマスクとして、ゲート電極５２０及びゲート絶縁膜５１０を部分的に除去する。これにより、ゲート電極５２０及びゲート絶縁膜５１０は、第１不純物層５３０上及び第２不純物層５４０上から除去される。
その後、ソース電極５３２及びドレイン電極５４２を、キャップ層４００上に形成する。次いで、保護絶縁膜６００を形成する。このようにして、図１に示した電界効果トランジスタ１０が形成される。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、キャップ層４００と障壁層３００の界面、及びチャネル層２００とバッファ層１００の界面には圧縮歪が生じている。このため、これらの界面では、負の電荷が正の電荷よりも多くなる。また、障壁層３００とチャネル層２００の界面には引張り歪が生じている。このため、この界面では、正の電荷が負の電荷よりも多くなる。従って、分極に起因して、ゲート絶縁膜５１０からバッファ層１００に向かう方向に電界が発生する。これにより、電界効果トランジスタ１０の閾値電圧が向上する。
一方、バッファ層１００とチャネル層２００の界面では、負の電荷が正の電荷よりも多くなる。このため、チャネルを形成する電子は、障壁層３００側に押し付けられる。この状況を図６の伝導帯のバンド図を用いて説明する。図６の伝導帯のバンド図において、ＧａＮチャネル層のＡｌＧａＮバッファ層との界面近傍では、負の空間電荷が多くなるため、伝導帯のポテンシャルが上昇してしまう。このため、ＧａＮチャネル層における伝導帯はＡｌＧａＮバッファ層との界面で上にひきずられ、伝導帯の傾き（電界）が大きくなる。その結果、ＧａＮチャネル層の電子は、ＡｌＧａＮ障壁層に電界により集められることになる。電子がＧａＮチャネル層とＡｌＧａＮ障壁層との界面近傍に存在すると、界面での散乱を受けやすくなり電子移動度が低下してしまう。その結果、電界効果トランジスタ１０のオン抵抗が上昇してしまう。これに対し、本実施形態においてチャネル層２００は、第１層２０２、第２層２０４、及び第３層２０６の積層構造を有している。第２層２０４は、第１層２０２及び第３層２０６よりも電子親和力が大きい。このため、チャネルの電子は、電子親和力の大きい第２層２０４に蓄積するようになり、ＡｌＧａＮ障壁層とＧａＮチャネル層との界面近傍でのチャネルの電子を減少させることができる。つまり、チャネルを形成する電子が、障壁層３００側に押し付けられることを抑制できる。従って、電界効果トランジスタ１０のオン抵抗を低くすることができる。
（第２の実施形態）
図１０は、第２の実施形態に係る電界効果トランジスタ１０の構成を示す断面図である。本実施形態に係る電界効果トランジスタ１０は、以下の点を除いて、第１の実施形態に係る電界効果トランジスタ１０と同様の構成である。
まず、キャップ層４００は、ゲート絶縁膜５１０の下に位置する領域にのみ形成されており、その他の領域では除去されている。また、ソース電極５３２及びドレイン電極５４２は、障壁層３００上に形成されている。
図１１は、図１０に示した半導体装置の製造方法を示す断面図である。まず、図１１（ａ）に示すように、バッファ層１００、チャネル層２００、障壁層３００、キャップ層４００、第１不純物層５３０、及び第２不純物層５４０を形成する。さらに、キャップ層４００の全面上に、ゲート絶縁膜５１０及びゲート電極５２０を形成する。これらの形成方法は、第１の実施形態と同様である。
次いで図１１（ｂ）に示すように、ゲート電極５２０上に、レジストパターン５２を形成する。次いで、レジストパターン５２をマスクとして、ゲート電極５２０、ゲート絶縁膜５１０、及びキャップ層４００をこの順にエッチングする。
その後、ソース電極５３２及びドレイン電極５４２、並びに保護絶縁膜６００を形成する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、電界効果トランジスタ１０は、キャップ層４００の下以外の領域では、ノーマリーオンとなっている。従って、電界効果トランジスタ１０のオン抵抗は低くなる。また、ソース電極５３２及びドレイン電極５４２がオーミック接続しやすくなる。
（第３の実施形態）
図１２は、第３の実施形態に係る電界効果トランジスタ１０の構成を示す断面図である。本実施形態に係る電界効果トランジスタ１０は、以下の点を除いて、第１の実施形態に係る電界効果トランジスタ１０と同様の構成である。
まず、キャップ層４００上に電子供給層４２０が形成されている。電子供給層４２０は、窒化物半導体層、例えばＡｌｗＧａ１−ｗＮ層である。また、ソース電極５３２及びドレイン電極５４２は、電子供給層４２０上に形成されている。
また、電子供給層４２０には凹部４２２が形成されている。凹部４２２は、底部がキャップ層４００に達している。本図に示す例では、凹部４２２は、底部がキャップ層４００に入り込んでいる。
そしてゲート絶縁膜５１０は、凹部４２２の側面及び底面、並びに電子供給層４２０上のうち凹部４２２に周囲に位置する部分に形成されている。また、ゲート電極５２０は、凹部４２２内、及び凹部４２２の周囲に位置するゲート絶縁膜５１０上に形成されている。
図１３〜図１５は、図１２に示した半導体装置の製造方法を示す断面図である。まず図１３に示すように、基板１２上に、バッファ層１００、チャネル層２００、障壁層３００、キャップ層４００、及び電子供給層４２０を、この順にエピタキシャル成長させる。
次いで図１４に示すように、保護絶縁膜６００を形成する。次いで、保護絶縁膜６００のうち、凹部４２２を形成すべき領域に位置する部分を除去する。次いで、保護絶縁膜６００をマスクとして、電子供給層４２０及びキャップ層４００の上部をエッチングする。これにより、凹部４２２が形成される。
次いで図１５に示すように、ゲート電極５２０及びゲート電極５２０を形成する。
その後、保護絶縁膜６００のうちソース電極５３２及びドレイン電極５４２を形成すべき領域に位置する部分を、除去する。次いで、ソース電極５３２及びドレイン電極５４２を形成する。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、電界効果トランジスタ１０は、凹部４２２の下以外の領域では、ノーマリーオンとなっている。従って、電界効果トランジスタ１０のオン抵抗は低くなる。
（第４の実施形態）
図１６は、第４の実施形態に係る電子装置２の回路構成を示す図である。この電子装置２は、第１〜第３の実施形態のいずれかに示した半導体装置（すなわち電界効果トランジスタ１０）を有している。この電子装置は、例えば車両に用いられており、電子装置２、電源４、及び負荷６を有している。電源４は例えば車両に搭載されているバッテリーである。負荷６は、例えば車両に搭載されている電子部品、例えばヘッドランプ、パワーウインドウの動力源、車両の動力源となるモータである。そして電子装置２は、電源４から負荷６に供給する電力を制御している。
電子装置２は、回路基板（例えばプリント配線基板）上に、電界効果トランジスタ１０を有する半導体装置、半導体装置２０、及び制御回路３０を有する半導体装置を搭載したものである。半導体装置２０は、マイコンを有しており、回路基板の配線を介して電界効果トランジスタ１０に接続している。半導体装置２０は、電界効果トランジスタ１０を制御している。詳細には、半導体装置２０は、制御回路３０に制御信号を入力する。そして制御回路３０は、半導体装置２０から入力された制御信号に従って、電界効果トランジスタ１０のゲート電極５２０に信号を入力する。すなわち制御回路３０は、電界効果トランジスタ１０を制御する。電界効果トランジスタ１０が制御されることにより、電源４からの電力が、適宜負荷６に供給される。
なお、上記した各実施形態において、バッファ層１００、チャネル層２００、障壁層３００、及びキャップ層４００は、歪、分極の諸元を満たすならば、それぞれＩｎＡｌＮ系材料や、ＩｎＧａＮ系材料であってもよい。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
２ 電子装置
４ 電源
６ 負荷
１０ 電界効果トランジスタ
１２ 基板
２０ 半導体装置
３０ 制御回路
５０ レジストパターン
５２ レジストパターン
１００ バッファ層
２００ チャネル層
２０２ 第１層
２０４ 第２層
２０６ 第３層
３００ 障壁層
４００ キャップ層
４２０ 電子供給層
４２２ 凹部
５１０ ゲート絶縁膜
５２０ ゲート電極
５３０ 第１不純物層
５３２ ソース電極
５４０ 第２不純物層
５４２ ドレイン電極
６００ 保護絶縁膜

Claims (12)

  1. 窒化物半導体からなるバッファ層と、
    前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、
    前記チャネル層上に形成され、窒化物半導体からなる障壁層と、
    前記障壁層上に形成され、窒化物半導体からなるキャップ層と、
    前記キャップ層に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を備え、
    前記キャップ層と前記障壁層の界面、及び前記チャネル層と前記バッファ層の界面には圧縮歪が生じており、
    前記障壁層と前記チャネル層の界面には引張り歪が生じており、
    前記チャネル層は、第１層、第２層、及び第３層の積層構造を有しており、
    前記第２層は、前記第１層及び前記第３層よりも電子親和力が大きい半導体装置。
  2. 窒化物半導体からなるバッファ層と、
    前記バッファ層上に形成され、窒化物半導体からなるチャネル層と、
    前記チャネル層上に形成され、窒化物半導体からなる障壁層と、
    前記障壁層上に形成され、窒化物半導体からなるキャップ層と、
    前記キャップ層に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を備え、
    前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層は分極しており、
    前記キャップ層及び前記障壁層の界面、並びに前記チャネル層と前記バッファ層の界面において、負の電荷が正の電荷よりも多くなっており、
    前記障壁層と前記チャネル層の界面において、正の電荷が負の電荷よりも多くなっており、
    前記チャネル層は、第１層、第２層、及び第３層の積層構造を有しており、
    前記第２層は、前記第１層及び前記第３層よりも電子親和力が大きい半導体装置。
  3. ＡｌｘＧａ１−ｘＮからなるバッファ層と、
    前記バッファ層上に形成され、ＧａＮ層、ＩｎｙＧａ１−ｙＮ層、及びＧａＮ層をこの順に積層した積層構造を有するチャネル層と、
    前記チャネル層上に形成され、ＡｌｚＧａ１−ｚＮからなる障壁層と、
    前記障壁層上に形成され、ＧａＮからなるキャップ層と、
    前記キャップ層に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を備え、
    ｘ＜ｚかつｘ＜ｙである半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記キャップ層は、厚さが１．５ｎｍ以上５ｎｍ以下である半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記積層構造は、ダブルへテロ構造を有している半導体装置。
  6. ＡｌｘＧａ１−ｘＮからなるバッファ層と、
    前記バッファ層上に形成され、ＧａＮ層、ＩｎｙＧａ１−ｙＮ層、及びＧａＮ層をこの順に積層した積層構造を有するチャネル層と、
    前記チャネル層上に形成され、ＡｌｚＧａ１−ｚＮからなる障壁層と、
    前記障壁層上に形成され、ＧａＮからなるキャップ層と、
    前記キャップ層に接するように形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    を備え、
    前記キャップ層は、厚さが１．５ｎｍ以上５ｎｍ以下である半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記障壁層及び前記キャップ層のうち前記ゲート電極と重ならない領域に形成された第１不純物層と、
    前記障壁層及び前記キャップ層のうち、前記ゲート電極を介して前記第１不純物層とは逆側に位置し、前記第１不純物層と同一導電型の第２不純物層と、
    前記第１不純物層上に形成されたソース電極と、
    前記第２不純物層上に形成されたドレイン電極と、
    を備える半導体装置。
  8. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記キャップ層、前記ゲート絶縁膜、及び前記ゲート電極は、前記障壁層の一部上に形成されており、
    前記障壁層のうち前記ゲート電極と重ならない領域に形成された第１不純物層と、
    前記障壁層のうち、前記ゲート電極を介して前記第１不純物層とは逆側に位置し、前記第１不純物層と同一導電型の第２不純物層と、
    前記第１不純物層上に形成されたソース電極と、
    前記第２不純物層上に形成されたドレイン電極と、
    を備える半導体装置。
  9. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記キャップ層上に形成され、窒化物半導体層である電子供給層と、
    前記電子供給層に形成され、前記キャップ層に達する凹部と、
    を備え、
    前記ゲート絶縁膜は、少なくとも一部が前記凹部の側面及び底面に形成されており、
    前記ゲート電極は、少なくとも一部が前記凹部に埋め込まれている半導体装置。
  10. 窒化物半導体からなるバッファ層を形成する工程と、
    前記バッファ層上に、窒化物半導体からなるチャネル層を形成する工程と、
    前記チャネル層上に、窒化物半導体からなる障壁層を形成する工程と、
    前記障壁層上に、窒化物半導体からなるキャップ層を形成する工程と、
    前記キャップ層に接するように、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を備え、
    前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層の組成を制御することにより、前記キャップ層と前記障壁層の界面、及び前記チャネル層と前記バッファ層の界面に圧縮歪を生じさせ、かつ前記障壁層と前記チャネル層の界面に引張り歪を生じさせ、
    前記チャネル層は、第１層、第２層、及び第３層の積層構造を有しており、
    前記第１層、前記第２層、及び前記第３層の組成を制御することにより、前記第２層の電子親和力を、前記第１層及び前記第３層の電子親和力より大きくする半導体装置の製造方法。
  11. 窒化物半導体からなるバッファ層を形成する工程と、
    前記バッファ層上に、窒化物半導体からなるチャネル層を形成する工程と、
    前記チャネル層上に、窒化物半導体からなる障壁層を形成する工程と、
    前記障壁層上に、窒化物半導体からなるキャップ層を形成する工程と、
    前記キャップ層に接するように、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を備え、
    前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層は分極しており、
    前記キャップ層、前記障壁層、前記チャネル層、及び前記バッファ層の組成を制御することにより、前記キャップ層及び前記障壁層の界面、並びに前記チャネル層と前記バッファ層の界面において、負の電荷を正の電荷よりも多くし、かつ、前記障壁層と前記チャネル層の界面において、正の電荷を負の電荷よりも多くし、
    前記チャネル層は、第１層、第２層、及び第３層の積層構造を有しており、
    前記第１層、前記第２層、及び前記第３層の組成を制御することにより、前記第２層の電子親和力を、前記第１層及び前記第３層の電子親和力より大きくする半導体装置の製造方法。
  12. ＡｌｘＧａ１−ｘＮからなるバッファ層を形成する工程と、
    前記バッファ層上に、ＧａＮ層、ＩｎｙＧａ１−ｙＮ層（ただしｘ＜ｙ）、及びＧａＮ層をこの順に積層した積層構造を有するチャネル層を形成する工程と、
    前記チャネル層上に、ＡｌｚＧａ１−ｚＮ（ただしｘ＜ｚ）からなる障壁層を形成する工程と、
    前記障壁層上に、ＧａＮからなるキャップ層を形成する工程と、
    前記キャップ層に接するように、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    を備える半導体装置の製造方法。
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KR1020120101466A KR101943657B1 (ko) 2011-09-16 2012-09-13 반도체 장치 및 반도체 장치의 제조 방법
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6193677B2 (ja) * 2013-08-28 2017-09-06 ルネサスエレクトロニクス株式会社 半導体装置
JP6214978B2 (ja) 2013-09-17 2017-10-18 株式会社東芝 半導体装置
JP2017509150A (ja) * 2014-03-25 2017-03-30 インテル・コーポレーション 急峻なサブスレッショルドスイングを提供するエピタキシャル層を有するｉｉｉ−ｎトランジスタ
US9761438B1 (en) 2014-05-08 2017-09-12 Hrl Laboratories, Llc Method for manufacturing a semiconductor structure having a passivated III-nitride layer
JP6287629B2 (ja) * 2014-06-26 2018-03-07 日亜化学工業株式会社 ヘテロ接合電界効果トランジスタ
JP6572556B2 (ja) * 2015-02-23 2019-09-11 富士通株式会社 化合物半導体装置及びその製造方法
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
KR102044244B1 (ko) * 2016-12-13 2019-12-02 (주)웨이비스 질화물계 전자소자 및 그 제조방법
JP2018174196A (ja) 2017-03-31 2018-11-08 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6974049B2 (ja) 2017-06-28 2021-12-01 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6313509B2 (ja) * 2017-07-18 2018-04-18 株式会社東芝 半導体装置
JP2019033204A (ja) * 2017-08-09 2019-02-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6679036B1 (ja) * 2019-11-29 2020-04-15 株式会社パウデック ダイオード、ダイオードの製造方法および電気機器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3159198B2 (ja) * 1999-02-19 2001-04-23 住友電気工業株式会社 電界効果トランジスタ
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US7612390B2 (en) * 2004-02-05 2009-11-03 Cree, Inc. Heterojunction transistors including energy barriers
JP2006032524A (ja) * 2004-07-14 2006-02-02 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体ヘテロ構造電界効果トランジスタ構造とその作製法
JP2006228786A (ja) * 2005-02-15 2006-08-31 Hitachi Cable Ltd 電界効果トランジスタ用エピタキシャルウェハ及びそれから作製した電界効果トランジスタ
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
JP2009509343A (ja) * 2005-09-16 2009-03-05 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア Ｎ極窒化アルミニウムガリウム／窒化ガリウムエンハンスメントモード電界効果トランジスタ
JP5272727B2 (ja) * 2006-05-08 2013-08-28 日本電気株式会社 半導体装置
JP5201437B2 (ja) 2006-11-30 2013-06-05 国立大学法人 名古屋工業大学 絶縁ゲート電界効果トランジスタ
JP2008270521A (ja) * 2007-04-20 2008-11-06 Matsushita Electric Ind Co Ltd 電界効果トランジスタ
JP2008305816A (ja) * 2007-06-05 2008-12-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5684574B2 (ja) * 2008-12-04 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5697456B2 (ja) 2009-02-16 2015-04-08 ルネサスエレクトロニクス株式会社 電界効果トランジスタ及び電力制御装置
US8389977B2 (en) * 2009-12-10 2013-03-05 Transphorm Inc. Reverse side engineered III-nitride devices

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