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JP6000560B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に関する。
１つのトランジスタ（セルトランジスタ）と１つのキャパシタを用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭはより集積度を高めるためにさまざまな工夫がなされてきた（特許文献１参照）。
ＤＲＡＭは、各メモリセルのキャパシタに電荷を蓄積することにより、データを記憶し、この電荷をビット線に放出することによりデータを読み出す。
電荷の放出に伴うビット線の電位の変動は、キャパシタの容量とビット線の寄生容量との比率で決定される。ビット線の寄生容量はビット線の長さにほぼ比例するため、ビット線の長さが変わらなければキャパシタの容量も一定の値が要求される。現在、広く用いられているＤＲＡＭではキャパシタは３０ｆＦ程度の容量が必要とされる。
微細化とともに、メモリセルの大きさは縮小する傾向にあるが、上記のようにキャパシタの容量を一定以上に保つ必要から、キャパシタを形成する面積が縮小する中で、従来と同じ容量のキャパシタを形成することが求められてきた。
現在、キャパシタはシリコンウェハーに深い穴を掘るトレンチ構造、あるいは、煙突状の突起を設けるスタック構造によって形成されている（非特許文献１、非特許文献２参照）。いずれもアスペクト比は５０以上とすることが求められている。すなわち、深さや高さが２μｍ以上の極めて細長い構造物を限られた面積に形成する必要があり、これらを歩留まりよく形成することは難しい。
このような困難を克服するために、ビット線の支線であるサブビット線を設け、かつ、サブビット線にそれぞれフリップフロップ回路型のセンスアンプを接続し、キャパシタの容量を低減する方法が提案されている（特許文献２参照）。
しかしながら、従来の構造のＤＲＡＭでは、ワード線上に、ビット線とサブビット線を重ねて設けることが求められる。スタックキャパシタを採用した場合、ワード線上にはこのように多くの構造物が設けられることから、回路設計や作製が困難となる。
また、キャパシタの容量を低減すると、その分、リフレッシュの間隔が短くなることも問題である。例えば、容量を１／１０とした場合、セルトランジスタのオフ抵抗が不変であれば、キャパシタに電荷が保持される時間も１／１０となるので、通常の場合の１／１０の間隔でリフレッシュをおこなう（すなわち、１０倍の頻度でリフレッシュをおこなう）必要がある。特許文献２をはじめとする分割ビット線構造に関する提案は多いが、この点に関して明確な解決策を示している例は見られない。
米国特許第５３０２８４３号 米国特許第４７７７６２５号
Ｋｉｍ，"Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ" ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３３３−３３６， ２００５ Ｍｕｅｌｌｅｒ ｅｔ ａｌ．，"Ｃｈａｌｌｅｎｇｅｓ ｆｏｒ ｔｈｅ ＤＲＡＭ Ｃｅｌｌ Ｓｃａｌｉｎｇ ｔｏ ４０ｎｍ" ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， ｐｐ３４７−３５０， ２００５
本発明の一は、キャパシタの容量を従来のＤＲＡＭに用いられている値以下、具体的には１ｆＦ以下、好ましくは０．１ｆＦ以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一は、キャパシタに必要な深さあるいは高さを１μｍ以下、好ましくは、０．３μｍ以下であるメモリ装置を提供することを課題とする。
また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分が明確でなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「選択トランジスタＳＴｒ＿ｎ＿ｍ」、「ビット線ＭＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「選択トランジスタＳＴｒ」、「ビット線ＭＢＬ」、「サブビット線ＳＢＬ」、あるいは、単に「選択トランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
本発明の一態様は、基板上に形成されたセンスアンプ回路と、センスアンプ回路上に形成されたサブビット線と、サブビット線上に形成された島状の半導体領域と、島状の半導体領域上に形成されたワード線およびキャパシタと、キャパシタを覆うビット線を有することを特徴とする半導体メモリ装置である。
また、本発明の一態様は、１以上のビット線と４以上のワード線と２以上のメモリブロックと１以上のセンスアンプ回路とを有する半導体メモリ装置であって、各メモリブロックは、２以上のメモリセルと、サブビット線とを有し、各メモリセルは１以上の島状の半導体領域とキャパシタを有し、センスアンプ回路の第１の端子は第１のメモリブロックのサブビット線に接続し、センスアンプ回路の第２の端子は第２のメモリブロックのサブビット線に接続する回路構成を有し、第１のメモリブロックのサブビット線と第２のメモリブロックのサブビット線はワード線の下にあり、ビット線はワード線の上にあることを特徴とする半導体メモリ装置である。
ここで、サブビット線の下にはセンスアンプ回路以外に上記のビット線やワード線に信号を送るための回路（デコーダ等）が設けられていてもよい。また、島状の半導体領域は平坦面以外に凹部あるいは凸部に設けられていてもよい。隣接するサブビット線の高さあるいは深さは異なってもよい。
また、キャパシタの容量は０．１ｆＦ以上１ｆＦ以下であってもよい。さらに、１つのメモリブロックが有するメモリセルは６４個以内とすることが望ましい。なお、エラーを防止する観点からは、キャパシタの容量は、センスアンプ回路の容量の１０倍以上であることが望ましい。
また、上記の半導体メモリ装置に用いられるセルトランジスタのオフ抵抗は、１×１０１８Ω以上、好ましくは１×１０２２Ω以上とするとよい。また、このような高いオフ抵抗を得るためには、半導体として酸化物半導体等のワイドバンドギャップ半導体を用いてもよい。あるいは、半導体領域の厚さを５ｎｍ以下、好ましくは１ｎｍ以下の超薄膜としてもよい。
上記の構成においては、島状の半導体領域とワード線によってセルトランジスタが構成される。上記のように、サブビット線はセルトランジスタの下方にあり、また、ワード線およびキャパシタはセルトランジスタの上方にある。このため、キャパシタの位置に関係なくサブビット線を配置できるため、極めて効率的なレイアウトとなり、１メモリセルの面積は理想的には６Ｆ２（Ｆは最小加工寸法、Ｆｅａｔｕｒｅｄ Ｓｉｚｅ）まで縮小できる。
また、島状の半導体領域を凹部に設ける場合、ワード線は主に凹部の側面に形成されるが、サブビット線へのコンタクトプラグを凹部の底面形成したコンタクトホール中に設ければよいので、１メモリセルの面積は理想的には４Ｆ２まで縮小できる。島状の半導体領域を凸部に設ける場合も同様である。
なお、凹部あるいは凸部の側面にワード線が形成される場合は、ワード線をゲートとするトランジスタのチャネル長は、概略、凹部あるいは凸部の側面の高さあるいは深さ程度である。したがって、例えば、そのような高さや深さを適切に設定することにより、集積度を損ねること無く、最小加工寸法よりチャネル長を大きくでき、短チャネル効果を抑制できる。
また、上記の構成では、サブビット線はキャパシタやワード線とは離れた位置にあるため、それらとの間での寄生容量も削減できる。サブビット線の寄生容量が小さくなれば、メモリセルに設けるキャパシタの容量もそれに比例して小さくすることができる。
特に上記の構成では、ビット線の寄生容量よりも、サブビット線の寄生容量を小さくすると効果が顕著である。すなわち、ビット線の寄生容量は上記構成においては信号遅延にのみ関与するのに対し、サブビット線の寄生容量は、キャパシタの容量をも決定するからである。
上記の構成を採用すれば、ビット線の寄生容量は従来の構造のＤＲＡＭの２倍であっても読み出しに要する時間はほとんど変わらない。従来の構造のＤＲＡＭではキャパシタの電荷をビット線に開放して、その電位変動を観測するが、ビット線の電位が安定するまで、信号遅延時間の２倍以上の時間を要する。その後、センスアンプを稼動させるため、読み出しには信号遅延時間の数倍の時間が必要である。
一方、上記の構成では、キャパシタの電荷はサブビット線に開放されるが、サブビット線の寄生容量は、従来の構造のＤＲＡＭのビット線に比べてはるかに小さい。従来の構造のＤＲＡＭでは、１つのビット線に２千個程度のメモリセルが設けられ、ビット線の寄生容量は２００ｆＦ程度である。
これに対し、例えば、１つのメモリブロックに６４個のメモリセルがある場合、サブビット線の寄生容量は８ｆＦ程度であるため、センスアンプを稼動させるまでの時間は、従来の構造のＤＲＡＭの４％程度であり、無視できる。
サブビット線からビット線に信号を取り出すのに要する時間はビット線の寄生容量に依存し、これが、従来の構造のＤＲＡＭの２倍であるとしても、従来の構造のＤＲＡＭにおいてセンスアンプが稼動するタイミングで、すでにデータを取り出すことができるのである。
また、キャパシタの容量が小さいということは、従来のＤＲＡＭのようなアスペクト比の大きな構造物が不要ということである。そのため、キャパシタ上にビット線を配置することも容易にできる。
なお、上記の構成では、サブビット線はセルトランジスタの下方にあり、特に障害となるような構造物が設けられていないことから、サブビット線を配置する深さは任意に設定できる。もちろん、サブビット線を他の配線から離れて形成することでより寄生容量を低減できる。また、隣接するサブビット線の深さを異なるものとすることによって、隣接するサブビット線間に生じる寄生容量をも低減できる。
また、サブビット線の下にはワード線やビット線、サブビット線等を駆動するための回路（駆動回路）を設けることにより、チップ面積を削減できる。一般に従来のＤＲＡＭのチップの表面の２割乃至５割はセンスアンプを含む駆動回路である。駆動回路とメモリセルの形成された回路（メモリセルアレイ）を重ねることにより、チップ面積を削減することができ、また、同じチップ面積であれば、より多くのメモリセルを形成できる。
本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置に適用される回路の例を説明する図である。 本発明の半導体メモリ装置に適用される回路の例を説明する図である。 本発明の半導体メモリ装置に適用される回路の例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置の構成の例を説明する図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、第１、第２という序数は構成物の混同をさけるために付記するものであり、必ずしも順序を意味するものではない。例えば、第１層間絶縁体の下層に別の層間絶縁体があってもよく、第１コンタクトプラグと第２コンタクトプラグの中間の層に別のコンタクトプラグを設けることもできる。
（実施の形態１）
図４（Ａ）、図４（Ｂ）、図５および図６は本実施の形態が適用されるＤＲＡＭの回路の例を示す。図４（Ａ）は１つのメモリブロックおよびそれに関連するセンスアンプ回路の配置を示す。図４（Ａ）に示すように、第ｎ行第ｍ列のメモリブロックＭＢＫ＿ｎ＿ｍは、選択トランジスタＳＴｒ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＿ｍと複数（図４（Ａ）では４つ）のメモリセルＭＣ＿ｎ＿ｍ＿１乃至ＭＣ＿ｎ＿ｍ＿４を有する。
図４（Ａ）では、メモリセルＭＣはメモリブロックＭＢＫに４つ設けられているが、より多くのメモリセルを設けてもよい。例えば、１つのメモリブロックＭＢＫに含まれるメモリセルＭＣの数は２乃至６４とするとよい。メモリセルの数が多くなるとサブビット線ＳＢＬが長くなり、それに伴って、寄生容量も増加する。メモリセルＭＣのキャパシタの容量が一定であると、サブビット線ＳＢＬの寄生容量に対する比率が低下するため、信号をセンスアンプ回路ＳＡで増幅する際の誤動作が発生しやすくなる。
選択トランジスタＳＴｒ＿ｎ＿ｍのゲートは選択線ＳＬ＿ｎに、ソースはビット線ＭＢＬ＿ｍに、ドレインはサブビット線ＳＢＬ＿ｎ＿ｍに、それぞれ接続する。また、個々のメモリセルは１つのセルトランジスタと１つのキャパシタを有し、セルトランジスタのゲートはワード線ＷＬ＿ｎ＿１乃至ＷＬ＿ｎ＿４に、ドレインはサブビット線ＳＢＬ＿ｎ＿ｍに、ソースはキャパシタの一電極にそれぞれ接続する。なお、１つのメモリセルが２つ以上のセルトランジスタや２つ以上のキャパシタを有してもよい。
また、センスアンプ回路ＳＡ＿ｎ＿ｍは、例えば、インバータを２つ組み合わせたフリップフロップ回路で構成できるが、これに限らない。さらに、センスアンプ回路ＳＡ＿ｎ＿ｍの第１電極はサブビット線ＳＢＬ＿ｎ＿ｍと接続し、センスアンプ回路ＳＡ＿ｎ＿ｍの第２電極は参照電位Ｖ＿ＲＥＦに保持される。参照電位Ｖ＿ＲＥＦとしては、他のサブビット線等を用いることができるが、それについては後述する。
このようなメモリブロックＭＢＫを図４（Ｂ）に示すようにマトリクス状に形成する。なお、図４（Ｂ）ではワード線は表記していない。
選択トランジスタＳＴｒ、各メモリセルＭＣのセルトランジスタ、センスアンプ回路ＳＡに用いられるトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。また、例えば、選択トランジスタＳＴｒおよびセンスアンプ回路ＳＡに用いられるトランジスタは単結晶シリコン半導体基板を用いて作製し、各メモリセルＭＣのトランジスタには薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶シリコンあるいは多結晶シリコンを用いてもよいし、シリコン以外の半導体、例えば、酸化物半導体や窒化物半導体、硫化物半導体を用いてもよい。
特に、酸化物半導体の中でも、バンドギャップが３電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を１×１０１２ｃｍ−３以下とすることにより、オフ時の抵抗を極めて高くできる。すなわち、ゲートの電位を最適化することにより、オフ状態でのソースとドレイン間の抵抗（オフ抵抗）を１×１０２４Ω以上とすることができる。
セルトランジスタのオフ抵抗が１×１０２４Ωであれば、例えば、メモリセルのキャパシタの容量を従来のＤＲＡＭの１／１００以下の１×１０−１６Ｆとしても、時定数が１×１０８秒（約３年）であり、従来のＤＲＡＭでは想定できない期間にわたってデータを保持できる。すなわち、従来のＤＲＡＭでは１秒間に１０回以上も必要であったリフレッシュ（キャパシタに蓄えられた電荷が減少することを補うために、データを再書き込みすること）が通常の使用では不要となることである。
ＤＲＡＭのデータの書き込みに際しては、ビット線に流れる電流の多くは、メモリセルのキャパシタの充電以外に、ビット線間の寄生容量の充放電に使用されている。ビット線間の寄生容量は、配線幅が縮小するに伴って増大するため、集積化の進んだ現状ではメモリセルのキャパシタの充電の１０倍以上の電流がビット線間の寄生容量の充放電に使用されている。
言うまでもなく、ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。その意味で、リフレッシュ回数を減らす、あるいはリフレッシュを不要とすることは、消費電力を抑制する上で効果がある。
図４（Ａ）の半導体メモリ装置の動作について説明する。最初に書き込みについて説明する。例えば、第ｎ行第ｍ列のメモリブロックの２番目のメモリセルＭＣ＿ｎ＿ｍ＿２にデータを書き込む場合およびメモリセルＭＣ＿ｎ＿ｍ＿２からデータを読み出す場合を考える。ここでは、ビット線ＭＢＬ＿ｍの電位は、データに応じて、０Ｖあるいは＋１Ｖとする。なお、書き込む電位は適宜設定できる。
また、ワード線や選択線に接続するトランジスタをオンとするようにそれらに電位を与える場合を「（ワード線や選択線の）電位をＨとする」と表現し、トランジスタをオフとするようにそれらに電位を与える場合を「（ワード線や選択線の）電位をＬとする」と表現する。
また、センスアンプ回路ＳＡ＿ｎ＿ｍの参照電位Ｖ＿ＲＥＦは＋０．５Ｖであり、増幅する対象であるサブビット線ＳＢＬ＿ｎ＿ｍの電位が参照電位Ｖ＿ＲＥＦはより高ければサブビット線ＳＢＬ＿ｎ＿ｍに＋１Ｖを出力し、低ければ０Ｖを出力するものとする。
最初に書き込みについて説明する。選択線ＳＬ＿ｎとワード線ＷＬ＿ｎ＿２の電位をＨとし、選択トランジスタＳＴｒ＿ｎ＿ｍとメモリセルＭＣ＿ｎ＿ｍ＿２のセルトランジスタをオンとする。また、ビット線ＭＢＬ＿ｍを書き込むデータに応じたものとする。この結果、メモリセルＭＣ＿ｎ＿ｍ＿２のキャパシタがビット線ＭＢＬ＿ｍの電位に充電される。
充電が完了すると、選択線ＳＬ＿ｎとワード線ＷＬ＿ｎ＿２の電位をＬとし、選択トランジスタＳＴｒ＿ｎ＿ｍとメモリセルＭＣ＿ｎ＿ｍ＿２のセルトランジスタをオフとする。以上でデータの書き込みが完了する。
次に、メモリセルＭＣ＿ｎ＿ｍ＿２の読み出しについて説明する。ここで、メモリセルＭＣ＿ｎ＿ｍ＿２のキャパシタの容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびセンスアンプ回路ＳＡ＿ｎ＿ｍの容量（ゲート容量と寄生容量を含む）の和の１／４であるとする。なお、本実施の形態のメモリ装置を作製するにあたって、メモリセルＭＣのキャパシタの容量はサブビット線ＳＢＬの寄生容量およびセンスアンプ回路ＳＡの容量（ゲート容量と寄生容量を含む）の和の１０％以上であることが好ましい。
また、キャパシタの容量が小さい場合には、セルトランジスタのゲート容量も無視できなくなるので注意が必要であるが、必要なとき以外はセルトランジスタをオフとすることでゲート容量を回路から消去できる。ただし、その場合には、セルトランジスタを少なくとも２回オフとする操作が必要であり、その分、消費電力が多くなる。
まず、ビット線ＭＢＬ＿ｍの電位を＋０．５Ｖとし、選択線ＳＬ＿ｎの電位をＨとして、選択トランジスタＳＴｒ＿ｎ＿ｍをオンとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．５Ｖとなる。
次に、選択線ＳＬ＿ｎの電位をＬとして、選択トランジスタＳＴｒ＿ｎ＿ｍをオフとする。その後、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＭＣ＿ｎ＿ｍ＿２のセルトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位が変動する。選択トランジスタＳＴｒ＿ｎ＿ｍがオフであるので、電位の変動に関しては、ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２のキャパシタの容量、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびセンスアンプ回路ＳＡ＿ｎ＿ｍの容量のみを考慮すればよい。
上記のように、メモリセルＭＣ＿ｎ＿ｍ＿２のキャパシタの容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびセンスアンプ回路ＳＡ＿ｎ＿ｍの容量の和の１／４であるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．４Ｖもしくは＋０．６Ｖのいずれかとなる。
その後、センスアンプ回路ＳＡ＿ｎ＿ｍを作動させ、サブビット線ＳＢＬ＿ｎ＿ｍと参照電位Ｖ＿ＲＥＦの電位差を増幅する。すなわち、当初、参照電位Ｖ＿ＲＥＦよりも低い＋０．４Ｖであれば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖとなり、参照電位Ｖ＿ＲＥＦよりも高い＋０．６Ｖであれば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。
なお、メモリセルＭＣ＿ｎ＿ｍ＿２のセルトランジスタはオンであるので、そのキャパシタは自動的にサブビット線ＳＢＬ＿ｎ＿ｍの電位に充電されるが、その電位は書き込み時の電位と同じである。キャパシタへの充電後は、ワード線ＷＬ＿ｎ＿２の電位をＬとして、メモリセルＭＣ＿ｎ＿ｍ＿２のセルトランジスタをオフとしてもよい。
また、選択線ＳＬ＿ｎの電位をＨとして、選択トランジスタＳＴｒ＿ｎ＿ｍをオンとし、ビット線ＭＢＬ＿ｍの電位をサブビット線ＳＢＬ＿ｎ＿ｍの電位と等しくする。このビット線ＭＢＬ＿ｍの電位を読み取ることでデータの読み出しができる。
上記の参照電位Ｖ＿ＲＥＦとして、他のサブビット線の電位を用いることができる。例えば、図５はオープンビット線型ＤＲＡＭに本発明の技術思想の１つを反映させたものであるが、ここでは、第（ｎ＋１）行第（ｍ＋１）列のメモリブロックＭＢＫ＿ｎ＋１＿ｍ＋１のサブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１を参照電位としたものである。
言うまでもなく、フリップフロップ型のセンスアンプ回路においては、第１電極と第２電極（すなわち、２つの入出力端子）は等価であるため、逆にサブビット線ＳＢＬ＿ｎ＿ｍの電位が、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の参照電位としても用いられることもある。すなわち、この例のように、フリップフロップ型のセンスアンプ回路は、サブビット線ＳＢＬ＿ｎ＿ｍの電位とサブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位の差の増幅に用いられる。このような特性のため、ここではセンスアンプ回路ＳＡ＿ｎ＿ｍ／ｎ＋１＿ｍ＋１と表記する。
同様に、第（ｎ＋１）行第ｍ列のメモリブロックＭＢＫ＿ｎ＋１＿ｍのサブビット線ＳＢＬ＿ｎ＋１＿ｍと第（ｎ＋２）行第（ｍ＋１）列のメモリブロックＭＢＫ＿ｎ＋２＿ｍ＋１のサブビット線ＳＢＬ＿ｎ＋２＿ｍ＋１との電位の差を増幅するために、それらに接続するセンスアンプ回路ＳＡ＿ｎ＋１＿ｍ／ｎ＋２＿ｍ＋１が設けられる。また、第ｎ行第（ｍ＋１）列のメモリブロックＭＢＫ＿ｎ＿ｍ＋１のサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は、センスアンプ回路ＳＡ＿ｎ−１＿ｍ／ｎ＿ｍ＋１によって、第（ｎ−１）行第ｍ列のメモリブロックＭＢＫ＿ｎ−１＿ｍのサブビット線ＳＢＬ＿ｎ−１＿ｍの電位と比較、増幅される。
図５の回路の動作について説明する。書き込みは図４（Ａ）に示した場合と同じであるので省略し、以下では読み出しについて説明する。例えば、メモリセルＭＣ＿ｎ＿ｍ＿２のデータを読み出す場合を考える。
まず、ビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１の電位を＋０．５Ｖとする。また、選択線ＳＬ＿ｎおよび選択線ＳＬ＿ｎ＋１の電位をＨとして、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＋１＿ｍ＋１をオンとする。その後、選択線ＳＬ＿ｎおよび選択線ＳＬ＿ｎ＋１の電位をＬとして、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＋１＿ｍ＋１をオフとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位は＋０．５Ｖとなる。
次に、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＭＣ＿ｎ＿ｍ＿２のセルトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位、＋０．４Ｖもしくは＋０．６Ｖのいずれかとなる。一方、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１に接続するメモリセルではオンとなるセルトランジスタがないため、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位は＋０．５Ｖのままである。
その後、センスアンプ回路ＳＡ＿ｎ＿ｍ／ｎ＋１＿ｍ＋１を作動させ、サブビット線ＳＢＬ＿ｎ＿ｍの電位を増幅する。すなわち、当初、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位（＋０．５Ｖ）よりも低い＋０．４Ｖであれば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖとなり、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位よりも高い＋０．６Ｖであれば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。
その後、選択線ＳＬ＿ｎの電位をＨとして、選択トランジスタＳＴｒ＿ｎ＿ｍをオンとし、ビット線ＭＢＬ＿ｍの電位をサブビット線ＳＢＬ＿ｎ＿ｍの電位と等しくする。このビット線ＭＢＬ＿ｍの電位を読み取ることでデータの読み出しができる。
上記の過程においては、ワード線ＷＬ＿ｎ＿２に接続する他のメモリセル（例えば、メモリセルＭＣ＿ｎ＿ｍ＋１＿２）のセルトランジスタもオンとなり、キャパシタに蓄えられていた電荷が放出されるので、それを回復するために例えば、センスアンプ回路ＳＡ＿ｎ−１＿ｍ／ｎ＿ｍ＋１も同様に作動させる必要がある。
図６はフォールデッドビット線型ＤＲＡＭに本発明の技術思想の１つを反映させたものであるが、ここでは、第ｎ行第ｍ列のメモリブロックＭＢＫ＿ｎ＿ｍのサブビット線ＳＢＬ＿ｎ＿ｍの電位と第ｎ行第（ｍ＋１）列のメモリブロックＭＢＫ＿ｎ＿ｍ＋１のサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位差を、センスアンプ回路ＳＡ＿ｎ＿ｍ／ｎ＿ｍ＋１で増幅する。
なお、フォールデッドビット線型ＤＲＡＭでは、ワード線とサブビット線の交点の半分にのみメモリセルが設けられる構造であるため、集積度はオープンビット線型に比較して集積度が低下する。
図６の回路の動作について説明する。書き込みは図４（Ａ）に示した場合と同じであるので省略し、以下では読み出しについて説明する。例えば、メモリセルＭＣ＿ｎ＿ｍ＿３のデータを読み出す場合を考える。
まず、ビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１の電位を＋０．５Ｖとする。また、選択線ＳＬ＿ｎの電位をＨとして、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＿ｍ＋１をオンとする。その後、選択線ＳＬ＿ｎの電位をＬとして、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＿ｍ＋１をオフとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は＋０．５Ｖとなる。
次に、ワード線ＷＬ＿ｎ＿３の電位をＨとして、メモリセルＭＣ＿ｎ＿ｍ＿３のセルトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．４Ｖもしくは＋０．６Ｖのいずれかとなる。一方、サブビット線ＳＢＬ＿ｎ＿ｍ＋１に接続するメモリセルではオンとなるセルトランジスタがないため、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位は＋０．５Ｖのままである。
その後、センスアンプ回路ＳＡ＿ｎ＿ｍ／ｎ＿ｍ＋１を作動させ、サブビット線ＳＢＬ＿ｎ＿ｍの電位を増幅する。その後、選択線ＳＬ＿ｎの電位をＨとして、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＿ｍ＋１をオンとし、ビット線ＭＢＬ＿ｍの電位をサブビット線ＳＢＬ＿ｎ＿ｍの電位と等しくする。このビット線ＭＢＬ＿ｍの電位を読み取ることでデータの読み出しができる。
図５あるいは図６に使用できるセンスアンプ回路ＳＡおよび選択トランジスタＳＴｒの回路レイアウトの例を図７（Ａ）乃至図７（Ｆ）に示す。図７（Ａ）乃至図７（Ｃ）は、図６のフォールデッドビット線型ＤＲＡＭの回路に用いることのできるセンスアンプの配線等のレイアウトを、図７（Ｄ）乃至図７（Ｆ）は、図５のオープンビット線型の回路に用いることのできるセンスアンプの配線等のレイアウトを示す。詳細は公知の半導体集積回路技術を参照できる。
図７（Ａ）は半導体基板等に形成される素子形成領域とその上に設けられる第１配線等の例を示している。すなわち、素子形成領域３０２ｎと素子形成領域３０２ｐを設け、その上に重ねて第１配線３０１ａ乃至３０１ｃを形成する。これらはいずれもトランジスタのゲートとして機能する。例えば、第１配線３０１ａは選択線ＳＬとして機能する。また、第１配線３０１ｂおよび３０１ｃはセンスアンプ回路ＳＡ内のインバータのゲートとなる。
第１配線３０１ａ乃至３０１ｃを用いて自己整合的にｎ型あるいはｐ型の不純物をドーピングできる。ここでは、素子形成領域３０２ｎにｎ型トランジスタを、素子形成領域３０２ｐにｐ型トランジスタを形成する。さらに、素子形成領域３０２ｎと素子形成領域３０２ｐには図に示すように上層への接続に用いる第１コンタクトプラグを設ける。
図７（Ｂ）は、図７（Ａ）に示した回路の上に形成される第２配線３０３ａ、３０３ｂ、３０３ｎ、３０３ｐと上層への第２コンタクトプラグのレイアウトを示す。第２配線３０３ａおよび３０３ｂはｎ型トランジスタのドレインとｐ型トランジスタのドレインを接続するために設けられ、第２配線３０３ｎおよび３０３ｐは、それぞれ、ｎ型トランジスタおよびｐ型トランジスタのソースに接続して、センスアンプに電源を供給するために用いられる。
さらに、第１配線３０１ｂと上層、第１配線３０１ｃと上層、第２配線３０３ａと上層、および第２配線３０３ｂと上層等への接続のために第２コンタクトプラグが設けられる。
図７（Ｃ）は、図７（Ｂ）に示した回路の上に形成される第３配線３０４ａ、３０４ｂと上層への第３コンタクトプラグのレイアウトを示す。第３配線３０４ａ、３０４ｂはサブビット線である。また、第３コンタクトプラグ３０５ａおよび３０５ｂはさらに上層に設けられるビット線に接続するためのものである。上層では、ビット線はサブビット線と平行に設けられるとよいが、４５°未満の角度を有してもよい。
なお、第３配線３０４ａは図の上方に形成されるインバータのゲートと下方に形成されるインバータの出力を接続し、第３配線３０４ｂは図の下方に形成されるインバータのゲートと上方に形成されるインバータの出力を接続する。
図７（Ｄ）は半導体基板等に形成される素子形成領域とその上に設けられる第１配線等の例を示している。すなわち、素子形成領域３５２ｎと素子形成領域３５２ｐを設け、その上に重ねて第１配線３５１ａ乃至３５１ｄを形成する。第１配線３５１ａは例えば、選択線ＳＬ＿ｎとして、また、第１配線３５１ｂは次の行の選択線ＳＬ＿ｎ＋１として機能する。
ここでは、素子形成領域３５２ｎにｎ型トランジスタを、素子形成領域３５２ｐにｐ型トランジスタを形成する。さらに、素子形成領域３５２ｎと素子形成領域３５２ｐには図に示すように上層への接続に用いる第１コンタクトプラグを設ける。
図７（Ｅ）は、図７（Ｄ）に示した回路の上に形成される第２配線３５３ａ、３５３ｂ、３５３ｎ、３５３ｐと上層への第２コンタクトプラグのレイアウトを示す。第２配線３５３ａおよび３５３ｂはｎ型トランジスタのドレインとｐ型トランジスタのドレインを接続するために設けられ、第２配線３５３ｎおよび３５３ｐは、それぞれ、ｎ型トランジスタおよびｐ型トランジスタのソースに接続して、センスアンプに電源を供給するために用いられる。
さらに、第１配線３５１ｃと上層、第１配線３５１ｄと上層、第２配線３５３ａと上層、および第２配線３５３ｂと上層等への接続のために第２コンタクトプラグが設けられる。
図７（Ｆ）は、図７（Ｅ）に示した回路の上に形成される第３配線３５４ａ、３５４ｂと上層への第３コンタクトプラグのレイアウトを示す。第３配線３５４ａ、３５４ｂはサブビット線である。また、第３コンタクトプラグ３５５ａおよび３５５ｂはさらに上層に設けられるビット線に接続するためのものである。
なお、第３配線３５４ａは図の上方に形成されるインバータのゲートと下方に形成されるインバータの出力を接続し、第３配線３５４ｂは図の下方に形成されるインバータのゲートと上方に形成されるインバータの出力を接続する。
本実施の形態の半導体メモリ装置では、メモリセルは上記したセンスアンプ等の回路の上に形成される。その作製工程を図１（Ａ）、図１（Ｂ）、図２および図３を用いて説明する。図１（Ａ）、図１（Ｂ）、図２および図３は半導体メモリ装置のサブビット線に平行な一断面を示す。
＜図１（Ａ）＞
基板１０１上に、上記のようにトランジスタを含む半導体回路１０２を形成する。そして、適切な厚さの第１絶縁体１０３と第１コンタクトプラグ１０４を形成する。基板１０１には、表面に単結晶半導体を有するもの（例えば、単結晶半導体基板やＳＯＩ基板）を用いることが好ましい。単結晶半導体としては、単結晶シリコン、単結晶ゲルマニウム、単結晶シリコンゲルマニウム、単結晶ガリウム砒素、単結晶インジウム燐、単結晶インジウム砒素等を用いることができる。
そして、第１コンタクトプラグに接するようにサブビット線１０５ａ、１０５ｃ、接続電極１０５ｂを形成する。さらに、その上に適切な厚さの第２絶縁体１０６とサブビット線１０５ａ、１０５ｃ、接続電極１０５ｂに接続する第２コンタクトプラグ１０７を形成する。第１絶縁体１０３と第２絶縁体１０６の厚さは、サブビット線の寄生容量を決定する上で重要である。１００ｎｍ乃至１μｍとすることが好ましい。また、第１絶縁体１０３と第２絶縁体１０６は酸化シリコン等の比較的誘電率の低い材料で形成するとよい。
＜図１（Ｂ）＞
島状の半導体領域１０８ａ、１０８ｂを形成し、これを覆ってゲート絶縁体１０９を形成する。半導体領域１０８ａ、１０８ｂおよびゲート絶縁体１０９の厚さは適宜、決定できるが、トランジスタのチャネル長が短い場合には、いずれも薄くすることが好ましく、例えば、チャネル長の１／５０乃至１／５とするとよい。なお、ゲート絶縁体１０９の厚さはトンネル電流等が問題とならない程度に薄くするとよい。また、ゲート絶縁体１０９は比誘電率が１０以上の材料で形成してもよい。
半導体領域１０８ａ、１０８ｂに用いる半導体の種類には制約は無いが、移動度が５ｃｍ２／Ｖｓ以上であることが好ましい。例えば、多結晶シリコン、多結晶ゲルマニウム、多結晶シリコンゲルマニウム、インジウム酸化物あるいはインジウム酸化物に他の金属元素を添加した酸化物、窒化ガリウムあるいは窒化ガリウムに酸素を添加した化合物、砒化ガリウム、砒化インジウム、硫化亜鉛等を用いればよい。
半導体領域１０８ａ、１０８ｂはセルトランジスタを構成するものであるが半導体の電界効果移動度は、さほど問題とならず、メモリセルのセルトランジスタのオン抵抗とキャパシタの容量との積が１ｎｓｅｃ以下となるように材料を選定し、チャネル長、チャネル幅を決定すればよい。例えば、キャパシタの容量を１ｆＦとするのであれば、オン抵抗は１ＭΩ以下であればよい。
本実施の形態の半導体メモリ装置では、オン抵抗よりも、むしろ、オフ抵抗の方が重要である。セルトランジスタのオフ抵抗はメモリセルのキャパシタの容量との比較で決定される。リフレッシュ周期が従来のＤＲＡＭと同程度であり、メモリセルのキャパシタの容量が従来のＤＲＡＭの１／１０であれば、オフ抵抗は従来のＤＲＡＭのセルトランジスタの１０倍必要である。
さらにセルトランジスタのオフ抵抗を上昇させるとメモリセルのリフレッシュ周期をより長くできるので好ましい。例えば、従来のセルトランジスタの１００万倍のオフ抵抗であれば、実用的にはリフレッシュ動作を必要としないで使用できる。
このような非常に高いオフ抵抗を得るためには、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用することが好ましい。例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
オフ抵抗は、熱的に励起するキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１電子ボルトなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
一方、バンドギャップ３．２電子ボルトの半導体では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
なお、ドナーやアクセプタによるキャリアは極力、低濃度であることが好ましく、その濃度は、１×１０１２ｃｍ−３以下とすることが好ましい。これらのキャリア濃度によりトランジスタのしきい値が決定される。
なお、シリコンを用いても、セルトランジスタのオフ抵抗を従来の１００倍程度とすることは可能である。シリコンを用いるトランジスタでは、ソースドレイン間の抵抗はｐｎ接合によって決定される。ｐｎ接合は、双方の不純物濃度が高くなると空乏層が薄くなり、トンネル電流が生じるため絶縁性が悪化する。したがって、少なくともチャネルが形成される部分のドナーあるいはアクセプタの濃度は１×１０１４ｃｍ−３以下とすることが好ましい。
しかしながら、チャネルが形成される部分がそのような低濃度では、ソースからキャリアが侵入することにより絶縁性が悪化する。このことに対しては、半導体領域１０８ａ、１０８ｂを厚さ５ｎｍ以下、好ましくは１ｎｍ以下に薄膜化することで対応できる。あるいは、チャネルを縦方向に形成し、実質的なチャネル長を長くしてもよい。これらのことは、酸化物半導体等のワイドバンドギャップ半導体を用いる場合にも適用できる。
加えて、後に形成するワード線が半導体領域にゲート絶縁体１０９を介して向かい合う面に、仕事関数が５電子ボルト以上の材料（例えば、白金、パラジウム等の白金族元素や窒化インジウム、窒化亜鉛等の窒化物、あるいはｐ型シリコン等）を用いるとよい。
半導体領域１０８ａ、１０８ｂとゲート絶縁体１０９を形成した後、ワード線１１０ａ乃至１１０ｄを形成する。ワード線１１０ａ乃至１１０ｄはメモリセルのセルトランジスタのゲートとしても機能する。
なお、一般に、下層に半導体集積回路が設けられている場合には、それらによって発生するノイズが上層のトランジスタの動作に支障をもたらすことがある。この問題に対しては、上層のトランジスタの下、特にサブビット線１０５ａ、１０５ｃの下に何らかのシールド層を設けて、ノイズを吸収させるとよい。
＜図２＞
イオン注入法等により、半導体領域１０８ａ、１０８ｂにワード線１１０ａ乃至１１０ｄをマスクとして不純物を注入し、ｎ型あるいはｐ型のドーピングされた領域１１１を形成する。なお、第２コンタクトプラグ１０７が半導体領域１０８ａ、１０８ｂと接する部分とワード線１１０ａ乃至１１０ｄとの距離、あるいは、後で形成する第３コンタクトプラグと半導体領域１０８ａ、１０８ｂと接する部分と１１０ａ乃至１１０ｄとの距離が２０ｎｍ以下、好ましくは１０ｎｍ以下の場合には、ドーピングされた領域１１１を形成しなくてもよい。
また、半導体領域１０８ａ、１０８ｂが予め何らかの導電型を有している場合には、ワード線１１０ａ乃至１１０ｄを構成する材料との仕事関数差を利用して、トランジスタの制御をおこなえるので、特にドーピングされた領域１１１を形成することが不要となることもある。
例えば、酸化シリコン上の多結晶シリコンは特別に不純物をドーピングしなくとも、ｎ型を呈するが、ワード線１１０ａ乃至１１０ｄに窒化インジウム、窒化亜鉛、ｐ型シリコン等の仕事関数が５電子ボルト以上の材料を用いると、電子を排除することにより、極めて抵抗率の高い領域を形成することができる。
次に、酸化シリコン等の比較的誘電率の低い材料で第３絶縁体１１２を形成して、第３コンタクトプラグ１１３を形成する。さらに、誘電率の低い材料で第４絶縁体１１４を形成し、これにキャパシタを形成するための孔を設ける。なお、本実施の形態では、メモリセルのキャパシタの容量を従来のＤＲＡＭの１／１０以下とできるので、孔の深さも従来のＤＲＡＭの１／１０以下、すなわち、０．３μｍ以下、好ましくは３０ｎｍ以下とできる。
このように孔を浅く形成できることは、その後に形成するキャパシタの電極や絶縁体を孔の内面に形成する上で有利である。すなわち、アスペクト比が５０倍を超えるような深い孔の内面にこれらを形成するには技術的に大きな困難が伴い、歩留まりの低下をもたらす。また、より誘電率の高い絶縁体や導電率の高い電極材料はそのような条件では形成できないこともある、これに対し、例えば、アスペクト比が１０倍以下であれば、比較的容易に、電極や絶縁体を形成でき、また、より多くの好ましい材料を使用することができる。
そして、孔の内面に厚さ２ｎｍ乃至２０ｎｍの第１キャパシタ電極１１５ａ乃至１１５ｄを形成する。なお、第１キャパシタ電極１１５ａ乃至１１５ｄの厚さの上限は最小加工寸法Ｆに応じて、決定すればよく、Ｆが２０ｎｍであれば、５ｎｍ以下とすることが好ましく、Ｆが１０ｎｍであれば、２．５ｎｍ以下とすることが好ましい。
さらに、第４コンタクトプラグ１１６を形成する。
＜図３＞
厚さ２ｎｍ乃至２０ｎｍのキャパシタ絶縁体１１７を形成する。キャパシタ絶縁体１１７としては各種のｈｉｇｈ−ｋ材料を用いることができるが、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸バリウムストロンチウム等が好ましい。
さらに、第２キャパシタ電極１１８ａ、１１８ｂを形成する。その後、第５絶縁体１１９、第５コンタクトプラグ１２０を形成し、第５コンタクトプラグ１２０と接するようにビット線１２１を形成する。
（実施の形態２）
図８（Ａ）乃至図８（Ｄ）および図９（Ａ）乃至図９（Ｄ）に本実施の形態を示す。なお、本実施の形態でも、実施の形態１と同様にセンスアンプ等の半導体回路上にメモリセルが形成されるが、図８（Ａ）乃至図８（Ｄ）、図９（Ａ）乃至図９（Ｄ）では、そのような半導体回路は省略する。以下、図面にしたがって説明する。
＜図８（Ａ）＞
第１絶縁体４０１の上にサブビット線４０２を形成する。このとき、サブビット線４０２の配置にはいくつかの方式がある。例えば、図９（Ａ）と図９（Ｂ）に示すように、サブビット線４０２と隣接するサブビット線４０２ａ、４０２ｂを全て同じ深さあるいは同じ層に形成する方法である。図９（Ａ）はサブビット線４０２を形成した面を図８（Ａ）の線分ＣＤを含む平面で切断した断面の模式図であり、図９（Ａ）の線分ＥＦの断面を図９（Ｂ）に示す。なお、図９（Ａ）および図９（Ｃ）の線分ＡＢの断面は図８に示される。
図９（Ｂ）に示されるように、サブビット線４０２に隣接するサブビット線４０２ａ、４０２ｂとも同じ深さ、あるいは同じ層に形成される。この方法は作製工程が少ないという特徴がある。
もうひとつの方法は、図９（Ｃ）と図９（Ｄ）に示すように、サブビット線４０２と隣接するサブビット線４０２ａ、４０２ｂを、異なる深さあるいは異なる層に形成する方法である。図９（Ｃ）は図８（Ａ）の線分ＣＤを含む平面で切断した断面の模式図であり、図９（Ｃ）の線分ＥＦの断面を図９（Ｄ）に示す。
図９（Ｃ）では、隣接するサブビット線４０２ａ、４０２ｂが見えないが、図９（Ｄ）に示されるように、隣接するサブビット線４０２ａ、４０２ｂはサブビット線４０２とは異なる深さに形成されている。この方法では追加の作製工程が必要であるが、同じ層にサブビット線を形成する方法より隣接するサブビット線間の寄生容量を低減できる。図９（Ｄ）では、サブビット線の深さは２種類としたが、３種類以上とすることもできる。
従来のＤＲＡＭではサブビット線が配置される部分にはキャパシタ等の構造物があり、サブビット線の配置はきわめて制限されていたが、本実施の形態では、キャパシタはサブビット線から離れた場所に形成されるため、サブビット線の配置の自由度が高く、上記のような深さの異なるサブビット線を形成することもできる。本実施の形態ではいずれの方法も採用することができる。
上述のように、本発明の一様態においては、メモリセルのキャパシタの容量を低減する上では、ビット線の寄生容量を低減するよりもサブビット線の寄生容量を低減することの方が効果的である。このような方法でサブビット線の寄生容量を低減することによって、キャパシタを小さく形成できれば、工定数の増加に見合う効果が得られる。
次に、第２絶縁体４０３および第３絶縁体４０４を形成する。第２絶縁体４０３および第３絶縁体４０４は異種の材料あるいはエッチングレートの異なる材料とするとよい。例えば、第２絶縁体４０３として酸化シリコン、第３絶縁体４０４として、窒化シリコンを用いることができる。そして、第２絶縁体４０３および第３絶縁体４０４にサブビット線４０２に接続する第１コンタクトプラグ４０５を埋め込む。
次に、絶縁体および導電層を形成し、これを溝状にエッチングして、溝４０８およびこれにより分断される第４絶縁体４０６、導電層４０７ａ、４０７ｂを形成する。この際、エッチングは第３絶縁体で停止するようにする。すなわち、第３絶縁体がエッチングストッパーとなる。
＜図８（Ｂ）＞
次に、溝４０８の底面および側面に半導体膜を形成し、半導体膜および導電層４０７ａ、４０７ｂをエッチングして、島状の半導体領域４０９を形成する。さらにゲート絶縁体４１０を半導体領域４０９上に形成する。
＜図８（Ｃ）＞
その後、導電性材料の膜を形成し、これを異方性エッチングすることにより、溝４０８の側面のゲート絶縁体４１０に接するワード線４１１ａ、４１１ｂを形成する。溝の側面にこのようなワード線４１１ａ、４１１ｂを形成する方法は、特許文献１を参照すればよい。また、特許文献１に開示されているように、ワード線４１１ａ、４１１ｂをマスクとして不純物を半導体領域４０９にドーピングしてもよい。
このように形成されるワード線４１１ａ、４１１ｂを用いたトランジスタでは、チャネル長を最小加工寸法より大きくすることができる。すなわち、チャネル長はおおよそ、溝４０８の深さとワード線４１１ａ（あるいはワード線４１１ｂ）の水平方向の長さ（図８（Ｃ）中にｘで示す）との和である。溝４０８の深さを最小加工寸法より大きくすると、チャネル長は最小加工寸法より大きくなり、短チャネル効果を抑制できる。
また、長さｘは最小加工寸法とは無関係に設定できる。例えば、必要な導電性さえ確保できれば、長さｘを最小加工寸法の１／２以下、好ましくは１／４以下とできる。すると、溝４０８の幅は最小加工線幅の２倍以下、好ましくは１倍とできる。その結果、１つのメモリセルの面積を５Ｆ２、好ましくは４Ｆ２とできる。
例えば、溝４０８の幅を２Ｆとしたとき、長さｘは、好ましくは０．７Ｆ以下であれば、同じ溝４０８に形成されるワード線４１１ａと４１１ｂが分離できる。この結果、１つのメモリセルが必要な長さは２．５Ｆであり、１つのメモリセルの面積は、線分ＡＢに垂直な方向（すなわち、図９の線分ＥＦ方向）の長さ（サブビット線間隔）２Ｆとの積である５Ｆ２とできる。
また、溝４０８の幅をＦとしたとき、長さｘは、好ましくは０．３Ｆ以下であれば、同じ溝４０８に形成されるワード線４１１ａと４１１ｂが分離できる。この結果、１つのメモリセルが必要な長さは２Ｆであり、１つのメモリセルの面積は４Ｆ２とできる。これはマトリクス型のメモリセルアレイでの理論上の下限値である。
なお、このような高密度化、小面積化はサブビット線４０２が半導体領域４０９の下にあるために可能であり、サブビット線がワード線の上にあると、溝４０８の側面にワード線を形成する方法であっても、より大きな面積が必要である。これは、溝４０８にワード線に加えて、サブビット線とのコンタクトを設ける必要があるためである。コンタクトがワード線と接触してはならないことから、溝４０８の幅はＦより大きく、現実には２Ｆより大きくすることが必須となる。
＜図８（Ｄ）＞
第５絶縁体４１２を形成し、さらに、導電層４０７ａ、４０７ｂと接続する第２コンタクトプラグ４１３ａ、４１３ｂを形成する。導電層４０７ａ、４０７ｂはエッチングストッパーとしての機能を有し、特に半導体領域４０９が薄い場合には効果的である。第２コンタクトプラグ４１３ａ、４１３ｂ上には実施の形態１で示したようにキャパシタを形成し、さらに、その上にはビット線を形成すればよい。
１０１ 基板
１０２ 半導体回路
１０３ 第１絶縁体
１０４ 第１コンタクトプラグ
１０５ａ サブビット線
１０５ｂ 接続電極
１０５ｃ サブビット線
１０６ 第２絶縁体
１０７ 第２コンタクトプラグ
１０８ａ 半導体領域
１０８ｂ 半導体領域
１０９ ゲート絶縁体
１１０ａ ワード線
１１０ｂ ワード線
１１０ｃ ワード線
１１０ｄ ワード線
１１１ ドーピングされた領域
１１２ 第３絶縁体
１１３ 第３コンタクトプラグ
１１４ 第４絶縁体
１１５ａ 第１キャパシタ電極
１１５ｂ 第１キャパシタ電極
１１５ｃ 第１キャパシタ電極
１１５ｄ 第１キャパシタ電極
１１６ 第４コンタクトプラグ
１１７ キャパシタ絶縁体
１１８ａ 第２キャパシタ電極
１１８ｂ 第２キャパシタ電極
１１９ 第５絶縁体
１２０ 第５コンタクトプラグ
１２１ ビット線
３０１ａ 第１配線
３０１ｂ 第１配線
３０１ｃ 第１配線
３０２ｎ 素子形成領域
３０２ｐ 素子形成領域
３０３ａ 第２配線
３０３ｂ 第２配線
３０３ｎ 第２配線
３０３ｐ 第２配線
３０４ａ 第３配線
３０４ｂ 第３配線
３０５ａ 第３コンタクトプラグ
３０５ｂ 第３コンタクトプラグ
３５１ａ 第１配線
３５１ｂ 第１配線
３５１ｃ 第１配線
３５１ｄ 第１配線
３５２ｎ 素子形成領域
３５２ｐ 素子形成領域
３５３ａ 第２配線
３５３ｂ 第２配線
３５３ｎ 第２配線
３５３ｐ 第２配線
３５４ａ 第３配線
３５４ｂ 第３配線
３５５ａ 第３コンタクトプラグ
３５５ｂ 第３コンタクトプラグ
４０１ 第１絶縁体
４０２ サブビット線
４０２ａ サブビット線
４０２ｂ サブビット線
４０３ 第２絶縁体
４０４ 第３絶縁体
４０５ 第１コンタクトプラグ
４０６ 第４絶縁体
４０７ａ 導電層
４０７ｂ 導電層
４０８ 溝
４０９ 半導体領域
４１０ ゲート絶縁体
４１１ａ ワード線
４１１ｂ ワード線
４１２ 第５絶縁体
４１３ａ 第２コンタクトプラグ
４１３ｂ 第２コンタクトプラグ
ＭＣ メモリセル
ＭＢＫ メモリブロック
ＭＢＬ ビット線
ＳＡ センスアンプ回路
ＳＢＬ サブビット線
ＳＬ 選択線
ＳＴｒ 選択トランジスタ
Ｖ＿ＲＥＦ 参照電位
ＷＬ ワード線

Claims (6)

  1. 基板上に設けられた半導体回路と、
    前記半導体回路上の、１以上のビット線と４以上のワード線と２以上のメモリブロックと、を有し、
    前記半導体回路は、１以上のセンスアンプ回路を有し、
    前記メモリブロックは、２以上のメモリセルと、サブビット線とを有し、
    前記メモリセルは、１以上のセルトランジスタと、１以上のキャパシタとを有し、
    前記セルトランジスタは、前記サブビット線の上にあり、
    前記キャパシタは、前記セルトランジスタの上にあり、
    前記ビット線は、前記キャパシタの上にあり、
    前記セルトランジスタは、半導体層と前記ワード線の一とで構成され、
    前記ワード線の一は、前記セルトランジスタのゲート電極として機能し、
    前記半導体層のバンドギャップは、３電子ボルト以上３．８電子ボルト以下であり、
    前記ビット線は、前記半導体回路と電気的に接続され、
    前記センスアンプ回路の第１の端子は第１のメモリブロックのサブビット線に接続され、
    前記センスアンプ回路の第２の端子は第２のメモリブロックのサブビット線に接続され、
    前記第１のメモリブロックのサブビット線は、該メモリブロックの半導体層と接続され、
    前記第２のメモリブロックのサブビット線は、該メモリブロックの半導体層と接続されていることを特徴とする半導体メモリ装置。
  2. 請求項１において、
    前記第１のメモリブロックのサブビット線は、前記第２のメモリブロックのサブビット線と異なる層に形成されていることを特徴とする半導体メモリ装置。
  3. 請求項１または請求項２において、
    前記メモリブロックが有するメモリセルは、６４以下であることを特徴とする半導体メモリ装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記半導体回路は、前記センスアンプ回路を駆動するための回路を有することを特徴とする半導体メモリ装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記半導体層は、凹部あるいは凸部の側面に形成された部分を有することを特徴とする半導体メモリ装置。
  6. 請求項１乃至請求項５のいずれか一において、
    前記キャパシタの容量は、０．１ｆＦ以上１ｆＦ以下であることを特徴とする半導体メモリ装置。
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