JP6068167B2 - 配線基板およびその製造方法 - Google Patents

Description

本発明は、ベース配線基板上にフレーム配線基板およびキャップ配線基板が順次積層されて成る配線基板において、フレーム配線基板に電子部品が内蔵された配線基板およびその製造方法に関するものである。

図６に、従来の配線基板Ｂを示す。従来の配線基板Ｂは、ベース配線基板４０と、キャップ配線基板５０とを備えている。このような配線基板Ｂは、ベース配線基板４０の上に、半田バンプを介してキャップ配線基板５０が接合された、いわゆるパッケージオンパッケージといわれる構造を有している。

ベース配線基板４０は、上下に貫通する複数のスルーホール３２および内部に電子部品Ｄを備える絶縁基板３１と、絶縁基板３１の上下面およびスルーホール３２内に被着された配線導体層３３と、絶縁基板３１と配線導体層３３の上に被着されたソルダーレジスト層３４とを有している。なお、スルーホール３２の内部は孔埋め樹脂により充填されている。

ベース配線基板４０の上面中央部には、半導体素子Ｓの電極と電気的に接続するための複数の半導体素子接続パッド３５が配線導体層３３の一部により形成されている。また、ベース配線基板４０の上面外周部には、キャップ配線基板５０の接合に用いる半田バンプを被着させる複数の第１接合パッド３６が配線導体層３３の一部により形成されている。
半導体素子接続パッド３５は、ソルダーレジスト層３４に設けた開口部３４ａ内に露出している。そして、この半導体素子接続パッド３５に、半導体素子Ｓの電極を半田バンプを介して接続することにより、ベース配線基板４０の上面に半導体素子Ｓが搭載される。
また、第１接合パッド３６は、ソルダーレジスト層３４に設けた開口部３４ｂ内に露出している。なお、半導体素子接続パッド３５および第１接合パッド３６の一部は、互いに電気的に接続されている。
また、ベース配線基板４０の内部には、電子部品Ｄが埋設されている。電子部品Ｄは、配線導体層３３の一部と電気的に接続されている。電子部品Ｄとしては、例えば半導体素子Ｓへの電力の供給を安定化させるチップコンデンサー等が挙げられる。さらに、ベース配線基板４０の下面には、外部の電気回路基板と接続するための複数の外部接続パッド３７が配線導体層３３の一部により形成されている。これらの外部接続パッド３７は、ソルダーレジスト層３４に設けた開口部３４ｃ内に露出している。これらの外部接続パッド３７は、スルーホール３２を介して半導体素子接続パッド３５の一部に電気的に接続されている。

キャップ配線基板５０は、上下に貫通する複数のスルーホール４２を有する絶縁基板４１と、配線導体層４３と、ソルダーレジスト層４４とを備えている。

キャップ配線基板５０の上面には、例えば別の半導体素子Ｕを搭載する半導体素子接続パッド４５が配線導体層４３の一部により形成されている。これらの半導体素子接続パッド４５は、ソルダーレジスト層４４に設けた開口部４４ａ内に露出している。そして、この半導体素子接続パッド４５に別の半導体素子Ｕを半田バンプを介して接続することにより、キャップ配線基板５０に別の半導体素子Ｕが搭載される。
また、キャップ配線基板５０の下面には、先述の第１接合パッド３６に対応する位置に、第２接合パッド４６が配線導体層４３の一部により形成されている。これらの第２接合パッド４６は、ソルダーレジスト層４４に設けた開口部４４ｂ内に露出している。そして、この第２接合パッド４６を半田バンプを介して第１接合パッド３６に接続することにより、ベース配線基板４０とキャップ配線基板５０とが電気的に接続される。

ところで、近年、携帯電話や携帯型音楽プレーヤーに代表される電子機器の高機能化、小型化が進んでいる。このため、これらに使用される配線基板には、高機能化の要求に対応するため多数の電子部品が搭載される。一方で小型化の要求にも対応するため、配線の高密度化や細線化などが進められている。

ところが、このように配線基板の高機能化、小型化が進むにつれて、ベース配線基板に形成される配線やスルーホールの形成密度がますます大きくなってきている。このため、従来の配線基板のように、多数の電子部品をベース配線基板内に埋設するスペースを確保することが困難になってきているという問題がある。

特開２０１２−７９８５４号公報

本発明は、配線が高密度に形成された小型の配線基板に多数の電子部品を搭載することを可能にする。これにより、高機能かつ小型の配線基板を提供することを課題とする。

本発明の配線基板は、上面に素子搭載部および素子搭載部を囲繞する枠状のフレーム接合部を有し、フレーム接合部に複数の第１接合パッドが形成された平板状のベース配線基板と、素子搭載部に搭載された半導体素子と、フレーム接合部上に接合されており、素子搭載部を囲繞する開口部を有するとともに下面に第１接合パッドに半田バンプを介して接合された第２接合パッドを有し、上面に複数の第３接合パッドを有するフレーム配線基板と、フレーム配線基板上に開口部を塞ぐように接合されており、下面に第３接合パッドに半田バンプを介して接合された第４接合パッドを有するキャップ配線基板とを具備して成る配線基板であって、フレーム配線基板は、内部に電子部品が埋設されており、フレーム配線基板を上下に貫通するスルーホール内に形成されたスルーホール導体により第２接合パッドと第３接合パッドとが電気的に接続されているとともにフレーム配線基板の上面および下面の少なくとも一方から電子部品に達するビアホール内に形成されたビア導体により第２接合パッドおよび第３接合パッドの少なくとも一方と電子部品とが電気的に接続されていることを特徴とするものである。

本発明の配線基板の製造方法は、上述の配線基板において、フレーム配線基板が以下の（１）〜（７）の工程を含む工程により形成されることを特徴とする。
（１）電子部品と、上面から下面にかけて電子部品を収容可能な収容穴が形成された中層用プリプレグと、中層用プリプレグの下面に積層される下層用プリプレグと、中層用プリプレグの上面に積層される上層用プリプレグと、下層用プリプレグの下面に積層される下層用銅箔と、上層用プリプレグの上面に積層される上層用銅箔とを準備する工程
（２）収容穴内に電子部品を収容した後、下層用銅箔上に下層用プリプレグと中層用プリプレグとを順次重ねるとともに中層用プリプレグ上に上層用プリプレグと上層用銅箔とを順次重ねる工程
（３）下層用銅箔と下層用プリプレグと中層用プリプレグと電子部品と上層用プリプレグと上層用銅箔とが重なった積層体を上下からプレスしながら加熱して下層用プリプレグおよび中層用プリプレグおよび上層用プリプレグを硬化させることにより硬化積層体を形成する工程
（４）硬化積層体の上面から下面にかけてスルーホールを形成するとともにスルーホール内にスルーホール導体を形成する工程
（５）硬化積層体の上面および下面の少なくとも一方から内部の電子部品に到達するビアホールを形成するとともにビアホール内にビア導体を形成する工程
（６）硬化積層体の上下面に第２接合パッドおよび第３接合パッドを形成する工程
（７）硬化積層体に開口部を形成する工程

本発明の配線基板およびその製造方法によれば、フレーム配線基板内に電子部品が埋設されるとともに、フレーム配線基板の上下面に形成された第２および第３接合パッドの少なくとも一方と、電子部品とがビア導体により電気的に接続される。このように、フレーム配線基板内に電子部品を埋設して多数の電子部品を搭載するスペースを確保することで、配線が高密度に形成されるとともに、多数の電子部品が搭載された高機能かつ小型の配線基板を提供することができる。

図１（ａ）および（ｂ）は、本発明の配線基板の実施の形態の一例を示す概略平面図および断面図である。 図２（ａ）および（ｂ）は、本発明の配線基板の製造方法における工程ごとの状態を示す概略断面図である。 図３（ａ）〜（ｆ）は、本発明のフレーム配線基板の製造方法の一例を示す概略断面図である。 図４（ｇ）〜（ｊ）は、本発明のフレーム配線基板の製造方法の一例を示す概略断面図である。 図５（ａ）〜（ｄ）は、本発明のフレーム配線基板の別の製造方法の一例を示す概略断面図である。 図６は従来の配線基板の一例を示す概略断面図である。

次に、本発明の配線基板の実施形態の一例を図１を基に詳細に説明する。

図１（ａ）は、本発明の実施形態の一例に係る配線基板Ａの上面図であり、図１（ｂ）は、図１（ａ）に示すＰ−Ｐ間を通る断面図である。配線基板Ａは、半導体素子Ｓが搭載されるベース配線基板１０と、電子部品Ｄが埋設されるフレーム配線基板２０と、キャップ配線基板３０とを備えている。なお、配線基板Ａは、複数の製品領域Ｘ１と、製品領域Ｘ１の周囲に一体的に形成された捨て代領域Ｙ１とを有しており、製品領域Ｘ１同士の間、および製品領域Ｘ１と捨て代領域Ｙ１との間を切断することで、個々の製品が同時に多数個製造される。

ベース配線基板１０は、上下に貫通する複数のスルーホール２を有する絶縁基板１と、絶縁基板１の上下面およびスルーホール２内に被着された配線導体層３と、絶縁基板１および配線導体層３上に被着されたソルダーレジスト層４とを有している。なお、スルーホール２の内部は孔埋め樹脂により充填されている。

ベース配線基板１０の上面には、半導体素子Ｓを搭載するための素子搭載部１ａが形成されている。これらの素子搭載部１ａには、半導体素子Ｓの電極と電気的に接続するための複数の半導体素子接続パッド５が配線導体層３の一部により形成されている。これらの半導体素子接続パッド５は、ソルダーレジスト層４に設けた開口部４ａ内に露出している。そして、この半導体素子接続パッド５に半導体素子Ｓの電極を半田バンプを介して接続することにより、半導体素子Ｓとベース配線基板１０とが電気的に接続される。
フレーム接合部１ｂには、フレーム配線基板２０と電気的に接続するための複数の第１接合パッド６が配線導体層３の一部により形成されている。これらの第１接合パッド６は、ソルダーレジスト層４に設けた開口部４ｂ内に露出している。なお、半導体素子接続パッド５および第１接合パッド６の一部は、互いに電気的に接続されている。
また、ベース配線基板１０の下面には、外部の電気回路基板と接続するための複数の外部接続パッド７が配線導体層３の一部により形成されている。これらの外部接続パッド７は、ソルダーレジスト層４に設けた開口部４ｃ内に露出している。これらの外部接続パッド７は、スルーホール２を介して半導体素子接続パッド５に電気的に接続されている。

フレーム配線基板２０は、上下に貫通する複数のスルーホール１２ａおよび電子部品Ｄを備える絶縁基板１１と、絶縁基板１１表面やスルーホール１２ａ内に被着された配線導体層１３と、絶縁基板１１の上下面に被着されたソルダーレジスト層１４とを有している。
絶縁基板１１は、上層用絶縁板１１ａおよび中層用絶縁板１１ｂおよび下層用絶縁板１１ｃから構成されている。絶縁基板１１には、複数のスルーホール１２ａが形成されている。そして、スルーホール１２ａ内には配線導体層１３の一部がスルーホール導体として被着されており、ベース配線基板１０とキャップ配線基板３０とを電気的に接続している。
また、スルーホール１２ａ同士の間隙における中層用絶縁板１１ｂには、電子部品Ｄを収容可能な収容穴Ｈが形成されており、電子部品Ｄが収容されている。収容穴Ｈにおける電子部品Ｄ以外の空隙には樹脂が充填されている。そして、中層用絶縁板１１ｂの上下面に、上層用および下層用絶縁板１１ａ、１１ｃが配設されている。さらに、上層用および下層用絶縁板１１ａ、１１ｃの表面から電子部品Ｄに達するビアホール１２ｂが形成されているとともに、ビアホール１２ｂ内にビア導体として充填された配線導体層１３の一部により、電子部品Ｄと後述する第２および第３接合パッド１６ａ、１６ｂとが電気的に接続される。
上述のように、フレーム配線基板２０は、ベース配線基板１０とキャップ配線基板３０とを電気的に接続するスルーホール１２ａが比較的緩やかな密度で形成されているため、電子部品Ｄを埋設するスペースを確保することができる。
また、フレーム配線基板２０には、素子搭載部１ａを囲繞する大きさの開口部１５が形成されている。そして、フレーム配線基板２０の下面にはベース配線基板１０の第１接合パッド６に対応する位置に、複数の第２接合パッド１６ａが配線導体層１３の一部により形成されている。これらの第２接合パッド１６ａは、ソルダーレジスト層１４に設けた開口部１４ａ内に露出している。そして、第２接合パッド１６ａと第１接合パッド６とが半田バンプを介して互いに接合される。これにより、ベース配線基板１０の配線導体層３の一部とフレーム配線基板２０の配線導体層１３とが電気的に接続されている。
さらに、フレーム配線基板２０の上面には、複数の第３接合パッド１６ｂが配線導体層１３の一部により形成されている。第３接合パッド１６ｂは、ソルダーレジスト層１４に設けた開口部１４ｂ内に露出している。

キャップ配線基板３０は、上下に貫通する複数のスルーホール２２を有する絶縁基板２１と、絶縁基板２１の上下面およびスルーホール２２内に被着された配線導体層２３と、絶縁基板２１および配線導体層２３上に被着されたソルダーレジスト層２４とを有している。なお、スルーホール２２の内部は孔埋め樹脂により充填されている。

キャップ配線基板３０の上面には、例えば別の半導体素子（不図示）の電極と電気的に接続するための複数の半導体素子接続パッド２５が配線導体層２３の一部により形成されている。これらの半導体素子接続パッド２５は、ソルダーレジスト層２４に設けた開口部２４ａ内に露出している。そして、この半導体素子接続パッド２５に別の半導体素子の電極を半田バンプを介して接続することにより、別の半導体素子とキャップ配線基板３０とが電気的に接続される。また、キャップ配線基板３０の下面には、フレーム配線基板２０の第３接合パッド１６ｂに対応する位置に、複数の第４接合パッド２６が配線導体層２３の一部により形成されている。これらの第４接合パッド２６は、ソルダーレジスト層２４に設けた開口部２４ｂ内に露出している。そして、第４接合パッド２６と第３接合パッド１６ｂとが半田バンプを介して互いに接合される。これにより、フレーム配線基板２０の配線導体層１３の一部とキャップ配線基板３０の配線導体層２３とが電気的に接続されている。
さらに、フレーム接合部１ｂにおけるベース配線基板１０とフレーム配線基板２０との隙間には封止樹脂Ｒが充填される。この封止樹脂Ｒは、ベース配線基板１０とフレーム配線基板２０とを強固に接合するとともに、隙間から素子搭載部１ａに水分や異物などが浸入することを防止することで半導体素子Ｓを保護する機能を有している。

絶縁基板１、１１、２１は、例えばガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。また、配線導体層３、１３、２３は例えば銅箔や銅めっき等の良導電性材料により形成されている。そして、ソルダーレジスト層４、１４、２４は、例えばアクリル変性エポキシ樹脂等の感光性を有する熱硬化性樹脂を硬化させた電気絶縁材料から成る。

上述のように、本例の配線基板Ａにおいては、フレーム配線基板２０内に電子部品Ｄが埋設されるとともに、フレーム配線基板２０の上下面に形成された第２および第３接合パッド１６ａ、１６ｂの少なくとも一方と、電子部品Ｄとがビア導体により電気的に接続される。このように、フレーム配線基板内２０に電子部品Ｄを埋設して多数の電子部品Ｄを搭載するスペースを確保することで、配線が高密度に形成されるとともに、多数の電子部品Ｄが搭載された高機能かつ小型の配線基板Ａを提供することができる。

次に、本発明の配線基板の製造方法の一例について、図２〜図４を基にして詳細に説明する。なお、図２〜図４において、図１を基に説明した配線基板Ａと同一の箇所には同一の符号を付し、その詳細な説明は省略する。まず、図２（ａ）に示すように、ベース配線基板１０とフレーム配線基板２０とキャップ配線基板３０と半導体素子Ｓとを準備する。

ベース配線基板１０は、上述したように、上下に貫通する複数のスルーホール２を有する絶縁基板１と、絶縁基板１の上下面およびスルーホール２内に被着された配線導体層３と、絶縁基板１および配線導体層３上に被着されたソルダーレジスト層４とを有している。ベース配線基板１０の上面には、素子搭載部１ａおよび素子搭載部１ａを囲繞する枠状のフレーム接合部１ｂが形成されている。素子搭載部１ａには、複数の半導体素子接続パッド５が形成されている。また、フレーム接合部１ｂには、複数の第１接合パッド６が形成されている。

このようなベース配線基板１０は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させてなる絶縁板の両面に１２〜１８μｍ程度の銅箔が被着された両面銅張り板を用意する。次にドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜３００μｍ程度のスルーホール２を複数形成する。次に、スルーホール２の内壁に銅めっき層を被着させるとともに、周知のサブトラクティブ法により絶縁板上およびスルーホール２内に所定のパターンを有する配線導体層３を形成する。次に、半導体素子接続パッド５を露出させる開口部４ａおよび第１接合パッド６を露出させる開口部４ｂを有するソルダーレジスト層４を形成することでベース配線基板１０が形成される。最後に、周知のフリップチップ技術により半導体素子Ｓを素子搭載部１ａに搭載する。

フレーム配線基板２０は、上述したように上下に貫通する複数のスルーホール１２ａおよび電子部品Ｄを有する絶縁基板１１と、絶縁基板１１表面やスルーホール１２ａ内に被着された配線導体層１３と、絶縁基板１１の上下面に被着されたソルダーレジスト層１４とを有している。絶縁基板１１は、上層用絶縁板１１ａおよび中層用絶縁板１１ｂおよび下層用絶縁板１１ｃから構成されている。中層用絶縁板１１ｂには、電子部品Ｄを収容可能な収容穴Ｈが形成されており、電子部品Ｄが収容されている。また、収容穴Ｈにおける電子部品Ｄ以外の空隙には樹脂が充填されている。そして、中層用絶縁板１１ｂの上下面に、上層用および下層用絶縁板１１ａ、１１ｃが配設される。さらに、上層用および下層用絶縁板１１ａ、１１ｃの表面から電子部品Ｄに達するビアホール１２ｂが形成されるとともに、ビアホール１２ｂ内にビア導体として充填された配線導体層１３により、電子部品Ｄと後述する第２および第３接合パッド１６ａ、１６ｂとが電気的に接続される。さらに、ベース配線基板１０の素子搭載部１ａに対応する位置に素子搭載部１ａを囲繞する大きさの開口部１５を有している。
フレーム配線基板２０の下面には、ベース配線基板１０における第１接合パッド６に対応する位置に複数の第２接合パッド１６ａが形成されている。フレーム配線基板２０の上面には、第３接合パッド１６ｂが形成されている。ソルダーレジスト層１４は、第２接合パッド１６ａを露出させる開口部１４ａと第３接合パッド１６ｂを露出させる開口部１４ｂとを有している。

このようなフレーム配線基板２０の形成方法の一例の概略図を、図３および図４に示す。まず、図３（ａ）に示すように、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させて成るとともに、電子部品Ｄを収容する収容穴Ｈが形成された中層用プリプレグＰ２を粘着面を有する平板上に載置する。次に、図３（ｂ）に示すように、収容穴Ｈ内に例えばエポキシ系の樹脂Ｊを注入する。次に、図３（ｃ）に示すように、樹脂Ｊが注入された収容穴Ｈに電子部品Ｄを収容する。次に図３（ｄ）に示すように、樹脂Ｊを硬化させた後に、電子部品Ｄが収容された中層用プリプレグＰ２を平板から分離する。次に、図３（ｅ）に示すように、下層用銅箔Ｃ２上に下層用プリプレグＰ３と中層用プリプレグＰ２とを順次重ねるとともに、中層用プリプレグＰ２上に上層用プリプレグＰ１と上層用銅箔Ｃ１とを順次重ねて積層体を形成する。次に、図３（ｆ）に示すように、積層体を上下からプレスしながら加熱して、上層用および中層用および下層用プリプレグＰ１、Ｐ２、Ｐ３を硬化させることにより硬化積層体Ｋを形成する。次に、図４（ｇ）に示すように、レーザ加工により硬化積層体Ｋの上方および下方に電子部品Ｄに到達するビアホール１２ｂを形成して銅めっき金属を充填する。次に、図４（ｈ）に示すように、ドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜３００μｍ程度のスルーホール１２ａを複数形成するとともに、ルータ加工やレーザ加工、あるいはブラスト加工により開口部１５（不図示）を形成する。次に、図４（ｉ）に示すように、スルーホール１２ａ内に銅めっき層を被着させるとともに、周知のサブトラクティブ法により硬化積層体Ｋ表面およびスルーホール１２ａ内に所定のパターンを有する配線導体層１３を形成する。最後に図４（ｊ）に示すように、上下面にソルダーレジスト層１４を形成すればよい。

キャップ配線基板３０は、上述したように、上下に貫通する複数のスルーホール２２を有する絶縁基板２１と、絶縁基板２１の上下面およびスルーホール２２内に被着された配線導体層２３と、絶縁基板２１および配線導体層２３上に被着されたソルダーレジスト層２４とを有している。キャップ配線基板３０の上面には、別の半導体素子（不図示）が接続される複数の半導体素子接続パッド２５が形成されている。また、キャップ配線基板３０の下面には、フレーム配線基板２０の第３接合パッド１６ｂに対応する位置に、複数の第４接合パッド２６が配線導体層２３の一部により形成されている。

キャップ配線基板３０は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させてなる絶縁板の両面に１２〜１８μｍ程度の銅箔が被着された両面銅張り板を用意する。次にドリル加工やレーザ加工、あるいはブラスト加工によりφ５０〜３００μｍ程度のスルーホール２２を複数形成する。次に、スルーホール２２の内壁に銅めっき層を被着させるとともに、周知のサブトラクティブ法により絶縁板上およびスルーホール２２内に所定のパターンを有する配線導体層２３を形成する。次に、半導体素子接続パッド２５を露出させる開口部２４ａおよび第４接合パッド２６を露出させる開口部２４ｂを有するソルダーレジスト層２４を形成することでキャップ配線基板３０が形成される。

次に図２（ｂ）に示すように、ベース配線基板１０とフレーム配線基板２０とキャップ配線基板３０とを、半田バンプを介して接合する。これらの接合は、例えば次のようにして行なわれる。まず第１接合パッド６または第２接合パッド１６ａの少なくとも一方、および第３接合パッド１６ｂまたは第４接合パッド２６の少なくとも一方に半田バンプ用の半田を溶着させる。次に対応する第１接合パッド６と第２接合パッド１６ａおよび第３接合パッド１６ｂと第４接合パッド２６とが対向するように、半導体素子Ｓが搭載されたベース配線基板１０の上にフレーム配線基板２０を載置するとともに、フレーム配線基板２０の上にキャップ配線基板３０を載置する。次にリフロー処理により半田を溶融させ、それぞれ対応する第１接合パッド６と第２接合パッド１６ａおよび第３接合パッド１６ｂと第４接合パッド２６とを半田バンプを介して接合させることで、ベース配線基板１０とフレーム配線基板２０およびキャップ配線基板３０とを接合させる。

最後に、フレーム接合部１ｂにおけるベース配線基板１０とフレーム配線基板２０との隙間に、液状の封止樹脂Ｒを充填した後、熱硬化させることにより図１に示した配線基板Ａが完成する。

このように、本発明の配線基板Ａの製造方法においては、フレーム配線基板２０内に電子部品Ｄが埋設されるとともに、フレーム配線基板２０の上下面に形成された第２および第３接合パッド１６ａ、１６ｂの少なくとも一方と、電子部品Ｄとがビア導体により電気的に接続される。このように、フレーム配線基板内２０に電子部品Ｄを埋設して多数の電子部品Ｄを搭載するスペースを確保することで、配線が高密度に形成されるとともに、多数の電子部品Ｄが搭載された高機能かつ小型の配線基板Ａを提供することができる。

なお、本発明は、上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の製造方法の一例では、中層用プリプレグＰ２に設けた収容穴Ｈに、樹脂Ｊを注入した後に電子部品Ｄを収容したが、樹脂Ｊを注入した後に電子部品Ｄを収容してもよい。この場合、例えば図５（ａ）に示すように、粘着面を有する平板上に収容穴Ｈが形成された中層用プリプレグＰ４を載置する。次に、図５（ｂ）に示すように、収容穴Ｈに電子部品Ｄを収容する。次に、図５（ｃ）に示すように、収容穴Ｈにおける空隙に樹脂Ｊを注入する。次に、図５（ｄ）に示すように、樹脂Ｊを硬化後に中層用プリプレグＰ４を平板から分離する。以降は、図３（ｅ）、（ｆ）および図４（ｇ）〜（ｊ）に示す工程と同様の処理を行うことでフレーム配線基板２０が形成される。

１ａ 素子搭載部
１ｂ フレーム接合部
６ 第１接合パッド
１０ ベース配線基板
１２ａ スルーホール
１２ｂ ビアホール
１５ 開口部
１６ａ 第２接合パッド
１６ｂ 第３接合パッド
２０ フレーム配線基板
２６ 第４接合パッド
３０ キャップ配線基板
Ａ 配線基板
Ｄ 電子部品
Ｓ 半導体素子

Claims (2)

1. 上面に素子搭載部および該素子搭載部を囲繞する枠状のフレーム接合部を有し、該フレーム接合部に複数の第１接合パッドが形成された平板状のベース配線基板と、前記素子搭載部に搭載された半導体素子と、前記フレーム接合部上に接合されており、前記素子搭載部を囲繞する開口部を有するとともに下面に前記第１接合パッドに半田バンプを介して接合された第２接合パッドを有し、上面に複数の第３接合パッドを有するフレーム配線基板と、前記フレーム配線基板上に前記開口部を塞ぐように接合されており、下面に前記第３接合パッドに半田バンプを介して接合された第４接合パッドを有するキャップ配線基板とを具備して成る配線基板であって、前記フレーム配線基板は、内部に電子部品が埋設されており、該フレーム配線基板を上下に貫通するスルーホール内に形成されたスルーホール導体により前記第２接合パッドと前記第３接合パッドとが電気的に接続されているとともに前記フレーム配線基板の上面および下面の少なくとも一方から前記電子部品に達するビアホール内に形成されたビア導体により前記第２接合パッドおよび第３接合パッドの少なくとも一方と前記電子部品とが電気的に接続されていることを特徴とする配線基板。
2. 請求項１記載の配線基板の製造方法であって、前記フレーム配線基板が以下の（１）〜（７）の工程を含む工程により形成されることを特徴とする配線基板の製造方法。
   （１）前記電子部品と、上面から下面にかけて前記電子部品を収容可能な収容穴が形成された中層用プリプレグと、該中層用プリプレグの下面に積層される下層用プリプレグと、前記中層用プリプレグの上面に積層される上層用プリプレグと、前記下層用プリプレグの下面に積層される下層用銅箔と、前記上層用プリプレグの上面に積層される上層用銅箔とを準備する工程
   （２）前記収容穴内に前記電子部品を収容した後、前記下層用銅箔上に前記下層用プリプレグと前記中層用プリプレグとを順次重ねるとともに該中層用プリプレグ上に前記上層用プリプレグと前記上層用銅箔とを順次重ねる工程
   （３）前記下層用銅箔と前記下層用プリプレグと前記中層用プリプレグと前記電子部品と前記上層用プリプレグと前記上層用銅箔とが重なった積層体を上下からプレスしながら加熱して前記下層用プリプレグおよび前記中層用プリプレグおよび前記上層用プリプレグを硬化させることにより硬化積層体を形成する工程
   （４）前記硬化積層体の上面から下面にかけて前記スルーホールを形成するとともに該スルーホール内に前記スルーホール導体を形成する工程
   （５）前記硬化積層体の上面および下面の少なくとも一方から内部の前記電子部品に到達する前記ビアホールを形成するとともに該ビアホール内に前記ビア導体を形成する工程
   （６）前記硬化積層体の上下面に前記第２接合パッドおよび第３接合パッドを形成する工程
   （７）前記硬化積層体に前記開口部を形成する工程

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