JP6043668B2

JP6043668B2 - 半導体装置、半導体装置の駆動方法

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Publication number: JP6043668B2
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Inventors: 一徳渡邉; 高橋　圭; 圭高橋
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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、半導体装置、電子機器および半導体装置の駆動方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、記憶装置、撮像装置、表示装置、電気光学装置および電子機器などは全て半導体装置の一態様である。

ｎチャネル型のトランジスタは、移動度の高い電子をキャリアに用いる。これにより、正孔をキャリアに用いるトランジスタに比べ、動作速度を速くすることおよび微細化することができる。これらの特徴を有するｎチャネル型のトランジスタは、例えば選択トランジスタに好適に用いることができる。

また、チャネル領域が酸化物半導体層に形成されるトランジスタが記憶回路を選択する選択トランジスタに適用された、記憶装置が知られている（特許文献１）。

特開２０１２−１６０７２１号公報

バッテリーで動作する半導体装置の動作時間を延長すること、充電や電池交換の煩わしさを軽減すること、またはエネルギー問題の解決することを目的として、半導体装置の低消費電力化が望まれている。

電源回路は他の回路と比較して電力の消費が大きい。消費電力を低減するために、半導体装置に設ける電源回路の数の削減が望まれている。また、電源回路が供給する電源電圧の低電圧化が望まれている。

また、半導体装置の設計に要する時間の短縮のために若しくは半導体装置を構成する回路や部品の削減のために、簡素な構成を備える半導体装置が望まれている。

本発明の一態様は、このような技術的背景のもとでなされたものである。したがって、新規な半導体装置を提供することを課題の一とする。または、消費電力を低減することができる半導体装置を提供することを課題の一とする。または、消費電力を低減することができる電子機器を提供することを課題の一とする。または、消費電力を低減することができる半導体装置の駆動方法を提供することを課題の一とする。または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、第１の整流回路を介して供給される第１の昇圧信号または第２の整流回路を介して供給される第２の昇圧信号若しくは選択信号が供給される常閉接点を介して供給される低電源電位を供給することができる選択回路と、選択回路に第１の昇圧信号を供給することができる第１の昇圧信号回路と、選択回路に第２の昇圧信号を供給することができる第２の昇圧信号回路と、を有する半導体装置である。そして、第１の昇圧信号回路は、選択信号を昇圧して、第１の昇圧信号を生成することができるブートストラップ回路を備え、第２の昇圧信号回路は、選択信号を昇圧して第２の昇圧信号を生成することができるレベルシフタ回路と、クロック信号が供給され高電源電位を昇圧して供給することができるチャージポンプ回路を備える。

上記本発明の一態様の半導体装置は、ブートストラップ回路を用いて選択信号の電位から十分高い第１の昇圧信号を生成する第１の昇圧信号回路と、チャージポンプ回路に昇圧された電位が供給されるレベルシフタ回路を用いて選択信号から十分高い第２の昇圧信号を生成する第２の昇圧信号回路と、第１の昇圧信号および第２の昇圧信号の、いずれか一方以上の電位の昇圧信号を供給する選択回路を含んで構成される。

第１の昇圧信号回路はブートストラップ回路を用いるため、高電源電位が供給されていないスタンバイ状態から、高電源電位が供給されるアクティブ状態に切り替えられた後、短期間に素早く第１の昇圧信号を選択信号から生成することができる。

また、第２の昇圧信号回路は、アクティブ状態において連続して供給されるクロック信号が供給されるチャージポンプ回路と、そのチャージポンプに昇圧された電位が供給されるレベルシフタ回路とを用いるため、選択信号から第２の昇圧信号を繰り返し供給することができる。

そして、選択回路は第１の昇圧信号および第２の昇圧信号の、いずれか一方以上の電位の昇圧信号を選択して供給し、選択信号が供給されていないときに低電源電位を供給することができる。

その結果、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、消費電力を低減することができる半導体装置を提供できる。または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。

また、本発明の一態様は、第１の昇圧信号回路は、選択信号の反転信号を供給することができる第１のインバータ回路と、選択信号が供給されるブートストラップ回路と、ブートストラップ回路から供給される電位および低電源電位並びに反転信号が供給される第２のインバータ回路と、を備える上記の半導体装置である。

上記本発明の一態様の半導体装置の第１の昇圧信号回路は、一方の端子が整流回路を介して高電源電位が供給される配線に接続され、他方の端子が、選択信号が供給される容量素子を具備するブートストラップ回路を備える。

高電源電位が供給されていないスタンバイ状態から、高電源電位が供給されるアクティブ状態に切り替えられると、すぐに電源電位が容量素子の一方の端子に供給される。次いで、選択信号が容量素子の他方の端子に供給されることにより短期間に素早く第１の昇圧信号を選択信号から生成することができる。

また、本発明の一態様は、情報を含むデータ信号を供給することができる信号線と、第１の電極が信号線と電気的に接続され、ゲートが第１昇圧信号または第２の昇圧信号を供給することができる配線と電気的に接続され、第２の電極が記憶回路と電気的に接続される選択トランジスタと、を有し、記憶回路は、選択トランジスタの第２の電極から供給されるデータ信号を記憶する、上記の半導体装置である。

上記本発明の一態様の半導体装置は、記憶回路を選択し、情報を含む信号を書き込む選択トランジスタが、昇圧信号を用いて駆動される構成を備える。

その結果、信号と、信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、信号と、信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、消費電力が低減された記憶装置として用いることができる半導体装置を提供できる。または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。

また、本発明の一態様は、選択トランジスタが、チャネルが形成される酸化物半導体層を備える上記の半導体装置である。

上記本発明の一態様の半導体装置は、チャネルが形成される酸化物半導体層を備えるトランジスタが、選択トランジスタに適用される。

これにより、オフ状態の選択トランジスタからリークする電流を極めて小さくできる。その結果、単一の高電源電位から生成した昇圧信号を用いて、信号を記憶回路に書き込むことができる。また、記憶回路に書き込まれた信号が、選択トランジスタからリークする現象を抑制できる。

また、本発明の一態様は、上記の半導体装置を備える電子機器である。

上記本発明の一態様の電子機器は、消費電力を低減することができる半導体装置を備える。その結果、消費電力が低減された電子機器を提供できる。または、設計に要する時間を短縮された若しくは部品点数を削減された電子機器を提供できる。

また、本発明の一態様は、高電源電位および低電源電位を第１の昇圧信号回路、第２の昇圧信号回路および選択回路に供給する第１のステップと、クロック信号をチャージポンプ回路に供給する第２のステップと、選択信号を、第１の昇圧信号回路、第２の昇圧信号回路および選択回路に第１の昇圧信号の電位が第２の昇圧信号の電位より高くなる期間に供給する第３のステップと、を有する請求項１または請求項２記載の半導体装置の駆動方法である。

上記本発明の一態様の半導体装置の駆動方法は、第２の昇圧信号回路が十分に高い電位の第２の昇圧信号を供給することができない期間において、第１の昇圧信号回路が供給する第１の昇圧信号を昇圧信号に用いる方法である。

その結果、スタンバイ状態からアクティブ状態に復帰した後、速やかに選択信号を供給することができ、高速に半導体装置を駆動できる。

本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。

本明細書においてトランジスタが有するソースとドレインは、トランジスタの極性及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

本明細書においてトランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

本明細書においてトランジスタが直列に接続されている状態とは、例えば、第１のトランジスタのソースまたはドレインの一方のみが、第２のトランジスタのソースまたはドレインの一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソースまたはドレインの一方が第２のトランジスタのソースまたはドレインの一方に接続され、第１のトランジスタのソースまたはドレインの他方が第２のトランジスタのソースまたはドレインの他方に接続されている状態を意味する。

本明細書において接続とは、電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。

本明細書において回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

また、本明細書中において、トランジスタの第１の電極または第２の電極の一方がソース電極を、他方がドレイン電極を指す。

本発明の一態様によれば、新規な半導体装置を提供できる。または、消費電力を低減することができる半導体装置を提供できる。または、消費電力を低減することができる記憶装置を提供できる。または、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。

実施の形態に係る半導体装置を説明するブロック図。実施の形態に係る半導体装置に適用可能な選択回路を説明する回路図。実施の形態に係る半導体装置に適用可能な第１の昇圧信号回路を説明する回路図。実施の形態に係る半導体装置に適用可能な第２の昇圧信号回路を説明する回路図。実施の形態に係る半導体装置を説明する図。実施の形態に係る半導体装置を説明する断面図。実施の形態に係る電子機器を説明する図。実施の形態に係る半導体装置の駆動方法を説明する図。

＜本発明の一態様が解決することができる課題の例＞
例えば、半導体装置への電源電位の供給を適宜停止することにより、消費電力を低減することができる半導体装置の開発が進められている。

具体的には、記憶を保持できる時間が比較的長い記憶回路を半導体装置に設け、当該半導体装置の動作情報を当該記憶回路に格納した後に、電源回路が電源電位の供給を停止することにより、消費電力を低減しようとするものである。

このような半導体装置は、電源電位の供給が停止される前の状態に、電源回路が電源電位の供給を再開した後に素早く復帰できることが望まれる。

なお、本明細書において、電源電位が供給されている半導体装置の状態をアクティブ状態とよび、電源電位の供給が停止されている半導体装置の状態をスタンバイ状態とよぶ。

半導体装置の多くは、選択トランジスタが接続された機能素子または機能回路を備える。選択トランジスタが接続された機能素子または機能回路に、当該選択トランジスタを介して所定の電位を供給する場合、選択トランジスタを確実にオン状態にする必要がある。

例えば、選択トランジスタのドレインに電気的に接続された機能素子または機能回路に所定の電位を供給する場合について説明する。選択トランジスタを選択するための信号として、選択トランジスタのソースに供給する電位と同じ電位の信号を選択トランジスタのゲートに供給すると、選択トランジスタのオン抵抗が十分に低減できない場合がある。

その結果、機能素子または機能回路を高速に駆動できない場合がある。または、選択トランジスタを介して機能素子または機能回路に供給する電位が、選択トランジスタのしきい値電圧分低下してしまう場合がある。よって、選択トランジスタに接続された機能素子または機能回路に供給する電位よりも十分高い電位を、選択トランジスタのゲートに供給する必要がある。

しかし、複数の電源電位を供給するために、半導体装置に複数の配線を設けると、半導体装置の微細化が困難になる場合がある。また、電源回路は消費電力が大きく、これを複数設けることにより、半導体装置の消費電力が大きくなってしまう場合がある。これにより、電源電位の単一化が望まれている。

上述の半導体装置は、スタンバイ状態からアクティブ状態に短期間に、素早く切り替わることが望まれる。よって、機能素子または機能回路に供給する一の信号と、当該信号の電位よりも十分高い電位の昇圧信号と、を単一の高電源電位から短期間に生成することが望まれる。

また、上述の半導体装置は、アクティブ状態において、機能素子または機能回路が接続された選択トランジスタに選択信号を繰り返し供給する。よって、機能素子または機能回路に供給する一の信号と、当該信号の電位よりも十分高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できることが望まれる。

また、本発明の一態様が解決することができる課題の他の例としては、半導体装置の設計に要する時間の短縮のために若しくは半導体装置を構成する回路や部品を削減することが望まれている。例えば、電源回路や複数の電源電位を供給するための配線を削減することが望まれている。

＜本発明の一態様＞
そこで、上記課題を解決するために、本発明の一態様は、半導体装置に設ける昇圧信号回路の構成に着眼した。以下に説明する実施の形態には、異なる特性を有する２つの昇圧信号回路に着眼して創作された本発明の一態様が含まれる。

本発明の一態様の半導体装置は、ブートストラップ回路を用いて選択信号の電位から十分高い第１の昇圧信号を生成する第１の昇圧信号回路と、チャージポンプ回路に昇圧された電位が供給されるレベルシフタ回路を用いて選択信号から十分高い第２の昇圧信号を生成する第２の昇圧信号回路と、第１の昇圧信号および第２の昇圧信号の、いずれか一方以上の電位の昇圧信号を供給する選択回路を含んで構成される。

これにより、高電源電位が供給されていないスタンバイ状態から、高電源電位が供給されるアクティブ状態に切り替えられた後、ブートストラップ回路を用いて短期間に素早く第１の昇圧信号を選択信号から生成することができる。

また、アクティブ状態において連続して供給されるクロック信号が供給されるチャージポンプ回路と、そのチャージポンプに昇圧された電位が供給されるレベルシフタ回路とを用いて、選択信号から第２の昇圧信号を繰り返し供給することができる。

そして、選択回路は第１の昇圧信号および第２の昇圧信号の、いずれか一方以上の電位の昇圧信号を選択して供給することができる。

その結果、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から短期間に生成できる半導体装置を提供できる。または、一の信号と、一の信号の電位よりも高い電位の昇圧信号と、を単一の高電源電位から繰り返し供給できる半導体装置を提供できる。または、消費電力を低減することができる半導体装置を提供できる。または、または、設計に要する時間を短縮することができる若しくは部品点数を削減することができる半導体装置を提供できる。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の構成について、図１、図２および図４を参照しながら説明する。

図１（Ａ）は本発明の一態様の半導体装置の構造を説明するブロック図であり、図１（Ｂ）は、図１（Ａ）の構成の詳細を説明するブロック図である。

図２（Ａ）は本発明の一態様の半導体装置に適用することができる選択回路の構成を説明する回路図であり、図２（Ｂ）は選択回路の具体的な構成の一例を説明する回路図である。

図４は本発明の一態様の半導体装置に適用することができる第２の昇圧信号回路の構成を説明する回路図である。図４（Ａ）はレベルシフタ回路の具体的な構成の一例を説明する図であり、図４（Ｂ）はチャージポンプ回路の具体的な構成の一例を説明する回路図である。

本実施の形態で例示して説明する半導体装置１００は、選択回路１５０と、選択回路１５０に第１の昇圧信号Ｖｂｏｏｔを供給することができる第１の昇圧信号回路１１０と、第２の昇圧信号Ｖｌｓを供給することができる第２の昇圧信号回路１２０を有する（図１（Ａ）参照）。

＜選択回路＞
選択回路１５０は、第１の整流回路１５１を介して供給される第１の昇圧信号Ｖｂｏｏｔまたは第２の整流回路１５２を介して供給される第２の昇圧信号Ｖｌｓ若しくは選択信号Ｖｉｎが供給される常閉接点１５３を介して供給される低電源電位Ｖｓｓを、供給することができる（図２（Ａ）参照）。なお、選択回路１５０が供給する信号を本明細書において昇圧信号Ｖｏｕｔという。また、常閉接点は回路を常時閉じていて、動作したときに回路を開く接点であり、Ｂ接点ともいう。

＜第１の昇圧信号回路＞
第１の昇圧信号回路１１０は、選択信号Ｖｉｎを昇圧して、第１の昇圧信号Ｖｂｏｏｔを生成することができるブートストラップ回路を備える。なお、第１の昇圧信号回路１１０に適用可能な具体的な構成の一例を、実施の形態２において説明する。

＜第２の昇圧信号回路＞
第２の昇圧信号回路１２０は、選択信号Ｖｉｎを昇圧して第２の昇圧信号Ｖｌｓを生成することができるレベルシフタ回路１４０と、クロック信号Ｖｃｌｋを供給され高電源電位Ｖｄｄを昇圧して供給することができるチャージポンプ回路１３０を備える（図１（Ｂ）参照）。

＜機能回路＞
なお、機能回路２２０と、信号を機能回路２２０に選択的に供給することができる選択トランジスタ２１０と、を備える回路２００を、半導体装置１００に設けることができる（図１（Ａ）参照）。選択するための昇圧信号Ｖｏｕｔを選択トランジスタ２１０のゲートに供給することで、機能回路２２０を選択できる。機能回路２２０が選択された状態で、選択トランジスタ２１０を介して信号Ｖ（１）を機能回路２２０に供給できる。

昇圧信号Ｖｏｕｔは高電源電位Ｖｄｄから昇圧されているため、信号Ｖ（１）が高電源電位Ｖｄｄと等しい電位であるときも機能回路２２０に信号Ｖ（１）を供給することができる。

なお、回路２００の一例として、レジスタ等の記憶回路、記憶回路がマトリクス状に配置された記憶アレイ、サンプルホールド回路、表示素子がマトリクス状に配置された表示回路等を挙げることができる。

上記本発明の一態様の半導体装置は、ブートストラップ回路を用いて選択信号Ｖｉｎの電位から十分高い第１の昇圧信号Ｖｂｏｏｔを生成する第１の昇圧信号回路１１０と、チャージポンプ回路１３０に昇圧された電位が供給されるレベルシフタ回路１４０を用いて選択信号Ｖｉｎから十分高い第２の昇圧信号Ｖｌｓを生成する第２の昇圧信号回路１２０と、第１の昇圧信号Ｖｂｏｏｔおよび第２の昇圧信号Ｖｌｓの、いずれか一方以上の電位の昇圧信号Ｖｏｕｔを供給する半導体装置１００を含んで構成される。

第１の昇圧信号回路１１０はブートストラップ回路を用いる。これにより、高電源電位Ｖｄｄが供給されていないスタンバイ状態から、高電源電位Ｖｄｄが供給されるアクティブ状態に切り替えられた後、第１の昇圧信号回路１１０は短期間に素早く第１の昇圧信号Ｖｂｏｏｔを選択信号Ｖｉｎから生成することができる。

また、第２の昇圧信号回路１２０は、アクティブ状態において連続して供給されるクロック信号Ｖｃｌｋが供給されるチャージポンプ回路１３０と、そのチャージポンプ回路１３０に昇圧された電位Ｖｃｐが供給されるレベルシフタ回路１４０とを用いるため、選択信号Ｖｉｎから第２の昇圧信号Ｖｌｓを繰り返し供給することができる。

そして、選択回路１５０は第１の昇圧信号Ｖｂｏｏｔおよび第２の昇圧信号Ｖｌｓの、いずれか一方以上の電位の昇圧信号を選択して供給し、選択信号Ｖｉｎが供給されていないときに低電源電位Ｖｓｓを供給することができる。

本発明の一態様の半導体回路に適用できる選択回路１５０の具体的な構成の一例を、図２（Ｂ）を参照しながら説明する。また、第２の昇圧信号回路１２０の具体的な構成の一例を、図４を参照しながら説明する。

《選択回路の具体例》
選択回路１５０Ａは、ゲートおよび第１の電極が第１の昇圧信号Ｖｂｏｏｔを供給することができる配線と電気的に接続されるｎチャネル型のトランジスタ１５１ｔと、ゲートおよび第１の電極が第２の昇圧信号Ｖｌｓを供給することができる配線と電気的に接続され、第２の電極がトランジスタ１５１ｔの第２の電極と電気的に接続されるｎチャネル型のトランジスタ１５２ｔと、を備える。なお、トランジスタ１５１ｔおよびトランジスタ１５２ｔはいずれも整流回路として機能することができる。

また、選択回路１５０Ａは、高電源電位Ｖｄｄ、低電源電位Ｖｓｓおよび選択信号Ｖｉｎが供給されるインバータ回路ＩＮＶ（４）と、ゲートがインバータ回路ＩＮＶ（４）の出力端子と電気的に接続され、第１の電極がトランジスタ１５１ｔの第２の電極と、第２の電極が低電源電位を供給することができる配線と電気的に接続されるｎチャネル型のトランジスタ１５３ｔと、を備える。なお、ゲートがインバータ回路ＩＮＶ（４）の出力端子と接続されたトランジスタ１５３ｔは、常閉接点として機能することができる。

なお、選択回路１５０Ａは、昇圧信号Ｖｏｕｔをトランジスタ１５１ｔの第２の電極、トランジスタ１５２ｔの第２の電極およびトランジスタ１５３ｔの第１の電極と電気的に接続される配線に供給する。

インバータ回路ＩＮＶ（４）は、高電源電位Ｖｄｄ、低電源電位Ｖｓｓおよび選択信号Ｖｉｎが供給される。そして、選択信号Ｖｉｎの電位がインバータ回路ＩＮＶ（４）の閾値電圧を超えると、選択信号Ｖｉｎのハイとロウが反転された反転信号をトランジスタ１５３ｔのゲートに供給する。例えば、反転信号されたロウの信号がトランジスタ１５３ｔのゲートに供給されると、トランジスタ１５３ｔは非導通状態になる。

トランジスタ１５１ｔの第１の電極およびゲートに第１の昇圧信号Ｖｂｏｏｔが供給されることにより、トランジスタ１５１ｔの第２の電極と電気的に接続される配線の電位が第１の昇圧信号Ｖｂｏｏｔからトランジスタ１５１ｔの閾値電圧を差し引いた電位以上になるように、電流がトランジスタ１５１ｔを流れる。

また、トランジスタ１５２ｔの第１の電極およびゲートに第２の昇圧信号Ｖｌｓが供給されることにより、トランジスタ１５２ｔの第２の電極と電気的に接続される配線の電位が第２の昇圧信号Ｖｌｓからトランジスタ１５ｓｔの閾値電圧を差し引いた電位以上になるように、電流がトランジスタ１５２ｔを流れる。

これにより、トランジスタ１５１ｔの第２の電極およびトランジスタ１５２ｔの第２の電極と電気的に接続される配線の電位は、第１の昇圧信号Ｖｂｏｏｔおよび第２の昇圧信号Ｖｌｓの、いずれか一方以上の電位となり、選択回路１５０は選択信号Ｖｉｎより昇圧された昇圧信号Ｖｏｕｔを供給することができる。

《第２の昇圧信号回路の具体例》
第２の昇圧信号回路１２０は、チャージポンプ回路１３０とレベルシフタ回路１４０を含む。

チャージポンプ回路１３０Ａは、半導体装置１００に用いられるクロック信号Ｖｃｌｋ等を用いて高電源電位Ｖｄｄより高い電位を生成する。例えば、チャージポンプ回路１３０Ａは、段１３１、段１３２、段１３３、段１３４を備える４段のチャージポンプである。各段は整流回路と容量を備える（図４（Ｂ））。

段１３１は、整流素子１３１ｄと整流素子１３１ｄのカソードに一方の電極が電気的に接続された容量素子１３１ｃを備える。整流素子１３１ｄのアノードは高電源電位Ｖｄｄが供給され、容量素子１３１ｃの他方の電極にはクロック信号Ｖｃｌｋが供給され、整流素子１３１ｄのカソードは、段１３２の整流素子のアノードに電気的に接続される。

段１３２、段１３３および段１３４は段１３１と同様の構成を備え、各段の整流素子のアノードは、前段の整流素子のカソードと電気的に接続される。なお、段１３４の整流素子のカソードは整流素子１３５ｄのアノードに電気的に接続される。

なお、インバータＩＮＶ（６）はクロック信号Ｖｃｌｋのハイとロウを反転し、クロック信号Ｖｃｌｋの反転信号が段１３２および段１３４に設けられる容量素子の他方の電極に供給される。

整流素子１３５ｄのカソードは容量素子１３５ｃの一方の電極と電気的に接続され、容量素子１３５ｃの他方の電極は低電源電位Ｖｓｓが供給される。

なお、整流素子は例えばｎチャネル型のトランジスタを用いて構成することができ、インバータＩＮＶ（６）はｎチャネル型のトランジスタとｐチャネル型のトランジスタを用いて構成することができる。

チャージポンプ回路１３０Ａの各段は、整流素子のアノードに供給される電位より高い電位をカソード側に生成する。これにより、高電源電位Ｖｄｄより高い電位を整流素子１３５ｄのカソード側に供給することができる。

レベルシフタ回路１４０は、選択信号Ｖｉｎを供給されると、チャージポンプ回路１３０から供給される電位の第２の昇圧信号Ｖｌｓを供給することができる。

例えば、レベルシフタ回路１４０Ａは、高電源電位Ｖｄｄ、低電源電位Ｖｓｓおよび選択信号Ｖｉｎを供給することができる配線と電気的に接続されるインバータＩＮＶ（５）を備える（図４（Ａ））。

また、レベルシフタ回路１４０Ａは、ゲートが選択信号Ｖｉｎの反転信号を供給することができる配線と電気的にされ、第１の電極が低電源電位Ｖｓｓを供給することができる配線と電気的に接続されるｎチャネル型のトランジスタ１２３ｔを備える。

また、レベルシフタ回路１４０Ａは、ゲートが選択信号を供給することができる配線が電気的に接続され、第１の電極が低電源電位Ｖｓｓを供給することができる配線と電気的に接続されるｎチャネル型のトランジスタ１２１ｔを備える。

また、ゲートがトランジスタ１２１ｔの第２の電極に電気的に接続され、第１の電極がトランジスタ１２３ｔの第２の電極に電気的に接続され、チャージポンプ回路１３０が電位を供給することができる配線に第２の電極が電気的に接続されるｐチャネル型のトランジスタ１２４ｔを備える。

また、ゲートがトランジスタ１２３ｔの第２の電極に電気的に接続され、第１の電極がトランジスタ１２１ｔの第２の電極に電気的に接続され、チャージポンプ回路１３０が電位を供給することができる配線に第２の電極が電気的に接続されるｐチャネル型のトランジスタ１２２ｔを備える。

レベルシフタ回路１４０Ａは、選択信号Ｖｉｎが供給されると、チャージポンプ回路１３０から供給される昇圧された電位Ｖｃｐを、トランジスタ１２３ｔの第２の電極に供給することができる。

＜駆動方法＞
本発明の一態様の半導体装置１００の駆動方法について、図８を参照しながら説明する。図８は駆動方法を説明するためのフローチャートである。

本実施例で説明する半導体装置１００は、ブートストラップ回路を用いて選択信号の電位から十分高い第１の昇圧信号を生成する第１の昇圧信号回路１１０と、チャージポンプ回路に昇圧された電位が供給されるレベルシフタ回路を用いて選択信号から十分高い第２の昇圧信号を生成する第２の昇圧信号回路１２０と、第１の昇圧信号Ｖｂｏｏｔおよび第２の昇圧信号Ｖｌｓの、いずれか一方以上の電位の昇圧信号Ｖｏｕｔを供給する選択回路１５０を含んで構成される。そして、以下の３つのステップを有する方法を用いて駆動できる。

第１のステップにおいて、高電源電位Ｖｄｄおよび低電源電位Ｖｓｓを第１の昇圧信号回路１１０、第２の昇圧信号回路１２０および選択回路１５０に供給する（図８（Ｓ１））。

第２のステップにおいて、クロック信号Ｖｃｌｋをチャージポンプ回路１３０に供給する（図８（Ｓ２））。

第３のステップにおいて、選択信号Ｖｉｎを、第１の昇圧信号回路１１０、第２の昇圧信号回路１２０および選択回路１５０に第１の昇圧信号Ｖｂｏｏｔの電位が第２の昇圧信号Ｖｌｓの電位より高くなる期間に供給する（図８（Ｓ３））。

本発明の一態様の半導体装置の駆動方法は、第２の昇圧信号回路１２０が十分に高い電位の第２の昇圧信号Ｖｌｓを供給することができない期間において、第１の昇圧信号回路１１０が供給する第１の昇圧信号Ｖｂｏｏｔを昇圧信号Ｖｏｕｔに用いる方法である。

その結果、スタンバイ状態からアクティブ状態に復帰した後、速やかに選択信号Ｖｉｎを供給することができ、高速に半導体装置を駆動できる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置の構成について、図３を参照しながら説明する。

図３（Ａ）は本発明の一態様の半導体装置に適用することができる第１の昇圧信号回路の構成を説明する回路図であり、図３（Ｂ）は第１の昇圧信号回路の具体的な構成の一例を説明する回路図である。

本実施の形態で例示して説明する第１の昇圧信号回路１１０は、選択信号Ｖｉｎの反転信号を供給することができるインバータ回路ＩＮＶ（１）と、選択信号Ｖｉｎが供給されるブートストラップ回路１１２と、ブートストラップ回路１１２から供給される電位および低電源電位Ｖｓｓ並びに選択信号Ｖｉｎの反転信号が供給されるインバータ回路ＩＮＶ（２）と、を備える（図３（Ａ））。また、ブートストラップ回路１１２に選択信号Ｖｉｎを供給することができるインバータ回路ＩＮＶ（３）を備える。

上記本発明の一態様の半導体装置に適用できる第１の昇圧信号回路１１０は、一方の端子が整流素子を介して高電源電位Ｖｄｄを供給される配線１１２ｎに接続され、他方の端子が、選択信号Ｖｉｎを供給される容量素子１１２ｃを具備するブートストラップ回路１１２を備える。また、ブートストラップ回路１１２は、配線１１２ｎの電位をインバータ回路ＩＮＶ（２）に供給する。

高電源電位Ｖｄｄが供給されていないスタンバイ状態から、高電源電位Ｖｄｄが供給されるアクティブ状態に切り替えられると、すぐに高電源電位Ｖｄｄが容量素子１１２ｃの一方の端子に供給される。次いで、選択信号Ｖｉｎが容量素子１１２ｃの他方の端子に供給されることにより短期間に素早く第１の昇圧信号Ｖｂｏｏｔを選択信号Ｖｉｎから生成することができる。

第１の昇圧信号回路１１０の具体的な構成の一例を、図３（Ｂ）を参照しながら説明する。

第１の昇圧信号回路１１０Ａは、インバータ回路ＩＮＶ（１）、インバータ回路ＩＮＶ（２）およびインバータ回路ＩＮＶ（３）ならびにブートストラップ回路１１２を備える。なお、いずれのインバータもｐチャネル型のトランジスタとｎチャネル型のトランジスタで構成することができる。

ブートストラップ回路１１２は、ゲートが高電源電位を供給することができる配線に電気的に接続され、第１の電極がゲートと電気的に接続されるトランジスタ１１２ｄと、トランジスタ１１２ｄの第２の電極に一方の電極が電気的に接続され、他方の電極がインバータ回路ＩＮＶ（３）の出力端子と電気的に接続される容量素子１１２ｃを備える。

なお、トランジスタ１１２ｄは整流素子として機能できる。また、トランジスタ１１２ｄの第２の端子と容量素子１１２ｃの一方の端子は、配線１１２ｎに電気的に接続される。

インバータ回路ＩＮＶ（１）は、高電源電位Ｖｄｄ、低電源電位Ｖｓｓおよび選択信号Ｖｉｎが供給される。そして、選択信号Ｖｉｎの電位がインバータ回路ＩＮＶ（１）の閾値電圧を超えると、選択信号Ｖｉｎのハイとロウが反転された反転信号を第２のインバータ回路ＩＮＶ（２）および第３のインバータ回路ＩＮＶ（３）に供給する。

インバータ回路ＩＮＶ（３）は、高電源電位Ｖｄｄ、低電源電位Ｖｓｓおよび選択信号Ｖｉｎのハイとロウが反転された反転信号が供給され。そして、反転信号の電位がインバータ回路ＩＮＶ（３）の閾値電圧を超えると、選択信号Ｖｉｎと同じになるように再び反転された信号をブートストラップ回路１１２の配線１１２ｎに供給する。なお、容量素子１１２ｃと容量結合された配線１１２ｎの電位は昇圧され、第１の昇圧信号Ｖｂｏｏｔを生成することができる。

第２のインバータ回路ＩＮＶ（２）は、ブートストラップ回路１１２の配線１１２ｎの電位、低電源電位Ｖｓｓおよび選択信号Ｖｉｎのハイとロウが反転された反転信号が供給され。そして、反転信号の電位がインバータ回路ＩＮＶ（２）の閾値電圧を超えると、ブートストラップ回路１１２の配線１１２ｎの電位を、出力端子を介して選択回路１５０に供給する。

（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の構成について、図５を参照しながら説明する。なお、本実施の形態で説明する半導体装置は記憶装置として用いることができる。

図５（Ａ）および図５（Ｂ）は本発明の一態様の半導体装置を説明するブロック図であり、図５（Ｃ）は記憶回路の一例を説明する回路図である。

本実施の形態で例示して説明する半導体装置は、情報を含むデータ信号Ｖ（１）を供給することができる信号線６３１と、第１の電極が信号線６３１と電気的に接続され、ゲートが昇圧信号Ｖｏｕｔを供給することができる配線と電気的に接続され、第２の電極が記憶回路６２４と電気的に接続される選択トランジスタ１１ｔと、を有する。そして、記憶回路６２４は、選択トランジスタの第２の電極から供給されるデータ信号Ｖ（１）を記憶する（図５（Ｂ）参照）。

本実施の形態で説明する半導体装置は、記憶回路６２４を選択し且つ情報を含む信号Ｖ（１）を書き込むトランジスタ１１ｔが、昇圧信号Ｖｏｕｔを用いて駆動される構成を備える。

また、本実施の形態で説明する半導体装置は、トランジスタ１１ｔが、チャネルが形成される酸化物半導体層を備える。

これにより、オフ状態のトランジスタ１１ｔからリークする電流を極めて小さくできる。その結果、単一の高電源電位Ｖｄｄから生成した昇圧信号Ｖｏｕｔを用いて、信号Ｖ（１）を記憶回路６２４に書き込むことができる。また、記憶回路６２４に書き込まれた信号が、トランジスタ１１ｔからリークする現象を抑制できる。また、記憶回路６２４に書き込んだ信号を、電源電圧の供給が停止している期間において長期間保つことができる。これにより、電源回路が電力を無駄に消費する現象を抑制できる。

また、本実施の形態で説明する半導体装置は、高速に動作することができるトランジスタを用いて、記憶回路６２０Ａの一部を構成することができる（図５（Ｂ）参照）。例えば、シリコンにチャネルが形成される領域を備えるトランジスタ１２ｔは記憶回路６２０Ａの記憶素子に書き込まれた信号を高速に読み出すことができる。なお、記憶回路６２０Ａの容量素子１６は、記憶素子を構成する。

本実施の形態の半導体装置に適用することができる構成の一例を実施の形態４に詳細に説明する。

なお、上記の記憶回路をマトリクス状に配置して、容量が大きく、ランダムアクセスが可能な記憶装置を構成することができる（図５（Ａ）参照）。

（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置に適用することができる記憶回路の構造について、図６を参照しながら説明する。図６は、トランジスタ１１ｔ、トランジスタ１２ｔおよび容量素子１６の断面の構造を示す図である。

また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１ｔと、容量素子１６とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１２ｔ上に形成されている場合を例示している。

なお、トランジスタ１２ｔは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１２ｔは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１１ｔはトランジスタ１２ｔ上に積層されていなくとも良く、トランジスタ１１ｔとトランジスタ１２ｔは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ１２ｔを形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ１２ｔが形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図６では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ１２ｔは、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。

具体的に、トランジスタ１２ｔは、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。

トランジスタ１２ｔ上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ接する配線４１０と配線４１１が形成されている。

そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されており、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されている。

配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口部に、配線４１７に電気的に接続された配線４２１が形成されている。

トランジスタ１１ｔ及び容量素子１６は、絶縁膜４４０上に形成されている。

トランジスタ１１ｔは、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に電気的に接続されている。

また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設けられている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なっている部分が、容量素子１６として機能する。

なお、図６では、容量素子１６がトランジスタ１１ｔと共に絶縁膜４４０の上に設けられている場合を例示しているが、容量素子１６は、トランジスタ１２ｔと共に、絶縁膜４４０の下に設けられていても良い。

そして、トランジスタ１１ｔ、容量素子１６上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。

なお、図６において、トランジスタ１１ｔは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ１１ｔが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。

また、図６では、トランジスタ１１ｔが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１ｔは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置に適用することができる酸化物半導体膜について説明する。

電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。

具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０^６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０^−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。

なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。

半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ）、多結晶、微結晶、非晶質を有する。非晶質は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない酸化物半導体を有している。

酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶を膜中に含む酸化物半導体を有している。

酸化物半導体膜は、例えば非晶質を有してもよい。なお、非晶質を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分のない酸化物半導体を有している。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない酸化物半導体を有している。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。

なお、酸化物半導体膜は、例えば、単結晶を有してもよい。

酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく（非単結晶の一種）、完全な非晶質でもない。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃っている。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。

ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯ_Ｘ粉末、ＧａＯ_Ｙ粉末及びＺｎＯ_Ｚ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。

なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ^＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０^１６／ｃｍ^３以下、好ましくは１×１０^１６／ｃｍ^３以下、更に好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０^１５／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下とするとよい。

また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０^１８／ｃｍ^３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、ＰＬＤまたは半導体装置の信頼性を高めることができる。

また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。

ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。

なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。

また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。

また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０^−４Ｐａ〜５×１０^−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。

具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とすると、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ_１／ｘ_１がｙ_２／ｘ_２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ_２がｘ_２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２は、ｘ_２と同じか、ｘ_２の３倍未満であると好ましい。

なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。

なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。

例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。

また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。

なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。

また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたＰＬＤまたは半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、ＰＬＤまたは半導体装置のさらなる高速動作を実現する上で、より好ましい。

（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を搭載した電子機器について図７を用いて説明する。

本発明の一態様の半導体装置は、記憶素子を選択し、記憶素子に信号を書き込むことができる。また、表示装置の表示部に設けられた画素を選択し、信号を書き込むことができる。本発明の一態様の半導体装置の一例として、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。これらの電子機器の具体例を図７に示す。

図７（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置７１００は、筐体７１０１に表示部７１０３が組み込まれている。表示部７１０３により、映像を表示することが可能である。また、ここでは、スタンド７１０５により筐体７１０１を支持した構成を示している。

テレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１０により行うことができる。リモコン操作機７１１０が備える操作キー７１０９により、チャンネルや音量の操作を行うことができ、表示部７１０３に表示される映像を操作することができる。また、リモコン操作機７１１０に、当該リモコン操作機７１１０から出力する情報を表示する表示部７１０７を設ける構成としてもよい。

なお、テレビジョン装置７１００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

図７（Ｂ）はコンピュータであり、本体７２０１、筐体７２０２、表示部７２０３、キーボード７２０４、外部接続ポート７２０５、ポインティングデバイス７２０６等を含む。

図７（Ｃ）は携帯型遊技機であり、筐体７３０１と筐体７３０２の２つの筐体で構成されており、連結部７３０３により、開閉可能に連結されている。筐体７３０１には表示部７３０４が組み込まれ、筐体７３０２には表示部７３０５が組み込まれている。また、図７（Ｃ）に示す携帯型遊技機は、その他、スピーカ部７３０６、記録媒体挿入部７３０７、ＬＥＤランプ７３０８、入力手段（操作キー７３０９、接続端子７３１０、センサ７３１１（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン７３１２）等を備えている。図７（Ｃ）に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図７（Ｃ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。

図７（Ｄ）は、携帯電話機の一例を示している。携帯電話機７４００は、筐体７４０１に組み込まれた表示部７４０２の他、操作ボタン７４０３、外部接続ポート７４０４、スピーカ７４０５、マイク７４０６などを備えている。

図７（Ｄ）に示す携帯電話機７４００は、表示部７４０２を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は、表示部７４０２を指などで触れることにより行うことができる。

表示部７４０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。

例えば、電話を掛ける、或いはメールを作成する場合は、表示部７４０２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部７４０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。

また、携帯電話機７４００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機７４００の向き（縦か横か）を判断して、表示部７４０２の画面表示を自動的に切り替えるようにすることができる。

また、画面モードの切り替えは、表示部７４０２を触れること、または筐体７４０１の操作ボタン７４０３の操作により行われる。また、表示部７４０２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。

また、入力モードにおいて、表示部７４０２の光センサで検出される信号を検知し、表示部７４０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。

表示部７４０２は、イメージセンサとして機能させることもできる。例えば、表示部７４０２に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

図７（Ｅ）は、折りたたみ式のコンピュータの一例を示している。折りたたみ式のコンピュータ７４５０は、ヒンジ７４５４で接続された筐体７４５１Ｌと筐体７４５１Ｒを備えている。また、操作ボタン７４５３、左側スピーカ７４５５Ｌおよび右側スピーカ７４５５Ｒの他、コンピュータ７４５０の側面には図示されていない外部接続ポート７４５６を備える。なお、筐体７４５１Ｌに設けられた表示部７４５２Ｌと、筐体７４５１Ｒに設けられた表示部７４５２Ｒが互いに対峙するようにヒンジ７４５４を折り畳むと、表示部を筐体で保護することができる。

表示部７４５２Ｌと表示部７４５２Ｒは、画像を表示する他、指などで触れると情報を入力できる。例えば、インストール済みのプログラムを示すアイコンを指でふれて選択し、プログラムを起動できる。または、表示された画像の二箇所に触れた指の間隔を変えて、画像を拡大または縮小できる。または、表示された画像の一箇所に触れた指を移動して画像を移動できる。また、キーボードの画像を表示して、表示された文字や記号を指で触れて選択し、情報を入力することもできる。

また、コンピュータ７４５０に、ジャイロ、加速度センサ、ＧＰＳ（ＧｌｏｂａｌＰｏｓｉｔｉｏｎｉｎｇＳｙｓｔｅｍ）受信機、指紋センサ、ビデオカメラを搭載することもできる。例えば、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、コンピュータ７４５０の向き（縦か横か）を判断して、表示する画面の向きを自動的に切り替えるようにすることができる。

また、コンピュータ７４５０はネットワークに接続できる。コンピュータ７４５０はインターネット上の情報を表示できる他、ネットワークに接続された他の電子機器を遠隔から操作する端末として用いることができる。

１１ｔトランジスタ
１２ｔトランジスタ
１５ｓｔトランジスタ
１６容量素子
１００半導体装置
１１０昇圧信号回路
１１０Ａ昇圧信号回路
１１２ブートストラップ回路
１１２ｃ容量素子
１１２ｄトランジスタ
１１２ｎ配線
１２０昇圧信号回路
１２１ｔトランジスタ
１２２ｔトランジスタ
１２３ｔトランジスタ
１２４ｔトランジスタ
１３０チャージポンプ回路
１３０Ａチャージポンプ回路
１３１段
１３１ｃ容量素子
１３１ｄ整流素子
１３２段
１３３段
１３４段
１３５ｃ容量素子
１３５ｄ整流素子
１４０レベルシフタ回路
１４０Ａレベルシフタ回路
１５０選択回路
１５０Ａ選択回路
１５１整流回路
１５１ｔトランジスタ
１５２整流回路
１５２ｔトランジスタ
１５３常閉接点
１５３ｔトランジスタ
２００回路
２１０選択トランジスタ
２２０機能回路
４００半導体基板
４０１素子分離用絶縁膜
４０２不純物領域
４０３不純物領域
４０４ゲート電極
４０５ゲート絶縁膜
４０９絶縁膜
４１０配線
４１１配線
４１５配線
４１６配線
４１７配線
４２０絶縁膜
４２１配線
４３０半導体膜
４３１ゲート絶縁膜
４３２導電膜
４３３導電膜
４３４ゲート電極
４３５導電膜
４４０絶縁膜
４４１絶縁膜
４４２絶縁膜
４４３導電膜
６２０Ａ記憶回路
６２４記憶回路
６３１信号線
７１００テレビジョン装置
７１０１筐体
７１０３表示部
７１０５スタンド
７１０７表示部
７１０９操作キー
７１１０リモコン操作機
７２０１本体
７２０２筐体
７２０３表示部
７２０４キーボード
７２０５外部接続ポート
７２０６ポインティングデバイス
７３０１筐体
７３０２筐体
７３０３連結部
７３０４表示部
７３０５表示部
７３０６スピーカ部
７３０７記録媒体挿入部
７３０８ＬＥＤランプ
７３０９操作キー
７３１０接続端子
７３１１センサ
７３１２マイクロフォン
７４００携帯電話機
７４０１筐体
７４０２表示部
７４０３操作ボタン
７４０４外部接続ポート
７４０５スピーカ
７４０６マイク
７４５０コンピュータ
７４５１Ｌ筐体
７４５１Ｒ筐体
７４５２Ｌ表示部
７４５２Ｒ表示部
７４５３操作ボタン
７４５４ヒンジ
７４５５Ｌ左側スピーカ
７４５５Ｒ右側スピーカ
７４５６外部接続ポート

Claims

第１の整流回路を介して供給される第１の昇圧信号または第２の整流回路を介して供給される第２の昇圧信号若しくは選択信号が供給される常閉接点を介して供給される低電源電位を供給することができる選択回路と、
前記選択回路に前記第１の昇圧信号を供給することができる第１の昇圧信号回路と、
前記選択回路に前記第２の昇圧信号を供給することができる第２の昇圧信号回路と、を有し、
前記第１の昇圧信号回路は、前記選択信号を昇圧して、前記第１の昇圧信号を生成することができるブートストラップ回路を備え、
前記第２の昇圧信号回路は、前記選択信号を昇圧して前記第２の昇圧信号を生成することができるレベルシフタ回路と、クロック信号が供給され高電源電位を昇圧して供給することができるチャージポンプ回路を備える、半導体装置。
前記第１の昇圧信号回路は、
前記選択信号の反転信号を供給することができる第１のインバータ回路と、
前記選択信号が供給される前記ブートストラップ回路と、
前記ブートストラップ回路から供給される電位および低電源電位並びに前記反転信号が供給される第２のインバータ回路と、を備える請求項１記載の半導体装置。
データ信号を供給することができる信号線と、
第１の電極が前記信号線と電気的に接続され、ゲートが前記第１の昇圧信号または前記第２の昇圧信号を供給することができる配線と電気的に接続され、第２の電極が記憶回路と電気的に接続される選択トランジスタと、を有し、
前記記憶回路は、前記選択トランジスタの前記第２の電極から供給される前記データ信号を記憶する、請求項１または請求項２記載の半導体装置。
前記選択トランジスタが、チャネルが形成される酸化物半導体層を備える請求項３記載の半導体装置。
前記高電源電位および前記低電源電位を前記第１の昇圧信号回路、前記第２の昇圧信号回路および前記選択回路に供給する第１のステップと、
前記クロック信号を前記チャージポンプ回路に供給する第２のステップと、
前記選択信号を、前記第１の昇圧信号回路、前記第２の昇圧信号回路および前記選択回路に前記第１の昇圧信号の電位が前記第２の昇圧信号の電位より高くなる期間に供給する第３のステップと、を有する請求項１乃至請求項４のいずれか一に記載の半導体装置の駆動方法。