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JP5866441B2 - コアレスマイクロエレクトロニクスデバイスパッケージへの第２デバイスの集積 - Google Patents

コアレスマイクロエレクトロニクスデバイスパッケージへの第２デバイスの集積 Download PDF

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JP5866441B2
JP5866441B2 JP2014517243A JP2014517243A JP5866441B2 JP 5866441 B2 JP5866441 B2 JP 5866441B2 JP 2014517243 A JP2014517243 A JP 2014517243A JP 2014517243 A JP2014517243 A JP 2014517243A JP 5866441 B2 JP5866441 B2 JP 5866441B2
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ホーン テー，ウォーン
ホーン テー，ウォーン
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インテル コーポレイション
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Description

本開示の実施例は、マイクロエレクトロニクスデバイスパッケージの製造方法の分野に関し、より詳細には、バンプレスビルドアップ層(BBUL)設計を有するマイクロエレクトロニクスデバイスパッケージに関する。
本発明の対象は、明細書の結論部分において具体的に指摘され、かつ、明確に主張されている。本開示の上記及び他の特徴は、添付図面と共に以降の発明の詳細な説明と特許請求の範囲の請求項を読むことによってより良く理解される。添付図面は、本開示による複数の実施例を示しているだけであるので、本開示の技術的範囲を限定するものと解されてはならない。本開示には、添付図面を使用しながらさらなる仕様と詳細が共に記載されている。それにより本開示の利点がすぐに理解できる。
本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。 本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
以降の詳細な説明では、請求項に記載された対象の実施が可能な特定の実施例を例示する添付図面が参照される。これらの実施例は、様々な実施例は−たとえそれぞれ異なっていても−必ずしも相互背反ではないことに留意して欲しい。たとえば本明細書において一の実施例に関連して記載された特定の部位、構造、又は特徴は、請求項に記載された対象の技術的範囲及び思想から逸脱することなく他の実施例においても実施可能である。それに加えて、各開示された実施例での個々の構成要素の位置又は配置は、請求項に記載された対象の技術的範囲及び思想から逸脱することなく他の実施例においても実施可能であることに留意して欲しい。従って以降の詳細な説明は、限定の意味で解されてはならない。請求項に記載された対象の技術的範囲は、特許請求の範囲によってのみ定義され、請求項に与えられる均等の全範囲と一致するように適切に解釈される。異なる図における同様の参照番号は同一又は同様の構成要素若しくは機能を指称する。それに加えて図中の構成要素は必ずしも正しい縮尺で描かれていない。むしろ個々の構成要素は、本開示の文脈においてその構成要素をより容易に理解するため、拡大又は縮小されて良い。
本開示の実施例は、マイクロエレクトロニクスデバイスパッケージの製造方法の分野に関し、より詳細には、バンプレスビルドアップ層(BBUL)設計を有するマイクロエレクトロニクスデバイスパッケージに関する。BBUL設計では、少なくとも1つの第2デバイス−たとえばキャパシタ、微小電子機械デバイス（たとえば加速度計、高周波スイッチ等）、GPSデバイス、受動素子等−が、当該マイクロエレクトロニクスデバイスパッケージのマイクロエレクトロニクスデバイスの厚さ（つまりz方向又はz高さ）の範囲内に設けられる。本開示の一部の実施例では、開口部又はキャビティ構造が、相対的に厚い誘電材料−たとえば光により画定可能なフォトレジスト材料−を用いて生成されて良い。マイクロエレクトロニクスデバイスと部品は前記相対的に厚い誘電材料内に実装され得る。相対的に厚い誘電材料キャビティをそのように使用することで、z高さ（つまり厚さ）の制約を犠牲にすることなく様々なデバイス面の第2デバイスの表面実装又は埋め込みが可能となる。それに加えて、本開示の実施例は、マイクロエレクトロニクスデバイスの背面が、当該デバイス面の第2デバイスの上方になることを可能にする。それにより、ヒートシンクは、当該マイクロエレクトロニクスデバイスの背面に直接接触させることが可能となり、又は。さらなるデバイス（たとえばメモリ、ロジック等）は、貫通シリコンビアによって、当該マイクロエレクトロニクスデバイスの背面に取り付け可能となる。
図1〜図13は、本開示の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。図1に図示されているように、キャリア100が供されて良い。図示されているキャリア100は、2つの対向する銅解放層（つまり第1銅解放層104と第2銅解放層104’）との間に設けられる接合材料106を有する銅が積層された基板であって良い。ここで2つの対向する銅の層（つまり第1銅の層102と第2銅の層102’）は、それぞれの銅の層に対応する銅解放層（つまり第1銅解放層104と第2銅解放層104’）に隣接し、かつ、接合材料106の一部と隣接する。第1銅の層102の外側表面は、キャリア100の第1表面108を画定する。第2銅の層102’の外側表面は、キャリア100の第2表面108’を画定する。接合材料106は、エポキシ材料を含む適切な材料であって良いが、これに限定される訳ではない。接合材料106によって積層された複数の層が複数の銅の層（たとえば銅の層及び銅解放層）として具体的に特定されているとはいえ、本開示はそのように限定されない。なぜなら前記複数の層は任意の適切な材料で構成されて良いからである。
図2に図示されているように、第1犠牲材料層110−たとえばフォトレジスト材料−はキャリアの第1表面108上に生成されて良く、かつ、第2犠牲材料層110’−たとえばフォトレジスト材料−はキャリアの第2表面108’上に生成されて良い。図3に図示されているように、第1保護層120−たとえば金属ホイル（たとえば銅ホイル）−が第1犠牲材料層110上に生成されて良く、かつ、第2保護層120’−たとえば金属ホイル（たとえば銅ホイル）−が第2犠牲材料層110’上に生成されて良い。第1犠牲材料層110と第2犠牲材料層110’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層(dry photofilm lamination)、及び化学気相成長が含まれるが、これらに限定されない。第1保護層120と第2保護層120’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、堆積及びホイル積層が含まれるが、これらに限定されない。一の実施例では、第1犠牲材料層110と第2犠牲材料層110’は、約300μm〜600μmの厚さに堆積されて良い。
図4に図示されているように、第2デバイスパッドが保護層上に生成されて良い。図示されているように、第1の第2デバイスパッド124aと第2の第2デバイスパッド124bは第1保護層120上に生成されて良く、かつ、第3の第2デバイスパッド124cと第4の第2デバイスパッド124dは第2保護層120’上に生成されて良い。メタライゼーション層（つまり構成要素122a、122b、122a’、122b’）は各メタライゼーション層に対応する保護層（つまり構成要素120と120’）と第2デバイスパッド（たとえば構成要素124a、124b、124a’、124b’）との間に設けられて良い。メタライゼーション層（つまり構成要素122a、122b、122a’、122b’）について以降で詳述する。また図4に図示されているように、パッケージ・オン・パッケージ(PoP)パッドもまた、当業者には明らかなように、第2デバイスパッド（たとえば構成要素124a、124b、124a’、124b’）の生成と同時に、保護層（つまり構成要素120と120’）上に生成されて良い。図4は、第1パッケージ・オン・パッケージパッド128aと第2パッケージ・オン・パッケージパッド128bも第1保護層120上に生成されて良く、かつ、第3パッケージ・オン・パッケージパッド128cと第4パッケージ・オン・パッケージパッド128dも第2保護層120’上に生成されて良いことを示している。メタライゼーション層（つまり構成要素126a、126b、126a’、126b’）は、各メタライゼーション層に対応する保護層（たとえば構成要素120と120’）とパッケージ・オン・パッケージパッド（たとえば構成要素128a、128b、128a’、128b’）との間に設けられて良い。当業者には分かるように、パッケージ・オン・パッケージパッドは、積層のため、貫通シリコンビアを必要とすることなく、z方向でのマイクロエレクトロニクスデバイスパッケージ間での接続を生成するのに用いられ得る。第2デバイスパッド及びパッケージ・オン・パッケージパッドは、堆積、フォトリソグラフィ、及びエッチングを含む当技術分野において既知である任意の方法によって生成されて良い。
図5に図示されているように、開口部132が、第1保護層120を貫通することで第1犠牲材料層110の一部を露出させるように生成されて良く、かつ、同時に開口部132’が、第2犠牲材料層110’の一部を露出させるように第2保護層120’内に生成されて良い。第1保護層の開口部132と第2保護層の開口部132’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及びエッチングが含まれるが、これらに限定される訳ではない。第1犠牲材料層110と第2犠牲材料層110は、第1保護層の開口部132と第2保護層の開口部132’の生成中にエッチストップとして機能しうることに留意して欲しい。
図6に図示されているように、開口部134は、第1保護層120をマスクとして用いることによって、第1犠牲材料層110を貫通してキャリアの第1表面108の一部を露出させるように生成されて良い。開口部134’は、第2保護層120をマスクとして用いることによって、第2犠牲材料層110’を貫通してキャリアの第2表面108’の一部を露出させるように生成されて良い。第1犠牲材料層の開口部134と第2犠牲材料層の開口部134’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィ法及び湿式又は乾式エッチングが含まれるが、これらに限定される訳ではない。第1銅の層102と第2銅の層102’はエッチストップとして機能しうる。
図7に図示されているように、第1犠牲材料層の開口部134内で、第1マイクロエレクトロニクスデバイス142は、背面150にて接合材料144によってキャリアの第1表面108に取り付けられて良い。第1マイクロエレクトロニクスデバイス142は、活性表面148上に少なくとも1つの接触領域（構成要素146a及び146bとして表されている）を有して良い。第2犠牲材料層の開口部134’内で、第2マイクロエレクトロニクスデバイス142’は、背面150’にて接合材料144’によってキャリアの第2表面108’に取り付けられて良い。第2マイクロエレクトロニクスデバイス142’は、活性表面148’上に少なくとも1つの接触領域（構成要素146a’及び146b’として表されている）を有して良い。第1マイクロエレクトロニクスデバイス142と第2マイクロエレクトロニクスデバイス142’は任意の所望のデバイスであって良い。任意の所望のデバイスには、マイクロプロセッサ（シングル又はマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、用途特定集積回路等が含まれるが、これらに限定される訳ではない。接合材料144と144’は、ダイ背面膜を含む任意の適切な材料であって良いが、これに限定される訳ではない。
図8に図示されているように、第1誘電層152が、第1マイクロエレクトロニクスデバイス142、第1保護層120、第1パッケージ・オン・パッケージパッド128a、第2パッケージ・オン・パッケージパッド128b、第1の第2デバイスパッド124a、及び第2の第2デバイスパッド124b上に生成されて良い。第2誘電層152’が、第2マイクロエレクトロニクスデバイス142’、第2保護層120’、第3パッケージ・オン・パッケージパッド128a’、第4パッケージ・オン・パッケージパッド128b’、第3の第2デバイスパッド124a’、及び第4の第2デバイスパッド124b’上に生成されて良い。また図8に図示されているように、複数の開口部154が、該複数の開口部154の各々に対応する第1マイクロエレクトロニクスデバイスの接触領域146aと146b、第1パッケージ・オン・パッケージパッド128a、第2パッケージ・オン・パッケージパッド128b、第1の第2デバイスパッド124a、及び第2の第2デバイスパッド124bの少なくとも一部を露出するように第1誘電層152内に生成されて良い。同時に複数の開口部154’もまた、該複数の開口部154’の各々に対応する第2マイクロエレクトロニクスデバイスの接触領域146a’と146b’、第3パッケージ・オン・パッケージパッド128a’、第4パッケージ・オン・パッケージパッド128b’、第3の第2デバイスパッド124a’、及び第4の第2デバイスパッド124b’の少なくとも一部を露出するように第2誘電層152’内に生成されて良い。一の実施例では、第1誘電層152と第2誘電層152’は、たとえば味の素ファインテクノ株式会社から販売されているようなシリカが充填されたエポキシを含んで良い。開口部154と154’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、レーザー又はイオンドリル、エッチング等が含まれるが、これらに限定される訳ではない。
図9に図示されているように、電気伝導性材料−たとえば銅、アルミニウム、銀、金、及びそれらの合金−は、当技術分野において既知である任意の方法によって開口部154内に設けられることで、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166a、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166b、第1パッケージ・オン・パッケージパッドの電気伝導性ビア162a、第2パッケージ・オン・パッケージパッドの電気伝導性ビア162b、第1の第2デバイスパッドの電気伝導性ビア164a、及び第2の第2デバイスパッドの電気伝導性ビア164bが生成されて良い。電気伝導性材料はまた同時に、開口部154’内に設けられることで、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166a’、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166b’、第3パッケージ・オン・パッケージパッドの電気伝導性ビア162a’、第4パッケージ・オン・パッケージパッドの電気伝導性ビア162b’、第3の第2デバイスパッドの電気伝導性ビア164a’、及び第4の第2デバイスパッドの電気伝導性ビア164b’が生成されて良い。さらに図9に図示されているように、電気伝導性トレースが、様々な電気伝導性ビアを電気的に接続するように生成されて良い。図示されているように、第1電気伝導性トレース168aは、第1の第2デバイスパッドの電気伝導性ビア164aと第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166aとを電気的に接続するように生成されて良く、かつ、第2電気伝導性トレース168bは、第2の第2デバイスパッドの電気伝導性ビア164bと第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166bとを電気的に接続するように生成されて良い。さらに、第3電気伝導性トレース168a’は、第3の第2デバイスパッドの電気伝導性ビア164a’と第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166a’とを電気的に接続するように生成されて良く、かつ、第4電気伝導性トレース168b’は、第4の第2デバイスパッドの電気伝導性ビア164b’と第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166b’とを電気的に接続するように生成されて良い。よって様々な電気伝導性ビアと電気伝導性トレースとを接続することで、第2デバイスパッドとマイクロエレクトロニクスデバイスとの間の電気伝導路が生成される。電気伝導路（たとえば構成要素168a、168b、168a’、168b’）は、銅、アルミニウム、銀、金、及びそれらの合金を含んで良いが、これらに限定される訳ではない。
さらなる誘電層、電気伝導性ビア、及び電気伝導性トレースが、所望の数の層を生成するように構築されて良いことに留意して欲しい。一旦所望の数の層が生成されると、外側層−たとえばグラスクロース層−が生成されて良い。図9に図示されているように、第1外側層172が第1誘電層152上に生成されて良く、かつ、第2外側層172’が第2誘電層152’上に生成されて良い。外側層（つまり第1外側層172と第2外側層172’）は、当業者が理解しているように、マイクロエレクトロニクスパッケージにおける固有のたわみ/応力を解決するのに用いられて良い。
そのようにしてキャリアの第1表面108上とキャリアの第2表面108’上に生成された構造は、当技術分野において知られているように、分割法(depaneling process)によって互いに分離されて良い。図10は、分割後のキャリアの第1表面108上に生成される構造を表している。図11に図示されているように、第1犠牲材料層110は、当業者が理解しているように、たとえばプラズマアッシング又は溶媒蒸発(solvent release)によって除去されて良い。図11に図示されているように、保護層120は、当技術分野において既知である任意の適切な方法によって除去されて良い。接合層144は、図12に図示されているように、たとえばプラズマアッシング又は化学溶解によって第1マイクロエレクトロニクスデバイス142から除去されることで、マイクロエレクトロニクスパッケージ180が生成されて良い。プラズマアッシングが第1犠牲材料層110を除去するのに用いられる場合、接合層144もまた1回のプラズマアッシング工程において除去されて良い。
続いて少なくとも1つの第2デバイスが第2デバイスパッドに取り付けられて良い。図13に図示されているように、第1の第2デバイス174aは、メタライゼーション層122aによって第1の第2デバイスパッド124aに取り付けられて良く、かつ、第2の第2デバイス174bは、メタライゼーション層122bによって第2の第2デバイスパッド124bに取り付けられて良い。図13から分かるように、図1〜図13のプロセスの結果、第2デバイス（たとえば構成要素174aと174b）は、第1マイクロエレクトロニクスデバイス142の厚さTの範囲内（つまり第1マイクロエレクトロニクスデバイスの活性表面148と第1マイクロエレクトロニクスデバイスの背面150との間）に設けられる。
図14〜図25は、本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。図14に図示されているように、キャリア−たとえば図1のキャリア100−が供されて良く、かつ、少なくとも1つのスタンドオフがキャリア上に生成されて良い。図示されているように、第1スタンドオフ202aと第2スタンドオフ202bがキャリアの第1表面108上に生成され、かつ、第3スタンドオフ202a’と第4スタンドオフ202b’がキャリアの第2表面108’上に生成されて良い。スタンドオフ（たとえば構成要素202a、202b、202a’、202b’）は任意の適切な材料で構成されて良い。任意の適切な材料には銅が含まれるが、これに限定される訳ではない。
図15に図示されているように、第1犠牲材料層210−たとえばフォトレジスト材料−は、キャリアの第1表面108上で第1スタンドオフ202aと第2スタンドオフ202bを覆うように生成され、かつ、第2犠牲材料層210’−たとえばフォトレジスト材料−は、キャリアの第2表面108’上で第3スタンドオフ202a’と第4スタンドオフ202b’を覆うように生成されて良い。図16に図示されているように、第1保護層220が第1犠牲材料層210上に生成され、かつ、第2保護層220’−たとえば金属ホイル−が第2犠牲材料層210’上に生成されて良い。第1犠牲材料層210と第2犠牲材料層210’は、当技術分野において既知である任意の適切な方法によって生成されて良い。当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層、及び化学気相成長が含まれるが、これらに限定されない。第1保護層220と第2保護層220’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、堆積及びホイル積層が含まれるが、これらに限定されない。一の実施例では、第1犠牲材料層210と第2犠牲材料層210’は、約300μm〜600μmの厚さに堆積されて良い。
図17に図示されているように、開口部232が、第1保護層220を貫通することで第1犠牲材料層210の一部を露出させるように生成されて良く、かつ、同時に開口部232’が、第2犠牲材料層210’の一部を露出させるように第2保護層220’内に生成されて良い。第1保護層の開口部232と第2保護層の開口部232’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及びエッチングが含まれるが、これらに限定される訳ではない。第1犠牲材料層210と第2犠牲材料層210は、第1保護層の開口部232と第2保護層の開口部232’の生成中にエッチストップとして機能しうることに留意して欲しい。
図18に図示されているように、開口部234は、第1保護層220をマスクとして用いることによって、第1犠牲材料層210を貫通して第1スタンドオフ202a、第2スタンドオフ202b、及びキャリアの第1表面108の一部を露出させるように生成されて良い。開口部234’は、第2保護層220をマスクとして用いることによって、第2犠牲材料層210’を貫通して第3スタンドオフ202a’、第4スタンドオフ202b’、及びキャリアの第2表面108’の一部を露出させるように生成されて良い。第1犠牲材料層の開口部234と第2犠牲材料層の開口部234’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィ法が含まれるが、これらに限定される訳ではない。第1銅の層102と第2銅の層102’はエッチストップとして機能しうる。
図19に図示されているように、パッケージ・オン・パッケージ(PoP)パッドが保護層（たとえば構成要素220と220’）上に生成されて良い。図19は、第1保護層220上に生成される第1パッケージ・オン・パッケージパッド228aと第2パッケージ・オン・パッケージパッド228b、及び、第2保護層220’上に生成される第3パッケージ・オン・パッケージパッド228a’と第4パッケージ・オン・パッケージパッド228b’を表している。メタライゼーション層（つまり構成要素226a、226b、226a’、 226b’）は各メタライゼーション層に対応する保護層（つまり構成要素220と220’）とパッケージ・オン・パッケージパッド（たとえば構成要素228a、228b、228a’、228b’）との間に設けられて良い。当業者には分かるように、パッケージ・オン・パッケージパッドは、積層のため、貫通シリコンビアを必要とすることなく、z方向でのマイクロエレクトロニクスデバイスパッケージ間での接続を生成するのに用いられ得る。パッケージ・オン・パッケージパッドは、堆積、フォトリソグラフィ、及びエッチングを含む当技術分野において既知である任意の方法によって生成されて良い。
図20に図示されているように、第1犠牲材料層の開口部234内で、第1マイクロエレクトロニクスデバイス242は、背面250にて接合材料244によってキャリアの第1表面108に取り付けられて良い。第1マイクロエレクトロニクスデバイス242は、活性表面248上に少なくとも1つの接触領域（構成要素246a及び246bとして表されている）を有して良い。第2犠牲材料層の開口部234’内で、第2マイクロエレクトロニクスデバイス242’は、背面250’にて接合材料244’によってキャリアの第2表面108’に取り付けられて良い。第2マイクロエレクトロニクスデバイス242’は、活性表面248’上に少なくとも1つの接触領域（構成要素246a’及び246b’として表されている）を有して良い。第1マイクロエレクトロニクスデバイス242と第2マイクロエレクトロニクスデバイス242’は任意の所望のデバイスであって良い。任意の所望のデバイスには、マイクロプロセッサ（シングル又はマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、用途特定集積回路等が含まれるが、これらに限定される訳ではない。接合材料244と244’は、ダイ背面膜を含む任意の適切な材料であって良いが、これに限定される訳ではない。
続いて少なくとも1つの第2デバイスが各第2デバイスに対応するスタンドオフに取り付けられて良い。図21に図示されているように、第1の第2デバイス274aは、接合材料276aによって第1スタンドオフ202aに取り付けられて良く、第2の第2デバイス274bは、接合材料276bによって第2スタンドオフ202bに取り付けられて良く、第3の第2デバイス274a’は、接合材料276a’によって第3スタンドオフ202a’に取り付けられて良く、かつ、第4の第2デバイス274b’は、接合材料276b’によって第4スタンドオフ202b’に取り付けられて良い。
図22に図示されているように、第1誘電層252が、第1マイクロエレクトロニクスデバイス242、第1保護層220、第1パッケージ・オン・パッケージパッド228a、第2パッケージ・オン・パッケージパッド228b、第1の第2デバイス274a、及び第2の第2デバイス274b上に生成されて良い。第2誘電層252’が、第2マイクロエレクトロニクスデバイス242’、第2保護層220’、第3パッケージ・オン・パッケージパッド228a’、第4パッケージ・オン・パッケージパッド228b’、第3の第2デバイス274a’、及び第4の第2デバイス274b’上に生成されて良い。また図22に図示されているように、複数の開口部254が、該複数の開口部254の各々に対応する第1マイクロエレクトロニクスデバイスの接触領域246aと246b、第1パッケージ・オン・パッケージパッド228a、第2パッケージ・オン・パッケージパッド228b、第1の第2デバイス274a、及び第2の第2デバイス274bの少なくとも一部を露出するように第1誘電層252内に生成されて良い。同時に複数の開口部254’もまた、該複数の開口部254’の各々に対応する第2マイクロエレクトロニクスデバイスの接触領域246a’と246b’、第3パッケージ・オン・パッケージパッド228a’、第4パッケージ・オン・パッケージパッド228b’、第3の第2デバイス274a’、及び第4の第2デバイス274b’の少なくとも一部を露出するように第2誘電層252’内に生成されて良い。一の実施例では、第1誘電層252と第2誘電層252’はエポキシを含んで良い。開口部254と254’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、レーザー又はイオンドリル、エッチング等が含まれるが、これらに限定される訳ではない。
図23に図示されているように、電気伝導性材料は、当技術分野において既知である任意の方法によって開口部254内に設けられることで、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266a、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266b、第1パッケージ・オン・パッケージパッドの電気伝導性ビア262a、第2パッケージ・オン・パッケージパッドの電気伝導性ビア262b、第1の第2デバイスの第1電気伝導性ビア2641a、第2の第2デバイスパッドの第2電気伝導性ビア2642a、第2の第2デバイスの第1電気伝導性ビア2641b、第2の第2デバイスパッドの第2電気伝導性ビア2642bが生成されて良い。電気伝導性材料はまた同時に、開口部254’内に設けられることで、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266a’、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266b’、第3パッケージ・オン・パッケージパッドの電気伝導性ビア262a’、第4パッケージ・オン・パッケージパッドの電気伝導性ビア262b’、第3の第2デバイスパッドの第1電気伝導性ビア2641a’、 第3の第2デバイスパッドの第2電気伝導性ビア2642a’、 第4の第2デバイスパッドの第1電気伝導性ビア2641b’、 第4の第2デバイスパッドの第2電気伝導性ビア2642b’、が生成されて良い。さらに図23に図示されているように、電気伝導性トレースが、様々な電気伝導性ビアを電気的に接続するように生成されて良い。図示されているように、第1電気伝導性トレース268aは、第1の第2デバイスパッドの第1電気伝導性ビア2641aと、第1の第2デバイスパッドの第2電気伝導性ビア2642aと、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266aとを電気的に接続するように生成されて良い。第2電気伝導性トレース268bは、第2の第2デバイスパッドの第1電気伝導性ビア2641bと、第2の第2デバイスパッドの第2電気伝導性ビア2642bと、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266bとを電気的に接続するように生成されて良い。さらに、第3電気伝導性トレース268a’は、第3の第2デバイスパッドの第1電気伝導性ビア2641a’と、第3の第2デバイスパッドの第2電気伝導性ビア2642a’と、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266a’とを電気的に接続するように生成されて良い。第4電気伝導性トレース268b’は、第4の第2デバイスパッドの第1電気伝導性ビア2641b’と、第4の第2デバイスパッドの第2電気伝導性ビア2642b’と、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266b’とを電気的に接続するように生成されて良い。よって様々な電気伝導性ビアと電気伝導性トレースとを接続することで、第2デバイスパッドとマイクロエレクトロニクスデバイスとの間の電気伝導路が生成される。電気伝導路（たとえば構成要素268a、268b、268a’、268b’）は、任意の適切な電気伝導性材料であって良い。
さらなる誘電層、電気伝導性ビア、及び電気伝導性トレースが、所望の数の層を生成するように構築されて良いことに留意して欲しい。一旦所望の数の層が生成されると、外側層−たとえばグラスクロース層−が生成されて良い。図23に図示されているように、第1外側層272が第1誘電層252上に生成されて良く、かつ、第2外側層272’が第2誘電層252’上に生成されて良い。外側層（つまり第1外側層272と第2外側層272’）は、当業者が理解しているように、マイクロエレクトロニクスパッケージにおける固有のたわみ/応力を解決するのに用いられて良い。
そのようにしてキャリアの第1表面108上とキャリアの第2表面108’上に生成された構造は、分割法(depaneling process)によって互いに分離されて良い。図24は、分割後のキャリアの第1表面108上に生成される構造を表している。スタンドオフ202aと202b（図23参照）は、当技術分野において既知である任意の適切な方法によって除去されて良い。スタンドオフ202aと202bがキャリア層としての銅である場合には、スタンドオフ202aと202bは分割中に除去できることに留意して欲しい。図25に図示されているように、第1犠牲材料層210（図24参照）は、当業者が理解しているように、たとえばプラズマアッシング又は溶媒蒸発(solvent release)によって除去されて良い。図25に図示されているように、第1マイクロエレクトロニクスデバイスの接合層244は、たとえばプラズマアッシング又は化学溶解によって第1マイクロエレクトロニクスデバイス242から除去されることで、マイクロエレクトロニクスパッケージ280が生成されて良い。プラズマアッシングが第1犠牲材料層210を除去するのに用いられる場合、接合層244もまた1回のプラズマアッシング工程において除去されて良い。
図25から分かるように、図14〜図25のプロセスの結果、第2デバイス（たとえば構成要素274aと274b）は、第1マイクロエレクトロニクスデバイス242の厚さTの範囲内（つまり第1マイクロエレクトロニクスデバイスの活性表面248と第1マイクロエレクトロニクスデバイスの背面250との間）に設けられる。
第2デバイス（つまり構成要素274a、274b、274a’、274b’（図21参照））は、マイクロエレクトロニクスデバイス244及び244’ （図21参照）と同一の開口部（つまり構成要素234,234’（図18参照））を共有する必要はないことに留意して欲しい。当業者は分かるように、最適化−たとえばビルドアップ層の厚さのばらつきを最小にする又はたわみを制御する−を可能にするように第2デバイスとマイクロエレクトロニクスデバイスについてそれぞれ固有の開口部が生成されて良い。
図26〜図38は、本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。図26に図示されているように、キャリア−たとえば図1のキャリア100−が供されて良い。第1スタンドオフ材料層302がキャリアの第1表面108全体にわたって堆積され、かつ、同時に第2スタンドオフ材料層302’がキャリアの第2表面108上に堆積されて良い。第1スタンドオフ材料層302と第2スタンドオフ材料層302’は任意の適切な材料で構成されて良い。任意の適切な材料にはフォトレジスト材料が含まれるが、これに限定される訳ではない。また第1スタンドオフ材料層302と第2スタンドオフ材料層302’は、当技術分野において既知である任意の方法によって生成されて良い。そのような当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層、及び化学気相成長が含まれるが、これらに限定されない。一の実施例では、第1スタンドオフ材料層302と第2スタンドオフ材料層302’は、約30μm〜100μmの厚さに堆積されて良い。
図27に図示されているように、開口部304が、第1スタンドオフ材料層302を貫通することでキャリアの第1表面108の一部を露出させるように生成されて良く、かつ、同時に開口部304’が、キャリアの第2表面108’の一部を露出させるように第2スタンドオフ材料層302’内に生成されて良い。第1スタンドオフ材料層の開口部304と第2スタンドオフ材料層の開口部304’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及び現像が含まれるが、これらに限定される訳ではない。
図28に図示されているように、フォトレジスト材料が第1スタンドオフ材料層302と第2スタンドオフ材料層302’を生成するのに用いられるとき、そのフォトレジスト材料は、それぞれ矢印306,306’で表されている放射線（たとえば光）への曝露によってフラッド曝露（たとえば架橋）されて良い。図29に図示されているように、第1犠牲材料層310−たとえばフォトレジスト材料−は、第1スタンドオフ材料層の開口部304内で第1スタンドオフ材料層302を覆うように生成されて良く（図27参照）、かつ、第2犠牲材料層310’−たとえばフォトレジスト材料−は、第2スタンドオフ材料層の開口部304’内で第1スタンドオフ材料層302を覆うように生成されて良い（図27参照）。第1犠牲材料層310と第2犠牲材料層310’は、当技術分野において既知である任意の適切な方法によって生成されて良い。当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層、及び化学気相成長が含まれるが、これらに限定されない。一の実施例では、第1犠牲材料層310と第2犠牲材料層310’は、約300μm〜600μmの厚さに堆積されて良い。
図30に図示されているように、開口部332が、第1犠牲材料層310を貫通することで第1スタンドオフ材料層302及びキャリアの第1表面108の一部を露出させるように生成されて良く、かつ、同時に開口部332’が、第2犠牲材料層310’を貫通することで第2スタンドオフ材料層302’及びキャリアの第2表面108’の一部を露出させるように生成されて良い。第1犠牲材料層の開口部332と第2犠牲材料層の開口部332’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及び現像が含まれるが、これらに限定される訳ではない。フォトレジスト材料がスタンドオフ材料層と犠牲材料層に用いられる場合、第1スタンドオフ材料層302と第2スタンドオフ材料層302’を架橋する結果、図28に図示されているように、第1スタンドオフ材料層302と第2スタンドオフ材料層302’は、第1犠牲材料層の開口部332と第2犠牲材料層の開口部332’の生成中に実質的な影響を受けないことに留意して欲しい。
図31に図示されているように、第1犠牲材料層の開口部332内で、第1マイクロエレクトロニクスデバイス342は、背面350にて接合材料344によってキャリアの第1表面108に取り付けられて良い。第1マイクロエレクトロニクスデバイス342は、活性表面348上に少なくとも1つの接触領域（構成要素346a及び346bとして表されている）を有して良い。第2犠牲材料層の開口部332’内で、第2マイクロエレクトロニクスデバイス342’は、背面350’にて接合材料344’によってキャリアの第2表面108’に取り付けられて良い。第2マイクロエレクトロニクスデバイス342’は、活性表面348’上に少なくとも1つの接触領域（構成要素346a’及び346b’として表されている）を有して良い。マイクロエレクトロニクスデバイスは任意の所望のデバイスであって良い。任意の所望のデバイスには、マイクロプロセッサ（シングル又はマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、用途特定集積回路等が含まれるが、これらに限定される訳ではない。
続いて少なくとも1つの第2デバイスが各第2デバイスに対応するスタンドオフ材料に取り付けられて良い。さらに図31に図示されているように、第1の第2デバイス374aは、接合材料376aによって第1スタンドオフ材料層302に取り付けられて良く、第2の第2デバイス374bは、接合材料376bによって第1スタンドオフ材料層302に取り付けられて良く、第3の第2デバイス374a’は、接合材料376a’によって第2スタンドオフ材料層302’に取り付けられて良く、かつ、第4の第2デバイス374b’は、接合材料376b’によって第4スタンドオフ材料層302b’に取り付けられて良い。
図32に図示されているように、第1誘電層352が、第1マイクロエレクトロニクスデバイス342、第1の第2デバイス374a、及び第2の第2デバイス374b上に生成されて良い。同時に第2誘電層352’が、第2マイクロエレクトロニクスデバイス342’、第3の第2デバイス374a’、及び第4の第2デバイス374b’上に生成されて良い。また図32に図示されているように、複数の開口部354が、該複数の開口部354の各々に対応する第1マイクロエレクトロニクスデバイスの接触領域346aと346b、第1の第2デバイス374a、及び第2の第2デバイス374bの少なくとも一部を露出するように第1誘電層352内に生成されて良い。複数の開口部354’もまた、該複数の開口部354’の各々に対応する第2マイクロエレクトロニクスデバイスの接触領域346a’と346b’第3の第2デバイス374a’、又は第4の第2デバイス374b’の少なくとも一部を露出するように第2誘電層352’内に生成されて良い。一の実施例では、第1誘電層352と第2誘電層352’はシリカ充填材料を含んで良い。開口部354と354’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、レーザー又はイオンドリル、エッチング等が含まれるが、これらに限定される訳ではない。
図33に図示されているように、電気伝導性材料は、当技術分野において既知である任意の方法によって第1誘電材料層の開口部354（図32参照）内に設けられることで、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366a、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366b、第1の第2デバイスの第1電気伝導性ビア3641a、第2の第2デバイスパッドの第2電気伝導性ビア3642a、第2の第2デバイスの第1電気伝導性ビア3641b、及び第2の第2デバイスパッドの第2電気伝導性ビア3642bが生成されて良い。電気伝導性材料はまた同時に、第2誘電材料層の開口部354’内に設けられることで、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366a’、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366b’、第3の第2デバイスパッドの第1電気伝導性ビア3641a’、 第3の第2デバイスパッドの第2電気伝導性ビア3642a’、第4の第2デバイスパッドの第1電気伝導性ビア3641b’、及び第4の第2デバイスパッドの第2電気伝導性ビア3642b’が生成されて良い。さらに図33に図示されているように、電気伝導性トレースが、様々な電気伝導性ビアを電気的に接続するように生成されて良い。図示されているように、第1電気伝導性トレース368aは、第1の第2デバイスの第1電気伝導性ビア3641aと、第1の第2デバイスの第2電気伝導性ビア3642aと、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366aとを電気的に接続するように生成されて良い。第2電気伝導性トレース368bは、第2の第2デバイスの第1電気伝導性ビア3641bと、第2の第2デバイスの第2電気伝導性ビア3642bと、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366bとを電気的に接続するように生成されて良い。さらに、第3電気伝導性トレース368a’は、第3の第2デバイスの第1電気伝導性ビア3641a’と、第3の第2デバイスの第2電気伝導性ビア3642a’と、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366a’とを電気的に接続するように生成されて良い。第4電気伝導性トレース368b’は、第4の第2デバイスの第1電気伝導性ビア3641b’と、第4の第2デバイスの第2電気伝導性ビア3642b’と、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366b’とを電気的に接続するように生成されて良い。よって様々な電気伝導性ビアと電気伝導性トレースとを接続することで、第2デバイスパッドとマイクロエレクトロニクスデバイスとの間の電気伝導路が生成される。電気伝導路（たとえば構成要素368a、368b、368a’、368b’）は、任意の適切な電気伝導性材料であって良い。
さらなる誘電層、電気伝導性ビア、及び電気伝導性トレースが、所望の数の層を生成するように構築されて良いことに留意して欲しい。一旦所望の数の層が生成されると、外側層−たとえばグラスクロース層−が生成されて良い。図33に図示されているように、第1外側層372が第1誘電層352上に生成されて良く、かつ、第2外側層372’が第2誘電層352’上に生成されて良い。外側層（つまり第1外側層372と第2外側層372’）は、当業者が理解しているように、マイクロエレクトロニクスパッケージにおける固有のたわみ/応力を解決するのに用いられて良い。
そのようにしてキャリアの第1表面108上とキャリアの第2表面108’上に生成された構造は、当技術分野において知られているように、分割法(depaneling process)によって互いに分離されて良い。図34は、分割後のキャリアの第1表面108上に生成される構造を表している。
図35に図示されているように、第1スタンドオフ材料層302と第1犠牲材料層310は、たとえば溶媒蒸発(solvent release)によって除去されて良い。図36に図示されているように、第1マイクロエレクトロニクスデバイスの接合層344、第1の第2デバイスの接合材料376a、及び第2の第2デバイスの接合材料376bは、たとえばプラズマアッシングによって除去されることで、マイクロエレクトロニクスパッケージ380が生成されて良い。
制御されたプラズマアッシングは、第1スタンドオフ材料層302、第1犠牲材料層310、第1マイクロエレクトロニクスデバイスの接合層344、第1の第2デバイスの接合材料376a、及び第2の第2デバイスの接合材料376bを同時に除去するのに用いられ得ることに留意して欲しい。制御されたプラズマアッシングは、図37に図示されているように、第1犠牲材料層310をそのまま残しながら、第1スタンドオフ材料層302、第1マイクロエレクトロニクスデバイスの接合層344、第1の第2デバイスの接合材料376a、及び第2の第2デバイスの接合材料376bを同時に除去することで、マイクロエレクトロニクスデバイスパッケージ390を生成するのに用いられ得ることにさらに留意して欲しい。
図36と図37から分かるように、図26〜図37のプロセスの結果、第2デバイス（たとえば構成要素374aと374b）は、第1マイクロエレクトロニクスデバイス342の厚さTの範囲内（つまり第1マイクロエレクトロニクスデバイスの活性表面348と第1マイクロエレクトロニクスデバイスの背面350との間）に設けられる。
図28〜図37に図示された実施例が、マイクロエレクトロニクスデバイスパッケージ用に生成されたスタンドオフ層を表しているとはいえ、当業者には分かるように、マイクロエレクトロニクスデバイス及びパッケージ積層並びに多数のデバイスの埋め込みのための様々なパッケージ構造の作製を可能にするように、多数のスタンドオフ材料層が生成され、かつ、様々なポケット又はキャビティが材料内に生成されて良いことに留意して欲しい。
本開示の対象は必ずしも図1〜図37に図示された特定の用途に限定されないことに留意して欲しい。対象は、他のマイクロエレクトロニクスデバイスパッケージング用途に適用されても良い。さらに対象は、マイクロエレクトロニクスデバイス製造分野外の適切な用途において用いられても良い。しかも当業者には分かるように、本開示の対象は、より大きなバンプレスビルドアップパッケージの一部であって良く、多数の積層されたマイクロエレクトロニクスダイを含んで良く、ウエハレベルで生成されて良く、任意の数の適切な変化型を含んで良い。

Claims (9)

  1. マイクロエレクトロニクスデバイスパッケージの作製方法であって：
    キャリア上に犠牲材料層を生成する工程；
    前記犠牲材料層を貫通して前記キャリアの一部を露出する開口部を生成する工程；
    前記犠牲材料層上に少なくとも１つの第２デバイスパッドを生成する工程；
    前記犠牲材料層の開口部内で前記キャリアにマイクロエレクトロニクスデバイスを取り付ける工程であって、前記マイクロエレクトロニクスデバイスは、活性表面、対向する背面、及び、前記マイクロエレクトロニクスデバイスの活性表面と対向する背面との間の距離によって定義される厚さを有する、工程；
    前記マイクロエレクトロニクスデバイスと前記少なくとも１つの第２デバイスパッドを覆うように誘電層を設ける工程；
    前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程；
    前記犠牲材料層を除去する工程；並びに、
    前記少なくとも１つの第２デバイスパッドに第２デバイスを取り付ける工程であって、前記第２デバイスは前記マイクロエレクトロニクスデバイスの厚さの範囲内に設けられる、工程；
    を有する方法。
  2. 前記少なくとも１つの第２デバイスパッドに第２デバイスを取り付ける工程が、前記少なくとも１つの第２デバイスパッドにキャパシタを取り付ける工程を含む、請求項１に記載の方法。
  3. 前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程が：
    前記誘電層を貫通して前記第２デバイスパッドにまで到達する少なくとも１つの開口部を生成する工程；
    前記誘電層を貫通して前記マイクロエレクトロニクスデバイスにまで到達する少なくとも１つの開口部を生成する工程；
    前記開口部内に電気伝導性材料を設けて少なくとも１つの第２デバイスパッドの伝導性ビアと少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアを生成する工程；及び、
    前記少なくとも１つの第２デバイスパッドの伝導性ビアと前記少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアとの間に少なくとも１つの電気伝導性トレースを生成する工程；
    を有する、請求項１に記載の方法。
  4. マイクロエレクトロニクスデバイスパッケージの作製方法であって：
    キャリア上にスタンドオフ材料層を生成する工程；
    前記スタンドオフ材料層を貫通して前記キャリアの一部を露出する開口部を生成する工程；
    前記スタンドオフ材料層の開口部内で前記スタンドオフ材料層上に犠牲材料層を生成する工程；
    前記犠牲材料層を貫通して前記スタンドオフ材料層の一部と前記キャリアの一部を露出する開口部を生成する工程；
    前記キャリアにマイクロエレクトロニクスデバイスを取り付ける工程であって、前記マイクロエレクトロニクスデバイスは、活性表面、対向する背面、及び、前記マイクロエレクトロニクスデバイスの活性表面と対向する背面との間の距離によって定義される厚さを有する、工程；
    少なくとも１つの前記スタンドオフ材料層に少なくとも１つの第２デバイスを取り付ける工程であって、前記少なくとも１つの第２デバイスは前記マイクロエレクトロニクスデバイスの厚さの範囲内に設けられる、工程；
    前記マイクロエレクトロニクスデバイスと前記少なくとも１つの第２デバイスを覆うように誘電層を設ける工程；
    前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程；並びに、
    少なくとも１つの前記スタンドオフ材料層を除去する工程；
    を有する方法。
  5. 少なくとも１つの前記スタンドオフ材料層に少なくとも１つの第２デバイスを取り付ける工程が、少なくとも１つの前記スタンドオフ材料層にキャパシタを取り付ける工程を含む、請求項４に記載の方法。
  6. 前記犠牲材料層を除去する工程をさらに有する、請求項４に記載の方法。
  7. 前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程が：
    前記誘電層を貫通して前記第２デバイスパッドにまで到達する少なくとも１つの開口部を生成する工程；
    前記誘電層を貫通して前記マイクロエレクトロニクスデバイスにまで到達する少なくとも１つの開口部を生成する工程；
    前記開口部内に電気伝導性材料を設けて少なくとも１つの第２デバイスパッドの伝導性ビアと少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアを生成する工程；及び、
    前記少なくとも１つの第２デバイスパッドの伝導性ビアと前記少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアとの間に少なくとも１つの電気伝導性トレースを生成する工程；
    を有する、請求項４に記載の方法。
  8. 前記キャリア上にスタンドオフ材料層を生成する工程が、前記キャリア上にフォトレジストスタンドオフ材料層を生成する工程を含む、請求項５に記載の方法。
  9. 前記フォトレジストスタンドオフ材料層を架橋させる工程をさらに有する、請求項８に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101449375B (zh) * 2006-06-29 2012-01-18 英特尔公司 用于集成电路封装中的无导线连接的设备、系统和方法
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
KR101632249B1 (ko) 2011-10-31 2016-07-01 인텔 코포레이션 멀티 다이 패키지 구조들
US9257368B2 (en) 2012-05-14 2016-02-09 Intel Corporation Microelectric package utilizing multiple bumpless build-up structures and through-silicon vias
WO2013184145A1 (en) 2012-06-08 2013-12-12 Intel Corporation Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
US9320149B2 (en) * 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
US9666202B2 (en) 2013-09-10 2017-05-30 Huawei Technologies Co., Ltd. Adaptive bandwidth extension and apparatus for the same
US9295158B2 (en) * 2013-11-05 2016-03-22 Sunasic Technologies, Inc. Method of manufacturing printed circuit board having electronic component embedded
US10206288B2 (en) * 2015-08-13 2019-02-12 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate
US10165677B2 (en) 2015-12-10 2018-12-25 Palo Alto Research Center Incorporated Bare die integration with printed components on flexible substrate without laser cut
TWI590407B (zh) * 2015-12-11 2017-07-01 南茂科技股份有限公司 半導體封裝結構及其製作方法
US9978698B1 (en) * 2017-01-25 2018-05-22 Raytheon Company Interconnect structure for electrical connecting a pair of microwave transmission lines formed on a pair of spaced structure members
US10847384B2 (en) 2017-05-31 2020-11-24 Palo Alto Research Center Incorporated Method and fixture for chip attachment to physical objects
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
CN113133178B (zh) * 2019-12-31 2024-03-22 奥特斯(中国)有限公司 具有中心承载件和两个相反的层堆叠体的布置结构、部件承载件及制造方法

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4921160A (en) 1988-02-29 1990-05-01 American Telephone And Telegraph Company Personal data card and method of constructing the same
JPH05166623A (ja) * 1991-12-12 1993-07-02 Matsushita Electric Ind Co Ltd 小形固定コイル
US5510649A (en) 1992-05-18 1996-04-23 Motorola, Inc. Ceramic semiconductor package having varying conductive bonds
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5527741A (en) 1994-10-11 1996-06-18 Martin Marietta Corporation Fabrication and structures of circuit modules with flexible interconnect layers
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
US5866953A (en) 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
US5899705A (en) 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
FI981219L (fi) * 1998-05-29 1999-11-30 Upm Kymmene Corp Menetelmä ja pakkauskone täytetyn pakkauksen muodostamiseksi, aihiomateriaaliraina ja täytetty pakkaus
US6306680B1 (en) 1999-02-22 2001-10-23 General Electric Company Power overlay chip scale packages for discrete power devices
US6239482B1 (en) 1999-06-21 2001-05-29 General Electric Company Integrated circuit package including window frame
US6312972B1 (en) 1999-08-09 2001-11-06 International Business Machines Corporation Pre-bond encapsulation of area array terminated chip and wafer scale packages
US6242282B1 (en) 1999-10-04 2001-06-05 General Electric Company Circuit chip package and fabrication method
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
US6396148B1 (en) 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
US6426545B1 (en) 2000-02-10 2002-07-30 Epic Technologies, Inc. Integrated circuit structures and methods employing a low modulus high elongation photodielectric
US6555908B1 (en) 2000-02-10 2003-04-29 Epic Technologies, Inc. Compliant, solderable input/output bump structures
US6586836B1 (en) 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6734534B1 (en) 2000-08-16 2004-05-11 Intel Corporation Microelectronic substrate with integrated devices
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6586822B1 (en) 2000-09-08 2003-07-01 Intel Corporation Integrated core microelectronic package
US6489185B1 (en) 2000-09-13 2002-12-03 Intel Corporation Protective film for the fabrication of direct build-up layers on an encapsulated die package
US6713859B1 (en) 2000-09-13 2004-03-30 Intel Corporation Direct build-up layer on an encapsulated die package having a moisture barrier structure
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6617682B1 (en) 2000-09-28 2003-09-09 Intel Corporation Structure for reducing die corner and edge stresses in microelectronic packages
US6709898B1 (en) 2000-10-04 2004-03-23 Intel Corporation Die-in-heat spreader microelectronic package
US6423570B1 (en) 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
US6703400B2 (en) 2001-02-23 2004-03-09 Schering Corporation Methods for treating multidrug resistance
US6706553B2 (en) 2001-03-26 2004-03-16 Intel Corporation Dispensing process for fabrication of microelectronic packages
JP3878430B2 (ja) * 2001-04-06 2007-02-07 株式会社ルネサステクノロジ 半導体装置
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
US6586276B2 (en) 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US6472762B1 (en) 2001-08-31 2002-10-29 Lsi Logic Corporation Enhanced laminate flipchip package using a high CTE heatspreader
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
JP4530322B2 (ja) * 2001-10-09 2010-08-25 ルネサスエレクトロニクス株式会社 高周波パワーアンプモジュール
US6580611B1 (en) 2001-12-21 2003-06-17 Intel Corporation Dual-sided heat removal system
US6841413B2 (en) 2002-01-07 2005-01-11 Intel Corporation Thinned die integrated circuit package
JP3938759B2 (ja) * 2002-05-31 2007-06-27 富士通株式会社 半導体装置及び半導体装置の製造方法
US6919508B2 (en) * 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
JP2004200201A (ja) * 2002-12-16 2004-07-15 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
US7294533B2 (en) 2003-06-30 2007-11-13 Intel Corporation Mold compound cap in a flip chip multi-matrix array package and process of making same
WO2005024946A1 (ja) * 2003-09-04 2005-03-17 Renesas Technology Corp. 半導体装置およびその製造方法
US6909176B1 (en) 2003-11-20 2005-06-21 Altera Corporation Structure and material for assembling a low-K Si die to achieve a low warpage and industrial grade reliability flip chip package with organic substrate
KR100632472B1 (ko) 2004-04-14 2006-10-09 삼성전자주식회사 측벽이 비도전성인 미세 피치 범프 구조를 가지는미세전자소자칩, 이의 패키지, 이를 포함하는액정디스플레이장치 및 이의 제조방법
KR100593703B1 (ko) 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
US7442581B2 (en) 2004-12-10 2008-10-28 Freescale Semiconductor, Inc. Flexible carrier and release method for high volume electronic package fabrication
TWI245388B (en) 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
US7109055B2 (en) 2005-01-20 2006-09-19 Freescale Semiconductor, Inc. Methods and apparatus having wafer level chip scale package for sensing elements
TWI269423B (en) 2005-02-02 2006-12-21 Phoenix Prec Technology Corp Substrate assembly with direct electrical connection as a semiconductor package
WO2006101155A1 (ja) * 2005-03-24 2006-09-28 Matsushita Electric Industrial Co., Ltd. 電子部品の実装方法および電子回路装置
US7160755B2 (en) 2005-04-18 2007-01-09 Freescale Semiconductor, Inc. Method of forming a substrateless semiconductor package
KR20080031192A (ko) 2005-06-29 2008-04-08 로무 가부시키가이샤 반도체 장치 및 반도체 장치 집합체
US7459782B1 (en) 2005-10-05 2008-12-02 Altera Corporation Stiffener for flip chip BGA package
US7425464B2 (en) 2006-03-10 2008-09-16 Freescale Semiconductor, Inc. Semiconductor device packaging
US20070279885A1 (en) 2006-05-31 2007-12-06 Basavanhally Nagesh R Backages with buried electrical feedthroughs
TWI301663B (en) 2006-08-02 2008-10-01 Phoenix Prec Technology Corp Circuit board structure with embedded semiconductor chip and fabrication method thereof
US7723164B2 (en) 2006-09-01 2010-05-25 Intel Corporation Dual heat spreader panel assembly method for bumpless die-attach packages, packages containing same, and systems containing same
US7659143B2 (en) 2006-09-29 2010-02-09 Intel Corporation Dual-chip integrated heat spreader assembly, packages containing same, and systems containing same
US7588951B2 (en) 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US7476563B2 (en) 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
JP4897451B2 (ja) 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
US7632715B2 (en) 2007-01-05 2009-12-15 Freescale Semiconductor, Inc. Method of packaging semiconductor devices
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US7648858B2 (en) 2007-06-19 2010-01-19 Freescale Semiconductor, Inc. Methods and apparatus for EMI shielding in multi-chip modules
TW200901409A (en) 2007-06-22 2009-01-01 Nan Ya Printed Circuit Board Corp Packaging substrate with embedded chip and buried heatsink
US7863090B2 (en) 2007-06-25 2011-01-04 Epic Technologies, Inc. Packaged electronic modules and fabrication methods thereof implementing a cell phone or other electronic system
JP4752825B2 (ja) 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
US7595226B2 (en) 2007-08-29 2009-09-29 Freescale Semiconductor, Inc. Method of packaging an integrated circuit die
US7651889B2 (en) 2007-09-13 2010-01-26 Freescale Semiconductor, Inc. Electromagnetic shield formation for integrated circuit die package
US20090072382A1 (en) 2007-09-18 2009-03-19 Guzek John S Microelectronic package and method of forming same
US20090079064A1 (en) 2007-09-25 2009-03-26 Jiamiao Tang Methods of forming a thin tim coreless high density bump-less package and structures formed thereby
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US7851905B2 (en) 2007-09-26 2010-12-14 Intel Corporation Microelectronic package and method of cooling an interconnect feature in same
US20090152743A1 (en) 2007-12-15 2009-06-18 Houssam Jomaa Routing layer for a microelectronic device, microelectronic package containing same, and method of forming a multi-thickness conductor in same for a microelectronic device
US8035216B2 (en) * 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
JP4828559B2 (ja) 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
US8093704B2 (en) 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
US7847415B2 (en) 2008-07-18 2010-12-07 Qimonda Ag Method for manufacturing a multichip module assembly
US7633143B1 (en) * 2008-09-22 2009-12-15 Powertech Technology Inc. Semiconductor package having plural chips side by side arranged on a leadframe
US20100073894A1 (en) 2008-09-22 2010-03-25 Russell Mortensen Coreless substrate, method of manufacturing same, and package for microelectronic device incorporating same
US7935571B2 (en) 2008-11-25 2011-05-03 Freescale Semiconductor, Inc. Through substrate vias for back-side interconnections on very thin semiconductor wafers
US7901981B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US20100237481A1 (en) 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with dual sided connection and method of manufacture thereof
US20110156261A1 (en) 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
US8222716B2 (en) 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US20110108999A1 (en) 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
US8034661B2 (en) 2009-11-25 2011-10-11 Stats Chippac, Ltd. Semiconductor device and method of forming compliant stress relief buffer around large array WLCSP
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8247900B2 (en) 2009-12-29 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flip chip package having enhanced thermal and mechanical performance
US8497587B2 (en) 2009-12-30 2013-07-30 Stmicroelectronics Pte Ltd. Thermally enhanced expanded wafer level package ball grid array structure and method of making the same
JP5460388B2 (ja) 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8431438B2 (en) 2010-04-06 2013-04-30 Intel Corporation Forming in-situ micro-feature structures with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8264849B2 (en) 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20110316140A1 (en) 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8786066B2 (en) 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
JP5598212B2 (ja) 2010-09-29 2014-10-01 パナソニック株式会社 ハイブリッドコア基板とその製造方法、半導体集積回路パッケージ、及びビルドアップ基板とその製造方法
US8519519B2 (en) * 2010-11-03 2013-08-27 Freescale Semiconductor Inc. Semiconductor device having die pads isolated from interconnect portion and method of assembling same
US20120112336A1 (en) 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
US20120139095A1 (en) 2010-12-03 2012-06-07 Manusharow Mathew J Low-profile microelectronic package, method of manufacturing same, and electronic assembly containing same
US8508037B2 (en) 2010-12-07 2013-08-13 Intel Corporation Bumpless build-up layer and laminated core hybrid structures and methods of assembling same
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
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