JP5711637B2 - 磁気メモリ素子、磁気メモリ装置、スピントランジスタ、及び集積回路 - Google Patents

Description

本発明の実施形態は、磁気メモリ素子、磁気メモリ装置、スピントランジスタ、及び集積回路に関する。

磁気抵抗効果素子は、トンネル絶縁膜を２層の強磁性層で挟んだ構造を有する。磁気抵抗効果素子は、磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に応用される。磁気抵抗効果素子を構成する２層の強磁性層の一方は、磁化が一方向に固定されており固定層（ピン層）として働く。他方の強磁性層は、磁化が可変であり記憶層として働く。ＭＲＡＭは、１重トンネル接合又は２重トンネル接合を用いている。よって、ＭＲＡＭは不揮発性のデータを記憶することができ、１０ｎｓ以下の時間で書き込み・読み出しができ、かつ１０^１５回以上も書き換えを行うことができる。

ＭＲＡＭの書き込み方式として、スピン注入磁化反転法が提案されている。スピン注入磁化反転法は、スピン偏極電子（スピン注入電流）をＭＲＡＭの記憶層に注入することで記憶層の磁化を反転させる方法である。書き込み時に必要とされるスピン注入電流の大きさは、ＭＲＡＭの微細化にともなって小さくなる。このため、ＭＲＡＭの書き込み方法としてスピン注入磁化反転法は期待されている。

しかしながら、スピン注入磁化反転法を用いてＭＲＡＭに書き込むには、ＭＲＡＭの双方向に対して電流を流す必要がある。ビット線とワード線との間にＭＲＡＭとダイオードを直列接続するクロスポイント型の構造に対して双方向に電流を流すと周り込み電流が生じてしまう。従って、１つのメモリセルにおいて、１つのＭＲＡＭに対して少なくとも１つのトランジスタを用いる必要がある。このため、メモリセルのサイズをＭＲＡＭのサイズ以下にすることが難しい。

また、ソース電極又はドレイン電極の少なくとも一方に磁気抵抗効果素子を有するスピントランジスタにおいても書き込み時に双方向に電流を流す。このため、周辺回路が複雑化してしまう。

米国特許第６２５６２２３号 米国特許第７６０２６３６号 特開２０１０−２１９１７７号公報

そこで本発明の実施形態は、単方向電流で書き込みが可能であり、微細化が可能な磁気メモリ素子、磁気メモリ装置、スピントランジスタ、及び集積回路を提供することを目的とする。

本発明の一態様に係る磁気メモリ素子は、磁化が可変の第１の強磁性層と、価電子帯と伝導帯からなる第１のバンド及び前記価電子帯から前記伝導帯において連続する第２のバンドを有する第２の強磁性層と、前記第１の強磁性層と前記第２の強磁性層との間に設けられた非磁性層と、を備え、前記第１の強磁性層と前記第２の磁性層との間に電子を流すことで読み出しを行い、かつ前記第２の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第２のバンドのスピンで第１の磁化状態の書き込みを行い、又は前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し、電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第１のバンドのスピンで第２の磁化状態の書き込みを行う。

第１の実施形態に係る磁気メモリ素子を示す図。 第１の実施形態を説明するための図。 第１の実施形態を説明するための図。 第１の実施形態を説明するための図。 第１の実施形態を説明するための図。 第２の実施形態に係る磁気メモリ装置を示す図。 第２の実施形態を説明するための図。 第２の実施形態を説明するための図。 第２の実施形態を説明するための図。 第３の実施形態に係るスピントランジスタを示す図。 第３の実施形態を説明するための図。 第３の実施形態を説明するための図。 第３の実施形態を説明するための図。 第４の実施形態に係るスピントランジスタを示す図。 第５の実施形態に係るメモリチップを示す図。 第６の実施形態に係る集積回路を示す図。 第６の実施形態に係る集積回路を示す図。

以下図面を参照して、本発明の各実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
（第１の実施形態）

図１は磁気メモリ素子１００を示す図である。

磁気メモリ素子１００は、第１の強磁性層１０と、第３の強磁性層３０と、第１の強磁性層１０と第３の強磁性層３０との間に設けられた非磁性層２５と、第３の強磁性層３０と非磁性層２５との間に設けられた第２の強磁性層２０を備える。図１に示す矢印は磁化の方向を示している。磁化は膜面に対して垂直であるとする。磁化は膜面に対して平行でもよい。また第３の強磁性層３０と第２の強磁性層２０との間に更に非磁性層２５が設けられていてもよい。

第１の強磁性層１０は、磁化が可変である。第１の強磁性層１０は、例えばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、及びＣｒから選択される少なくとも一つの元素と、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、及びＲｈから選択される少なくとも一つの元素との合金を用いることができる。これらにＢが添加されてもよい。第１の強磁性層１０は、多層構造でもよい。また、その多層構造の各層の間に非磁性層２５が設けられていてもよい。第１の強磁性層１０の膜厚は、０．１ｎｍ以上１００ｎｍ以下である。

第３の強磁性層３０は、磁化が一方向に固定されている。第３の強磁性層３０は、例えばＦｅ、Ｃｏ、Ｎｉ、Ｍｎ、及びＣｒから選択される少なくとも一つの元素と、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｕ、及びＲｈから選択される少なくとも一つの元素との合金を用いることができる。これらにＢが添加されてもよい。第３の強磁性層３０の膜厚は、０．１ｎｍ以上１００ｎｍ以下である。

非磁性層２５には、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌ、Ｌａ、Ｍｇから選択される少なくとも１つの元素、又はこれらの合金、酸化物を用いることができる。非磁性層２５には、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、又はＴｉ等の酸化物、窒化物を用いてもよい。他にも、ＳｒＴｉＯ、ＮｄＧａＯ、又はＳｉ_ｘＧｅ_１−ｘ（０＜ｘ＜１）を用いても良い。また、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体、又は磁性半導体を用いてもよい。

第２の強磁性層２０は、ハーフメタルを含む。第２の強磁性層２０には、例えばホイスラー合金、磁性半導体を用いることができる。

ホイスラー合金は、例えばＣｏ_２ＦｅＡｌ_１−ｘＳｉ_ｘ又はＣｏ_２Ｍｎ_１−ｘＦｅ_ｘＳｉである（０＜ｘ＜１）。

磁性半導体は、例えば、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、又はＳｉＧｅＭｎである。磁性半導体に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、又はＮｂ（ニオブ）等の非磁性元素を添加してもよい。これらの非磁性元素を磁性半導体に添加すると、磁気特性、結晶性、機械的特性、又は化学的特性等の物性を調整することができる。

また、第２の強磁性層２０には、Ｃｏ、Ｆｅ、若しくはＮｉ、又はこれらの合金を用いることもできる。他にも、例えばＣｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃo−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄや、ＮｉＭｎＳｂ、Ｃｏ_２ＭｎＧｅ、Ｃｏ_２ＭｎＡｌ、Ｃｏ_２ＭｎＳｉ、又はＣｏＣｒＦｅＡｌを用いることができる。

第２の強磁性層２０の膜厚は、０．４ｎｍ以上５ｎｍ以下である。この膜厚であれば、超常磁性にならないからである。

第３の強磁性層３０と第２の強磁性層２０との間に非磁性層２５が設けられていてもよい。第１の強磁性層１０、第３の強磁性層３０は、一軸の磁気異方性を有するのが望ましい。

また、第２の強磁性層２０の磁化を面内方向に向ける場合には、図２に示すように第３の強磁性層３０上にＲｕからなる中間層３５を介して反強磁性層４０を設ける。反強磁性層４０には、例えばＦｅ−Ｍｎ（鉄−マンガン）、Ｐｔ−Ｍｎ（白金−マンガン）、Ｐｔ−Ｃｒ−Ｍｎ（白金−クロム−マンガン）、Ｎｉ−Ｍｎ（ニッケル−マンガン）、Ｉｒ−Ｍｎ（イリジウム−マンガン）、ＮｉＯ（酸化ニッケル）、又はＦｅ_２Ｏ_３（酸化鉄）を用いることができる。なお、反強磁性層４０を設けなくても、第３の強磁性層３０の膜厚を例えば、１０ｎｍ以上と厚くすれば第２の強磁性層２０の磁化を面内にすることができる。

なお、第１の強磁性層１０と非磁性層２５との間、又は第１の強磁性層１０と第２の強磁性層２０との間にＣｏＦｅ又はＣｏＦｅＢを含む層が設けられていてもよい。

次に、磁気メモリ素子１００の動作原理について説明する。

図３は、磁気メモリ素子１００の書き込み動作を説明するための図である。

図３（Ａ）に示すように、第１の強磁性層１０、第２の強磁性層２０、及び第３の強磁性層３０の磁化は膜面に対して垂直方向を向いている。なお、第１の強磁性層１０の磁化は紙面下向き（ダウンスピン）であり、第３の強磁性層３０及び第２の強磁性層２０の磁化は紙面上むき（アップスピン）とする。

図３（Ａ）に示すように、電子を第３の強磁性層３０から第１の強磁性層１０に向かって流すと、電子は第２の強磁性層２０のスピン情報を受け取り、非磁性層２５を介して第１の強磁性層１０にそのスピン情報を伝える。このため、初めにダウンスピンであった第１の強磁性層１０の電子はアップスピンになる。

これは、次のように説明できる。

図３（Ｂ）は、第２の強磁性層２０、非磁性層２５、及び第１の強磁性層１０のエネルギーを示す図である。第２の強磁性層２０はハーフメタルである。第１の強磁性層１０は強磁性である。図３（Ｂ）では、第２の強磁性層２０の第２のバンドはアップスピンを有し、第１の強磁性層１０の第２のバンドはダウンスピンを有するものとする。

第２の強磁性層２０の第２のバンドは低エネルギーから高エネルギーに渡って連続的である。第２の強磁性層２０の第１のバンドは伝導帯と価電子帯からなる。すなわち、第２のバンドは、少なくとも価電子帯から伝導帯との間において連続的である。

第２の強磁性層２０のフェルミ準位Ｅ_Ｆ付近の電子が伝導に寄与する。図３からわかるように、フェルミ準位Ｅ_Ｆ付近に電子が存在するのは第２のバンドである。よって、第２の強磁性層２０の第２のバンドに存在するアップスピンの電子が第１の強磁性層１０のスピンの向きを変える。

しかしながら、フェルミ準位Ｅ_Ｆから第１のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加すると、第１のバンドの価電子帯の電子が伝導に寄与してしまう。これは、印加した電圧に相当する分だけフェルミ準位Ｅ_Ｆが変動するからである。よって、このエネルギー差以下のエネルギーに相当する電圧を第１の強磁性層１０と第３の強磁性層３０に印加する。この電圧を第１の電圧とする。

第１の強磁性層１０と第３の強磁性層３０との間に第１の電圧を印加し、電子を第３の強磁性層３０から第１の強磁性層１０に向かって流すことで、第２のバンドのスピンによって第１の強磁性層１０の磁化情報を書き換えることができる。第１の強磁性層１０の電位よりも第３の強磁性層３０の電位の方が高くなるように電圧を印加する。

なお、読み出し時には第１の電圧よりも低い電圧を第１の強磁性層１０と第３の強磁性層３０との間に印加し、第３の強磁性層３０から第１の強磁性層１０に向かって電子を流す。第１の強磁性層１０の磁化の向きと第３の強磁性層３０の磁化の向きは略平行なので低い抵抗値を示す。

図４（Ａ）に示すように、第１の強磁性層１０の磁化がアップスピンの場合について説明する。第１の強磁性層１０の磁化の向きをダウンスピンに変えたい場合、図４（Ｂ）に示すように第２の強磁性層２０のフェルミ準位Ｅ_Ｆから第１のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加し、電子を第３の強磁性層３０から第１の強磁性層１０に向かって流す。この電圧を第２の電圧とする。このとき、第２の強磁性層２０の第１のバンドの価電子帯の電子の数が第２のバンドの電子の数よりも多くなる。よって、第２の強磁性層２０の第１のバンドの電子が伝導に寄与するようになる。従って、第２の強磁性層２０のダウンスピンによって、第１の強磁性層１０のアップスピンをダウンスピンに書き換えることができる。第１の強磁性層１０の電位よりも第３の強磁性層３０の電位の方が高くなるように電圧を印加する。

図４（Ｂ）の第２の強磁性層２０の第１のバンドの価電子端におけるエネルギー準位では、第２のバンドの状態密度の方が第１のバンドの状態密度よりも大きい。実際は第２のバンドの状態密度の方が小さい。従って、第２の強磁性層２０のフェルミ準位Ｅ_Ｆから第１のバンドの価電子帯のバンド端までのエネルギー差よりも大きなエネルギーに相当する電圧を印加し、電子を第３の強磁性層３０から第１の強磁性層１０に向かって流せば、第２の強磁性層２０の第１のバンドの電子が伝導に寄与する。

なお、読み出し時には第２の電圧よりも低い電圧を第１の強磁性層１０と第３の強磁性層３０との間に印加し、第３の強磁性層３０から第１の強磁性層１０に向かって電子を流す。第１の強磁性層１０の磁化の向きと第３の強磁性層３０の磁化の向きは略反平行なので高い抵抗値を示す。

一例として、第２の強磁性層２０にＣｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５を用いた場合には、０．６Ｖよりも小さな電圧を用いることで第２の強磁性層２０の第２のバンドの電子を伝導に寄与させることができる。第２の強磁性層２０の第１のバンドの電子を伝導に寄与させる場合には、０．６Ｖ以上の電圧を用いる。第２の強磁性層２０にＣｏ_２Ｍｎ_０．５Ｆｅ_０．５Ｓｉを用いた場合には、０．５Ｖよりも小さな電圧を用いることで第２の強磁性層２０の第２のバンドの電子を伝導に寄与させることができる。第２の強磁性層２０の第１のバンドの電子を伝導に寄与させる場合には、０．５Ｖ以上の電圧を用いる。これらの電圧値は、一例である。よって、磁気メモリ素子１００の設計等によって電圧値に相違が生じる可能性がある。

第２の強磁性層２０に含まれるハーフメタルは、完全に結晶化されていることが理想的である。しかしながら、完全に結晶化されていなくてもよい。すなわち、第２のバンドの電子が主に伝導に寄与しているときに、第１のバンドの電子が多少伝導に寄与してもよい。一方で、第１のバンドの電子が主に伝導に寄与しているときに、第２のバンドの電子が多少伝導に寄与してもよい。

第１の強磁性層１０の第２のバンドの電子が動作に寄与するものとして説明した。しかしながら、第１の強磁性層１０の第１のバンドの電子が動作に寄与するものとしてもよい。この違いは、フェルミ準位Ｅ_Ｆにおける電子の数によって生じる。

第２の強磁性層２０の第２のバンドは連続的であり、第２の強磁性層２０の第１のバンドは伝導帯と価電子帯からなるものとして説明した。しかしながら、第２の強磁性層２０の第２のバンドが伝導帯と価電子帯からなり、第２の強磁性層２０の第１のバンドが連続的であるとしてもよい。

磁気メモリ素子１００は、第２強磁性層２０を含むものとして説明した。しかしながら、図５に示すように、第３の強磁性層３０を用いずに第２の強磁性層２０と第１の強磁性層１０との間に非磁性層２５が設けられている構成にしてもよい。
（第２の実施形態）

図６は、第２の実施形態に係る磁気メモリ装置２００を示す図である。

磁気メモリ装置２００は、列方向及び行方向に設けられた複数の磁気メモリ素子１００を有し、それぞれの磁気メモリ素子１００はワード線ＷＬとビット線ＢＬが交差する位置に配置されている。磁気メモリ素子１００とワード線ＷＬとの間には整流素子Ｄが設けられている。これは、磁気メモリ装置２００で回り込み電流が生じるのを防ぐためである。整流素子Ｄは、磁気メモリ素子１００とビット線ＢＬとの間に設けられてもよい。

整流素子Ｄは、クーロンブロッケード素子であってもよい。

図７は、磁気メモリ装置２００の一例を示す図である。

磁気メモリ装置２００は、行・列方向に配列された磁気メモリ素子１００と、複数のワード線ＷＬと、これらのワード線ＷＬに交差する複数のビット線ＢＬと、行デコーダ／書き込み回路／読み出し回路２０５と、列デコーダ／読み出し回路２１０と、を備えている。

図８は、行デコーダ／書き込み回路／読み出し回路２０５、及び列デコーダ／読み出し回路２１０を示す図である。行デコーダ／書き込み回路／読み出し回路２０５、及び列デコーダ／読み出し回路２１０は、３個の電流源２１５、２２０、２２５と、例えばｐ型ＭＯＳトランジスタからなる３個のスイッチ２３０、２３５、２４０と、ワード線ＷＬに対応して設けられた例えばｎ型ＭＯＳトランジスタからなる選択トランジスタ２４５と、を備えている。電流源２１５、２２０、２２５から発生する電流の強さをそれぞれＩ１、Ｉ２、Ｉ３とする。ここで、電流の強さはＩ２＜Ｉ１＜Ｉ３とする。電流源２１５とスイッチ２３０は直列に接続されて第１直列回路を構成する。電流源２２０とスイッチ２３５は直列に接続されて第２直列回路を構成する。電流源２２５とスイッチ２４０は直列に接続されて第３直列回路を構成する。第１直列回路と第３直列回路は、書き込み回路を構成する。第２直列回路は読み出し回路を構成する。第１直列回路、第２直列回路、及び第３直列回路はそれぞれ選択トランジスタ２４５の一端に接続されている。この選択トランジスタ２４５の他端は対応するワード線ＷＬに接続されている。

また、列デコーダ／読み出し回路２１０は、ビット線ＢＬに対応して設けられたｎ型ＭＯＳトランジスタからなる選択トランジスタ２５０と、抵抗２５５とを備えている。選択トランジスタ２５０の一端は、対応するビット線ＢＬに接続され、他端は抵抗２５５を介して接地される。

磁気メモリ装置２００の動作原理について説明する。

まず、強さがＩ１の電流を用いて、磁気メモリ素子１００の第１の強磁性層１０の磁化方向が図９（Ａ）となる書き込みについて説明する。

この場合、行デコーダ／書き込み回路／読み出し回路２０５によって選択トランジスタ２４５のゲートに制御信号を送りＯＮさせるとともに列デコーダ／読み出し回路２１０によって選択トランジスタ２５０のゲートに制御信号を送りＯＮさせることにより、書き込みを行う磁気メモリ素子１００を選択する。続いて、行デコーダ／書き込み回路／読み出し回路２０５からスイッチ２３０のゲートに制御信号を送りＯＮさせる。すると電流源２１５からスイッチ２３０を通って選択された磁気メモリ素子１００に書き込み電流Ｉ１が流れ、選択された磁気メモリ素子１００に書き込みが行われる。上記書き込みは、行デコーダ／書き込み回路／読み出し回路２０５からスイッチ２３０のゲートに制御信号を送りＯＦＦさせることにより終了する。

次に、強さがＩ３の電流を用いて、磁気メモリ素子１００の第１の強磁性層１０の磁化方向が図９（Ｂ）となる書き込みについて説明する。

上述したのと同様にして、書き込みを行う磁気メモリ素子を選択する。続いて、行デコーダ／書き込み回路／読み出し回路２０５からスイッチ２４０のゲートに制御信号を送りＯＮさせる。すると、電流源２２５からスイッチ２４０を通って選択された磁気メモリ素子１００に書き込み電流Ｉ３が流れ、選択されたメモリセルに図９（Ｂ）に示す磁化方向を有するように書き込みが行われる。上記書き込みは、行デコーダ／書き込み回路／読み出し回路２０５からスイッチ２４０のゲートに制御信号を送りＯＦＦさせることにより終了する。

次に、読み出し動作について説明する。上述したのと同様にして、読み出しが行われるメモリセルを選択する。続いて、行デコーダ／書き込み回路／読み出し回路２０５からスイッチ２３５のゲートに制御信号を送りＯＮさせる。すると、電流源２２０からスイッチ２３５を通って選択された磁気メモリ素子１００に読み出し電流Ｉ２が流れる。この時、選択された磁気メモリ素子１００の第１の強磁性層１０の磁化方向に応じた電圧が、選択トランジスタ２５０と抵抗２５５との接続ノード２６０に現れ、この接続ノード２６０の電圧を読み出すことにより選択された磁気メモリ素子１００が高抵抗状態にあるかまたは低抵抗状態にあるかを判別することができる。接続ノード２６０の電圧を読み出す装置と、上記電圧に基づいて高抵抗状態にあるかまたは低抵抗状態にあるかを判別する装置は列デコーダ／読み出し回路２１０に含まれる（図８には図示せず）。

以上説明したように、磁気メモリ装置２００は単方向電流で書き込みをすることができるとともに回路面積が増大するのを防止することできる。

磁気メモリ素子に用いる強磁性体のバンド構造によっては電流を流した後の第１の強磁性層１０と第２の強磁性層２０の相対的な磁化方向を略反平行（略平行）となるように構成することもできる。また、同様に電流を流した後に高抵抗状態（低抵抗状態）に設定することもできる。
（実施例１）

磁気メモリ装置２００を作製した。

まず、整流素子が形成されたシリコン基板上に、Ｔａ（５０ｎｍ）／Ｒｕ（１０ｎｍ）の積層膜（下地電極）、ＴｂＦｅＣｏ層（６ｎｍ、第１の強磁性層１０に相当）、ＭｇＯ（０．８ｎｍ、非磁性層２５に相当）、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５（３ｎｍ、第２の強磁性層２０に相当）、ＧｄＦｅＣｏ層（３ｎｍ、第３の強磁性層３０）、Ｔａ（１５０ｎｍ、コンタクト層）をスパッタ法により順次成膜した。

ＡｒＦステッパー装置を用いてトンネル接合のパターニングを行い、その後にＡｒイオンミリングを用いて接合を分離した。続いて、ＳｉＯｘ（０＜ｘ＜１）からなる膜厚３５ｎｍの保護膜を成膜した後、Ｔａ／Ｒｕからなる電極のパターニングを行い、その後にＡｒイオンミリングによるエッチングを行った。続いて、ＳｉＯｘ（０＜ｘ＜１）からなる層間絶縁膜を成膜した後にエッチバックでコンタクト層を露出させた。次にコンタクトクリーニングを行い、Ｔｉ（１５ｎｍ）／Ａｌ（３００ｎｍ）／Ｔｉ（１５ｎｍ）からなる上部電極をスパッタし、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によってエッチングを行った。

上記の手順で作製した磁気メモリ装置２００に対してスピン注入磁化反転を試みた。

まず、接合に対して電流密度４×１０^５Ａ／ｃｍ^２（Ｊ１）で書き込み電流を印加した後に、電流密度５×１０^４Ａ／ｃｍ^２（Ｊ２）で読み出し電流を印加して磁気メモリ装置２００の素子抵抗を測定した。その結果、素子抵抗はＲＡ（Ｒｅｓｉｓｔａｎｃｅ−Ａｒｅａ ｐｒｏｄｕｃｔ）に換算して１１Ωｍ^２であった。次に、接合に対して電流密度８×１０^６Ａ／ｃｍ^２（Ｊ３）で書き込み電流を印加した後に、電流密度５×１０^４Ａ／ｃｍ^２（Ｊ２）で読み出し電流を印加して磁気メモリ装置２００の素子抵抗を測定した。その結果、素子抵抗はＲＡに換算して２２Ωｍ^２であった。なお、Ｊ１・Ｊ２・Ｊ３はすべて同一方向に流した。

この結果から、本スピンメモリに対して単方向電流で低抵抗状態、および、高抵抗状態の書き込みが可能であることが明らかになった。
（第３の実施形態）

図１０は、第３の実施形態に係るスピントランジスタ３００を示す図である。

スピントランジスタ３００は、半導体層３１０と、半導体層３１０内に離間して設けられたソース領域３２０及びドレイン領域３３０と、ソース領域３２０とドレイン領域３３０との間で半導体層３１０上に設けられたゲート絶縁膜３４０と、ゲート絶縁膜３４０上に設けられたゲート電極３５０とを備える。半導体層３１０のソース領域３２０上には非磁性層３５０が設けられ、非磁性層３５０上には第４の強磁性層３６０が設けられている。半導体層３１０のドレイン領域３３０上には、非磁性層３７０が設けられ、非磁性層３７０上には、第１の強磁性層１０、非磁性層２５、第２の強磁性層２０、第３の強磁性層３０がこの順で設けられている。

半導体層３１０は、ｎ型シリコン、ｐ型シリコン、Ｇｅ、Ｓｉ_ｘＧｅ_１−ｘ（０＜ｘ＜１）、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、又は磁性半導体等を用いることができる。また、半導体層３１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＧＯＩ（Ｇｅｒｍａｎｕｉｍ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＧＯＩ（Ｓｉｒｉｃｏｎ Ｇｅｒｍａｎｉｄｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＩＩＩ−Ｖ族化合物半導体が絶縁体上に形成された基板、又はＩＩ−Ｖ族化合物半導体が絶縁体上に形成された基板でもよい。

ソース領域３２０とドレイン領域３３０との間には、スピンが伝搬するチャネル領域３２５が形成される。ソース領域３２０及びドレイン領域３３０にはｐ型不純物が形成されているｐ型スピントランジスタとする。

なお、ソース領域３２０上に非磁性層３７０、第１の強磁性層１０、非磁性層２５、第２の強磁性層２０、第３の強磁性層３０が設けられ、ドレイン領域３３０上に非磁性層３５０、第４の強磁性層３６０が設けられていてもよい。

つまり、ソース領域３２０上又はドレイン領域３３０上に磁気メモリ素子１００が設けられている。

第４の強磁性層３６０と磁気メモリ素子１００との間を流れる電流は、ゲート電極３５０に印加された電圧及び第４の強磁性層３６０と磁気メモリ素子１００の第１の強磁性層１０の相対的な磁化方向に依存する。すなわち、ゲート電極３５０に電圧が印加された際に、第４の強磁性層３６０と第１の強磁性層１０との相対的な磁化方向が略平行であれば大きな電流が流れ、略反平行であれば流れる電流量は小さくなる。

スピントランジスタ３００は、第４の強磁性層３６０からチャネル領域３２５を通って磁気メモリ素子１００に強さの異なる電流（電子の流れとは逆向き）を流すことによって、第１の強磁性層１０の磁化方向を変えることができる。すなわち、単方向の電流のみで第１の強磁性層１０の磁化方向を変化させることができる。

スピントランジスタ３００がｎ型の場合には半導体層３１０がｐ型半導体層でソース領域３２０及びドレイン領域３３０がｎ型不純物で形成される。

図１１に示すように、ソース領域３２０上とドレイン領域３３０上の両方に磁気メモリ素子１００が設けられていてもよい。このとき、紙面左側の磁気メモリ素子１００をＭＴＪ１、紙面右側の磁気メモリ素子１００をＭＴＪ２とする。

図１０、図１１は、ゲート絶縁膜３４０が設けられたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を示している。

スピントランジスタ３００は、図１２、図１３に示すようにゲート絶縁膜３４０を取り除いたＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造でもよい。なお、図１２、図１３に示されるＭＥＳＦＥＴ構造のゲート電極３５０の導電型と半導体層３１０の導電型が異なれば、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）として用いることができる。

なお、磁気メモリ素子１００及び磁気メモリ装置２００は、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流Ｉ３で書き込みができなかった場合には、電流Ｉ３よりも大きな電流で再度書き込みを行い、例えば電流Ｉ１で書き込みができなかった場合には、電流Ｉ１よりも小さな電流で再度書き込みを行う。

また、スピントランジスタ３００は、単方向電流書き込みが可能となるため、周辺回路を簡略化できる。さらにスピントランジスタ３００は、通常の論理回路との互換性も確保することができる。

なお、チャネル領域の型としてはエンハンス型に限らずデプリーション型のものを用いることもできる。チャネル領域の製造方法としては、イオン注入のみならず、変調ドープを用いたヘテロ界面成長プロセスにより作製してもよい。

誘電体キャパシタと組み合わせればＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を、強誘電体キャパシタと組み合わせればＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を、磁気抵抗効果素子と組み合わせればＭＲＡＭを構成することができる。さらにまた、ＥＥＰＲＯＭ（データの書込みや消去を電気的に行うプログラム可能なリード・オンリ・メモリ）のトランジスタにもスピントランジスタ３００を適用することができる。

さらにまた、スピントランジスタ３００はメモリとしても利用できる。つまり第１の強磁性層１０の磁化方向をデータとして記憶する記憶部として用いる。第１の強磁性層１０と第３の強磁性層３０との間で生じる磁気抵抗効果を利用してデータを読み出す。
（実施例２）

図１１に示すスピントランジスタ３００を作製した。

まず、通常のＣＭＯＳプロセスを用いて素子分離帯、ゲート絶縁膜、ゲート電極を形成した。次に、イオンインプランテーションと活性化アニールを行った後に、側壁を形成した。その後にＭｇＯ層（０．６ｎｍ、非磁性層３７０に相当）、ＧｄＦｅＣｏ層（３ｎｍ、第１の強磁性層１０に相当）、ＭｇＯ層（０．８ｎｍ、非磁性層２５に相当）、Ｃｏ_２ＦｅＡｌ_０．５Ｓｉ_０．５層（３ｎｍ、第２の強磁性層２０に相当）、ＴｂＦｅＣｏ層（６ｎｍ、第３の強磁性層３０に相当）、Ｔａ（１５０ｎｍ）からなるコンタクト層をスパッタ法により順次成膜した。

ＡｒＦステッパー装置を用いてトンネル接合のパターニングを行い、その後にＡｒイオンミリングを用いて接合を分離した。続いて、ＳｉＯｘ（０＜ｘ＜１）からなる膜厚２００ｎｍの保護膜を成膜した。その後に、エッチバックでコンタクト層を露出させた後、コンタクトクリーニングを行い、Ｔｉ（１５ｎｍ）／Ａｌ（３００ｎｍ）／Ｔｉ（１５ｎｍ）からなる上部電極をスパッタし、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によってエッチングを行った。

上記の手順で作製したスピントランジスタに対してスピン注入磁化反転を試みた。

まず、ゲート電極に電圧を印加してチャネルを導通させた。次に、ＭＴＪ２の第３の強磁性層３０とＭＴＪ１の第３の強磁性層３０との間に書き込み電流を流した。このとき、流した電流量をＭＴＪ２の接合面積に対して電流密度に換算すると４×１０^５Ａ／ｃｍ^２（Ｊ１）であった（以降、電流密度はすべてＭＴＪ２の接合面積に対して規定）。次に、電流密度５×１０^４Ａ／ｃｍ^２（Ｊ２）で読み出し電流を印加してＭＴＪ１の磁性層Ｆ１とＭＴＪ２の磁性層Ｆ１の間の抵抗を測定したところ、１０１Ωであった。次に、電流密度８×１０^６Ａ／ｃｍ^２（Ｊ３）で書き込み電流を印加した後に、電流密度５×１０^４Ａ／ｃｍ^２（Ｊ２）で読み出し電流を印加して素子抵抗を測定結果、１３２Ωあった。なお、Ｊ１・Ｊ２・Ｊ３はすべて同一方向に流した。

この結果から、スピントランジスタ３００に対して単方向電流で低抵抗状態、および、高抵抗状態の書き込みが可能であることが明らかになった。

（第４の実施形態）

図１４は、第４の実施形態に係る縦型のスピントランジスタ４００を示す図である。

半導体基板４０５上に埋め込み絶縁膜４１０、半導体層４１５、ソース層４２０が設けられている。ソース層４２０の一部は突出しており、その突出部上に半導体層４２５、ドレイン層４３０、第１の強磁性層１０、非磁性層２５、第２の強磁性層２０、第３の強磁性層３０が設けられている。つまり、ドレイン層４３０上に磁気メモリ素子１００が設けられている。ソース層４２０とドイレン層４３０は入れ換わっても良い。第１の導電型層をソース層４２０、第２の導電型層をドレイン層４３０と表現してもよい。第１の導電型と第２の導電型は同じ導電型を用いることができる。

また、ソース層４２０の突出部、半導体層４２５、ドレイン層４３０の側壁にはゲート絶縁膜４３５、ゲート電極４４０が設けられている。ソース層４２０上、半導体層４２５の側壁、ドレイン層４３０の側壁、磁気メモリ素子１００の側壁及び上面は絶縁膜４４５で取り囲まれている。図１４では、一対のゲート電極４４０が図示されている。しかし、ゲート電極４４０は１つだけでもスピントランジスタ４００に用いることができる。ゲート電極４４０はゲート絶縁膜４３５を介して、半導体層４２５、ソース層４２０、及びドレイン層４３０を取り囲むようにして設けることができる。ゲート電極４４０はゲート絶縁膜４３５を介して、半導体層４２５に隣接し、少なくとも１つ設けられることができる。

なお、埋め込み絶縁膜４１０の一部には他の半導体層４５０が設けられている。半導体層４５０には、トランジスタ等が設けられる。なお、半導体層４５０は取り除かれていても良い。

ソース層４２０及びドレイン層４３０にはＦｅ_３Ｓｉ又はフルホイスラー合金を用いることできる。

スピントランジスタ４００は、ｎ型トランジスタ（半導体層４２５がｐ型半導体）またはｐ型トランジスタ（半導体層４２５がｎ型半導体）である。

スピントランジスタ４００は、ソース層４２０と磁気メモリ素子１００との間を流れる電流は、ゲート電極４４０に印加された電圧及びソース層４２０と磁気メモリ素子１００の第１の強磁性層１０の相対的な磁化方向に依存する。すなわち、ゲート電極４４０に電圧が印加された際に、ソース層４２０と第１の強磁性層１０との相対的な磁化方向が略平行であれば大きな電流が流れ、略反平行であれば流れる電流量は小さくなる。

スピントランジスタ４００は、単方向の電流のみで第１の強磁性層１０の磁化方向を変化させることができる。

スピントランジスタ４００は、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流Ｉ３で書き込みができなかった場合には、電流Ｉ３よりも大きな電流で再度書き込みを行い、例えば電流Ｉ１で書き込みができなかった場合には、電流Ｉ１よりも小さな電流で再度書き込みを行う。

また、スピントランジスタ４００は、単方向電流書き込みが可能となるため、周辺回路を簡略化できる。さらにスピントランジスタ４００は、通常の論理回路との互換性も確保することができる。
（第５の実施形態）

図１５は、第５の実施形態に係るメモリチップ５００を示す。

スピントランジスタ３００、４００は、磁気メモリ素子の周辺回路に用いられる。メモリセルアレイは、例えば、ＭＲＡＭ、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、フラッシュメモリ（ＮＡＮＤ型、ＮＯＲ型など）である。また、メモリセルアレイとしては、磁気メモリ素子１００、磁気メモリ装置２００を用いてもよい。
（第６の実施形態）

図１６は、第６の実施形態に係る集積回路６００を示す。集積回路６００はシステムＬＳＩである。集積回路６００は、ＳｏＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）を含む。

スピントランジスタ３００、４００は、例えば、集積回路６００を構成するロジック回路に使用する。ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）については、通常のＣＭＯＳ回路により構成してもよいし、スピントランジスタ３００、４００により構成してもよい。

また、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）については、フラッシュメモリなどの不揮発性半導体メモリの他、スピントランジスタ３００，４００をメモリセルとする半導体メモリ、磁気メモリ装置２００などを用いることができる。

ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は、ＳＲＡＭ、ＤＲＡＭなどの高速動作が可能なメモリにより構成する。

また、集積回路６００は図１７に示すようにメモリ混載ロジックＬＳＩでもよい。スピントランジスタ３００、４００は、ロジック回路に用いられる。また、メモリ回路については、通常の半導体メモリの他、スピントランジスタ３００、４００をメモリセルとする半導体メモリ、磁気メモリ素子１００、磁気メモリ装置２００などを使用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…第１の強磁性層、２０…第２の強磁性層、２５…非磁性層、３０…第３の強磁性層、１００…磁気メモリ素子

Claims (16)

1. 磁化が可変の第１の強磁性層と、
   価電子帯と伝導帯からなる第１のバンド及び少なくとも前記価電子帯から前記伝導帯において連続する第２のバンドを有する第２の強磁性層と、
   前記第１の強磁性層と前記第２の強磁性層との間に設けられた非磁性層と、
   を備え、
   前記第１の強磁性層と前記第２の磁性層との間に電子を流すことで読み出しを行い、かつ前記第２の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第２のバンドのスピンで第１の磁化状態の書き込みを行い、かつ前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し、電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第１のバンドのスピンで第２の磁化状態の書き込みを行う磁気メモリ素子。
2. 前記第２の強磁性層の前記非磁性層が設けられた側とは反対側に、磁化が一方向に固定された第３の強磁性層を更に備え、電子が前記第３の強磁性層と前記第１の強磁性層との間に流される請求項１に記載の磁気メモリ素子。
3. 列方向に複数設けられた第１の配線と、
   行方向に複数設けられた第２の配線と、
   前記第１の配線と前記第２の配線が交わる位置であって前記第１の配線と前記第２の配線との間に設けられた、請求項１又は請求項２に記載の磁気メモリ素子と、
   前記磁気メモリ素子と前記第２の配線との間に設けられた整流素子と、
   を備える磁気メモリ装置。
4. 前記書き込みは、第１書き込み電流を用いて前記第１の強磁性層の磁化方向を前記第２の強磁性層の磁化方向と略反平行にする第１書き込みと、前記第１書き込み電流よりも大きな第２書き込み電流を用いて前記第１の強磁性層の磁化方向を前記第２の強磁性層の磁化方向と略平行にする第２書き込みと、を有し、
   前記読み出しは、前記第１書き込み電流よりも小さな読み出し電流を用いて行う請求項３に記載の磁気メモリ装置。
5. 前記書き込みは、第１書き込み電流を用いて前記第１の強磁性層の磁化方向を前記第２の強磁性層の磁化方向と略平行にする第１書き込みと、前記第１書き込み電流よりも大きな第２書き込み電流を用いて前記第１の強磁性層の磁化方向を前記第２の強磁性層の磁化方向と略反平行にする第２書き込みと、を有し、
   前記読み出しは、前記第１書き込み電流よりも小さな読み出し電流を用いて行う請求項３に記載の磁気メモリ装置。
6. 前記第１および第２書き込み電流を前記磁気メモリ素子に供給する書き込み回路と、前記読み出し電流を前記磁気メモリ素子に供給する読み出し回路とを備える請求項４又は請求項５に記載の磁気メモリ装置。
7. 半導体層と、
   前記半導体層内に離間して設けられたソース領域及びドレイン領域と、
   前記ソース領域及び前記ドレイン領域との間であって前記半導体層上に設けられたゲート電極と、
   前記ソース領域上又は前記ドレイン領域上に設けられ、磁化が可変の第１の強磁性層と、
   前記第１の強磁性層上に設けられた非磁性層と、
   前記非磁性層上に設けられ、価電子帯と伝導帯からなる第１のバンド及び少なくとも前記価電子帯から前記伝導帯において連続する第２のバンドを有する第２の強磁性層と、
   を備え、
   前記第１の強磁性層と前記第２の強磁性層との間に電子を流すことで読み出しを行い、かつ前記第２の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し電子を前記第２の強磁性から前記第１の強磁性に向かって流すことで前記第２の強磁性層の第２のバンドのスピンで第１の磁化状態を書き込み、かつ前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し、電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第１のバンドのスピンで第２の磁化状態の書き込みを行うスピントランジスタ。
8. 前記第２の強磁性層の前記非磁性層が設けられた側とは反対側に、磁化が一方向に固定された第３の強磁性層を更に備え、電子が前記第３の強磁性層と前記第１の強磁性層との間に流される請求項７に記載のスピントランジスタ。
9. 前記ゲート電極と前記半導体層との間にゲート絶縁膜を更に備える請求項７又は請求項８に記載のスピントランジスタ。
10. 前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域の導電型は、前記ゲート電極の導電型とは逆である請求項７又は請求項８に記載のスピントランジスタ。
11. 前記第１の強磁性層と前記半導体層との間にトンネル絶縁膜を更に備える請求項７乃至請求項１０の何れか１項に記載のスピントランジスタ。
12. 第１の導電型層と、
    前記第１の導電型と同じ導電型を有する第２の導電型層と、
    前記第１の導電型層と前記第２の導電型層との間に設けられた半導体層と、
    前記第１の導電型層と前記第２の導電型層とを結ぶ方向に対して垂直な方向であって前記半導体層に隣接して設けられた少なくとも一つのゲート電極と、
    前記ゲート電極と前記半導体層との間に設けられたゲート絶縁膜と、
    前記第１導電型層の前記半導体層が設けられた側とは反対側に設けられ、価電子帯と伝導帯からなる第１のバンド及び少なくとも前記価電子帯から前記伝導帯において連続する第２のバンドを有する第２の強磁性層と、
    前記第２の強磁性層と前記第１導電型層との間に設けられ、磁化が可変の第１の強磁性層と、
    前記第１の強磁性層と前記第２の強磁性層との間に設けられた非磁性層と、
    を備え、
    前記第１の強磁性層と前記第２の強磁性層との間に電子を流すことで読み出しを行い、かつ前記第２の強磁性層のフェルミ準位から前記価電子帯のバンド端までのエネルギー差以下のエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第２のバンドのスピンで第１の磁化状態を書き込み、かつ前記エネルギー差よりも大きなエネルギーに相当する電圧を前記第１の強磁性層と前記第２の強磁性層との間に印加し、電子を前記第２の強磁性層から前記第１の強磁性層に向かって流すことで前記第２の強磁性層の第１のバンドのスピンで第２の磁化状態の書き込みを行うスピントランジスタ。
13. 前記第２の強磁性層の前記非磁性層が設けられた側とは反対側に、磁化が一方向に固定された第３の強磁性層を更に備え、電子が前記第３の強磁性層と前記第１の強磁性層との間に流される請求項１２に記載のスピントランジスタ。
14. 請求項１又は請求項２に記載の磁気メモリ素子を用いた集積回路。
15. 請求項３乃至請求項６の何れか１項に記載の磁気メモリ装置を用いた集積回路。
16. 請求項７乃至請求項１３の何れか１項に記載のスピントランジスタを用いた集積回路。

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