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JP5606019B2 - 電力用半導体素子およびその製造方法 - Google Patents

電力用半導体素子およびその製造方法 Download PDF

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Description

本発明は、電力用半導体素子およびその製造方法に関し、特に、スーパージャンクション構造を備えた電力用半導体素子およびその製造方法に関する。
電力用半導体素子は、パワーロスを少なくするために、低消費電力であることが望まれる。例えば、電力用半導体素子の一つである縦形パワーＭＯＳＦＥＴの消費電力は、オン抵抗を決める伝導層（ドリフト層）の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定する不純物ドープ量は、ベース層とドリフト層との間のｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧（アバランシェ耐量）とオン抵抗にはトレードオフが存在し、このトレードオフ関係の下でデバイスの最適設計が行われてきた。一方、このトレードオフ関係には、素子材料および構造に依存する固有の限界が有り、この限界を越える技術を開発することが、既存の電力用半導体素子を凌駕する低消費電力素子を実現する道である。
例えば、上記のトレードオフを改善した電力用半導体素子として、ドリフト層にｐ型ピラーとｎ型ピラーとを周期的に埋め込んだスーパージャンクション構造（ＳＪ構造：Super Junction structure）を有するＭＯＳＦＥＴが知られている。ＳＪ構造は、ｐ型ピラーとｎ型ピラーとに含まれるチャージ量（不純物量）を同量とすることで、擬似的にノンドープ領域を作り出して高耐圧を保持し、さらに、高ドープされたｎ型ピラーを通して電流を流すことで、材料限界に迫る低オン抵抗を実現する。
ドリフト層にＳＪ構造を形成する方法として、イオン注入法を用いて不純物を選択的にドープしたエピタキシャル成長層を積層し、ｐ型ピラーおよびｎ型ピラーを半導体層中に形成する方法、および、ｎ型半導体層にトレンチ溝を形成した後、ｐ型半導体でトレンチ溝を埋め込んでｐ型ピラーとする方法が知られている。前者は、技術的な難易度は低いが、複数回のイオン注入およびエピタキシャル成長を繰り返す必要があり、プロセスコストが高いという問題がある。一方、後者は、アスペクト比の大きいトレンチ溝中に良質の半導体結晶を成長させる必要があり、技術面での難易度は高いが、プロセスコストを大幅に削減できる点で有望な方法として期待されている。
一方、電力用半導体素子を安定して動作させるためには、高い耐圧を有することが望ましい。特に、構造の対称性が崩れる素子周辺の終端部において、高い耐圧を確保することが重要である。例えば、特許文献１には、ＭＯＳＦＥＴの終端部のｐ型ピラーを長くして素子耐圧を向上させた半導体装置が記載されている。しかしながら、トレンチ溝を埋め込んでＳＪ構造を形成する方法を用いる場合、終端部のみｐ型ピラーの長さを変えて耐圧を向上させることは難しいという問題があった。
特開２００８−７８２８２号公報
本発明は、トレンチ溝を埋め込んで形成されるＳＪ構造有し、終端部の耐圧を向上させた電力用半導体素子およびその製造方法を提供することを目的とする。
本発明の一態様によれば、素子部と、前記素子部を囲む終端部と、を有する第１導電型の半導体層と、前記半導体層に接続されたドレイン電極と、を備え、前記素子部および前記終端部において、前記半導体層は、前記ドレイン電極とは反対側に設けられ、前記ドレイン電極に接する面に平行な第１方向に並設された第２導電型の第１の半導体領域と、前記第１方向において隣接する前記第１の半導体領域の間に設けられた第１導電型の第２の半導体領域と、を有し、前記終端部に位置する前記ドレイン電極と前記第１の半導体領域との間において、前記第１の半導体領域に接し、前記第１の半導体領域に接する部分よりも長い前記第１方向の長さを有するように第３の半導体領域が設けられ、前記第３の半導体領域から前記半導体層に向かって変化する第２導電型の不純物の濃度プロファイルの傾きは、前記第１の半導体領域から前記第２の半導体領域に向かって変化する前記第２導電型の不純物の濃度プロファイルの傾きよりも緩やかに変化し、前記第３の半導体領域と、前記ドレイン電極と、の間隔は、前記素子部における前記第１の半導体領域と、前記ドレイン電極と、の間隔よりも狭い電力用半導体素子が提供される。
また、本発明の別の一態様によれば、素子部と、前記素子部を囲む終端部と、を有する第１導電型の第１の半導体層上において、前記終端部に第２導電型の不純物をドープした複数の第４の半導体領域を並べて形成する不純物ドープ工程と、前記第１の半導体層上に、第１導電型の第２の半導体層をエピタキシャル成長し、前記第４の半導体領域にドープされた前記第２導電型の不純物を再分布させて第３の半導体領域を形成する成長工程と、前記素子部において前記第１の半導体層に連通し、前記終端部において前記第３の半導体領域に連通するトレンチ溝であって、前記複数の第４の半導体領域を並べた方向における前記第３の半導体領域に連通する部分の幅が、その方向における前記第３の半導体領域の幅よりも狭く、前記素子部における深さが、前記第３の領域の下端よりも浅いトレンチ溝を前記第２の半導体層に形成するエッチング工程と、前記トレンチ溝を第２の導電型の半導体で埋め込んで第１の半導体領域を形成する埋め込み工程と、を備え、前記第３の半導体領域から前記第１の半導体層に向かって変化する第２導電型の不純物の濃度プロファイルの傾きが、前記第１の半導体領域から前記第２の半導体領域に向かって変化する前記第２導電型の不純物の濃度プロファイルの傾きよりも緩やかに変化するように、前記第３の半導体領域の前記第２導電型の不純物を再分布させる電力用半導体素子の製造方法が提供される。
本発明によれば、トレンチ溝を埋め込んで形成されるＳＪ構造有し、終端部の耐圧を向上させた電力用半導体素子およびその製造方法を実現することができる。
本発明の第１の実施形態に係る電力用半導体素子を模式的に示す平面図である。 第１の実施形態に係る電力用半導体素子のII−II断面を示す模式図である。 第１の実施形態に係る電力用半導体素子のIII−III断面を示す模式図である。 第１の実施形態に係る電力用半導体素子の製造工程を模式的に示す断面図である。 第１の実施形態に係る電力用半導体素子の製造工程を模式的に示す断面図である。 第１の実施形態に係るＳＪ構造を模式的に示す断面図である。 第１の実施形態に係るＳＪ構造の電界分布を模式的に示す説明図である。 本発明の第２の実施形態に係るウェーハの断面を示す模式図である。 本発明の第３の実施形態に係る電力用半導体素子のユニットセルの断面を示す模式図である。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の説明では、電力用半導体素子の一つであるパワーＭＯＳＦＥＴを例に挙げる。各図において同様の要素には同一番号を付し、また、一例として、第１導電型をｎ型、第２導電型をｐ型としている。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るパワーＭＯＳＦＥＴチップ２０を模式的に示す平面図である。
チップ２０の中心部に設けられたソース電極１２の下には、ＭＯＳＦＥＴの素子部が配置されている。一方、素子部の周囲、すなわちソース電極１２の周辺に沿って設けられたゲートパッド１５と、チップ２０の周辺端部に設けられたフィールドストップ電極１６と、の間には、終端部が設けられている。
本実施形態では、ストライプ状のｐ型ピラー３とｎ型ピラー４とが、チップ面に沿って周期的に配置されている。また、ソース電極１２の下部に配置された素子部のｐ型ピラー３およびｎ型ピラー４は、図１の終端部に図示されたｐ型ピラー３およびｎ型ピラー４に連続して、同じ周期に設けられている。
図２および図３は、図１中に示すII−IIおよびIII−IIIのラインに沿った終端部の断面構造を示す模式図である。以下、第１の実施形態に係るパワーＭＯＳＦＥＴの終端部の構造について説明する。
図２は、図１中のII−IIに沿った断面構造を示す模式図である。II−IIは、ストライプ状に形成されたｐ型ピラー３とｎ型ピラー４とが周期的に配列されたＳＪ構造を、ストライプに直交する方向に切断した断面を示している。
第１の半導体層であるｎ＋ドレイン層９上に、第２の半導体層であるｎ型ドリフト層２が設けられており、ｎ型ドリフト層２中には、第１の半導体領域であるｐ型ピラー３ａおよび３ｂと、第２の半導体領域であるｎ型ピラー４と、が、横方向に周期性をもって設けられている。また、ソース電極１２下の素子部には、ｐ型ピラー３ａとｎ型ピラー４とが、横方向に周期性を持って設けられ、ｐ型ピラー３ａの上部にはｐ型ベース７が、ゲート電極１４の両側にｐ型ピラー３ａと同じ周期で配置されている。
一方、素子部の周りに設けられた終端部には、ｐ型ベース層２２に接続したｐ型ピラー３ｂと、フィールド酸化膜１７を介してフィールドプレート１８の下に配置されるｐ型ピラー３ｂと、が設けられている。さらに、チップの周辺端部には、フィールドストップ電極１６が設けられており、ｐ型フィールドストップ領域７ｂおよびｎ型フィールドストップ領域８ｂに電気的に接続されている。これらフィールドストップ領域は、ドレイン電極１１とソース電極１２との間に印加された電圧によって生じる電界がチップ周辺まで広がった場合に、結晶欠陥の密度が高い周辺端部でリーク電流が発生しないように設けられている。
また、終端部では、ｐ型ピラー３ｂが、横方向に周期性をもって設けられた第３の半導体領域であるｐ型領域５に連通して設けられている。したがって、終端部のｐ型ピラー３ｂは、ｐ型領域５が設けられていない素子部のｐ型ピラー３ａに比べて、ｎ＋ドレイン層９方向の長さが実質的に長くなり、終端部のＳＪ構造を厚くしている。これにより、終端部では、ＳＪ構造の厚みの増分に対応して耐圧が高くなっている。すなわち、ｐ型ガードリング領域２２とフィールドプレート１８の組み合わせで構成する終端構造に加えて、ＳＪ構造を厚くすることにより終端部の耐圧を向上させ、ＭＯＳＦＥＴの安定した動作を実現する構成となっている。
図３は、図１および図２に示すIII−IIIに沿った断面構造を示す模式図であり、ｐ型ピラー３のストライプ方向に切断した断面を示している。この方向の終端部では、ｐ型ベース７が素子部からフィールドプレート１８の近傍まで延在し、ｐ型ピラー３ａもゲートパッド１５とフィールドストップ電極１６の中間位置まで延在して設けられている。また、フィールドプレート１８は、ゲートパッド１５に接続されており、ドレイン電極１１との間に高電圧が印加される構成となっている。これにより、空乏領域が素子部から終端部側へ広がり易くなり、アバランシェ耐量を高くすることができる。
また、素子部に連通したｐ型ピラー３ａのドレイン電極１１側には、素子部と終端部との境界から終端部側において、ｐ型領域５ｂが設けられている。これにより、素子部に比べて終端部のＳＪ構造の厚さが増し、終端部の耐圧をさらに高くすることができる。
このように、第１の実施形態では、ｐ型領域５を終端部のｐ型ピラー３ｂに連通するように形成し、さらに、終端部において、ｐ型領域５ｂがｐ型ピラー３ａに連通するように形成することにより、素子部より終端部のＳＪ構造を厚くして耐圧差を大きくする構成としている。このような構造は、例えば、ｐ型不純物をイオン注入する不純物ドープ工程（図４（ａ）参照）において、ｐ型領域５、５ｂを形成する終端部にのみ注入マスク２３の開口を設けることにより、容易に形成することができる。したがって、トレンチ埋め込みを用いて形成するＳＪ構造においても、ｐ型ピラー３の長さを部分的に変更することが容易となる。
本実施形態では、終端部の構造としてｐ型ベース層２２およびフィールドプレート１８と、ｐ型領域５とを組み合わせた構成としているが、本発明は、これに限定される訳ではなく、リサーフ構造など他の終端構造と組み合わせて実施できることは言うまでもない。また、他の終端構造の有無に関わらず、終端部にｐ型領域５を設けるだけで素子部との耐圧差を確保することも可能である。
次に、図４および図５を参照しながら、本実施形態に係るＳＪ構造の製造工程を説明する。図４（ａ）は、ｐ型不純物であるボロン（Ｂ）をイオン注入する不純物ドープ工程を模式的に示すウェーハ断面図である。
本実施形態では、ｎ＋ドレイン層９上に形成されたｎ型ドリフト層１に、ｐ型不純物であるボロン（Ｂ）をイオン注入して第４の半導体領域であるｐ型ドープ領域６を形成する。例えば、ボロンイオン（Ｂ＋）を選択的にイオン注入する際の注入マスク２３として、終端部のｐ型領域５に対応する位置に開口が形成されたフォトレジストを用いることにより実施することができる。
Ｂ＋の注入量は、ＳＪ構造のチャージバランスをとるために、ｎ型ドリフト層１の不純物濃度に基づいて決定する。すなわち、ｐ型ドープ領域６にドープされたボロンが再拡散して形成されるｐ型領域５が空乏化した場合に、ｎ型ドリフト層１の空乏領域のｎ型不純物量とバランスする量のＢ＋を注入する。また、注入エネルギーは、例えば、５０ｋｅＶ〜１５０ｋｅＶとし、ｎ型ドリフト層１中に注入層を形成する。
ｎ型ドリフト層１は、図４（ａ）中に示す単層に限定される訳ではなく、複数のｎ型層が積層された構成でもよい。さらに、ｐ型ピラーとｎ＋ドレイン層９がつながったＳＪ構造とする場合に、ｎ型ドリフト層１を含まない構成とし、ｎ＋ドレイン層９の表面に、直接イオン注入してｐ型ドープ領域６を形成してもよい。また、ｐ型ドープ領域６の形成方法は、イオン注入に限られる訳ではなく、気相拡散法や固相拡散法などを用いることも可能である。さらに、ｐ型ドープ領域６は、注入マスクまたは拡散マスクの開口位置および形状を変えることにより、素子の任意の位置に形成することができる。したがって、チップ面に沿ってマスク開口の長さを変えることにより、ｐ型ピラー３ｂに連通するｐ型領域５およびｐ型ピラー３ａに連通するｐ型領域５ｂを容易に形成することができる。
図４（ｂ）は、ｎ型ドリフト層１上に、第２の半導体層であるｎ型ドリフト層２をエピタキシャル成長（以下、エピ成長）した状態を模式的に示す断面図である。
ｎ型ドリフト層２をエピ成長する成長工程では、ウェーハ１０を成長温度まで加熱してエピ成長を行う。この際、ｐ型ドープ領域６にイオン注入されたボロンは、活性化されてｐ型不純物となり、また、ｎ型ドリフト層１およびエピ成長されたｎ型ドリフト層２中に再分布する。これにより、図４（ｂ）に示すように、ｎ型ドリフト層１とｎ型ドリフト層２との境界に、横方向に周期性をもってｐ型領域５が形成される。
例えば、ソース−ドレイン間の耐圧が６００ＶのパワーＭＯＳＦＥＴの場合、ｎ型ドリフト層２は、３０〜５０μｍの厚さにエピ成長される。また、ｎ型の不純物濃度が１０１５ｃｍ−３のオーダーとなるように、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物がドーピングされる。
図５（ａ）は、トレンチ溝２５をｎ型ドリフト層２中に形成するエッチング工程を模式的に示す断面図である。
トレンチ溝２５は、反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）を用いてｎ型ドリフト層２中に形成される。図５（ａ）中に示すように、数μｍの幅の開口を所定の周期で有するエッチングマスク２４をｎ型ドリフト層２の表面に形成し、トレンチ溝２５をエッチングする。この際、終端部のトレンチ溝２５は、ｐ型領域５に連通する位置に形成される。これにより、ｎ型ドリフト層２が分離され、複数のｎ型ピラー４が形成される。
図５（ｂ）は、トレンチ溝２５をｐ型半導体で埋め込んでｐ型ピラー３を形成した状態を模式的に示す断面図である。本実施形態では、ｐ型半導体は、ｐ型不純物を含むシリコンである。
埋め込み工程では、ｐ型不純物としてボロンをドープしたｐ型シリコンを、トレンチ溝２５中にエピ成長させて埋め込み領域を形成し、ｐ型ピラー３とする。エピ成長は、トレンチ溝２５のみにｐ型シリコンを成長させる選択成長であっても良いし、ウェーハ１０の表面全体にｐ型シリコンを成長させてトレンチ溝２５を埋め込む方法を用いても良い。また、ｐ型シリコンをエピ成長してトレンチ溝２５を埋め込んだ後に、表面を研磨して平坦にすることが望ましい。
図６は、終端部のＳＪ構造の断面とｐ型ピラー３の不純物濃度のプロファイルを示す模式図である。
図６（ａ）に示すように、ｐ型シリコンが埋め込まれたｐ型ピラー３と、トレンチ溝２５によって分離されたｎ型ピラー４と、が、横方向（図中に示すＸ方向）に周期的に設けられている。さらに、ｎ＋ドレイン層１側のｐ型ピラー３の先端には、ｐ型領域５が設けられている。また、ｐ型ピラー３は、ｎ＋ドレイン層９側に向かって幅が狭くなるテーパ形状に形成されている。これにより、ＳＪ構造を有するドリフト層からキャリア（電子およびホール）をスムーズに排出させることができるので、ＭＯＳＦＥＴのパルス応答特性を良くすることができる。
図６（ｂ）、（ｃ）中に示す不純物濃度のプロファイルは、それぞれｐ型ピラー３のＥ−Ｅ断面、およびｐ型領域５のＤ−Ｄ断面のボロンの分布を示している。
ＳＪ構造では、ｎ型ピラー４およびｐ型ピラー３の全体が空乏化した時に、イオン化したｎ型不純物の総量とｐ型不純物の総量とがバランスして、実質的にチャージ量が０となるように不純物量が制御される。したがって、イオン注入の際にドープされるボロンの量と、ｐ型シリコンをトレンチ溝２５に埋め込む際にドープされるボロンの量と、を合わせた総量が、ｎ型ピラー４のｎ型不純物の総量とバランスするように形成される。例えば、ｎ型ピラー４とｐ型ピラー３の体積が同じである場合には、ｐ型ピラー３にドープされるボロンの濃度は、ｎ型ピラー４のｎ型不純物濃度と等しくなるようにドープされる。
しかしながら、トレンチ溝２５を埋め込んでｐ型ピラー３を形成する方法では、ｎ型ピラー４となるｎ型ドリフト層１および２は、エピ成長の段階でｎ型不純物がドープされている。このため、ｐ型領域５では、ｎ型不純物がドープされたｎ型ドリフト層１およびｎ型ドリフト層２の中に拡散したボロンがｐ型領域を形成する。したがって、予めドープされたｎ型不純物を中和した上で、さらにｐ型に反転させる量のボロンをドープする必要がある。すなわち、ｎ型ピラー４と同じ濃度のｐ型領域を形成するためには、ｎ型ピラー４のｎ型不純物濃度の２倍に相当する量のボロンを注入する必要がある。例えば、ｐ型ピラー３とｐ型領域５とのｐ型キャリア濃度（ｐ型不純物濃度からｎ型不純物濃度を差し引いた濃度）を同じにする場合、ｐ型領域５のボロン濃度がｐ型ピラー３のボロン濃度の２倍となるように注入量を決定する。
図６（ｂ）に示すように、埋め込み成長で形成されるｐ型ピラー３中のボロンの濃度プロファイル（Ｅ−Ｅ）は、略台形状となる。一方、図６（ｃ）に示すように、ｐ型領域５の濃度プロファイル（Ｄ−Ｄ）は、イオン注入によってドープされたボロンが再分布して形成されため、周辺部がｐ型ピラー３より緩やかに傾斜した略椀形となる。
ｐ型領域５のボロンの濃度プロファイルは、注入後の理論分布と熱拡散による再分布のシミュレーションにより算出することが可能である。本実施形態では、算出した濃度プロファイルに基づいて、ｐ型領域５のｎ型不純物量の２倍となるようにボロンの注入量を決定する。この場合、ｐ型領域５（Ｄ−Ｄ）のボロン濃度の最高値は、ｐ型ピラー３（Ｅ−Ｅ）のボロン濃度の最高値のおおよそ１．５倍となる。従って、ｐ型領域５のｐ型不純物の濃度の最高値は、少なくとも、ｐ型ピラー３のｐ型不純物濃度の最高値の１．５倍より高くすることが望ましい。これにより、ｐ型領域５のｐ型キャリア濃度は、ｐ型ピラー３のｐ型キャリア濃度より実質的に高くなり、ｐ型領域５を設けたＳＪ構造のアバランシェ耐量を高くすることができる。
また、図５（ｂ）および図６中に示すように、ｐ型ピラー３は、ｎ＋ドレイン層９側に向かって幅が狭くなるテーパ形状に形成されている。このため、ｎ＋ドレイン層９側でｐ型ピラー３のボロンの量が少なくなり、ｎ型ピラー４との間でチャージのアンバランスが起こり易いという問題がある。したがって、チャージバランスを補償してアバランシェ耐量を向上させるためにも、ｐ型領域５にドープされるボロンの量を多くすることが望ましい。
図７は、ＳＪ構造の耐圧保持時における電界分布を示す説明図である。図７（ａ）は、ＳＪ構造の断面を示す模式図である。図７（ｂ）は、図７（ａ）中に示したＨ−Ｈに沿った電界分布を示す模式図であり、図７（ｃ）は、Ｋ−Ｋに沿った電界分布を示す模式図である。
ウェーハ表面からｎ＋ドレイン層９側へ向かうｐ型ピラー３の長さは、ｎ型ドリフト層のエピ厚にほぼ等しく、例えば、ソース−ドレイン耐圧が６００ＶのパワーＭＯＳＦＥＴでは、３０〜５０μｍである。一方、ｐ型ピラー３の横幅は、トレンチ溝２５の幅に等しく数μｍである。したがって、ｐ型ピラー３は、アスペクト比が１０以上のテーパ形状を有しており、表面側およびｎ＋ドレイン層９側でチャージのアンバランスが生じる。例えば、図７（ａ）中にＨ−Ｈで示したｐ型ピラー３に電圧が印加されると、チャージ量がバランスしている中央部Ｌから空乏化し、表面側およびｎ＋ドレイン層９側へ向かって空乏層が広がってゆく。このため、中央部Ｌで電界集中が起こり易くなって、図７（ｂ）に示すような電界分布となる。
一方、図７（ａ）中にＫ−Ｋで示すｐ型ピラー３では、ｎ＋ドレイン層９側にｐ型領域５が設けられている。このため、ｐ型領域が設けられたピラー下部Ｍでもチャージ量がバランスして電界の集中が起こることになる。その結果、図７（ｃ）に示すように、中央部Ｌおよびピラー下部Ｍにピークを有する電界分布が生じる。図７（ｂ）および（ｃ）に示す電界分布では、いずれも中央部Ｌにおいて電界値が最大となるが、ピラー下部Ｍにもう一つのピークを有する図７（ｃ）の最大電界値の方が、図７（ｂ）の最大電界値より小さくなる。すなわち、本実施形態に従ってｐ型領域５を設けることによりピラー下部の電界が上昇し、中央部の電界集中が緩和され、リーク電流の低減や局部的なアバランシェ降伏を防ぐ効果が得られる。
（第２の実施形態）
図８は、本発明の第２の実施の形態に係るウェーハの断面を模式的に示す断面図である。
本実施形態では、終端部において、２つのｐ型領域５ａおよび５ｂが、ｎ＋ドレイン層９の主面に垂直な方向に積み重ねられた構成となっている。これにより、第１の実施形態（図５（ｂ）参照）に比べて、ｎ＋ドレイン層９に向かう方向のｐ型領域５の長さが長くなり、終端部のＳＪ構造の耐圧をさらに高くすることができる。
図８に示す断面構造のウェーハは、図４（ａ）に示す不純物ドープ工程と、図４（ｂ）に示すエピ成長工程と、を繰り返すことによって容易に製作することができる。また、エピ成長するドレイン層１ａおよび１ｂは、ｎ型不純物をドープしないアンドープ層とすることができ、ドレイン層１ａ、１ｂのｐ型領域５ａ、５ｂを形成しない部分にｎ型不純物をイオン注入することによりｎ型ピラー４を形成しても良い。この方法によれば、ｐ型領域５ａ、５ｂと、ｎ型ピラー４と、のチャージバランスを容易に得ることができる利点がある。
また、ｐ型領域５は、ｎ＋ドレイン層９の主面に垂直な方向に２以上積み重ねることが可能であり、さらに素子部と終端部のｐ型ピラー３の長さに差をつけることができる。ただし、積み重ねるｐ型領域５の数が多くなると、トレンチ溝を埋め込んでｐ型ピラーを形成する方法のコスト的な利点が小さくなることは言うまでもない。したがって、素子部と終端部との間に必要な耐圧差を考慮して、好適な数のｐ型領域５を積み重ねた構成とすることが望ましい。
（第３の実施形態）
図９は、本発明の第３の実施の形態に係るパワーＭＯＳＦＥＴのユニットセルを模式的に示す断面図である。
ｎ＋ドレイン層９上に、横方向に周期性をもって設けられたｐ型領域５に、トレンチ溝２５を埋め込んだｐ型ピラー３が連通して設けられている。また、横方向に周期性を持ってｐ型ピラー３とｎ型ピラー４とが設けられ、ｐ型ピラー３の表面には、ｐ型ベース７が設けられている。さらに、ｐ型ベース７の表面には、ｎ型ソース８とｐ型コンタクト領域２７が、選択的に設けられている。すなわち、本実施形態に係るＭＯＳＦＥＴは、素子部においても、ｐ型領域５を有する構造となっている。
また、ｎ＋ドレイン層９に電気的に接続されたドレイン電極１１と、ｎ型ピラー４とｐ型ベース７とｎ型ソース８との上に設けられたゲート絶縁膜１３と、ゲート絶縁膜１３を介して、ｎ型ピラー４とｐ型ベース７とｎ型ソース８との上に設けられたゲート電極１４と、ｐ型コンタクト領域２７とｎ型ソース６との表面に接合された第２の主電極であるソース電極１２と、をさらに備えている。
図９中に示すように、ｎ型ピラー４とｐ型ピラー３が交互に配置されたＳＪ構造を有し、さらに、ｐ型ピラー３のドレイン電極１１側に、ｐ型領域５を設けたことにより、ｐ型領域５とｐ型ピラー３とにドープされたｐ型不純物の濃度を、それぞれ独立に変えることが可能となる。これにより、トレンチ溝２５を埋め込んで製作されるＳＪ構造においても、ｐ型ピラーの不純物濃度を容易に変化させることができる。例えば、ｐ型領域５の不純物濃度をｐ型ピラー３の不純物濃度より高くして、アバランシェ耐量を向上させることができる。
以上、本発明の第１ないし第３の実施形態について説明したが、本発明は、上記実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。
また、ｐ型ピラー３は、ｎ＋ドレイン層９に接しない構成としたが、ｎ＋ドレイン層９に接する形態でも実施可能である。さらに、ｐ型ピラー３とｎ＋ドレイン層９の間にｎ型ピラー４よりも濃度が低いｎ−層が形成されていても実施可能である。
また、半導体材料としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、例えばシリコンカーバイド（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。さらに、ＭＯＳＦＥＴ以外にも、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのＳＪ構造を有する素子でも適用可能である。
１、２ ｎ型ドリフト層
３ ｐ型ピラー
４ ｎ型ピラー
５ ｐ型領域
６ ｐ型ドープ領域
７ ｐ型ベース
８ ｎ型ソース
９ ｎ＋ドレイン層
１０ ウェーハ
１１ ドレイン電極
１２ ソース電極
１４ ゲート電極
２５ トレンチ溝

Claims (5)

  1. 素子部と、前記素子部を囲む終端部と、を有する第１導電型の半導体層と、
    前記半導体層に接続されたドレイン電極と、を備え、
    前記素子部および前記終端部において、前記半導体層は、前記ドレイン電極とは反対側に設けられ、前記ドレイン電極に接する面に平行な第１方向に並設された第２導電型の第１の半導体領域と、
    前記第１方向において隣接する前記第１の半導体領域の間に設けられた第１導電型の第２の半導体領域と、
    を有し、
    前記終端部に位置する前記ドレイン電極と前記第１の半導体領域との間において、前記第１の半導体領域に接し、前記第１の半導体領域に接する部分よりも長い前記第１方向の長さを有するように第３の半導体領域が設けられ、
    前記第３の半導体領域から前記半導体層に向かって変化する第２導電型の不純物の濃度プロファイルの傾きは、前記第１の半導体領域から前記第２の半導体領域に向かって変化する前記第２導電型の不純物の濃度プロファイルの傾きよりも緩やかに変化し、
    前記第３の半導体領域と前記ドレイン電極との間隔は、前記素子部における前記第１の半導体領域と前記ドレイン電極との間隔よりも狭い電力用半導体素子。
  2. 前記第１の半導体領域は、前記ドレイン電極に近づくほど前記第１方向の幅が狭くなる請求項１記載の電力用半導体素子。
  3. 前記第３の半導体領域における前記第２導電型の不純物の濃度の最高値は、前記第１の半導体領域の前記第２導電型の不純物の濃度の最高値の１．５倍よりも高い請求項１または２に記載の電力用半導体素子。
  4. 前記終端部において、前記ドレイン電極に接する面に直交する方向に積み重ねられた複数の前記第３の半導体領域が、前記ドレイン電極と前記第１の半導体領域との間に設けられた請求項１ないし３に記載の電力用半導体素子。
  5. 素子部と、前記素子部を囲む終端部と、を有する第１導電型の第１の半導体層上において、前記終端部に第２導電型の不純物をドープした複数の第４の半導体領域を並べて形成する不純物ドープ工程と、
    前記第１の半導体層上に、第１導電型の第２の半導体層をエピタキシャル成長し、前記第４の半導体領域にドープされた前記第２導電型の不純物を再分布させて第３の半導体領域を形成する成長工程と、
    前記素子部において前記第１の半導体層に連通し、前記終端部において前記第３の半導体領域に連通するトレンチ溝であって、前記複数の第４の半導体領域を並べた方向における前記第３の半導体領域に連通する部分の幅が、その方向における前記第３の半導体領域の幅よりも狭く、前記素子部における深さが、前記第３の領域の下端よりも浅いトレンチ溝を前記第２の半導体層に形成するエッチング工程と、
    前記トレンチ溝を第２の導電型の半導体で埋め込んで第１の半導体領域を形成する埋め込み工程と、
    を備え、
    前記第３の半導体領域から前記第１の半導体層に向かって変化する第２導電型の不純物の濃度プロファイルの傾きが、前記第１の半導体領域から前記第２の半導体領域に向かって変化する前記第２導電型の不純物の濃度プロファイルの傾きよりも緩やかに変化するように、前記第３の半導体領域の前記第２導電型の不純物を再分布させる電力用半導体素子の製造方法。
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