JP5665171B2 - Ｉｉｉ族窒化物半導体電子デバイス、ｉｉｉ族窒化物半導体電子デバイスを作製する方法 - Google Patents

Description

本発明は、III族窒化物半導体電子デバイス、III族窒化物半導体電子デバイスを作製する方法に関する。

特許文献１には、ヘテロ接合型電界効果トランジスタが記載されている。このトランジスタは、ＡｌＧａＮチャネル層及びＡｌＧａＮバリア層を有する。ソース／ドレイン電極は、シリコンのイオン注入を用いて形成され、またＴｉ／Ａｌからなる。

特許文献２には、チャネル層／バリア層の接合が記載されている。チャネル層はＡｌＧａＮを有する。０．１６以上のＡｌ組成を有するＡｌＧａＮチャネル層を含む高電子移動度トランジスタでは、イオン注入による不純物添加を用いて、Ｔｉ／Ａｌからなるオーミック電極を形成している。不純物濃度は、１×１０^１８ｃｍ^−３以上である。

非特許文献１にはＡｌＧａＮチャネル層及びＡｌＧａＮバリア層を用いる高電子移動度トランジスタが記載されている。ソース電極及びドレイン電極が接合するエリアには、５０ｋｅＶの加速エネルギ及び１×１０^１５ｃｍ^−２のドーズ量のシリコンイオンの注入を行っており、高濃度領域上にＴｉ／Ａｌ電極を形成している。

非特許文献２には、電子ビーム法で作製される高電子移動度トランジスタが記載されている。この高電子移動度トランジスタは、Ａｌ組成０．０６のＡｌＧａＮチャネル層を有し、オーミック電極はＴｉ／Ａｌ／Ｎｉ／Ａｕからなる。

非特許文献３には、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタが記載されている。このＡｌＧａＮ／ＧａＮでは、温度の上昇と伴ってＩｄ―ｍａｘ（最大ドレイン電流）が低下する。

特開２００８−２４３８８１号公報 特開２００９−０４９３５８号公報

Applied Physics Express 1, (2008) 011101, Takuma Najiro, et al., "First Operation of AlGaN Channel High Electron Mobility Transistors." Japanese Journal of Applied Physics, Vol. 47, No. 5, 2008, pp-3359-3361, Ajay RAMAＮ, et al., "AlGaN Channel High Electron Mobility Transistors: Device Performance and Power-Switching Figure of Merit". APPLIED PHYSICS LETTERS, VOL. 80, No. 12, S. Arulkumaran, et al., "High Temperature Effect of AlGaN/GaN high-electron Mobility Transistors on sapphire semi-insulating SiC substrate"

特許文献１に記載された発明の目的は、高出力化及び高耐圧化が可能なヘテロ接合電界効果トランジスタを提供することにある。特許文献１には、トランジスタのドレイン電流特性が記載されていない。特許文献２に記載された発明の目的は、ソース／ドレイン（オーミック）電極のコンタクト抵抗を低減することにある。特許文献１及び２のいずれにおいても、ソース／ドレイン電極の形成のために、イオン注入を用いている。

非特許文献３は、ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタにおいて、最大ドレイン電流Ｉｄ―ｍａｘが温度の上昇に伴って低下することを開示する。このような特性の低下は、特許文献１及び２並びに非特許文献１〜３のいずれにも開示されておらず、また、そのような特性低下を改善する回答を提供していない。発明者らの知見によれば、ＡｌＧａＮ／ＡｌＧａＮヘテロ接合の利用により、上記のＩｄ―ｍａｘ特性低下が低減される。

本発明は、上記の事情を鑑みて為されたものであり、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスを提供することを目的とし、また、Ｉｄ―ｍａｘ特性低下を低減可能な、III族窒化物半導体電子デバイスを作製する方法を提供することを目的とする。

本発明の一側面に係るIII族窒化物半導体電子デバイスは、（ａ）基板と、（ｂ）前記基板の主面上に設けられた半導体積層と、（ｃ）前記半導体積層に接触を成す第１の電極と、（ｄ）前記半導体積層上に設けられた第２の電極とを備える。前記半導体積層は、前記基板の前記主面上に設けられたチャネル層と、前記チャネル層に接合を成すバリア層とを含み、前記チャネル層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなり、前記バリア層は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなり、前記半導体積層は、前記基板の前記主面に沿って配列された第１、第２及び第３の領域を含み、前記第３の領域は前記第１の領域と前記第２の領域との間に位置し、前記チャネル層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであり、前記第１及び第２の電極は、それぞれ、前記第１及び第２の部分上に設けられ、前記第１の電極はドレイン電極及びソース電極のいずれか一方を含み、前記第２の電極はゲート電極を含み、前記第１のIII族窒化物半導体のアルミニウム組成は０．１６以上であり、前記第２のIII族窒化物半導体のバンドギャップは前記第１のIII族窒化物半導体のバンドギャップより大きい。

上記のIII族窒化物半導体電子デバイスでは、チャネル層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなると共に、バリア層は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなる。これ故に、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスが提供される。また、第１及び第２の電極は、それぞれ、半導体積層の第１及び第２の領域上に設けられている。チャネル層において第１の部分の不純物濃度が第２の部分の不純物濃度と同じであるので、チャネル層における第１の部分に、イオン注入が行われていない。これ故に、Ｉｄ―ｍａｘ特性低下を更に低減可能なIII族窒化物半導体電子デバイスが提供される。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記バリア層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであることができる。この電子デバイスによれば、バリア層において第１の部分の不純物濃度が第２の部分の不純物濃度と同じである。これ故に、バリア層における第１の部分に、イオン注入が行われていない。これ故に、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスが提供される。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記不純物はシリコンを含むことができる。この電子デバイスによれば、シリコン不純物は、イオン注入による供給によることなく、半導体積層を形成する際の、原料中に含まれる不純物や、成長炉の汚染、成長炉内のヒータ等の治具等を介しても半導体積層に導入される。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記チャネル層の（１０−１２）面のＸ線ロッキングカーブ（ＸＲＣ）半値全幅が１０００秒未満であることが好適である。この電子デバイスによれば、イオン注入を行わないので、成膜時の結晶品質を大きく損なうことがない。これ故に、ソース／ドレインのためのイオン注入を行わないデバイスでは、チャネル層の（１０−１２）面のＸＲＣ半値全幅における良好さが、III族窒化物半導体電子デバイスのデバイス特性に影響する。例えば、このＸＲＣ半値全幅による結晶品質が、第１の領域に維持されているので、電極の接触抵抗の低減に好適である。また、このＸＲＣ半値全幅による結晶品質により、ドレイン電流の温度特性を改善できる。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記チャネル層の（０００２）面のＸＲＣ半値全幅が１０００秒未満であることが好適である。この電子デバイスによれば、イオン注入を行わないので、成膜時の結晶品質を大きく損なうことがない。これ故に、ソース／ドレインのためのイオン注入を行わないデバイスでは、チャネル層の（１０−１２）面のＸＲＣ半値全幅における良好さが、III族窒化物半導体電子デバイスのデバイス特性に影響する。例えば、このＸＲＣ半値全幅による結晶品質が、第１の領域に維持されているので、電極の接触抵抗の低減に好適である。また、このＸＲＣ半値全幅による結晶品質により、ドレイン電流の温度特性を改善できる。

本発明の一側面に係るIII族窒化物半導体電子デバイスは、前記半導体積層と前記基板との間に設けられたＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）層を更に備えることができる。前記基板はサファイア、SiC、Si等からなる。この電子デバイスによれば、サファイア、SiC、Si等の基板上のＡｌＧａＮチャネル層を提供できる。或いは、本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記基板はＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）からなることができる。この電子デバイスによれば、ＡｌＧａＮ基板及びＡｌＮ基板上のＡｌＧａＮチャネル層を提供できる。

本発明の一側面に係るIII族窒化物半導体電子デバイスは、前記半導体積層と前記基板との間に設けられたＡｌ_ＺＧａ_１−ＺＮ（０＜Ｚ≦１）層を更に備えることができる。前記Ａｌ_ＺＧａ_１−ＺＮは前記半導体積層から前記基板への方向にアルミニウム組成が単調に増加することが好ましい。このIII族窒化物半導体電子デバイスによれば、組成傾斜により、Ａｌ_ＺＧａ_１−ＺＮ（０＜Ｚ≦１）層上に設けられる半導体層の結晶品質を改善できる。

本発明の一側面に係るIII族窒化物半導体電子デバイスは、前記半導体積層と前記基板との間に設けられた多層膜を更に備えることができる。前記多層膜は、交互に配列されたＡｌ_ＣＧａ_１−ＣＮ（０＜Ｃ＜１）層及びＡｌ_ＤＧａ_１−ＤＮ（Ｃ＜Ｄ≦１）層を含み、前記Ａｌ_ＣＧａ_１−ＣＮ（０＜Ｃ＜１）層のアルミニウム組成は一定であることが好ましい。このIII族窒化物半導体電子デバイスによれば、多層膜により、Ａｌ_ＣＧａ_１−ＣＮ（０＜Ｃ＜１）層上に設けられる半導体層の結晶品質を改善できる。また、Ａｌ_ＤＧａ_１−ＤＮ（Ｕ＜Ｄ≦１）層はＡｌＮを含むことがよい。AlNを用いることで、より高い抵抗が実現できる（低抵抗化を抑制できる）からである。

本発明の一側面に係るIII族窒化物半導体電子デバイスは、前記半導体積層と前記基板との間に設けられた多層膜を更に備えることができる。前記多層膜は、交互に配列されたＡｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層及びＡｌ_ＶＧａ_１−ＶＮ（Ｕ＜Ｖ≦１）層を含み、前記Ａｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層のアルミニウム組成は前記半導体積層から前記基板への方向に単調に増加することが好ましい。このIII族窒化物半導体電子デバイスによれば、多層膜における組成傾斜により、Ａｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層上に設けられる半導体層の結晶品質を改善できる。また、Ａｌ_ＶＧａ_１−ＶＮ（Ｕ＜Ｖ≦１）層はＡｌＮを含むことがよい。AlNを用いることで、より高い抵抗が実現できる（低抵抗化を抑制できる）からである。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記チャネル層がＡｌＧａＮからなり、前記バリア層がＡｌＧａＮからなることが好適である。
このIII族窒化物半導体電子デバイスによれば、ＡｌＧａＮ／ＡｌＧａＮヘテロ接合が提供される。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記チャネル層の水素濃度は３×１０^１８ｃｍ^−３未満であることができる。この電子デバイスによれば、これよりも低い水素濃度の場合に、イオン注入を使わずにオーミック電極の形成が可能だからである。また、本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記チャネル層の炭素濃度は２．５×１０^１７ｃｍ^−３以下であることができる。この電子デバイスによれば、これよりも低い炭素濃度の場合に、イオン注入を使わずにオーミック電極の形成が可能だからである。さらに、本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記チャネル層の酸素濃度は４．３×１０^１７ｃｍ^−３以下であることができる。この電子デバイスによれば、これよりも低い酸素濃度の場合に、イオン注入を使わずにオーミック電極の形成が可能だからである。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、室温（例えば摂氏２７度）における最大ドレイン電流に対し、摂氏200度における最大ドレイン電流が、0.68倍以上であることができる。また、本発明の一側面に係るIII族窒化物半導体電子デバイスでは、室温（例えば摂氏２７度）最大ドレイン電流に対し、300度における最大ドレイン電流が、0.55倍以上であることができる。

本発明の一側面に係るIII族窒化物半導体電子デバイスでは、前記第１の電極はＺｒ及びＡｌを含むことが好適である。この電子デバイスによれば、イオン注入を行うことなく、III族構成元素としてアルミニウムを含むIII族窒化物半導体への接触抵抗を低減できる。これは、Ｚｒ及びＡｌ以外の他の電極を用いても作製は可能であり、必ずしも、Ｚｒ及びＡｌに限定されるものではない。

本発明の別の側面は、III族窒化物半導体電子デバイスを作製する方法である。この方法は、（ａ）オーミック電極を形成するためのコンタクトエリアを有する半導体積層を基板上の主面上に形成する工程と、（ｂ）前記半導体積層の前記コンタクトエリアにイオン注入を行うことなく、前記コンタクトエリア上に第１の電極を形成する工程とを備える。前記第１の電極はドレイン電極及びソース電極のいずれか一方を含み、前記半導体積層は、前記基板の前記主面上に設けられたチャネル層と、前記チャネル層に接合を成すバリア層とを含み、前記チャネル層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなり、前記バリア層は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなり、前記第１のIII族窒化物半導体のアルミニウム組成は０．１６以上であり、前記第２のIII族窒化物半導体のバンドギャップは前記第１のIII族窒化物半導体のバンドギャップより大きい。

この作製方法によれば、チャネル層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなると共に、バリア層は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなる。これ故に、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスが提供される。また、半導体積層のコンタクトエリアにイオン注入を行うことなく、コンタクトエリア上に第１の電極を形成するので、Ｉｄ―ｍａｘ特性低下を更に低減可能なIII族窒化物半導体電子デバイスが提供される。

本発明の別の側面に係る作製方法は、（ｃ）前記半導体積層の形成前に、前記基板上にバッファ層を成長する工程と、（ｄ）前記半導体積層上に第２の電極を形成する工程を備えることができる。前記半導体積層は、前記基板の前記主面に沿って配列された第１、第２及び第３の領域を含み、前記第３の領域は前記第１の領域と前記第２の領域との間に位置し、前記チャネル層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであり、前記第１及び第２の電極は、それぞれ、前記第１及び第２の領域上に設けられ、前記第２の電極はゲート電極を含む。

本発明の別の側面に係る作製方法では、前記第１の電極を形成する工程は、前記コンタクトエリア上にＺｒを堆積する工程と、前記コンタクトエリア上にＡｌを堆積する工程と、前記Ｚｒ及び前記Ａｌを堆積した後に、摂氏1200度以下の温度でアニールを行う工程とを含むことができる。この作製方法によれば、良好なオーミック接触を示す電極を形成できる。なお、他の電極であっても、オーミック電極は、摂氏1200度以下の温度でアニールする工程を含むことで、作製可能である。

本発明の別の側面に係る作製方法では、前記第１の電極はＺｒ及びＡｌを含むことができる。この作製方法によれば、イオン注入を行うことなく、III族構成元素としてアルミニウムを含むIII族窒化物半導体への接触抵抗を低減できる。

本発明の更なる別の側面では、前記第１の電極はＺｒ及びＡｌを含むことが好ましい。この方法によれば、高Ａｌ組成のIII族窒化物半導体に対して良好な接触抵抗を提供できる。

本発明のまた更なる別の側面は、III族窒化物半導体電子デバイスを作製する方法である。この方法は、（ａ）III族構成元素としてアルミニウムを含むIII族窒化物半導体からなる半導体層を含みオーミック電極のためのコンタクトエリアを有する半導体積層を基板の主面上に形成する工程と、（ｂ）前記半導体積層の前記コンタクトエリア上に第１の電極を形成する工程とを備える。前記III族窒化物半導体のアルミニウム組成は０．１６以上である。この方法によれば、イオン注入により半導体層に導入される可能性のある欠陥を妨げられることなく、高Ａｌ組成のコンタクトエリア上に第１の電極を形成できる。

本発明のまた更なる別の側面では、前記第１の電極を形成する工程は、前記コンタクトエリア上にＺｒを電子ビーム法で堆積する工程と、前記コンタクトエリア上にＡｌを電子ビーム法で堆積する工程と、前記Ｚｒ及び前記Ａｌを堆積した後に、摂氏1200度以下の温度でアニールを行う工程とを含むことができる。この作製方法によれば、良好なオーミック接触を示す電極を形成できる。なお、電極を堆積する方法は、電子ビーム法に限定されるものではなく、例えばスパッタ法や、抵抗加熱法など、任意の方法で可能である。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明の一側面によれば、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスが提供される。本発明の別の側面によれば、Ｉｄ―ｍａｘ特性低下を低減可能な、III族窒化物半導体電子デバイスを作製する方法が提供される。

図１は、本実施の形態に係るIII族窒化物半導体電子デバイスを概略的に示す図面である。 図２は、本実施の形態に係るIII族窒化物半導体電子デバイスを製造する方法における主要な工程を示す図面である。 図３は、本実施の形態に係るIII族窒化物半導体電子デバイスを製造する方法における主要な工程を示す図面である。 図４は、本実施の形態に係るIII族窒化物半導体電子デバイスを製造する方法における主要な工程を示す図面である。 図５は、本実施の形態に係るIII族窒化物半導体電子デバイスを製造する方法における主要な工程を示す図面である。 図６は、ＨＥＭＴデバイスＡ、Ｂ、Ｃの最大ドレイン電流（Ｉｄ−ｍａｘ）の温度依存性を示す図面である。 図７は、ＨＥＭＴデバイスＡ、Ｂ、Ｃの最大ドレイン電流（Ｉｄ−ｍａｘ）の温度依存性の一覧を示す図面である。 図８は、更なる追加実験における作製条件及び測定結果を示す図面である。 図９は、更なる追加実験における作製条件及び測定結果を示す図面である。 図１０は、本実施の形態に従って作製された高電子移動度トランジスタの電流特性を示す図面である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII族窒化物半導体電子デバイス、III族窒化物半導体電子デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１は、本実施の形態に係るIII族窒化物半導体電子デバイスを概略的に示す図面である。図１の（ｂ）部を参照すると、III族窒化物半導体電子デバイス１１は、基板１３と、半導体積層１５と、第１の電極１７と、第２の電極１９とを備える。基板１３は主面１３ａ及び裏面１３ｂを有し、絶縁性又は半絶縁性を示すものがよいが、導電性基板を用いることも可能である。半導体積層１５は基板１３の主面１３ａ上に設けられる。第１の電極１７は半導体積層１５に接触を成す。第２の電極１９は半導体積層１５上に設けられる。第１の電極１７は、III族窒化物半導体電子デバイス１１のドレイン電極及びソース電極のいずれか一方を含む。第２の電極１９はIII族窒化物半導体電子デバイス１１のゲート電極を含む。第２の電極１９は例えばＮｉ及びＡｕを含むことができる。

半導体積層１５はチャネル層２１及びバリア層２３を含む。チャネル層２１及びバリア層２３は基板１３の主面１３ａ上に設けられ、また主面１３ａの法線軸Ｎｘ（図１に示された座標系Ｓのｘ軸）に沿って配列されている。バリア層２３はチャネル層２１にヘテロ接合２５を成す。チャネル層２１には、ヘテロ接合２５に沿って二次元電子ガスが生成される。

チャネル層２１は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなり、第１のIII族窒化物半導体は例えばＩｎ_Ｘ２Ａｌ_Ｘ１Ｇａ_{１−Ｘ１−Ｘ２}Ｎ（０．１６≦Ｘ１＜１、０≦Ｘ２＜１、０＜Ｘ１＋Ｘ２≦１）からなる。第１のIII族窒化物半導体は例えばAlInGaN、ＡｌＧａＮ等からなることができる。バリア層２３は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなり、第２のIII族窒化物半導体は例えばＩｎ_Ｙ２Ａｌ_Ｙ１Ｇａ_{１−Ｙ１−Ｙ２}Ｎ（Ｘ１＜Ｙ１≦１、０≦Ｙ２＜１、０＜Ｙ１＋Ｙ２≦１）からなる。第２のIII族窒化物半導体は例えばAlInGaN、AlInN、ＡｌＧａＮ、ＡｌＮ等からなることができる。第２のIII族窒化物半導体のバンドギャップは第１のIII族窒化物半導体のバンドギャップより大きい。好ましい実施例では、チャネル層２１は、例えばＡｌ_Ｘ１Ｇａ_１−Ｘ１Ｎ（０．１６≦Ｘ１＜１）からなり、バリア層２３は例えばＡｌ_Ｙ１Ｇａ_１−Ｙ１Ｎ（Ｘ１＜Ｙ１≦１）からなる。

半導体積層１５は第１、第２及び第３の領域１５ａ、１５ｂ、１５ｃを含み、第１〜第３の領域１５ａ〜１５ｃは基板１３の主面１３ａ（図１に示された座標系Ｓのｚ軸）に沿って配列される。第３の領域１５ｃは第１の領域１５ａと第２の領域１５ｂとの間に位置する。チャネル層２１は第１、第２及び第３の部分２１ａ、２１ｂ、２１ｃを含み、第１〜第３の部分２１ａ〜２１ｃは、それぞれ、半導体積層１５の第１〜第３の領域１５ａ〜１５ｃに含まれる。チャネル層２１において、第１の部分２１ａの不純物濃度は第２の部分２１ｂの不純物濃度と同じである。これ故に、第１の部分２１ａにはイオン注入が行われていない。第１の電極１７は第１の部分２１ａ上に設けられ、また第２の電極１９は第２の部分２１ｂ上に設けられる。チャネル層２１は、成長の際の不純物分布を保持している。チャネル層２１にはイオン注入が行われていない。これ故に、第１〜第３の部分２１ａ〜２１ｃは互いに実質的に同じ不純物濃度を有する。

バリア層２３は第１、第２及び第３の部分２３ａ、２３ｂ、２３ｃを含み、第１〜第３の部分２３ａ〜２３ｃは、それぞれ、半導体積層１５の第１〜第３の領域１５ａ〜１５ｃに含まれる。バリア層２３において、第１の部分２３ａの不純物濃度は第２の部分２３ｂの不純物濃度と同じである。これ故に、第１の部分２３ａにはイオン注入が行われていない。第１の電極１７は第１の部分２３ａ上に設けられ、また第２の電極１９は第２の部分２３ｂ上に設けられる。バリア層２３は、成長の際の不純物分布を保持している。バリア層２３にはイオン注入が行われていない。これ故に、第１〜第３の部分２３ａ〜２３ｃは互いに実質的に同じ不純物濃度を有する。

III族窒化物半導体電子デバイス１１では、チャネル層２１は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなると共に、バリア層２３は、チャネル層２１より大きなバンドギャップのIII族窒化物半導体からなる。チャネル層２１が、ＧａＮではなく、III族構成元素としてアルミニウムを含む窒化物半導体からなるので、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイス１１が提供される。

また、チャネル層２１において第１の部分２１ａの不純物濃度が第２の部分２１ｂの不純物濃度と同じであるから、チャネル層２１における第１の部分にイオン注入が行われていない。第１及び第２の電極１７、１９は、それぞれ、チャネル層２１の第１及び第２の部分２１ａ、２１ｂ上に設けられ、また図１に示された座標系Ｓのｙ軸の方向に延在する。本実施の形態において以下に説明されるように、ソース電極及びドレイン電極直下の半導体領域におけるキャリア濃度を高めるために半導体積層１５に部分的にイオン注入を行っていない。このイオン注入の使用回避により、Ｉｄ―ｍａｘ特性低下を更に低減可能なIII族窒化物半導体電子デバイス１１が提供される。

上記の不純物は例えばシリコンを含むことができる。このIII族窒化物半導体電子デバイス１１によれば、シリコン不純物は、イオン注入による供給によることなく、半導体積層１５を形成する際の原料中に含まれる不純物や、成長炉の汚染、成長炉内のヒータ等の治具等からも半導体積層１５に導入される。一方、この導入は、意図的なものではなく、成膜中にドーパント原料を供給せずにチャネル層２１及びバリア層２３を成長するとき、チャネル層２１及びバリア層２３はアンドープ層からなる。なお、必要な場合、バリア層２３には意図的な不純物添加を行うことができる。一方、結晶品質の低下を避けるために、チャネル層２１には意図的な不純物添加をしないことがよい。

半導体積層１５は第４及び第５の領域１５ｄ、１５ｅを含み、第１〜第５の領域１５ａ〜１５ｅは基板１３の主面１３ａ（図１に示された座標系Ｓのｚ軸）に沿って配列される。第５の領域１５ｅは第２の領域１５ｂと第４の領域１５ｄとの間に位置する。チャネル層２１は第４及び第５の部分２１ｄ、２１ｅを含み、第１〜第５の部分２１ａ〜２１ｅは、それぞれ、半導体積層１５の第１〜第５の領域１５ａ〜１５ｅに含まれる。チャネル層２１において、第４の部分２１ｄの不純物濃度は第５の部分２１ｅの不純物濃度と同じである。これ故に、第４の部分２１ｄにはイオン注入が行われていない。第３の電極２７は第４の部分２１ｄ上に設けられる。第１〜第５の部分２１ａ〜２１ｅは互いに実質的に同じ不純物濃度を有する。チャネル層２１は、成長の際の不純物分布を保持している。チャネル層２１にはイオン注入が行われていない。

バリア層２３は第４及び第５の部分２３ｄ、２３ｅを含み、第１〜第５の部分２３ａ〜２３ｅは、それぞれ、半導体積層１５の第１〜第５の領域１５ａ〜１５ｅに含まれる。バリア層２３において、第４の部分２３ｄの不純物濃度は第５の部分２３ｅの不純物濃度と同じである。これ故に、第４の部分２３ｄにはイオン注入が行われていない。第３の電極２７は第４の部分２３ｄ上に設けられる。第１〜第５の部分２３ａ〜２３ｅは互いに実質的に同じ不純物濃度を有する。バリア層２３は、成長の際の不純物分布を保持している。バリア層２３にはイオン注入が行われていない。既に説明したように、第１の電極１７がIII族窒化物半導体電子デバイス１１のドレイン電極及びソース電極のいずれか一方を含むので、ドレイン電極及びソース電極のいずれか他方を含む。第３の電極２７は例えばＺｒ及びＡｌを含む。第４の部分２３ｄにおいても、ソース電極及びドレイン電極直下の半導体領域におけるキャリア濃度を高めるためのイオン注入を半導体積層１５に行っていない。このイオン注入の使用回避により、Ｉｄ―ｍａｘ特性低下を更に低減可能なIII族窒化物半導体電子デバイス１１が提供される。

バリア層２３／チャネル層２１の好ましい材料には、例えばＡｌＧａＮ／ＡｌＧａＮ、ＡｌＮ／ＡｌＧａＮ、AlInN/AlGaN等がある。また、チャネル層２１の水素濃度は３×１０^１８ｃｍ^−３未満であることができる。このIII族窒化物半導体電子デバイス１１によれば、これよりも低い水素濃度の場合に、イオン注入を用いることなく、オーミックの形成が可能だからである。また、III族窒化物半導体電子デバイス１１では、チャネル層２１の炭素濃度は２．５×１０^１７ｃｍ^−３以下であることができる。このIII族窒化物半導体電子デバイス１１によれば、これよりも低い炭素濃度の場合に、イオン注入を用いることなく、オーミックの形成が可能だからである。さらに、III族窒化物半導体電子デバイス１１では、チャネル層２１の酸素濃度は４．３×１０^１７ｃｍ^−３以下であることができる。このIII族窒化物半導体電子デバイス１１によれば、これよりも低い酸素濃度の場合に、イオン注入を用いることなく、オーミックの形成が可能だからである。

III族窒化物半導体電子デバイス１１では、ソース電極及びドレイン電極直下の半導体領域におけるキャリア濃度を高めるためのイオン注入を半導体積層１５に行っていない。これ故に、チャネル層２１の（１０−１２）面のＸＲＣ半値全幅が１０００秒未満であることが好適である。イオン注入を行わない電子デバイスでは、電極形成工程におけるチャネル層２１及び／又はバリア層２３の結晶品質は、成膜時の結晶品質から大きく低下することがない。これ故に、ソース／ドレインのためのイオン注入を行わないデバイスでは、チャネル層２１の（１０−１２）面のＸＲＣ半値全幅における良好さが、III族窒化物半導体電子デバイス１１のデバイス特性に影響する。例えば、このＸＲＣ半値全幅による結晶品質が、第１の領域１５ａに維持されているので、電極１７の接触抵抗の低減（電極２７も同様）に好適である。また、このＸＲＣ半値全幅による結晶品質により、電極１７、２７のオーミック接触特性を向上でき、またドレイン電流の温度特性を改善できる。

また、チャネル層２１の（０００２）面のＸＲＣ半値全幅が１０００秒未満であることが好適である。ソース／ドレインのためのイオン注入を行わないデバイスでは、チャネル層２１の（１０−１２）面のＸＲＣ半値全幅における良好さが、III族窒化物半導体電子デバイスのデバイス特性に影響する。例えば、このＸＲＣ半値全幅による結晶品質が、第１の領域１５ａに維持されているので、電極１７の接触抵抗の低減（電極２７も同様）に好適である。また、このＸＲＣ半値全幅による結晶品質により、電極１７、２７のオーミック接触特性を向上でき、またドレイン電流の温度特性を改善できる。

上記のように、チャネル層２１のＣ面やＲ面のＸＲＣ特性が良好であるとき、オーミック接触の形成においてオーミック接触特性が安定する。

第１の電極１７はＺｒ及びＡｌを含むことが好適である。例えばＺｒ／Ａｌは、III族構成元素としてアルミニウムを含むIII族窒化物半導体への接触抵抗をイオン注入無しに低減できる。なお、Ｚｒ／Ａｌ以外の電極でも作製可能である。

III族窒化物半導体電子デバイスはＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）層２９を更に備えることができ、Ａｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）層２９は半導体積層１５と基板１３との間に設けられる。基板１３は、サファイア基板、SiC基板、AlN基板、AlGaN基板といった絶縁体であることができるが、Si基板、n型のSiC基板等の導電性基板を用いることもできる。基板１３が、例えばサファイアからなるとき、Ａｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）層２９の使用により、ＡｌＧａＮからなるチャネル層２１がサファイア基板上に提供される。或いは、基板１３がＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）からなるとき、ＡｌＧａＮからなるチャネル層がＡｌＧａＮ基板やＡｌＮ基板上に提供される。これらの基板材料を用いるとき、Ａｌ_ＸＧａ_１−ＸＮ層２９の形成においてＡｌ組成が意図的に変更されず、Ａｌ_ＸＧａ_１−ＸＮ層２９は単一Ａｌ組成を有する。

図１の（ｃ）部を参照すると、III族窒化物半導体電子デバイス１１は、Ａｌ_ＸＧａ_１−ＸＮ層２９として、Ａｌ_ＺＧａ_１−ＺＮ（０＜Ｚ≦１）層２９ａを備えることができる。傾斜組成Ａｌ_ＺＧａ_１−ＺＮ層２９ａは半導体積層１５と基板１３との間に設けられる。Ａｌ_ＺＧａ_１−ＺＮは半導体積層１５から基板１３への方向にアルミニウム組成が単調に変化することが好ましい。傾斜組成Ａｌ_ＺＧａ_１−ＺＮ層２９ａにおいて、一方の面２８ａにおけるアルミニウム組成Ｎ１は他方の面２８ｂにおけるアルミニウム組成Ｎ２より小さい。Ａｌ_ＺＧａ_１−ＺＮは組成傾斜しており、図１の（ｃ）部に示された例では、半導体積層１５から基板１３への方向にアルミニウム組成が増加する。この組成傾斜により、傾斜組成Ａｌ_ＺＧａ_１−ＺＮ（０＜Ｚ≦１）層２９ａ上に設けられる半導体層の結晶品質を改善できる。

また、図１の（ａ）部を参照すると、III族窒化物半導体電子デバイス１１は、Ａｌ_ＸＧａ_１−ＸＮ層２９として、多層膜２９ｂを備えることができる。多層膜２９ｂは、半導体積層１５と基板１３との間に設けられる。多層膜２９ｂは複数のＡｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層３０ａ及び複数のＡｌ_ＶＧａ_１−ＶＮ（Ｕ＜Ｖ≦１）層３０ｂを含み、Ａｌ_ＵＧａ_１−ＵＮ層３０ａ及びＡｌ_ＶＧａ_１−ＶＮ層３０ｂは交互に配列されている。Ａｌ_ＶＧａ_１−ＶＮ層３０ｂのアルミニウム組成はＡｌ_ＵＧａ_１−ＵＮ層３０ａのアルミニウム組成より大きい。Ａｌ_ＵＧａ_１−ＵＮ層３０ａの配列において、Ａｌ_ＵＧａ_１−ＵＮ層３０ａのアルミニウム組成は半導体積層１５から基板１３への方向に単調に変化することが好ましい。最も半導体積層１５に近いＡｌ_ＶＧａ_１−ＶＮ層３０ｂのアルミニウム組成Ｎ３は、最も基板１３に近いＡｌ_ＶＧａ_１−ＶＮ層３０ｂのアルミニウム組成Ｎ４より小さい。図１の（ａ）部に示された例では、Ａｌ_ＵＧａ_１−ＵＮ層３０ａは、半導体積層１５から基板１３への方向にアルミニウム組成が増加する。このIII族窒化物半導体電子デバイスによれば、多層膜２９ｂにおける組成傾斜により、多層膜２９ｂ上に設けられる半導体層の結晶品質を改善できる。また、Ａｌ_ＶＧａ_１−ＶＮ（Ｕ＜Ｖ≦１）層はＡｌＮを含むことがよい。AlNを用いることで、より高い抵抗が実現できる（低抵抗化を抑制できる）からである。
図１の（ａ）部に示された例では、Ａｌ_ＵＧａ_１−ＵＮ層３０ａは、半導体積層１５から基板１３への方向にアルミニウム組成が増加しているが、このＡｌ_ＵＧａ_１−ＵＮ層３０ａのアルミニウム組成が一定でもよい。多層膜２９ｂにより、多層膜２９ｂ上に設けられる半導体層の結晶品質を改善できる。

次いで、図２、図３及び図４は、III族窒化物半導体電子デバイスを作製する方法における主要な工程を示す図面である。引き続く工程においては、半導体結晶の成長は、成長炉１０ａを用いて行われる。成長炉１０ａでは、例えば有機金属気相成長法が用いられる。

図２の（ａ）部に示されるように、工程Ｓ１０１では、成長炉１０ａに基板４３を配置する。基板４３は、サファイア、SiC、Si、AlN、AlGaN等からなることができる。この基板４３の主面４３ａの熱処理を行うことができる。基板４３がサファイアからなるとき、この熱処理の条件は水素雰囲気注で摂氏1200度の温度で実施することができる。必要な場合には、引き続くIII族窒化物半導体の成長のためのバッファ層を成長する。

工程Ｓ１０２では、図２の（ｂ）部に示されるように、半導体積層４５を基板４３の主面４３ａ上に形成する。半導体積層４５は、オーミック電極を形成するためのコンタクトエリアを有しており、また高電子移動度トランジスタのための以下のような半導体層を含む。半導体積層４５は、バッファ層４９、チャネル層５１、及びバリア層５３を含む。チャネル層５１及びバリア層５３は基板４３の主面４３ａ上に設けられ、バリア層５３はチャネル層５１に接合５４ａを成す。チャネル層５１はバッファ層４９に接合５４ｂを成す。バッファ層４９、チャネル層５１及びバリア層５３は、基板４３の主面４３ａ上にエピタキシャルに成長される。チャネル５１層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなり、例えばＡｌＧａＮ等からなる。第１のIII族窒化物半導体のアルミニウム組成は０．１６以上である。大きなＡｌ組成のIII族窒化物材料からなるチャネルは、トランジスタのオン抵抗の温度依存性やIｄ−ｍａｘの温度依存性を低減するために好適である。バリア層５３は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなり、例えばＡｌＧａＮ等からなる。第２のIII族窒化物半導体のバンドギャップは第１のIII族窒化物半導体のバンドギャップより大きい。バッファ層４９は、III族構成元素としてアルミニウムを含むIII族窒化物半導体からなり、例えばＡｌＮやAlGaN等からなる。このIII族窒化物半導体はチャネル層５１よりも高比抵抗であり、またバッファ層４９のバンドギャップは第１のIII族窒化物半導体のバンドギャップと同じもしくはそれ以上である。これらの工程の後に、成長炉１０ａからエピタキシャル基板Ｅを取り出す。

半導体積層４５の形成後に、半導体積層４５、例えばチャネル層５１及びバリア層５３の結晶品質を測定するために、必要な場合には、半導体積層４５のＸ線ロッキングカーブ（ＸＲＣ）を測定することが良い。

既に説明したように、ソース電極及び／又はドレイン電極直下の半導体領域におけるキャリア濃度を高めるためのイオン注入を半導体積層４５に行っていない。これ故に、チャネル層５１の（１０−１２）面のＸ線ロッキングカーブ（ＸＲＣ）半値全幅が１０００秒未満であること、及び／又はチャネル層５１の（０００２）面のＸＲＣ半値全幅が１０００秒未満であることが好適である。また、バリア層５３の（１０−１２）面のＸ線ロッキングカーブ（ＸＲＣ）半値全幅が１０００秒未満であること、及び／又はバリア層５３の（０００２）面のＸＲＣ半値全幅が１０００秒未満であることが好適である。イオン注入を行わない電子デバイスでは、電極形成工程におけるチャネル層５１及び／又はバリア層５３の結晶品質は、成膜時の結晶品質を大きく低下することがない。これ故に、ソース／ドレインのためのイオン注入を行わないデバイスでは、チャネル層５１やバリア層５３の（１０−１２）面や（０００２）面のＸＲＣ半値全幅における良好さが、III族窒化物半導体電子デバイスのデバイス特性に影響する。このＸＲＣ半値全幅による結晶品質により、電極のオーミック接触特性を向上でき、またドレイン電流の温度特性を改善できる。

次いで、工程Ｓ１０３では、半導体積層４５のコンタクトエリアにイオン注入を行うことなく、コンタクトエリア上にオーミック電極を形成する。このオーミック電極は、例えば少なくともドレイン電極、ソース電極のいずれか一方を含む。オーミック電極は、例えばリフトオフ法で作製されることができる。

オーミック電極を形成する一連の工程を説明する。工程Ｓ１０３では、図３の（ａ）部に示されるように、オーミック電極を形成するためのマスク５５を半導体積層４５上に形成する。マスク５５は、オーミック電極を形成する半導体積層４５のエリア（以下、「コンタクトエリア」と呼ぶ）に開口５５ａを有する。マスク５５は例えばレジストからなることができる。マスク５５の開口５５ａは半導体積層４５の領域４５ａ、４５ｄ上に位置する。開口５５ａには、半導体積層４５の領域４５ａ、４５ｄの表面が露出する。マスク５５は半導体積層４５の領域４５ｂ、４５ｃ、４５ｅ、４５ｆ、４５ｇを覆う。半導体積層４５の領域４５ｂには、後の工程で、ゲート電極が形成される。半導体積層４５の領域４５ｃ、４５ｅは、オーミック電極をゲート電極から離間させるために設けられる。半導体積層４５の領域４５ｆ、４５ｇは、素子のアイソレーションのために設けられる。半導体積層４５のコンタクトエリアを含む領域４５ａは、領域４５ｃと領域４５ｆとの間に位置し、また半導体積層４５のコンタクトエリアを含む領域４５ｄは、領域４５ｅと領域４５ｇとの間に位置する。半導体積層４５のゲートエリアを含む領域４５ｂは、領域４５ｃと領域４５ｅとの間に位置する。半導体積層４５の離間エリアを含む領域４５ｃは、領域４５ａと領域４５ｂとの間に位置し、また半導体積層４５の離間エリアを含む領域４５ｄは、領域４５ｅと領域４５ｇとの間に位置する。

マスク５５を形成した後に、工程Ｓ１０４では、図３の（ｂ）部に示されるように、オーミック電極のための金属膜５７をマスク５５及び基板４３上に堆積する。オーミック電極は、例えばＺｒ及びＡｌを含むことができる。この作製方法によれば、イオン注入を行うことなく、III族構成元素としてアルミニウムを含むIII族窒化物半導体への接触抵抗を低減できる。また、高Ａｌ組成のIII族窒化物半導体に対して良好な接触抵抗を提供できる。

本実施例では、まず、工程Ｓ１０４−１では、成膜装置１０ｂに、エピタキシャル基板Ｅを配置した後に、コンタクトエリア及び基板４３上に第１の電極膜５７ａを堆積する。この電極膜５７ａは例えばＺｒ膜を含むことができ、Ｚｒ膜の成膜は例えば電子ビーム蒸着法で行われる。Ｚｒ膜の膜厚は例えば１ｎｍ〜１００ｎｍであることができる。次いで、工程Ｓ１０４−２では、コンタクトエリア及び基板４３上に第２の電極膜５７ｂを堆積する。この電極膜５７ｂは例えばＡｌ膜を含むことができ、Ａｌ膜の成膜は例えば電子ビーム蒸着法で行われる。Ａｌ膜の膜厚は例えば４ｎｍ〜４００ｎｍであることができる。

これらの電極膜５７ａ、５７ｂを堆積した後に、工程Ｓ１０５では、図４の（ａ）部に示されるように、リフトオフにより電極膜５７ａ、５７ｂのパターニングを行って金属層５９ａ、５９ｂを領域４５ａ、４５ｄ上に形成する。

金属層５９ａ、５９ｂを形成した後に、熱処理装置１０ｃに基板を配置する。工程Ｓ１０６では、図４の（ｂ）部に示されるように、熱処理ガスＧを熱処理装置１０ｃに流しながら摂氏１２００度以下摂氏４００度以上の温度で熱処理を行う。この作製方法によれば、良好なオーミック接触特性を示す電極６１ａ、６１ｂを形成できる。熱処理ガスは例えば窒素、アルゴン、ヘリウム、アンモニア、酸素を含む。電極膜５７の形成前に、電極６１ａ、６１ｂの直下の領域にキャリア濃度を高めるためのイオン注入を行わない。領域４５ａ、４５ｄにおけるチャネル層５１におけるｎ型濃度（例えばＳｉ）は、領域４５ｂ、４５ｃ、４５ｅにおけるチャネル層５１におけるｎ型不純物濃度と同じである。領域４５ａ、４５ｄにおけるバリア層５３におけるｎ型不純物濃度は、領域４５ｂ、４５ｃ、４５ｅにおけるバリア層５３におけるｎ型不純物濃度と同じである。

ショットキ電極を形成する工程を説明する。工程Ｓ１０７では、図５の（ａ）部に示されるように、ショットキ電極を形成するためのマスク６５を半導体積層４５上に形成した後に、ショットキ電極のための金属膜６７を堆積する。図５の（ｂ）部に示されるように、リフトオフによりこの膜６７のパターニングを行ってショットキ電極６３を領域４５ｂ上に形成する。このショットキ電極６３は、本実施例ではゲート電極として働く。

この作製方法によれば、チャネル層５１は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなると共に、バリア層５３は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなる。これ故に、図５の（ｂ）部に示されるように、III族窒化物半導体電子デバイスを作製でき、このような電子デバイスによれば、Ｉｄ―ｍａｘ特性低下を低減可能である。また、半導体積層４５のコンタクトエリアにイオン注入を行うことなく、コンタクトエリア上に電極を形成するので、Ｉｄ―ｍａｘ特性低下を更に低減可能なIII族窒化物半導体電子デバイスが提供される。

（実施例１）
次いで、本実施の形態に係る実施例を説明する。

ＨＥＭＴデバイスAの作製。
ＧａＮチャネル層を含む高電子移動度トランジスタ（ＨＥＭＴ）を、以下のような方法で作製した。

有機金属気相成長（ＭＯＶＰＥ）法を用いてサファイア基板上に、低温ＧａＮバッファ層を成長する。成長温度は摂氏５００度であり、ＧａＮ膜厚は２５ｎｍである。次いで、このバッファ層上にアンドープＧａＮチャネル層を成長した。成長温度は摂氏１０５０度であり、ＧａＮ膜厚は１μｍである。続けて、このＧａＮチャネル層上にアンドープＡｌＧａＮバリア層を成長した。成長温度は摂氏１０５０度であり、ＡｌＧａＮ膜厚は２５μｍであり、Ａｌ組成は０．２である。これらの工程によって、ＨＥＭＴエピタキシャル膜Ａを作製した。

Ｔｉ／Ａｌを用いた電極及びＧａＮチャネル層を含むＨＥＭＴデバイスを以下のような方法で作製した。オーミック電極（ソース電極、ドレイン電極）のための金属膜として、Ｔｉ／Ａｌ／Ｔｉ／Ａｕを蒸着した後に、この膜のパターン形成及び摂氏８５０度における熱処理を行って、オーミック電極（ソース電極・ドレイン電極）を形成した。その後、ショットキ電極（ゲート電極）としてＮｉ／Ａｕを蒸着した後に、この膜にパターン形成を行って、ショットキ電極（ゲート電極）を作製した。

ＨＥＭＴデバイスの寸法は、Ｌｇ=２μｍ、Ｌｇｄ=５μｍ、Ｗｇ=５００μｍである。このデバイスをＨＥＭＴデバイスAとして参照する。

ＨＥＭＴデバイスＢの作製。
ＡｌＧａＮチャネル層を含む高電子移動度トランジスタ（ＨＥＭＴ）を、以下のような方法で作製した。

有機金属気相成長（ＭＯＶＰＥ）法を用いてサファイア基板上に、ＡｌＮバッファ層を成長する。温度は摂氏１２５０度であり、ＡｌＮ膜厚は９００ｎｍである。次いで、このバッファ層上にアンドープＡｌＧａＮチャネル層を成長した。成長温度は摂氏１１００度であり、ＡｌＧａＮ膜厚は６００ｎｍであり、Ａｌ組成は０．３である。続けて、このＡｌＧａＮチャネル層上にアンドープＡｌＧａＮバリア層を成長した。成長温度は摂氏１１００度であり、ＡｌＧａＮ膜厚は３０ｎｍであり、Ａｌ組成は０．５である。これらの工程によって、ＨＥＭＴエピタキシャル膜を作製した。

得られたＡｌＮ層のＸＲＣ半値幅に関しては、Ｃ面の半値幅が４４７ａｒｃｓｅｃ、Ｒ面の半値幅が７４２ａｒｃｓｅｃである。ＡｌＧａＮ層のＸＲＣ半値幅に関しては、Ｃ面の半値幅が５１３ａｒｃｓｅｃ、Ｒ面の半値幅が７１１ａｒｃｓｅｃである。ＡｌＧａＮ層に係る２次元電子ガスのシート抵抗が、２７５４Ω／ｓｑ．であり、これは良好な値である。これらの工程によって、ＨＥＭＴエピタキシャル膜Ｂを作製した。

イオン注入を用いてＴｉ／Ａｌ電極を作製すると共に、ＡｌＧａＮチャネル層を含むＨＥＭＴデバイスを以下のような方法で作製した。

オーミック電極（ソース電極、ドレイン電極）を形成するために、ソース電極、ドレイン電極を形成するエピタキシャル領域にＳｉのイオン注入を行った。イオン注入の条件は、５０ｋｅＶのエネルギ及びドーズ量１×１０^１５ｃｍ^−２であった。その後に、ＨＥＭＴエピタキシャル膜の表面にＳｉＮ膜を堆積した後に、活性化のための熱処理（温度：１１５０度、熱処理時間：５分間、）を行って、Ｓｉイオンの活性化を行った。熱処理の後に、ＳｉＮ膜を除去した。

オーミック電極（ソース電極、ドレイン電極）のための金属膜として、Ｔｉ／Ａｌ／Ｔｉ／Ａｕを蒸着した後に、この膜のパターン形成及び摂氏８５０度における熱処理を行って、オーミック電極（ソース電極、ドレイン電極）を形成した。その後、ショットキ電極（ゲート電極）としてＮｉ／Ａｕを蒸着した後に、この膜のパターン形成を行って、ショットキ電極（ゲート電極）を作製した。

ＨＥＭＴデバイスの寸法は、Ｌｇ=２μｍ、Ｌｇｄ=５μｍ、Ｗｇ=５００μｍである。このデバイスをＨＥＭＴデバイスＢとして参照する。

ＨＥＭＴデバイスＣの作製。
ＡｌＧａＮチャネル層を含む高電子移動度トランジスタ（ＨＥＭＴ）を、以下のような方法で作製した。ＨＥＭＴエピタキシャル膜Ｂと同じ構造のＨＥＭＴエピタキシャル膜Ｃを作製した。

イオン注入を用いずにＺｒ／Ａｌ電極を作製すると共に、ＡｌＧａＮチャネル層を含むＨＥＭＴデバイスを以下のような方法で作製した。

Ｚｒ／Ａｌを用いた電極及びＡｌＧａＮチャネル層を含むＨＥＭＴデバイスを作製した。オーミック電極（ソース電極、ドレイン電極）のための金属膜として、Ｚｒ／Ａｌを蒸着した後に、この膜のパターン形成及び摂氏８５０度における熱処理を行って、オーミック電極（ソース電極・ドレイン電極）を形成した。その後、ショットキ電極（ゲート電極）としてＮｉ／Ａｕを蒸着した後に、この膜のパターン形成を行って、ショットキ電極（ゲート電極）を作製した。

ＨＥＭＴデバイスの寸法は、Ｌｇ=２μｍ、Ｌｇｄ=５μｍ、Ｗｇ=５００μｍである。このデバイスをＨＥＭＴデバイスＣとして参照する。

ＨＥＭＴデバイスＡ、Ｂ、Ｃのデバイスの作製後に、トランジスタ特性の評価を実施した。図６は、ＨＥＭＴデバイスＡ、Ｂ、Ｃの最大ドレイン電流（Ｉｄ−ｍａｘ）の温度依存性を示す図面であり、図７は、ＨＥＭＴデバイスＡ、Ｂ、Ｃの最大ドレイン電流（Ｉｄ−ｍａｘ）の温度依存性の一覧を示す図面である。図６の（ａ）部を参照すると、ＨＥＭＴデバイスＡ、Ｂ、Ｃの間における最大ドレイン電流（Ｉｄ−ｍａｘ）の比較が示されており、ＨＥＭＴデバイスＣの温度依存性はＨＥＭＴデバイスＡの温度依存性より小さく、またＨＥＭＴデバイスＢの温度依存性より小さい。オーミック電極の作製の際におけるイオン注入の不使用により、最大ドレイン電流（Ｉｄ−ｍａｘ）の温度依存性を小さくできる。イオン注入を用いないオーミック接触を作製するＨＥＭＴデバイスＣ（ＡｌＧａＮチャネル）が優れた特性を示す。また、ＨＥＭＴデバイスＣの特性が示すように、イオン注入を用いずにオーミック接触の作製法は、ＨＥＭＴデバイスのＣ（ＡｌＧａＮチャネル）に優れた特性を提供できる。

図６の（ｂ）部を参照すると、ＨＥＭＴデバイスＡ、Ｂ、Ｃの間における最大ドレイン電流（Ｉｄ−ｍａｘ）の減少率の比較が示されており、ＨＥＭＴデバイスＣの減少率はＨＥＭＴデバイスＡの減少率より小さく、またＨＥＭＴデバイスＡの減少率より小さい。オーミック電極の作製の際におけるイオン注入の不使用により、最大ドレイン電流（Ｉｄ−ｍａｘ）の減少率を小さくできる。

ＨＥＭＴデバイスＡ（ＧａＮチャネルＨＥＭＴ）では、摂氏３００度の動作温度において、最大ドレイン電流が、室温における最大ドレイン電流の１／３程度に減少している。一方、ＨＥＭＴデバイスＢ、Ｃ（ＡｌＧａＮチャネルＨＥＭＴ）では、最大ドレイン電流の温度依存性はＨＥＭＴデバイスＡに比べて明らかに小さい。

ソース電極及びドレイン電極の作製にイオン注入を用いたＨＥＭＴデバイスＢに比べて、イオン注入を用いないＨＥＭＴデバイスＣにおける最大ドレイン電流の温度依存性は小さくなっており、イオン注入を用いる電極形成技術に比べて、大きな利点である。このＨＥＭＴデバイスＣでは、例えばＺｒ／Ａｌ電極が適用される。

オーミック電極の作製において、イオン注入及び活性化アニールを用いた方法では、イオン注入によるエピタキシャル層へのダメージや欠陥の導入、また高温での活性化アニールに伴うダメージの導入といった、デバイス劣化が排除できない可能性がある。これらの工程により、例えば深い準位が半導体に形成されるので、高温でトランジスタに電流が流れにくくなってしまい、高温におけるトランジスタ動作においてトランジスタ特性、例えばＩｄ−ｍａｘの温度依存性が大きくなっている可能性がある。

オーミック電極をイオン注入を用いずに形成するとき、主要な熱処理として、オーミック電極の形成のための合金化に必要な熱処理（例えば摂氏８５０度）をデバイスに与えることになる。イオン注入の不使用は、イオン注入及び活性化アニールを用いることにより生じる欠陥、ダメージ、深い準位等の形成を大幅に低減できる。この結果、ＨＥＭＴデバイスＣの電気的特性は、高温動作においても、ＨＥＭＴデバイスＢに比べて良好になっている可能性がある。

発明者らは、追加の実験を行った。追加実験は、ＡｌＧａＮチャネルＨＥＭＴにおいて、ＡｌＧａＮチャネル層の結晶性を向上させること（つまりＸＲＣ半値幅を低減すること）により、ＡｌＧａＮチャネル層のシート抵抗を低減できることを示している。例えば、半導体層の（１０−１２）面のＸ線ロッキングカーブ（ＸＲＣ）半値全幅が１０００秒未満であることが好適である。また、半導体層の（０００２）面のＸＲＣ半値全幅が１０００秒未満であることが好適である。

（実施例２）
また、発明者らは、さらに追加の実験を行った。更なる追加実験は、図８及び図９は、更なる追加実験における作製条件及び測定結果を示す。この実験では、様々な基板上にＡｌＮ層を成長した後に、このＡｌＮ層上に、ＡｌＧａＮチャネル層及びＡｌＧａＮバリア層を成長した。

この実験より以下のことが示された。
１．ＡｌＧａＮの結晶性（ＸＲＣ半値幅）を改善することによって、不純物濃度（例えば、水素（Ｈ）、炭素（Ｃ）、酸素（Ｏ））を低減できる。
２．オーミック電極としてイオン注入を使わずにオーミック電極を形成した場合に、ＡｌＧａＮチャネル層の結晶性の改善に伴い、ＨＥＭＴデバイスの温度依存性（例えば、Ｉｄ−ｍａｘ）を改善でき、温度依存性を小さくできる。なお、オーミック電極としては、例えば、Ｚｒ／Ａｌ電極を用いた。

一方、イオン注入を用いてオーミック電極（Ｔｉ／Ａｌ）を形成する場合、ＡｌＧａＮチャネル層の結晶性の改善と温度依存性との関連性がほとんどなく、温度依存性が大きいままである。

これらの実験の結果によれば、イオン注入を使わずにオーミック電極を作製すること、例えば、そのオーミック電極としてＺｒ／Ａｌ電極の利用及びＡｌＧａＮの結晶性の改善により、ＨＥＮＴデバイスの温度依存性の低減が可能であることが分かった。また、ＡｌＧａＮチャネル層と基板との間にバッファ構造を採用すること、或いはＡｌＧａＮチャネル層及びＡｌＧａＮバリア層の結晶性の改善により、ＨＥＮＴデバイスの温度依存性の更なる低減が可能である。Ｚｒ／Ａｌ電極では、電極の下地の半導体のＸＲＣ半値幅が１０００秒未満であるとき、オーミック接触に良好な結果をもたらすことができる。

上記の実験では、サファイア基板上にＡｌＮエピタキシャル膜を成長した後、チャネル層のためのＡｌＧａＮエピタキシャル膜を成長した。サファイア基板、或いはＳｉＣ基板等に以下のエピタキシャル構造を作製することにより、このＡｌＧａＮエピタキシャル膜の結晶性を改善できる。例えば、ＡｌＮエピタキシャル膜の代わりに、組成を連続的に傾斜させたＡｌＧａＮバッファ層を成長し、このＡｌＧａＮバッファ層上にＡｌＧａＮエピタキシャル膜を成長させること。或いは、ＡｌＮエピタキシャル膜の代わりに、Ａｌ組成を基板からチャネル膜への方向に徐々に低下させる複数のＡｌＧａＮ薄層と複数のＡｌＮ薄層を交互に積層させた構造を用い、この積層構造上にＡｌＧａＮエピタキシャル膜を成長させること。これらの例示的な構造によりＡｌＧａＮチャネル層の結晶性の改善（ＸＲＣ半値幅の改善）を達成できることが、実験により判明した。

図８及び図９に示されたＨＥＭＴデバイスの構造Ｘ１〜Ｘ８を説明する。

ＨＥＭＴデバイスの構造Ｘ４の成長方法を下記に示す。サファイア基板上に、ＡｌＮエピタキシャル層、ＡｌＧａＮチャネル層及びＡｌＧａＮバリア層を以下のように成長した。ＭＯＶＰＥ炉にサファイア基板を配置した後に、摂氏１２５０度の成長温度でＡｌＮ層（厚さ：９００ｎｍ）を成長した。このＡｌＮ層上に、ＡｌＧａＮ層（厚さ６００ｎｍ、Ａｌ組成０．３）及びＡｌＧａＮ層（厚さ３０ｎｍ、Ａｌ組成０．５）を摂氏１１００度で成長した。

ＨＥＭＴデバイスの構造Ｘ１の成長方法を下記に示す。構造Ｘ４におけるＡｌＮ層（厚さ：９００ｎｍ）に替えて、ＡｌＮ層（厚さ：１５０ｎｍ）を成長した。

ＨＥＭＴデバイスの構造Ｘ２の成長方法を下記に示す。構造Ｘ４におけるＡｌＮ層（厚さ：９００ｎｍ）に替えて、ＡｌＮ層（厚さ：８０ｎｍ）を成長した。

ＨＥＭＴデバイスの構造Ｘ３の成長方法を下記に示す。構造Ｘ４におけるＡｌＮ層（厚さ：９００ｎｍ）に替えて、ＡｌＮ層（厚さ：６００ｎｍ）を成長した。なお、構造Ｘ１〜Ｘ４においては、サファイア基板とＡｌＧａＮ層との格子不整の影響を調べるために、様々な厚さのＡｌＮ層を成長した。

ＨＥＭＴデバイスの構造Ｘ５の成長方法を下記に示す。構造Ｘ４におけるＡｌＮ層（厚さ：９００ｎｍ）に替えて、組成傾斜ＡｌＧａＮ層（厚さ：６００ｎｍ、Ａｌ組成：連続的に０．９から０．３へ）を摂氏１１００度の成長温度で成長した。

ＨＥＭＴデバイスの構造Ｘ６の成長方法を下記に示す。構造Ｘ４におけるＡｌＮ層（厚さ：９００ｎｍ）に替えて、超格子エピＡｌＮ／ＡｌＧａＮ（ＡｌＮ層の厚さ５ｎｍ、ＡｌＧａＮ層の厚さ２５ｎｍ、交互の繰り返し：２０層）を摂氏１１００度の成長温度で成長した。超格子エピＡｌＮ／ＡｌＧａＮにおけるＡｌＧａＮ層のＡｌ組成は、段階的に０．９から０．３へ低下させた。

ＨＥＭＴデバイスの構造Ｘ７の成長方法を下記に示す。構造Ｘ４におけるサファイア基板に替えて、ＡｌＮ基板を用いた。

ＨＥＭＴデバイスの構造Ｘ８の成長方法を下記に示す。構造Ｘ４におけるサファイア基板に替えて、ＡｌＧａＮ（Ａｌ組成０．３）基板を用い、かつ、AlN層を成長せず、ＡｌＧａＮ層（厚さ６００ｎｍ、Ａｌ組成０．３）及びＡｌＧａＮ層（厚さ３０ｎｍ、Ａｌ組成０．５）を摂氏１１００度で成長した。

これらのＨＥＭＴデバイスの構造に、電極を作製する方法として、実施例１と同様のプロセス、イオン注入及び活性化アニールを用いた方法、又はＺｒ／Ａｌ電極を用いた方法）を用いた。

ＡｌＧａＮチャネル層を含むＨＥＭＴエピタキシャル構造に、イオン注入法を用いないで、オーミック電極を作製する方法としてＺｒ／Ａｌ電極を実施例として説明したが、イオン注入法を用いないのであれば、他のオーミック電極を用いることもでき、この電極を用いることで、Ｚｒ／Ａｌ電極と同様に、ＡｌＧａＮチャネルＨＥＭＴにおいて良好な温度依存性を提供できる。

以上説明したように、ＡｌＧａＮチャネル層を有するＨＥＭＴデバイスでは、サファイア基板等の上のＡｌＮテンプレートを用いることができる。また、基板として、サファイア基板以外に、SiC基板やSi基板等を用いることができる。また、基板として、ＡｌＮ基板、ＡｌＧａＮ基板といったIII族窒化物基板を用いることができる。基板上に成長されるエピタキシャル構造のＸＲＣの半値幅が１０００秒未満であることは、良好なオーミック接触を得ることにおいて好適である。これにより、ＡｌＧａＮエピタキシャル膜において良好なシート抵抗だけでなく、良好なオーミック接触も提供される。組成傾斜ＡｌＧａＮ層やＡｌＮ／ＡｌＧａＮ超格子層は、結晶性の改善に好適である。

本実施の形態におけるIII族窒化物半導体ＨＥＭＴデバイスでは、室温（摂氏２７度）における最大ドレイン電流に対する最大ドレイン電流（摂氏２００度）が、０．６８倍以上である。また、室温（摂氏２７度）における最大ドレイン電流に対する最大ドレイン電流（摂氏３００度）が、０．５５倍以上である。（図9の試料Ｘ−３の実験データより。）

図１０は、本実施の形態に従って作製された、類似の構造を持つ高電子移動度トランジスタの電流特性を示す図面である。この測定におけるデバイス構造を説明する。ＡｌＧａＮバリア層／ＡｌＧａＮチャネル層のヘテロ接合は、Ｃ面ＡｌＮ基板上にＭＯＶＰＥによって成長された。バリア層においては、Ａｌ組成が０．５であり、厚さが２１ｎｍである。チャネル層においては、Ａｌ組成が０．２４であり、厚さが６００ｎｍである。オーミック電極にＺｒ／Ａｌ／Ｍｏ／Ａｕを用い、ショットキ電極にＮｉ／Ａｕを用いた。ゲート長とゲート幅はそれぞれ３μｍ，５１５μｍであった。比較のために、Ｓｉ基板上に同じ寸法のＡｌＧａＮ／ＧａＮヘテロ接合のＨＥＭＴも作製した。バリア層においては、Ａｌ組成が０．２５であり、厚さが２５ｎｍである。図１０の（ａ）部及び（ｂ）部は、がＧａＮチャネルＨＥＭＴのＩ−Ｖ特性を示し、図１０の（ｃ）部及び（ｄ）部は、がＡｌＧａＮチャネルＨＥＭＴのＩ−Ｖ特性を示す。

測定は、室温から摂氏３００度まで温度を変化させ、温度変更の都度、半導体パラメータアナライザ、カーブトレーサを用いて、ＨＥＭＴのＤＣ特性を測定した。図１０に示されるように、室温および摂氏３００度におけるＩ−Ｖ特性によれば、ＡｌＧａＮチャネルＨＥＭＴ、及びＧａＮチャネルＨＥＭＴのどちらも良好なピンチオフ特性、飽和特性を示した。この結果から、室温では、ＡｌＧａＮチャネルＨＥＭＴに比べてＧａＮチャネルＨＥＭＴの最大ドレイン電流が約３倍になっている。また、両ＨＥＭＴデバイスとも温度が上昇すると、ドレイン電流が低下する。室温におけるドレイン電流を基準として各温度でのドレイン電流値を規格化して得られた、規格化ドレイン電流の傾向においては、ＡｌＧａＮチャネルＨＥＭＴでは、温度の上昇に対して規格化ドレイン電流の低下が小さい。また、ドレイン電流の他にも、オン抵抗（Ｒｏｎ）、ゲートリーク電流、しきい値電圧についても同様に温度に対して比較を行った。Ｒｏｎでは、ＡｌＧａＮチャネルＨＥＭＴにおける増加する割合が、ＧａＮチャネルＨＥＭＴの約１／２であり、小さい。ゲートリーク電流では、ＡｌＧａＮチャネルＨＥＭＴが、ＧａＮチャネルＨＥＭＴに比べて約１桁小さかった。また、ＡｌＧａＮチャネルＨＥＭＴのしきい値電圧は温度に対して実質的に依存していない。

上記のＡｌＮ基板上のＡｌＧａＮチャネルＨＥＭＴによれば、高温動作において、ＡｌＧａＮチャネルＨＥＭＴにおけるドレイン電流の温度変動率は、ＧａＮチャネルＨＥＭＴにおける値の約半分程度である。

ＧａＮやＡｌＮなどのIII族窒化物半導体が、高耐圧、高温動作、高周波デバイス用材料として期待されている。近年、車載用パワースイッチングデバイスなどにおいて高温動作が求められている。高温動作を実現するデバイスの開発には、バンドギャップの大きい半導体のチャネル材料を使用することが望ましい。本実施例では、ＡｌＧａＮチャネルＨＥＭＴの高温動作におけるＤＣ特性を評価し、ＡｌＧａＮチャネルＨＥＭＴは、ＧａＮチャネルＨＥＭＴと比較して有望である。

本発明のまた更なる別の側面は、III族窒化物半導体電子デバイスのためのオーミック電極を作製する方法である。この方法は、（ａ）III族構成元素としてアルミニウムを含むIII族窒化物半導体からなる半導体層を含みオーミック電極のためのコンタクトエリアを有する半導体積層を基板上の主面上に形成する工程と、（ｂ）半導体積層の前記コンタクトエリア上に第１の電極を形成する工程とを備える。III族窒化物半導体のアルミニウム組成は０．１６以上である。この方法によれば、高Ａｌ組成のIII族窒化物半導体に対して良好な接触抵抗を提供できる。なお、第１の電極には、例えば、Ｚｒ及びＡｌを含むことができる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

以上説明したように、本発明の実施の形態によれば、Ｉｄ―ｍａｘ特性低下を低減可能なIII族窒化物半導体電子デバイスが提供される。本発明の実施の形態によれば、Ｉｄ―ｍａｘ特性低下を低減可能な、III族窒化物半導体電子デバイスを作製する方法が提供される。

１１…III族窒化物半導体電子デバイス、１３…基板、１３ａ…基板主面、１３ｂ…基板裏面、１５…半導体積層、１７…第１の電極、１９…第２の電極、２１…チャネル層、２３…バリア層、２５…ヘテロ接合、２７…電極、２９…Ａｌ_ＸＧａ_１−ＸＮ層、２８ａ、２８ｂ…Ａｌ_ＸＧａ_１−ＸＮ層の面、２９ａ…傾斜組成Ａｌ_ＺＧａ_１−ＺＮ層、２９ｂ…多層膜、１０ａ…成長炉、４３…基板、４５…半導体積層、４５ａ、４５ｂ、４５ｃ、４５ｄ、４５ｅ、４５ｆ、４５ｇ…半導体積層の領域、４９…バッファ層、５１…チャネル層、５３…バリア層、Ｅ…エピタキシャル基板、５５…マスク、５５ａ…マスク開口、５７…金属膜、５７ａ、５７ｂ…電極膜、５９ａ、５９ｂ…金属層、６１ａ、６１ｂ…電極、６３…ショットキ電極、６５…マスク、６７…金属膜。

Claims (18)

1. III族窒化物半導体電子デバイスであって、
   基板と、
   前記基板の主面上に設けられた半導体積層と、
   前記半導体積層に接触を成す第１の電極と、
   前記半導体積層の上に設けられた第２の電極と、
   を備え、
   前記半導体積層は、前記基板の前記主面上に設けられたチャネル層と、前記チャネル層に接合を成すバリア層とを含み、
   前記チャネル層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなり、
   前記バリア層は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなり、
   前記半導体積層は、前記基板の前記主面に沿って配列された第１、第２及び第３の領域を含み、前記第３の領域は前記第１の領域と前記第２の領域との間に位置し、
   前記チャネル層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記チャネル層の前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであり、
   前記バリア層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記バリア層の前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであり、前記第１及び第２の電極は、それぞれ、前記第１及び第２の領域の上に設けられ、
   前記第１の電極はドレイン電極及びソース電極のいずれか一方を含み、
   前記第１の電極はＺｒ及びＡｌを含み、
   前記第２の電極はゲート電極を含み、
   前記ゲート電極はショットキ電極を含み、
   前記第１のIII族窒化物半導体のアルミニウム組成は０．１６以上であり、前記第２のIII族窒化物半導体のバンドギャップは前記第１のIII族窒化物半導体のバンドギャップより大きく、
   室温における最大ドレイン電流に対し、摂氏200度における最大ドレイン電流が、0.68倍以上である、III族窒化物半導体電子デバイス。
2. 前記不純物はシリコンを含む、請求項１に記載されたIII族窒化物半導体電子デバイス。
3. 前記チャネル層の（１０−１２）面のＸ線ロッキングカーブ（ＸＲＣ）半値全幅が１０００秒未満である、請求項１又は請求項２に記載されたIII族窒化物半導体電子デバイス。
4. 前記チャネル層の（０００２）面のＸＲＣ半値全幅が１０００秒未満である、請求項１〜請求項３のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
5. 前記半導体積層と前記基板との間に設けられたＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）層を更に備える、請求項１〜請求項４のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
6. 前記基板はＡｌ_ＹＧａ_１−ＹＮ（０＜Ｙ≦１）からなる、請求項１〜請求項４のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
7. 前記半導体積層と前記基板との間に設けられたＡｌ _Ｚ Ｇａ _１−Ｚ Ｎ層（０＜Ｚ≦１）を更に備え、
   前記Ａｌ_ＺＧａ_１−ＺＮ層のアルミニウム組成は前記半導体積層から前記基板への方向に単調に増加する、請求項１〜請求項６のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
8. 前記半導体積層と前記基板との間に設けられた多層膜を更に備え、
   前記多層膜は、交互に配列されたＡｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層及びＡｌ_ＶＧａ_１−ＶＮ（Ｕ＜Ｖ≦１）層を含む、請求項１〜請求項６のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
9. 前記半導体積層と前記基板との間に設けられた多層膜を更に備え、
   前記多層膜は、交互に配列されたＡｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層及びＡｌＮ層を含み、
   前記Ａｌ_ＵＧａ_１−ＵＮ（０＜Ｕ＜１）層のアルミニウム組成は前記半導体積層から前記基板への方向に単調に増加する、請求項１〜請求項６のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
10. 前記チャネル層がＡｌＧａＮからなり、前記バリア層がＡｌＧａＮからなる請求項１〜請求項９のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
11. 前記チャネル層の水素濃度は３×１０^１８ｃｍ^−３未満である、請求項１〜請求項１０のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
12. 前記チャネル層の炭素濃度は２．５×１０^１７ｃｍ^−３以下である、請求項１〜請求項１１のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
13. 前記チャネル層の酸素濃度は４．３×１０^１７ｃｍ^−３以下である、請求項１〜請求項１２のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
14. 室温における最大ドレイン電流に対し、300度における最大ドレイン電流が、0.55倍以上である、請求項１〜請求項１３のいずれか一項に記載されたIII族窒化物半導体電子デバイス。
15. III族窒化物半導体電子デバイスを作製する方法であって、
    オーミック電極を形成するためのコンタクトエリアを有する半導体積層を基板の主面上に形成する工程と、
    前記半導体積層の前記コンタクトエリアにイオン注入を行うことなく、前記コンタクトエリア上に第１の電極を形成する工程と、
    前記半導体積層の上に第２の電極を形成する工程と、
    を備え、
    前記第１の電極はドレイン電極及びソース電極のいずれか一方を含み、
    前記第１の電極はＺｒ及びＡｌを含み、
    前記第２の電極はゲート電極を含み、
    前記ゲート電極はショットキ電極を含み、
    前記半導体積層は、前記基板の前記主面上に設けられたチャネル層と、前記チャネル層に接合を成すバリア層とを含み、
    前記チャネル層は、III族構成元素としてアルミニウムを含む第１のIII族窒化物半導体からなり、
    前記バリア層は、III族構成元素としてアルミニウムを含む第２のIII族窒化物半導体からなり、
    前記半導体積層は、前記基板の前記主面に沿って配列された第１、第２及び第３の領域を含み、前記第３の領域は前記第１の領域と前記第２の領域との間に位置し、
    前記チャネル層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記チャネル層の前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであり、
    前記バリア層は、前記第１〜第３の領域にそれぞれ含まれる第１〜第３の部分を含み、前記バリア層の前記第１の部分の不純物濃度は、前記第２の部分の不純物濃度と同じであり、
    前記第１の電極及び第２の電極は、それぞれ、前記第１及び第２の領域の上に設けられ、
    前記第１のIII族窒化物半導体のアルミニウム組成は０．１６以上であり、前記第２のIII族窒化物半導体のバンドギャップは前記第１のIII族窒化物半導体のバンドギャップより大きく、
    室温における最大ドレイン電流に対し、摂氏200度における最大ドレイン電流が、0.68倍以上である、III族窒化物半導体電子デバイスを作製する方法。
16. 前記半導体積層の形成前に、前記基板上にバッファ層を成長する工程を備える、請求項１５に記載されたIII族窒化物半導体電子デバイスを作製する方法。
17. 前記バリア層は、アンドープとして形成される、請求項１５又は請求項１６に記載されたIII族窒化物半導体電子デバイスを作製する方法。
18. 前記第１の電極を形成する工程は、
    前記コンタクトエリア上に電極を堆積する工程と、
    前記第１の電極を堆積した後に、摂氏１２００度以下の温度でアニールを行う工程と、を含む、請求項１５〜請求項１７のいずれか一項に記載されたIII族窒化物半導体電子デバイスを作製する方法。

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