[go: up one dir, main page]

JP5543819B2 - 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置 - Google Patents

抵抗変化素子、メモリセルアレイ、及び抵抗変化装置 Download PDF

Info

Publication number
JP5543819B2
JP5543819B2 JP2010073697A JP2010073697A JP5543819B2 JP 5543819 B2 JP5543819 B2 JP 5543819B2 JP 2010073697 A JP2010073697 A JP 2010073697A JP 2010073697 A JP2010073697 A JP 2010073697A JP 5543819 B2 JP5543819 B2 JP 5543819B2
Authority
JP
Japan
Prior art keywords
electrode
layer
oxide layer
filament
resistance change
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010073697A
Other languages
English (en)
Other versions
JP2011205045A (ja
Inventor
章輔 藤井
祐一郎 三谷
大介 松下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010073697A priority Critical patent/JP5543819B2/ja
Priority to PCT/JP2011/056506 priority patent/WO2011118513A1/en
Priority to CN201180011998.XA priority patent/CN102782847B/zh
Priority to TW100108953A priority patent/TWI613807B/zh
Publication of JP2011205045A publication Critical patent/JP2011205045A/ja
Priority to US13/598,305 priority patent/US8916848B2/en
Application granted granted Critical
Publication of JP5543819B2 publication Critical patent/JP5543819B2/ja
Priority to US14/550,018 priority patent/US9219229B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8416—Electrodes adapted for supplying ionic species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、抵抗変化素子、メモリセルアレイ、及び抵抗変化装置に関する。
特開２００９−１６４５８０号公報には、上部電極と下部電極とに挟まれた抵抗スイッチング金属酸化物層を有するメモリ素子が開示されている。この抵抗スイッチング金属酸化物層はニッケル（Ｎｉ）と酸素（Ｏ）を含み、Ｏの濃度が下部電極から上部電極に向かって増加している。
この場合、非特許文献１に記載のように、上部電極から下部電極に電流を流すことで抵抗スイッチング金属酸化物層中のＯがジュール熱によって拡散して局所的にＮｉの濃度が高い部分が形成される。このような場合、抵抗スイッチング金属酸化物中のＯの濃度が不均一になるので抵抗の変化を制御することが困難であった。
特開２００９−１６４５８０号公報
Applied Physics Letters 93 042106(2008) Applied Physics Letters 93 (2008) 033506 Physical Review Letters 81 p1243 J. Electrochem. Soc. Vol. 133 p1242 Nano Letters 9 (2009) 1636
そこで本発明は、２値又は多値化が可能で抵抗の変化を精度よく制御できる抵抗変化素子、メモリセルアレイ、及び抵抗変化装置を提供することを目的とする。
本発明の一態様に係る抵抗変化素子は、Ａｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ
、Ｈｆ、Ｔａ、及びＺｒから選択される少なくとも一つの金属を含む第１の電極と、前記
第１の電極と対向する第２の電極と、前記第１の電極と前記第２の電極との間に設けられ
た酸化物層と、を備え、前記酸化物層がアモルファスであり、ＳｉとＯからなり、前記Ｏ
の濃度が前記第１の電極から前記第２の電極に向かって増加し、かつ前記酸化物層の積層
方向に対して前記Ｏの濃度勾配が極大値を有する領域が少なくとも１つ有することを特徴
とする。
本発明によれば、２値又は多値化が可能で抵抗の変化を制度よく制御できる抵抗変化素子、メモリセルアレイ、及び抵抗変化装置を提供することができる。
本発明の第１の実施形態に係る抵抗変化素子１０を示す図。 酸化物層１の組成を説明する図。 抵抗変化素子１０の動作原理を説明する図。 抵抗変化素子１０の多値動作を説明する図。 抵抗変化素子１０を説明する図。 元素のイオン半径を示す図。 抵抗変化素子１０をメモリアレイに用いた図。 抵抗変化素子１０を三次元積層構造に用いた図。
以下、図面を参照して本発明の実施形態を詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る抵抗変化素子１０を示す図である。
抵抗変化素子１０は、酸化物層１が２つの電極２と電極３との間に挟まれている。
電極２は、例えばＡｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、及びＺｒから選択される金属を用いることができる。他にも電極２には、上記した金属との窒化物、又は炭化物を用いることもできる。さらに、上記した金属を少なくとも一つ含む合金として用いることもできる。
電極３は、例えば高濃度にＢがドープされたＳｉを用いることができる。高濃度にＢをドープすることでＳｉの抵抗変化率を０．００５Ωｃｍ以下とすることができるからである。電極３は、高濃度にＢがドープされたＳｉに限らず、不純物をドープしたＳｉを用いることもできる。
酸化物層１は、アモルファスであり、ＯとＳｉを含む。酸化物層１はＯの濃度が電極２から電極３に向かって増加し、かつＯの濃度勾配が極大値を有する領域が少なくとも一つ存在している。すなわち、酸化物層１の積層方向に対してＯの濃度勾配が極大値を有する領域が少なくとも一つ存在している。なお、この状態を別の表現で示すと酸化物層１は、Ｏ濃度の低い層と高い層から構成され、Ｏ濃度の高い層と低い層との境界で濃度勾配が増加していると言える。電極２と電極３との間に電圧を印加してもＯの組成変化が生じにくい。これは、酸化物層１がアモルファスであるために結晶構造を有しないため、又ＳｉがＯと共有結合により強く結合しているためである。酸化物層１の膜厚は、例えば１ｎｍ以上３００ｎｍである。抵抗変化素子１０を微細化すると酸化物層１の膜厚は薄い方が好ましい。この点を考慮すると、酸化物層１の膜厚は２ｎｍ以上５０ｎｍ以下であることが好ましい。
図２（Ａ）及び図２（Ｂ）は、酸化物層１に含まれるＯの濃度勾配を説明する図である。横軸（紙面右方向）が濃度勾配の大きさを示し、縦軸（紙面下方向）が電極２から電極３までの距離ｘを示す。
図２（Ａ）に示すように、例えば酸化物層１が、ＳｉＯ０．１の組成を有する層（第１の層４）とＳｉＯ０．５の組成を有する層（第２の層５）からなる場合、第１の層４と第２の層５との境界でＯの組成が０．４上昇することになる。このとき、第１の層４と第２の層５との境界で濃度勾配が極大値を有することになる。この場合、第１の層４及び第２の層５の膜厚は例えば５０ｎｍである。
また、酸化物層１が濃度勾配の極大値を２つ有する場合には、図２（Ｂ）に示すように第２の層５よりも濃度の高い第３の層６が存在することになる。なお、第３の層６のＯの組成は０．８としている。
次に、本実施形態に係る抵抗変化素子１０の動作原理について説明する。図３（Ａ）及び図３（Ｂ）は、本実施形態に係る抵抗変化素子１０の動作原理を説明する図である。ここでは、酸化物層１のＯの濃度勾配が極大値を１つ有する場合を例に説明する。また、酸化物層１は第１の層４及び第２の層５からなるものとして説明する。
抵抗変化素子１０の電極３に対して電極２に正となる電圧を印加すると、図３（Ａ）に示すように電極２に含まれる金属がイオンとなる。金属イオンは酸化物層１内で電極３に向かって拡散する。このようにして、フィラメント７が形成される。フィラメント７は金属からなるために導電性が高い。よって第１の層４の抵抗は低くなる。なお、フィラメント７の形成は第１の層４と第２の層５との境界で停止する。これは、第２の層５の方が第１の層４よりもＯの濃度が高いために、金属イオンの拡散速度が第２の層５では低下するためである。なお、抵抗の高低は、微弱な電流を電極２から電極３に流すことで読取ることができる。また、フィラメント７が第１の層４までしか形成されていない場合は、第２の層５にはトンネル電流が流れる。
この状態で電極３に対して電極２が負となる電圧を印加すると、図３（Ｂ）に示すように第１の層４内に存在するフィラメント７を構成する金属イオンが電極３から電極２に向かって拡散しフィラメント７が消滅する。この結果、第１の層４の抵抗は高くなる。
さらに抵抗変化素子１０の電極３に対して電極２に正となる電圧を印加すると、再び図３（Ａ）に示すように電極２に含まれる金属がイオンとなって酸化物層１内で電極３に向かって拡散しフィラメント７が形成される。すなわち、電極３に対して電極２に正又は負の電圧を印加することで、酸化物層１内にフィラメント７を形成したり消滅させたりすることができる。
したがって、例えば酸化物層１内にフィラメント７が形成されている状態を‘１’とし、フィラメント７が形成されていない状態を‘０’とすることで、２値の抵抗変化素子１０を提供することができる。このようにすることで抵抗変化素子１０に情報を記録する。なお、この場合にはフィラメント７が電極３まで貫通して形成されていないために、電極２から電極３に流す電流量を低減することができる。
また、３値にする場合（多値）にする場合には、フィラメント７を電極３にまで形成することで、フィラメント７が電極３まで形成された状態を‘２’とすることで３値にできる。また、多値とは、３値以上の状態を示す。
上記したように酸化物層１は、Ｏの濃度が電極２から電極３に向かって増加し、かつ濃度勾配が極大値を有する領域が少なくとも一つ存在する。このため、例えば図２で説明した抵抗変化素子１０の第１の層４と第２の層５とのＯの組成比が異なる。よって、電極２から拡散する金属イオンの拡散速度が第１の層４と第２の層５とでは異なる。その金属イオンの拡散速度の違いを利用して抵抗変化素子１０の多値化を実現することができる。
次に、本実施形態に係る抵抗変化素子１０を２値よりも多くする場合（多値化）について説明する。
図４（Ａ）乃至図４（Ｄ）は、電極３に対して電極２が正となる電圧を印加した場合の電流―電圧特性と、そのときの抵抗変化素子１０の構造の模式図を示す。なお、酸化物層１は第１の層４、第２の層５、及び第３の層６からなるものとして説明する。
酸化物層１はＯの組成比が異なるために電極２から電極３に向かって拡散する金属イオンの速度は各層で異なる。
図４（Ａ）は、電極２の金属が酸化物層１で拡散していない状態を示す図である。この状態の抵抗変化素子１０に電極３に対して電極２が正となる電圧を印加し、ある電圧（Ｖ１）になると図４（Ｂ）に示すように電極２の金属がイオンとなって酸化物層１の第１の層４中にフィラメント７が形成される。このとき、図４（Ｂ）の下図の黒丸で示すように電流値が急激に上昇する。これは、第１の層４に導電性のフィラメント７が形成されることにより、抵抗変化素子１０の抵抗値が大きく低下するためである。なお、フィラメント７の形成は、第１の層４と第２の層５との境界で停止する。これは、第２の層５の方が第１の層４よりもＯの濃度が高いために、金属イオンの拡散速度が第２の層５中では低下するためである。
次に、電圧Ｖ１よりも大きな電圧（Ｖ２）を電極３に対して電極２が正となるように印加する。すると、図４（Ｃ）に示すように第１の層４中に形成されたフィラメント７を構成する金属イオンが第２の層５中に拡散してフィラメント７が伸びる。このとき、電流値がさらに上昇する（図４（Ｃ）の下図の黒丸）。これは、導電性フィラメント７の長さがさらに長くなるためである。なお、フィラメント７の形成は、第２の層５と第３の層６との境界で停止する。これは、第３の層６の方が第２の層５よりもＯの濃度が高いために、金属イオンの拡散速度が第３層６中では低下するためである。
次に、さらに電圧Ｖ２よりも大きな電圧（Ｖ３）を電極３に対して電極２が正となるように印加する。すると、図４（Ｄ）に示すように第２の電極５中に形成されたフィラメント７を構成する金属イオンが第３の層６中に拡散してフィラメント７が伸びる。このとき、電流値がさらに上昇する（図４（Ｄ）の下図の黒丸）。これは、導電性フィラメント７の長さがさらに長くなるためである。これで、フィラメント７は電極２から電極３まで形成されることになる。
以上、説明したように、図４（Ａ）乃至図４（Ｄ）の状態はある閾値を持った電圧Ｖ１、Ｖ２、Ｖ３に対して段階的に遷移する。このため、多値の抵抗変化素子１０を実現できる。なお、電圧Ｖ１、電圧Ｖ２、及び電圧Ｖ３の値は、例えば０．１Ｖ以上１５Ｖ以下の範囲で規定される。抵抗変化素子１０が微細化され、例えば５０ｎｍ程度のサイズになることを考慮すると、電圧Ｖ１、電圧Ｖ２、及び電圧Ｖ３の値は、０．１Ｖ以上６Ｖ以下の範囲で規定されることが好ましい。
また、図４（Ｂ）乃至図４（Ｄ）の状態、すなわちフィラメント７が酸化物層１内に形成されている状態で、電極３に対して電極２に負となるような電圧を印加すると、印加電界によりフィラメント７を構成する金属イオンは電極３から電極２に向かって拡散し、フィラメント７を消滅させることができる。つまり、電極３に対して電極２に正又は負の電圧を印加することで、酸化物層１内にフィラメント７を形成したり消滅させたりすることができる。この電極３に対して電極２に負となるような電圧の値も、例えば−０．１Ｖ以上−１５Ｖ以下の範囲で規定される。抵抗変化素子１０が微細化され、例えば５０ｎｍ程度のサイズになることを考慮すると、電圧の値は、−０．１Ｖ以上−６Ｖ以下の範囲で規定されることが好ましい。
したがって、例えば酸化物層１内にフィラメント７が酸化物層１に形成されていない状態を‘０’とし、フィラメント７が第１の層４まで形成されている状態を‘１’とし、フィラメント７が第２の層５まで形成されている状態を‘２’とし、フィラメント７が第３の層６まで形成されている状態を‘３’とすることで、多値の抵抗変化素子１０を提供することができる。
また、酸化物層１中に濃度勾配が極大値を有する領域が複数存在するようにして閾値電圧を制御すれば、より多値な抵抗変化素子を提供することができる。
ここで、抵抗変化素子１０を多値にするために必要な酸化物層１に含まれるＯの好ましい量について説明する。ここでは、説明を簡単にするために、図５に示すように、電極２と電極３の間に酸素濃度の異なる層が２層（第１層、第２層と称する）形成されているとして説明する。すなわち、酸化物層１内に濃度勾配の極大値が１つ存在する場合である。
上記したように、本実施形態に係る抵抗変化素子１０の動作原理として電極２と電極３との間に電圧を印加することで酸化物層１内に電極２の金属をイオンとして拡散させ、フィラメント７を酸化物層１内に形成する。このため、フィラメント７を構成する金属はイオン性を有している。我々の研究成果によると、フィラメント７の形成は、１００ｎｓ以下の早い電圧パルスでも実現できている。すなわちこれは、フィラメントを形成する金属イオンが抵抗変化層内を、空孔交換型や格子置換型の比較的遅い拡散形態ではなく、格子間挿入型の拡散形態によって拡散していることを示す。すなわち、フィラメント７を構成する金属イオンは、帯電した状態で酸化物層１中の格子間をホッピングして拡散する。このとき、酸化物層１内での金属イオンの拡散のしやすさは、一般的に金属イオンのホッピングのしやすさで決まる。すなわち、以下の式１で金属イオンのホッピングレートν(ｓ-1)は表される。
Figure 0005543819
ここで、ν０(ｓ-1)はホッピング試行回数でありデバイ振動数程度の値である。そしてＥＡはホッピングに必要な活性化エネルギーである。フィラメント７を構成する金属は、電界によって酸化物層１内に押し込まれる。すなわち酸化物層１を、電界によって押し込まれるように移動するため、その移動のしやすさは、金属のイオン半径と密接に関係する。つまり、イオン半径が大きいほうが、格子間ホッピングに必要な活性化エネルギーが大きい。
図６は、金属についてのイオン半径を示す図である。以下これらの代表として、ＡｇとＣｕを用いて説明をする。
以下では、多値動作ができる酸化物層１のＯの含有量の条件について説明する。まず、酸化物層１内にフィラメント７が形成されていない状態（初期状態）を考える。この状態から、電極２と電極３との間に電圧を印加すると、以下の式２及び式３に示される拡散流束Ｊｔｏｐ(A)、Ｊｍｉｄ(A)によって電極２に含まれる金属が酸化物層１内に拡散する。
Figure 0005543819
Figure 0005543819
ここで、ｋはボルツマン定数、Ｔは温度（Ｋ）、ＥＡ、Ｅ’Ａは第１層及び第２層での金属イオンのホッピングの活性化エネルギー(eV)、Ｅ、Ｅ’は第１層及び第２層に掛かる電界(V/cm)である。
次に、第１層にフィラメント７が形成されたときを考える。第１層にフィラメント７が形成されると、その部分は導電性となり、第１層での電圧降下は起こらない。このため、第２層にかかる電界は、電圧のかかる膜厚が薄くなった効果により上昇する。よって、フィラメント７が第１層に形成された後の拡散流速Ｊｍｉｄ’は、以下の式４で表せる。
Figure 0005543819
ここで、Ｅ’＜Ｅ”であるため、この電界の上昇により荷電イオンの拡散流束は増大する。このときの第２層の拡散流束が、セット直前の第１層の拡散流束と同等もしくはそれよりも大きい、すなわち以下の式５の場合は多値が実現できない。
Figure 0005543819
これは、第２層はフィラメント７の形成前の第１層よりも金属イオンが拡散しやすい状態となってしまうために、フィラメント７の形成が第２層で停止することは無く、第２層にも荷電イオンが拡散してフィラメント７が形成されてしまうからである。
このようになると、本実施形態で意図した多値動作が実現しない。従って、第１層でフィラメント７が形成されても第２層には金属イオンが拡散していかない条件が多値化を実現するための条件となる。これは以下の式６で示す。
Figure 0005543819
精度よくフィラメント７を酸化物層１中に形成するには、拡散流束が一桁以上変化する方が好ましく、その場合以下の式７、式８、式９のようになる。
Figure 0005543819
Figure 0005543819
Figure 0005543819
動作温度は室温（３００Ｋ）であるから、これを計算すると活性化エネルギーの差（Ｅ’Ａ−ＥＡ）が０．０６ｅＶ以上であることが必要である。すなわち、第１層と第２層との間で金属イオンの格子間ホッピングの活性化エネルギーの差が０．０６ｅＶ以上あれば、本実施形態の意図する多値動作が信頼性よく実現できる。本実施形態では、第１層と第２層とに含まれるＯの濃度を変化させることによりその活性化エネルギーを調節する。
例えば電極がＣｕの場合の、多値動作に必要なＳｉとＯの含有量について説明する。ＣｕイオンのＳｉ（Ｏ含有量０％）中の拡散の活性化エネルギーは０．１８ｅＶである（例えば、非特許文献３を参照）。それに対してＳｉＯ２中（Ｏ含有量６７％）での活性化エネルギーは１．２ｅＶである（例えば、非特許文献４を参照）。ここから活性化エネルギーを０．０６ｅＶ変化させるために必要なＯの含有量の変化を内挿すると４％となる。すなわち、第２層に含まれるＯの含有量が第１層よりも４％以上多ければ多値動作が実現可能である。
Ａｇイオンの場合は、ＳｉＯ２中（Ｏ含有量６７％）での活性化エネルギーは１．３ｅＶ（例えば、非特許文献４を参照）であり、Ｓｉ中での活性化エネルギーは０．８７ｅＶ（例えば、非特許文献５を参照）である。この場合、９．３％以上のＯの含有量の差があれば多値動作が可能となる。
従来、抵抗変化素子に流す電流の大きさを制御する（以下、電流コンプライアンス法と称する）ことでフィラメントを形成していた。しかしながら、電流コンプライアンス法では、抵抗変化素子に接続された配線による寄生容量からの流入電流等が抵抗変化素子の信頼性に大きく影響するためにフィラメントを形成することが困難であった。
また、特にフィラメントを形成する際には配線の寄生容量の影響が大きく、電流コンプライアンス法によって精度よくフィラメントを形成するには、抵抗変化素子に隣接してトランジスタを配置させなければならなかった（例えば、非特許文献２を参照）。よって電流コンプライアンス法は、抵抗変化素子の微細化に適していない。さらに、電流コンプライアンス法は、ジュール熱が酸化物層内で生じる。このため、抵抗変化素子を複数隣接して設置すると抵抗変化素子によって生じる発熱が隣接する抵抗変化素子の酸化物層の組成を変えてしまう恐れがあった。
一方で本実施形態に係る抵抗変化素子１０は、酸化物層１の濃度差から起因する金属イオンの拡散速度の違いと電圧制御を利用している。このため、電圧制御による多値化が実現できて、必ずしもトランジスタを併設する必要もない。よって、従来の電流コンプライアンス法よりも精度よくフィラメントを形成することができる。
次に、本実施形態に係る抵抗変化素子１０の製造方法について説明する。
まず、例えば加速電圧３０ｋｅＶ、ｄｏｓｅ量２×１０１５ｃｍ−２でＢイオンをＳｉ単結晶基板からなる電極３に注入し、活性化アニールを施してｐ型Ｓｉ領域を形成する
次に、たとえば化学気相成長法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によりＳｉからなる酸化物層１を堆積する。このとき、ソースガスであるＳｉＨ４と酸素の流量比を調節することによって、酸化物層１のＯの比率を制御する。本実施形態の場合、酸化物層１の積層膜の最下層から順にＯの含有量が高い構造となっている。例えば最下層から順にＯの含有量は、２０％、１０％、０．５％である。このＯの含有量は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）、又はＴＥＭ−ＥＤＳ（ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ ‐ Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等で分析可能である。
その後、Ａｇからなる電極２を堆積することで本実施形態に係る抵抗変化素子１０となる。
以上、本発明の実施形態について説明した。なお、本発明の範疇を逸脱しない限りにおいて、あらゆる変形や変更が可能である。
また、本発明は抵抗変化素子単体の技術に係り、その抵抗変化素子の接続方法には依存せず、どのような回路であっても本発明は適用可能である。
例えば、図７に示すように、上部配線と下部配線の交差部分に本発明の抵抗変化素子１０と整流素子とを構成するいわゆるクロスポイント型のメモリアレイとなる(整流素子とは、具体的には、たとえばP-I-Nダイオードのようなダイオード素子である。)。この場合、上部配線が列方向に複数形成され、下部配線が行方向に複数形成されている。このメモリセルアレイの動作原理は、複数ある上部配線と下部配線を選択することで記録をしたい抵抗変化素子１０に電圧を印加する。なお、この場合には制御部で上部配線と下部配線に任意の電圧を印加する。
他にも、図８に示すように、基板（図示せず）上に電極２と絶縁膜８が交互に積層された構造（第１の積層体）と電極３と絶縁膜８が交互に積層された構造（第２の積層体）で酸化物層１を挟んだ三次元積層構造（抵抗変化装置）であってもよい。この場合、電極２に対向して電極３が設けられており、それぞれの電極２と電極３の対でフィラメント７を形成することになる。このとき、絶縁膜８はＡｌ２Ｏ３又はＳｉＯ２等である。
１ … 酸化物層、２ … 電極、３ …電極、４ … 第１の層、５ … 第２の層、６ … 第３の層、７ … フィラメント、１０ … 抵抗変化素子

Claims (6)

  1. Ａｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、及びＺｒから選択され
    る少なくとも一つの金属を含む第１の電極と、
    前記第１の電極に対向する第２の電極と、
    前記第１の電極と前記第２の電極との間に設けられた酸化物層と、
    を備え、
    前記酸化物層がアモルファスであり、ＳｉとＯからなり、前記Ｏの濃度が前記第１の電
    極から前記第２の電極に向かって増加し、かつ前記酸化物層の積層方向に対して前記Ｏの
    濃度勾配が極大値を有する領域が少なくとも１つ存在することを特徴とする抵抗変化素子
    。
  2. 前記第１の電極と前記第２の電極との間に複数の閾値電圧をかけることで多値記録をす
    ることを特徴とする請求項１に記載の抵抗変化素子。
  3. 前記第２の電極は、不純物がドープされたＳｉであることを特徴とする請求項１に記載
    の抵抗変化素子。
  4. 列方向に複数設けられた第１の配線と、
    行方向に複数設けられた第２の配線と、
    前記第１の配線と前記第２の配線が交わる位置であって前記第１の配線と前記第２の配
    線との間に設けられた、請求項１乃至請求項３の何れか１項に記載の抵抗変化素子と、
    前記抵抗変化素子と前記第２の配線と
    の間に設けられた整流素子と、
    を備えることを特徴とするメモリセルアレイ。
  5. 基板と、
    金属を含む第１の電極と第１の絶縁膜とが交互に前記基板上に積層された第１の積層体
    と、
    第２の電極と第２の絶縁膜とが交互に前記基板上に前記第１の積層体と離間して積層さ
    れ、前記第２の電極は前記第１の電極と対向し、前記第２の絶縁膜は前記第１の絶縁膜と
    対向する第２の積層体と、
    前記基板上であって前記第１の積層体と前記第２の積層体との間に設けられた酸化物層
    と、
    を備え、
    前記金属が、Ａｇ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、及び、Ｚ
    ｒから選択される少なくとも一つの金属であり、前記第２の電極が不純物がドープされた
    Ｓｉであり、前記酸化物層がアモルファスであり、ＳｉとＯからなり、前記Ｏ濃度が前記
    第１の電極から前記第２の電極に向かって増加し、かつ前記酸化物層の積層方向に対して
    前記Ｏの濃度勾配が極大値を有する領域が少なくとも１つ存在することを特徴とする抵抗
    変化装置。
  6. 前記第１の電極と前記第２の電極との間に複数の閾値電圧をかけることで多値記録をす
    ることを特徴とする請求項５に記載の抵抗変化装置。
JP2010073697A 2010-03-26 2010-03-26 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置 Expired - Fee Related JP5543819B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2010073697A JP5543819B2 (ja) 2010-03-26 2010-03-26 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
PCT/JP2011/056506 WO2011118513A1 (en) 2010-03-26 2011-03-11 Resistance change device and memory cell array
CN201180011998.XA CN102782847B (zh) 2010-03-26 2011-03-11 电阻变化器件以及存储器基元阵列
TW100108953A TWI613807B (zh) 2010-03-26 2011-03-16 電阻改變裝置及記憶胞陣列
US13/598,305 US8916848B2 (en) 2010-03-26 2012-08-29 Resistance change device and memory cell array
US14/550,018 US9219229B2 (en) 2010-03-26 2014-11-21 Resistance change device and memory cell array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010073697A JP5543819B2 (ja) 2010-03-26 2010-03-26 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置

Publications (2)

Publication Number Publication Date
JP2011205045A JP2011205045A (ja) 2011-10-13
JP5543819B2 true JP5543819B2 (ja) 2014-07-09

Family

ID=44673068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010073697A Expired - Fee Related JP5543819B2 (ja) 2010-03-26 2010-03-26 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置

Country Status (5)

Country Link
US (2) US8916848B2 (ja)
JP (1) JP5543819B2 (ja)
CN (1) CN102782847B (ja)
TW (1) TWI613807B (ja)
WO (1) WO2011118513A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164180B2 (en) 2016-11-21 2018-12-25 Toshiba Memory Corporation Variable resistance element and memory device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013026459A (ja) 2011-07-21 2013-02-04 Toshiba Corp 不揮発性抵抗変化素子
JP5798052B2 (ja) * 2012-01-31 2015-10-21 株式会社東芝 記憶装置
JP5634426B2 (ja) * 2012-03-22 2014-12-03 株式会社東芝 記憶装置
JP2013162086A (ja) * 2012-02-08 2013-08-19 Toshiba Corp 不揮発性抵抗変化素子
US9685608B2 (en) * 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8916846B2 (en) 2012-09-05 2014-12-23 Kabushiki Kaisha Toshiba Nonvolatile memory device
JP5835697B2 (ja) 2012-12-28 2015-12-24 株式会社東芝 Ａｓｋ変調増幅回路
JP6230090B2 (ja) * 2013-01-28 2017-11-15 国立研究開発法人物質・材料研究機構 多機能電気伝導素子
US9153624B2 (en) * 2013-03-14 2015-10-06 Crossbar, Inc. Scaling of filament based RRAM
TWI543337B (zh) 2013-03-19 2016-07-21 東芝股份有限公司 電阻式隨機存取記憶裝置
US9087770B2 (en) 2013-03-20 2015-07-21 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2015090881A (ja) * 2013-11-05 2015-05-11 株式会社船井電機新応用技術研究所 記憶素子
KR101512728B1 (ko) * 2014-09-12 2015-04-23 연세대학교 산학협력단 적층 구조를 갖는 저항 스위칭 메모리 및 그 제조 방법
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
WO2017111813A1 (en) * 2015-12-26 2017-06-29 Intel Corporation High retention resistive random access memory
US10573809B2 (en) 2016-03-31 2020-02-25 Intel Corporation Resistive random access memory with deuterium
US11106966B2 (en) * 2017-03-13 2021-08-31 International Business Machines Corporation Battery-based neural network weights
US11003981B2 (en) * 2017-05-25 2021-05-11 International Business Machines Corporation Two-terminal metastable mixed-conductor memristive devices
WO2019055052A1 (en) * 2017-09-18 2019-03-21 Intel Corporation RRAM DEVICES WITH REDUCED FORMATION VOLTAGE
WO2019066849A1 (en) * 2017-09-28 2019-04-04 Intel Corporation RANDOM ACCESS RESISTIVE MEMORY DEVICE WITH MULTILAYER SWITCHING STACK AND METHODS OF MANUFACTURE
CN108807668B (zh) * 2018-06-25 2020-07-10 华中科技大学 基于金属氧化物氧浓度梯度的高性能忆阻器件及其制备
JP2020009937A (ja) * 2018-07-10 2020-01-16 キオクシア株式会社 記憶装置
CN113972318B (zh) * 2021-10-29 2025-08-22 复旦大学 一种基于同质结的多比特存储器及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007046144A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置
JP5049491B2 (ja) * 2005-12-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
CN101501849B (zh) * 2006-08-25 2011-01-12 松下电器产业株式会社 存储元件、存储器装置和半导体集成电路
KR100755409B1 (ko) * 2006-08-28 2007-09-04 삼성전자주식회사 저항 메모리 소자의 프로그래밍 방법
US20080054270A1 (en) * 2006-09-05 2008-03-06 Yoshiyuki Suda Semiconductor memory device and the production method
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
US7915603B2 (en) * 2006-10-27 2011-03-29 Qimonda Ag Modifiable gate stack memory element
US7960224B2 (en) * 2007-04-03 2011-06-14 Macronix International Co., Ltd. Operation method for multi-level switching of metal-oxide based RRAM
JP5308105B2 (ja) * 2007-10-05 2013-10-09 シャープ株式会社 可変抵抗素子及びその製造方法
JP2009164580A (ja) 2007-11-07 2009-07-23 Interuniv Micro Electronica Centrum Vzw 抵抗スイッチングＮｉＯ層を含むメモリ素子の製造方法、およびそのデバイス
JP2009135291A (ja) * 2007-11-30 2009-06-18 Sanyo Electric Co Ltd 半導体メモリ装置
JP2009135290A (ja) * 2007-11-30 2009-06-18 Sanyo Electric Co Ltd 半導体メモリ装置
US8030634B2 (en) * 2008-03-31 2011-10-04 Macronix International Co., Ltd. Memory array with diode driver and method for fabricating the same
WO2009147790A1 (ja) * 2008-06-03 2009-12-10 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置
TW201005880A (en) * 2008-07-23 2010-02-01 Nanya Technology Corp Method of fabricating RRAM
US8687402B2 (en) 2008-10-08 2014-04-01 The Regents Of The University Of Michigan Silicon-based nanoscale resistive device with adjustable resistance
CN101621114A (zh) * 2009-07-21 2010-01-06 中国科学院上海硅酸盐研究所 一类氧化物多层梯度薄膜及其构建的rram元器件
US20120007035A1 (en) * 2010-07-12 2012-01-12 Crossbar, Inc. Intrinsic Programming Current Control for a RRAM
US8884261B2 (en) * 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
JP2012089567A (ja) * 2010-10-15 2012-05-10 Toshiba Corp 不揮発性抵抗変化素子
JP5547111B2 (ja) * 2011-02-15 2014-07-09 株式会社東芝 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法
JP2012174766A (ja) * 2011-02-18 2012-09-10 Toshiba Corp 不揮発性抵抗変化素子
JP5439420B2 (ja) * 2011-03-22 2014-03-12 株式会社東芝 記憶装置
US8664632B2 (en) * 2012-01-31 2014-03-04 Kabushiki Kaisha Toshiba Memory device
JP2013162086A (ja) * 2012-02-08 2013-08-19 Toshiba Corp 不揮発性抵抗変化素子
JP2013187336A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10164180B2 (en) 2016-11-21 2018-12-25 Toshiba Memory Corporation Variable resistance element and memory device

Also Published As

Publication number Publication date
CN102782847B (zh) 2015-09-09
JP2011205045A (ja) 2011-10-13
CN102782847A (zh) 2012-11-14
TWI613807B (zh) 2018-02-01
US9219229B2 (en) 2015-12-22
US8916848B2 (en) 2014-12-23
US20120319074A1 (en) 2012-12-20
TW201138089A (en) 2011-11-01
WO2011118513A1 (en) 2011-09-29
US20150102279A1 (en) 2015-04-16

Similar Documents

Publication Publication Date Title
JP5543819B2 (ja) 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
Zhang et al. Bipolar resistive switching characteristics of HfO2/TiO2/HfO2 trilayer-structure RRAM devices on Pt and TiN-coated substrates fabricated by atomic layer deposition
US9472756B2 (en) Nonvolatile memory device
Rana et al. Endurance and cycle-to-cycle uniformity improvement in tri-layered CeO2/Ti/CeO2 resistive switching devices by changing top electrode material
Li et al. Resistive switching performance improvement via modulating nanoscale conductive filament, involving the application of two‐dimensional layered materials
Mehonic et al. Resistive switching in silicon suboxide films
US8530876B2 (en) Semiconductor memory device and method of manufacturing the same
JP5537524B2 (ja) 抵抗変化メモリ
US8664632B2 (en) Memory device
CN104285295B (zh) 变阻型存储装置
JP2012089567A (ja) 不揮発性抵抗変化素子
JP5827414B2 (ja) 混合金属酸化物をベースとするメモリスタ
US20110038196A1 (en) Electronic Devices Containing Switchably Conductive Silicon Oxides as a Switching Element and Methods for Production and Use Thereof
CN114256416B (zh) 电阻式随机存取存储器、其制造方法及其操作方法
JP2012174754A (ja) 不揮発性抵抗変化素子
JPWO2013108593A1 (ja) 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
US20150041750A1 (en) Resistive Memory Device and Method for Fabricating the Same
US10038140B2 (en) ReRAM using stack of iron oxide and graphene oxide films
JP2013125903A (ja) 抵抗変化素子
TWI515888B (zh) 非揮發性可變電阻元件及其製造方法
JP2005079155A (ja) 抵抗変化機能体およびその製造方法、並びに記憶装置
WO2012165018A1 (en) Nonvolatile resistance change element
JP5798052B2 (ja) 記憶装置
Kim et al. Improved resistive switching properties in SiOx-based resistive random-access memory cell with Ti buffer layer
JP5634426B2 (ja) 記憶装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130830

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140509

R151 Written notification of patent or utility model registration

Ref document number: 5543819

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees