JP5437871B2 - 分圧回路及び半導体装置 - Google Patents

Description

本発明は、半導体装置における分圧回路に関する。

半導体集積回路上に形成される分圧回路は、製造工程による抵抗値のバラツキや、高精度が要求される場合に、調整回路を設けて抵抗値を調整する必要がある。抵抗値の調整には、ヒューズによるトリミングなどが用いられている。

しかしながら、高精度が要求される場合には、調整回路の規模や抵抗の数が増加して面積の増大を招いていた。また、トリミングをした結果、分圧回路の合成抵抗値は一定でないので、出力電圧が同じにならない、という課題があった。そこで、トリミング後の合成抵抗を一定にし、かつ抵抗の数を削減する技術が考案されている（特許文献１参照）。

図２に従来の分圧回路の回路図を示す。
分圧回路１は、電圧Ｖ１と電圧Ｖ２の間に第１抵抗回路２と第２抵抗回路３を直列に設け、その接続部から分圧電圧Ｖ３を出力する。調整抵抗Ｒａ１〜Ｒａｎと調整抵抗Ｒｂ１〜Ｒｂｎは、抵抗値にそれぞれ２進コードの重み付けがされている。例えば、調整抵抗Ｒａ１の抵抗値をＫとすると、任意の調整抵抗Ｒａｉ（ｉ＝１〜ｎ）の抵抗値はＫ×２i-1になる。第１抵抗回路２と第２抵抗回路３の対応する抵抗は、同じ抵抗値を有している。そして分圧回路１は、トリミング後の第１抵抗回路２と第２抵抗回路３の合成抵抗が一定（Ｋ×７）となるようにする。

分圧回路１はこのようにすることによって、トリミング後の第１抵抗回路２と第２抵抗回路３の合成抵抗値を常に一定にすることができ、必要とする抵抗の数とヒューズの数を従来よりも大幅に削減させることができる。また、抵抗値を可変して電圧設定を行う回路においては、抵抗による電圧降下が変化しないことから、外部から入力される電圧が同じであれば、どのような構成の定電圧回路又は電圧検出回路においても、同じ電圧に設定することができる。

特開２００７−２３３９２２号公報

しかしながら、上述の分圧回路では、トリミング後の第１抵抗回路２と第２抵抗回路３の合成抵抗値を常に一定にするために、同じ抵抗を二つずつ用意する必要がある。従って、最もサイズが大きい抵抗も二つ必要とするので、抵抗値が大きいときには面積が増大する、という欠点がある。

本発明は、以上のような課題を解決するために考案されたものであり、上述の分圧回路による精度を保ちつつ、回路規模、チップサイズの縮小を実現するものである。

従来の課題を解決するために、本発明の分圧回路を備えた定電圧回路及び電圧検出回路は以下のような構成とした。

２進コードに従って抵抗値が重み付けされて形成される第１抵抗回路と、同じ２進コードに従って抵抗値が重み付けされて形成される第２抵抗回路と、同じ２進コードに従って抵抗値が重み付けされ、重み付けのビット数が最大である第３抵抗を有する第３抵抗回路と備え、第３抵抗の両端のいずれかを２つのトランスミッションゲートで択一的に出力端子と接続する構成とした分圧回路。

本発明の分圧回路構成によれば、精度を保ちつつ素子数削減によるチップサイズ縮小が出来き、ＣＰＷ増加によりコストパフォーマンスも向上できる。

本実施形態の分圧回路を示す回路図である。 従来の分圧回路を示す回路図である。

図１は、本実施形態の分圧回路を示す回路図である。
本実施形態の分圧回路１は、第１抵抗回路２と、第２抵抗回路３と、第３抵抗回路４を備えている。第１抵抗回路２は、選択回路であるトリミング用のトランジスタＴａ２〜Ｔａｎ（ｎは、ｎ＞１の整数）と抵抗Ｒａ２〜Ｒａｎで構成されている。第２抵抗回路３は、選択回路であるトリミング用のトランジスタＴｂ２〜Ｔｂｎと抵抗Ｒｂ２〜Ｒｂｎで構成されている。第３抵抗回路４は、抵抗Ｒａｂ１とトランスミッションゲート５及び６とインバータ７で構成されている。 分圧回路１は、電源Ｖ１と電源Ｖ２との間に直列に、第１抵抗回路２、第３抵抗回路４、第２抵抗回路３の順に接続されている。

第３抵抗回路４の抵抗Ｒａｂ１と第１抵抗回路２の抵抗Ｒａ２〜Ｒａｎと第２抵抗回路３の抵抗Ｒｂ２〜Ｒｂｎは、抵抗値に２進コードの重み付けがされている。但し、図２に示す従来の分圧回路１とは逆に、電源Ｖ１と電源Ｖ２から第３抵抗回路４に向かって、すなわちｎが小さいほど重み付けのビット数が増加する。第１抵抗回路２と第２抵抗回路３の抵抗ビット数は等しい構成とする（Ｒａ２、…Ｒａｎに対し、Ｒｂ２、…Ｒｂｎ）。

第３抵抗回路４は、抵抗Ｒａｂ１の両端と出力Ｖ３の間にトランスミッションゲート５と６が接続されている。トランスミッションゲート５と６は、信号Ｓａｂ１とインバータ７によって択一的にオンオフされる。抵抗Ｒａｂ１の抵抗値にも２進コードの重み付けがされており、Ｒａ２（Ｒｂ２）より１ビット分増加する。従って、抵抗Ｒａｂ１の抵抗値が一番大きい値となっている。

上述の分圧回路１は、以下のように動作して線形性を持った抵抗比を実現している。
分圧回路１は、トリミング用のトランジスタＴａ２〜Ｔａｎ及びＴｂ２〜Ｔｂｎによって、第１抵抗回路２に対して１の補数となるように第２抵抗回路３が制御される。つまり、図１において利用される合成抵抗の和が等しくなるように設定されている。その上で第１抵抗回路２と第２抵抗回路３の抵抗比、そして第３抵抗回路４のどちらの端を出力Ｖ３に接続するかで、線形性を持った抵抗比が利用できる。

このとき、第１抵抗回路２で使用される抵抗は、第２抵抗回路３では必ず使用されない。従って、図２に示す従来の分圧回路１において、抵抗Ｒａ１と抵抗Ｒｂ１はどちらかしか使用されない。本実施形態の分圧回路１は、抵抗Ｒａｂ１の両側の端子からトランスミッションゲート５及び６を介して出力Ｖ３に択一的に出力する構成とした。抵抗Ｒａｂ１は、抵抗Ｒａ１として使用するときは抵抗Ｒｂ１として使用されず、抵抗Ｒｂ１として使用するときは抵抗Ｒａ１として使用されない。従って、抵抗値が一番大きい、すなわち面積が一番大きい抵抗Ｒａｂ１を共通することによって、抵抗による面積の増大を少なくすることが出来る。

以上に説明したとおり、図１に示す本実施形態の分圧回路１の第１抵抗回路２と第２抵抗回路３は、図２に示す従来の分圧回路１に比べてビット数が１つ少なく、抵抗Ｒａｂ１として共通にしている。抵抗Ｒａｂ１は最上位ビットであるので、面積が一番大きい抵抗を一つ減らすことができる。トランスミッションゲート５及び６とインバータ７は、論理素子であるため面積に対する影響は少なく、従って面積の増大を少なくすることが出来る。そして、このことは抵抗値が大きいほど効果的である。従って、半導体装置のチップサイズ縮小により、ＣＰＷの増加、コスト低減に効果がある。

１ 分圧回路
２ 第１抵抗回路
３ 第２抵抗回路
４ 第３抵抗回路
５、６ トランスミッションゲート

Claims (2)

1. それぞれ並列に選択回路が接続された複数の抵抗を直列に接続される第１抵抗群を備え、前記第１抵抗群はそれぞれ２進コードに従って抵抗値が重み付けされて形成される第１抵抗回路と、
   それぞれ並列に選択回路が接続された複数の抵抗を直列に接続される第２抵抗群を備え、前記第２抵抗群はそれぞれ２進コードに従って抵抗値が重み付けされて形成される第２抵抗回路と、
   前記第１抵抗回路と第２抵抗回路との間に直列に接続され、出力端子から分圧電圧を出力する第３抵抗回路と、を備え、前記第１抵抗回路の選択回路と前記第２抵抗回路の選択回路は、前記第１抵抗回路と前記第２抵抗回路の合成抵抗値が一定になるように選択される分圧回路であって、
   前記第３抵抗回路は、第３抵抗と、前記第３抵抗と前記第１抵抗回路の接続部と出力端子の間に設けられた第１トランスミッションゲートと、前記第３抵抗と前記第２抵抗回路の接続部と出力端子の間に設けられた第２トランスミッションゲートと、を備え、
   前記第３抵抗は、前記第１トランスミッションゲートと前記第２トランスミッションゲートが択一的に選択されることによって、前記第１抵抗群または前記第２抵抗群の前記２進コードに従って重み付けされた最大の抵抗値の抵抗になる、ことを特徴とする分圧回路。
2. 請求項１記載の分圧回路を備えた半導体装置。

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