JP5362006B2 - 多段補償を伴う通信接続器 - Google Patents

Description

多段補償を伴う通信接続器に関する。

比較的容易に製造することができる頑強設計で、高周波での通信接続器の近端漏話（ＮＥＸＴ）性能を改善する必要性がある。本記載は、特定の容量結合および誘導結合を接続器内の印刷回路基板（ＰＣＢ）上で利用することにより、通信接続器におけるＮＥＸＴ性能を改善する方法を対象とする。

従来技術は、通信接続器におけるＮＥＸＴ性能が低いという課題がある。

上記の課題を解決するために、本発明は、本願特許請求の範囲に記載の構成を具備する。

本発明の一実施形態によるＴＧジャック組立体の分解図である。 本発明の一実施形態による印刷回路基板の概略図である。 本発明の一実施形態による２つのインダクタの間に位置付けられたコンデンサ を示す回路図である。 本発明の一実施形態による印刷回路基板の各層の伝導トレースを示す平面図で ある。 本発明の一実施形態による重構造の印刷回路基板中の伝導トレースを示す斜視 図である。 本発明の一実施形態による対の組み合わせ４５‐３６の回路を示す回路図であ る。 本発明の一実施形態による対の組み合わせ４５‐７８の回路を示す回路図であ る。 本発明の一実施形態による対の組み合わせ４５‐１２の回路を示す回路図であ る。 本発明の一実施形態による対の組み合わせ４５‐３６の回路を示す回路図であ る。 本発明の一実施形態による対の組み合わせ３６‐１２の回路概略を示す回路 図である。 本発明の一実施形態による対の組み合わせ４５‐３６の回路概略を示す回路 図である。

本発明のいくつかの実施形態は、モジュラジャック組立体１０内でＰＣＢを使用し、これは時間遅延を伴う二段コンデンサの補償／漏話と、一実施形態の「格子ネットワーク」とを含む。より具体的には、本発明の実施形態に従って設計されたＰＣＢを、図１および概略的には図２に示されているような通信接続器内で、剛性基板１２として使用することができる。

モジュラジャック組立体１０の他の部分は、前面筐体１４と、剛性基板１２に電気的に接続されるプラグインターフェース接点を保持する接触突出部１６と、通信ケーブル（図示せず）の電線を終端処理し、かつ剛性基板１２と電気接触もする圧接接点（ＩＤＣ）１８と、後面筐体２０と、配線蓋２２と、を含む。完成した組立体では、接触突出部１６およびＩＤＣ１８のプラグインターフェース接点は、適合したピンを介して剛性基板１２内に挿入される。前面筐体１４は後面筐体２０上にクリップで取り付けられ、かつ、配線蓋２２は後面筐体２０上にクリップで取り付けられ、それにより、ＩＤＣ１８で通信ケーブルの電線を終端処理する。

本発明の自己誘導スタブは、誘導素子を生み出す回路トレースの単位長さ当たりのインダクタンスの分散電気パラメータを利用する。この構成は、（同等の効果を有するために適切である）独立した個別のインダクタとして以下の概略図でモデル化されているが、それは、例えば、巻かれた電線コイルではなく、トレースの長さにより生み出される分散誘導要素である。それに対して、本明細書で示されているコンデンサは独立した個別のコンデンサであるが、示されているコンデンサおよびインダクタの両方とも、独立した個別の要素または分散要素により、あるいはそれらの組み合わせとして実現することができる。格子ネットワークは一般的に漏話回路要素および補償回路要素を含み、それらのそれぞれは周波数に対する異なる結合率を有する。「漏話回路要素」は、その中でプラグ内における漏話発生結合と同じ極性をもって結合が起こる回路要素であり、一方で、「補償回路要素」は、その中でプラグ内にて起こる漏話結合と反対の極性で結合が起こる回路要素である。

本発明の実施形態で用いられる格子ネットワークの形態は、コンデンサと、第二段階漏話ネットワークに対する第２の信号トレースとの間における、第２の自己誘導スタブを利用する。図３は、本発明の１つの実施形態に従って２つのインダクタの間に位置付けられたコンデンサを例解する。２つのスタブの間にコンデンサを位置付けることにより、インダクタをそのコンデンサの一側面のみに設けることと比較して、反対の伝送方向（ＩＤＣからＰＩＣへ）に対するＮＥＸＴ性能を改善し、そこで、単一のインダクタＬ１のインダクタンスは、図３で示されるようにＬ２＋Ｌ３にほぼ等しい。加えて、第２のスタブは、片側インダクタのみを用いることに対して反射減衰量の改善をも示す。

本明細書に記載されているような自己誘導スタブ（図３に示す）は、その自己インダクタンスを利用するために特定の長さにされるトレースを指す。用語「スタブ」は、こうしたトレースが主通電経路の一部でないという事実を指す。それらは通電経路から分離されたスタブである。好ましくは、自己誘導スタブはコンデンサで途切れる（すなわち、スタブの終点にＤＣ接続が全くない）。本明細書に記載されている通電経路は、ＤＣ電流が（ＲＪ４５プラグおよびジャック内における絶縁除去接点１８（ＩＤＣ）等の）２つの点の間を流れることを可能にするトレースである。

ＥＩＡ／ＴＩＡカテゴリ６（「ＣＡＴ６」）製品は、４つの差動対を構成する８つの電線を一般的に有する。これらの電線は１から８まで番号付けされ、差動対は４５、３６、１２、および７８（それぞれ、対１、２、３、および４）である。ＲＪ４５プラグ内におけるこれらの電線の配置は、これらの差動対の間に漏話を引き起こし、ジャック内で補償しなければならない。４つの差動対があるので、近端漏話（ＮＥＸＴ）は６つの異なる対の組み合わせ間に生じ得る。これらの対の組み合わせは、４５‐３６、４５‐１２、４５‐７８、３６‐１２、３６‐７８、および１２‐７８である。

図２、４、および５を参照すると、本発明の１つの実施形態によるＣＡＴ６ジャックの一般設計は、対の組み合わせ４５‐３６、３６‐１２、３６‐７８、および４５‐１２に対して時間遅延補償を用いる。対の組み合わせ４５‐３６、３６‐１２、および３６‐７８は、格子補償技術も利用する。ここで記載されている対の組み合わせ４５‐３６のための格子ネットワークの種類は図６に示されている。ここでの格子ネットワークはＣ３４およびＣ５６上の自己インダクタンスを利用し、全体のＮＥＸＴの帯域幅を増加させるために「成長ベクトル」を生成する。図６では、突出部１６の影響が無視されていることに留意されたい。

本記載は、以下の事項を考慮に入れる。

・与えられている全てのコンデンサの寸法は、パッド間で起こる重複の量に関連して言及される。本発明のいくつかの実施形態によれば、各コンデンサの１つの伝導パッドは、例えば、層間位置合わせを明らかにするのに役立つように、各方向の一面当たり５ミル大きい。本明細書で与えられている寸法はより小さい層のためのものである。１つの実施形態によれば、コンデンサは４ミルの核にわたって形成され、一般的には、およそ４．４の誘電定数を有するＦＲ４材料で作られる。

・ここで与えられている容量値およびインダクタンス値は、電気接続器の１つの実施形態を伴う使用のためのものである。他の容量値およびインダクタンス値を用いて、本出願の原理を適用することができることを理解されたい。例えば、異なる材料の選択を含む、異なる突出部またはＩＤＣの設計では、代替的な容量値およびインダクタンス値が有益になる場合がある。

・遮蔽接続器および／または押下型接続器に、本開示の態様を適用することができる。

・各記載に関して示されている概略図は、設計により付加された意図する容量のみを含む。例えば、概略図の明瞭性のために、および、設計に起因するいかなる相互インダクタンスも意図的に補償に用いられないという事実により、電線間の相互インダクタンスは故意に示されていない。

・これらの概略図は、設定の形状により引き起こされる寄生容量を、この寄生容量が留意すべきであると見なされない限りは（０．１ｐＦより大きい値）示さない。こうした値は言及されるが、参照文字では表示されない。

・対の組み合わせ各々に関して示されている概略図（図６〜１１）は、一度に２つの対を示しているのみであるため、全ての接続部を示しているわけではない。剛性基板１２の完全概略図が図２に示されている。対の組み合わせ４５‐３６、３６‐１２、および３６‐７８に関しては、スタブインダクタンスはコンデンサのいくつかの間に分割されることに留意されたい。これらの接続部は図６〜１１に完全に示されておらず、インダクタンスに対する命名は、どのインダクタがどのコンデンサに用いられているかを反映する。

・示されている概略図は、その漏話値が、その対の組み合わせに対して特定された漏話範囲の中間にあるプラグを指す、「中間プラグ」に近づけることを試みる。

・このＲＳに記載されている全ての回路基板の寸法は、それぞれ個別に変更され得る（２０％までが見込まれる）。これに対する１つの理由は、異なる回路基板の製造者からの回路基板の構築耐性の変動性である。回路基板を製造するために、異なる材料または異なる工程を用いることができる。従って、回路基板の性能は、たとえアートワークが同一である場合であっても容量変化が原因で変化し得る。別の理由は、必要とされ得るだろう異なるジャック設計を補償するのに必要とされる設計の変化を可能にすることである。

結果的として、良好な技術作業の実践は、仕様公差（約±２０％）によりパッドコンデンサに対する重複面積を変化させる能力を必要とする。この面積変化はコンデンサ毎に行われ得るが、たとえいくつかの実施形態に従って容量値が変化し得る場合であっても、全体の基板設計（トレースの配置、時間遅延の使用、格子）が一定のままであることが好ましい。いくつかの変形は１つまたは２つのコンデンサの大きさを変化（より大きく、あるいはより小さく）させることを必要とするのみであり得、いくつの変形は全てのコンデンサの大きさを変化させることを必要とし得る。

図面、特に、個々の剛性ＰＣＢ層のアートワークおよび複合剛性ＰＣＢアートワークをそれぞれ示す図４および５を参照すると、ここに示されているＰＣＢは以下の特徴を有する。容量パッドに対する寸法公差は、両方の寸法に対して与えられている。

１．通電トレースは、それぞれのピン番号を有するＰＩＣビアとＩＤＣビアとの間に経路付けられる。ＰＩＣビアは、突出部１６からの適合するピンが図１における剛性回路基板１２と連動するビアを指す。ＩＤＣビアは、ＩＤＣ１８が図１における剛性回路基板１２と連動するビアを指す。

２．回路基板の改善した製造可能性が、以前のＣＡＴ６剛性回路基板を超えて達成されている。この改善した製造可能性は、層間位置合わせおよび試錐における公差から生じる製造公差の影響をビアがより受けにくいように、ビアからさらに離れてコンデンサを移動させることを通じて達成されている（図４および５に示されているコンデンサＣ３５およびＣ４６等）。加えて、正方形のコンデンサが長方形のコンデンサより製造公差の影響を受けにくいことが分かっており、そのため、基板上のほとんどのコンデンサは正方形にされている。

３．対の組み合わせ４５‐７８のプラグにより引き起こされる正味の漏話と反対の極性を有する漏話は、ＰＩＣビア４および７の間で接続されたパッドコンデンサＣ４７により、および、ＩＤＣビア５とピンＰＩＣビア８との間で接続されたパッドコンデンサＣ５８により供給される。対接続４５‐７８に関する概略図が図７に示されている。パッドコンデンサＣ４７は０．０２５インチ×０．０２５インチ（±２０％）の大きさであり、パッドコンデンサＣ５８は０．０２７インチ×０．０２７インチ（±２０％）の大きさである。

４．対の組み合わせ４５‐１２の漏話補償は、時間遅延モデルを用いることにより達成される。対の組み合わせ４５‐１２に関する概略図が図８に示されている。パッドコンデンサＣ２５は、ＰＩＣビア２および５の間を接続する対の組み合わせ４５‐１２のプラグにより引き起こされる正味の漏話と反対の極性を有する。パッドコンデンサＣ１５は、ＰＩＣビア１および５の間を接続する対の組み合わせ４５‐１２のプラグにより引き起こされる正味の漏話と同一の極性を有する。Ｃ１５はＣ２５からおよそ０．３９５インチ（ＰＩＣビア１、２、４、および５と、それらに対するＩＤＣビアとの平均距離）の差で時間遅延する。パッドコンデンサＣ２５は０．０４２インチ×０．０４２インチ（±２０％）であり、パッドコンデンサＣ１５は０．０３３インチ×０．０３３インチ（±２０％）である。

５．対４５‐３６の漏話補償は、時間遅延モデルを用いることにより、および、格子ネットワーク補償技術により達成される。対の組み合わせ４５‐３６に関する概略図が図９に示されている。この時間遅延および格子ネットワークは、以下のものを含む：
ａ．パッドコンデンサＣ３５は、対の組み合わせ４５‐３６のプラグにより引き起こされる正味の漏話と反対の極性を有して、ＰＩＣビア３および５の間で接続される。パッドコンデンサＣ３５は０．０６８インチ×０．０６８インチ±２０％である。
ｂ．パッドコンデンサＣ４６は、対の組み合わせ４５‐３６のプラグにより引き起こされる正味の漏話と反対の極性を有して、ＰＩＣビア４および６の間で接続される。パッドコンデンサＣ４６は０．０５０インチ×０．０９３インチ±２０％である。
ｃ．パッドコンデンサＣ３４は、対の組み合わせ４５‐３６のプラグにより引き起こされる正味の漏話と同一の極性を有して、ＰＩＣビア３および４の間で接続される。パッドコンデンサＣ３４は０．０４６インチ×０．０４６インチ±２０％である。このコンデンサはＣ３５コンデンサおよびＣ４６コンデンサからおよそ０．３９インチ（ＰＩＣビア３、４、５、および６とそれらに対するＩＤＣビアとの平均距離）の差で時間遅延する。格子ネットワークは、自己誘導スタブＬ３Ｕ（およそ０．９インチの長さ）およびもう一つの自己誘導スタブＬ４（およそ０．５インチの長さ）の追加によりここで実現される。
ｄ．パッドコンデンサＣ５６は、ＩＤＣビア５および６の間を接続する対の組み合わせ４５‐３６のプラグにより引き起こされる正味の漏話と同一の極性を有する。パッドコンデンサＣ５６は０．０３０４インチ×０．０９３インチ±２０％である。このコンデンサはＣ３５コンデンサおよびＣ４６コンデンサからおよそ０．３９インチ（ＰＩＣビア３、４、５、および６とそれらに対するＩＤＣビアとの平均距離）の差で時間遅延する。格子ネットワークは、自己誘導スタブＬ６ＵおよびＬ６Ｌ（合わせて約１．４インチの全長）の追加によりここで実現される。自己インダクタンスＬ５は、スタブ長がわずかであるという事実により無視されることに留意されたい。

６．対の組み合わせ３６‐１２の漏話補償は、時間遅延モデルを用いることにより、および、格子ネットワーク補償技術により達成される。対の組み合わせ３６‐１２に関する概略図が図１０に示されている。この時間遅延および格子ネットワークは、以下のものを含む：
ａ．パッドコンデンサＣ１３は、ＰＩＣビア１および３の間を接続する対の組み合わせ３６‐１２のプラグにより引き起こされる正味の漏話と反対の極性を有する。パッドコンデンサＣ１３は０．０４６インチ×０．０４６インチ±２０％である。
ｂ．パッドコンデンサＣ２６は、ＰＩＣビア２および６の間を接続する対の組み合わせ３６‐１２のプラグにより引き起こされる正味の漏話と反対の極性を有する。パッドコンデンサＣ２６は０．００３９４平方インチ±４４％の面積を有する。
ｃ．パッドコンデンサＣ１６は、ＩＤＣビア１および６の間を接続する対の組み合わせ３６‐１２のプラグにより引き起こされる正味の漏話と同一の極性を有する。パッドコンデンサＣ１６は０．０３３５インチ×０．０９４５インチ±２０％である。このコンデンサはＣ１３コンデンサおよびＣ２６コンデンサからおよそ０．３８インチ（ＰＩＣビア１、２、３、および６とそれらに対するＩＤＣビアとの平均距離）の差で時間遅延する。格子ネットワークは、自己誘導スタブＬ６Ｌ（約１インチの長さ）の追加によりここで実現される（これはパッドコンデンサＣ５６により用いられるのと同じＬ６Ｌスタブである）。

７．対の組み合わせ３６‐７８の漏話補償は、時間遅延モデルを用いることにより、および、格子ネットワーク補償技術により達成される。対の組み合わせ３６‐７８に関する概略図が図１１に示されている。この時間遅延および格子ネットワークは、以下のものを含む：
ａ．パッドコンデンサＣ３７は、ＰＩＣビア３および７の間を接続する対の組み合わせ３６‐７８のプラグにより引き起こされる正味の漏話と反対極性を有する。パッドコンデンサＣ３７は０．０５８インチ×０．０５８インチ±２０％である。
ｂ．パッドコンデンサＣ３８は、ＩＤＣビア３とＰＩＣビア８との間を接続する対の組み合わせ３６‐７８のプラグにより引き起こされる正味の漏話と同一の極性を有する。パッドコンデンサＣ３８は０．０３４インチ×０．０３４インチ±２０％である。このコンデンサはＣ３７コンデンサからおよそ０．２５インチ（ＰＩＣビア３、６、７、および８とそれらに対するＩＤＣビアとの、トレースに沿った平均物理的距離）の差で時間遅延する。格子ネットワークは、自己誘導スタブＬ３ＵおよびＬ３Ｌ（合わせて約１．１インチの全長）の追加によりここで実現される（これはパッドコンデンサＣ３４により用いられるのと同じＬ３Ｕスタブである）。自己インダクタンスＬ８は、スタブ長がわずかであるという事実により無視されることに留意されたい。

自己誘導スタブは、対応するコンデンサと共に（例えば、図６において、Ｌ５‐Ｃ５６‐Ｌ６の組み合わせおよびＬ３‐Ｃ３４‐Ｌ４の組み合わせ）、ｆ_ｏ＝１／（２π√ＬＣ）の共鳴振動数を有する、共鳴効果を伴うＬＣ回路である。インダクタンスＬおよび容量Ｃの値の選択は一般的に、多重目的関数（ＮＥＸＴ、ＦＥＸＴ、反射減衰量など）による非線形多変数最適化である。結果として、所与のＬまたはＣの値の選択は、他の回路に関する考慮事項から独立して行われることはない。所与のＬの値を選択するための考慮事項のいくつかは、それが低すぎる場合、共鳴点はより高い周波数に移動し、対象となる信号周波数の作動範囲内において所望のＮＥＸＴ改善がなされないこと、インダクタンスが高すぎる場合、ａ）誘導トレースが長くなりすぎて典型的な剛性基板上に収まらない場合があり、ｂ）共鳴が対象となる周波数作動範囲に移動し、有害な影響を導入する可能性があり、ｃ）反射減衰量の劣化があり得ることと、を含む。

１０ モジュラジャック組立体
１２ 剛性基板
１４ 前面筐体
１６ 接触突出部
１８ 圧接接点（ＩＤＣ）
２０ 後面筐体
２２ 配線蓋

Claims (5)

1. 通信ネットワークにおける使用のための通信ジャックであって、前記ジャックが、
   前記通信ジャックを通じる複数の通電経路であって、前記通電経路は少なくとも第１信号対および第２信号対の伝導体を備え、前記信号対のそれぞれは第１伝導経路および第２伝導経路を備える、通電経路と、
   前記通信ジャックがプラグに接続される際に、全体の漏話を減少させるように適合された補償回路構成と、を備え、前記補償回路が、
   前記第１信号対の前記第２伝導経路と前記第２信号対の前記第１伝導経路との間で接続された第１パッドコンデンサと、
   前記第１信号対の前記第１伝導経路と前記第２信号対の前記第２伝導経路との間で接続された第２パッドコンデンサと、
   前記第１信号対の前記第１伝導経路と前記第２信号対の前記第１伝導経路との間で接続された第３パッドコンデンサであって、第１誘導スタブおよび第２誘導スタブが、前記第３パッドコンデンサの反対側面上において、前記第１信号対の前記第１伝導経路と前記第２信号対の前記第１伝導経路との間にさらに位置付けられる、第３パッドコンデンサと、
   前記第１信号対の前記第２伝導経路と前記第２信号対の前記第２伝導経路との間で接続された第４パッドコンデンサであって、第３誘導スタブおよび第４誘導スタブが、前記第１信号対の前記第２伝導経路と前記第２信号対の前記第２伝導経路との間にさらに位置付けられる、第４パッドコンデンサと、
   を備える、通信ジャック。
2. 前記通電経路が１から８まで番号付けされた４対の伝導経路を備え、かつ、前記第１信号対が第４伝導経路および第５伝導経路を備え、前記第２信号対が第３伝導経路および第６伝導経路を備える、請求項１に記載の通信ジャック。
3. 前記補償回路が、前記通信ジャック内における剛性回路基板上に設けられる、請求項１に記載の通信ジャック。
4. プラグの接点と伝導接触するように適合された複数のプラグインターフェース接点をさらに備え、前記プラグインターフェース接点のそれぞれが前記通電経路のうち１つの一部を成す、請求項１に記載の通信ジャック。
5. 複数の圧接接点を備え、前記圧接接点のそれぞれが前記通電経路のうち１つの一部を成す、請求項１に記載の通信ジャック。

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