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JP5270349B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に形成された素子を封止した半導体装置及びその製造方法に関するものである。
近年、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）を利用したデバイス、イメージセンサ等に用いられるＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ），ＣＭＯＳセンサ，赤外線（Ｉｎｆｒａｒｅｄ Ｒａｄｉａｔｉｏｎ）を電気的に検出するセンサ（ＩＲセンサ）等が開発されている。
そして、これらのデバイス素子は半導体チップ上に形成され、当該完成した半導体チップは封止体で封止される。このような封止構造には、金属キャップにより封止するキャンパッケージや、セラミックキャップにより封止するセラミックパッケージや、筒状の筐体で封止するパッケージなどがある。
本発明と関連する技術は、例えば日本特許公開公報平１１−３５１９５９号、平９−６１２３９号に記載されている。
従来の封止構造では、全体のサイズが大型化するという問題があった。また、従来の封止構造では、デバイス素子が形成された半導体チップと、封止体を別々に用意して、これらを組み立てていた。そのため、大量生産における製造工程が煩雑化し、これに伴って製造コストが増大するという問題があった。
そこで本発明は、より小型であると共に、製造工程を簡略化して製造コストを削減することができる半導体装置及びその製造方法を提供することを目的とする。
また、半導体装置にキャビティ（Ｃａｖｉｔｙ）を設け、当該キャビティを有効活用したい場合があった。例えば、デバイス素子を当該キャビティ内に封止したい場合である。そこで、本発明の他の目的はキャビティを有する半導体装置を提供することを目的とする。
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の表面上に接着層を介して貼り合わされ、その表面から裏面にかけて貫通する貫通孔を有する第１の支持体と、前記貫通孔を被覆するように、前記第１の支持体上に接着層を介して貼り合わされた第２の支持体とを備え、デバイス素子が、前記半導体基板と前記第１の支持体と前記第２の支持体とで囲まれたキャビティ内に封止されていることを特徴とする。
また、本発明の半導体装置は、半導体基板と、前記半導体基板の表面上に接着層を介して貼り合わされ、その表面から裏面にかけて貫通する貫通孔を有する支持体と、半導体素子が、前記貫通孔に対応する半導体基板上に形成されていることを特徴とする。
更に、本発明の半導体装置の製造方法は、半導体基板の表面上に接着層を介して第１の支持体を貼り合わせる工程と、前記第１の支持体の一部を選択的に除去し、前記第１の支持体の表面から裏面にかけて貫通する貫通孔を形成する工程と、前記貫通孔を被覆するように、前記第１の支持体上に接着層を介して第２の支持体を貼り合わせ、前記半導体基板と前記第１の支持体と前記第２の支持体とで囲まれたキャビティ内にデバイス素子を封止する工程とを備えることを特徴とする。
また、本発明の半導体装置の製造方法は、半導体基板の表面上に接着層を介して支持体を貼り合わせる工程と、前記支持体の一部を選択的に除去し、前記支持体の表面から裏面にかけて貫通する貫通孔を形成し、前記半導体基板上に形成された半導体素子上の支持体を取り除く工程とを有することを特徴とする。
そして、前記支持体を取り除く工程の後に、接着層を取り除く工程を有することを特徴とする。
本発明では、半導体基板の表面上に、その表面から裏面にかけて貫通する貫通孔を備える第１の支持体と、当該貫通孔を被覆するように、第１の支持体上に貼り合わされた第２の支持体とを備え、チップとして一体化されている。そのため、キャビティを形成するとともに、装置全体を小型にすることができる。
また、デバイス素子が、半導体装置の製造工程の途中で封止されるため、従来の組み立て作業が簡略化され、製造コストを抑えることができる。
また、支持体に貫通孔を形成することで、受光・発光素子から成る半導体素子上に支持体を配置しないことで、支持体による屈折率の影響を抑止できる。
第１図は本発明の第１の実施形態に係る半導体装置を説明する断面図であり、第２図は本発明の第１の実施形態に係る半導体装置を説明する断面図であり、第３図は本発明の第１の実施形態に係る半導体装置を説明する断面図であり、第４図は本発明の第１の実施形態に係る半導体装置を説明する断面図であり、第５図は本発明の第１の実施形態に係る半導体装置を説明する断面図であり、第６図は本発明の第２の実施形態に係る半導体装置を説明する断面図であり、第７図は本発明の第２の実施形態に係る半導体装置を説明する断面図であり、第８図は本発明の第２の実施形態に係る半導体装置を説明する断面図であり、第９図は本発明の第２の実施形態に係る半導体装置を説明する断面図であり、第１０図は本発明の第３の実施形態に係る半導体装置を説明する断面図である。
次に、本発明の実施形態について図面を参照しながら説明する。第１図乃至〜第５図はそれぞれ製造工程順に示した断面図である。
まず、第１図に示すように、その表面にデバイス素子１（例えば、ＣＣＤや赤外線センサ，ＣＭＯＳセンサ等の受光素子や発光素子またはその他の半導体素子）が形成されたシリコン（Ｓｉ）等から成る半導体基板２を準備する。
デバイス素子１は、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子のような機械的デバイスでもよい。ＭＥＭＳとは、機械要素部品、センサ、アクチュエーター、電子回路等を半導体基板上に集積化したデバイスのことである。
次に、半導体基板２の表面に絶縁膜（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜等）を形成する。
次に、当該絶縁膜上に配線層３（例えば、アルミニウム層等）を例えばスパッタリング法で形成する。配線層３は、デバイス素子１及び後述する導電端子１３と電気的に接続され、デバイス素子１への電源供給を介在する。
なお、前記配線層３上を含む半導体基板２上には図示しないパッシベーション膜が形成されている。
次に、半導体基板２の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド等），レジスト，アクリル等の接着層４を介して第１の支持体５を貼り合わせる。第１の支持体５は、例えばガラスや石英，セラミック，金属等から成る基板でもよいし、樹脂（例えばエポキシ樹脂，アクリル樹脂，ポリエステル樹脂等）から成るものでもよい。その厚みは例えば１５０μｍである。
次に、第１の支持体５のうち、少なくとも素子形成領域（デバイス素子１や配線層３が形成された領域）を含む領域に対してエッチングやレーザービーム照射，サンドブラスト等を行い、第１の支持体５を選択的に除去する。これにより、第２図に示すように第１の支持体５を表面から裏面にかけて貫通する貫通孔６が形成される。また、本実施形態では、第１の支持体５の選択的な除去に続いて下方の接着層４も除去している。このとき、接着層４を除去する方法として、ドライエッチング法またはウェットエッチング法を用いると良い。
なお、第１の支持体５をエッチングする際に、例えば、プリント基板上の導電層上にメッキを形成する際に用いられるレジスト膜をマスクとして用いると、エッチング耐性が向上して良い。
更に、上記実施形態では、前記配線層３上が露出されるように貫通孔６を形成しているが、前記配線層３上を被覆した状態で貫通孔６を形成するものであっても良い。
当該貫通孔６は、上面方向から見た場合、用途に応じて異なるが例えば一辺が１００〜２００μｍ程度の略正方形である。ただし、当該貫通孔６の平面形状は四角形状だけでなく、その他の多角形（三角形や五角形等）でもよく、円のように曲線部を含む形状であってもよい。なお、サンドブラストとは、アルミナやシリカ等の微細な粒子を対象物に噴射することで、当該対象物を加工する方法である。
更に、予め貫通孔が形成された第１の支持体を半導体基板２上に接着するものでもよい。
次に、第２の支持体７を準備する。第２の支持体７は、第１の支持体５と同様にガラスや石英，セラミック，金属から成る基板であってもよいし、樹脂（例えばエポキシ樹脂、アクリル樹脂，ポリエステル樹脂等）から成るものでもよい。その厚みは例えば１５０μｍである。なお、デバイス素子１が受光素子や発光素子である場合、第２の支持体７は透明もしくは半透明の材料から成り、光を透過させる性状を有するものである。
また、第２の支持体７の裏面（半導体基板１と対向する側の面）に、半導体装置の用途に応じた所定の薄膜を形成することもできる。例えば、ある特定の波長の光のみを透過させる層をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等の薄膜形成技術で第２の支持体７の裏面に形成させておくことで、第２の支持体７にフィルタ層（例えば、赤外線フィルタ等）としての機能をもたせることもできる。また、デバイス素子１に光を入射させたくない場合には、光を強く吸収する層（例えば、黒色顔料が添加された樹脂層等）や、光を反射させる金属層（例えば、アルミニウム層や銅層等）を第２の支持体７の裏面に形成し、遮光層としての機能を持たせることもできる。
また、第２の支持体７の表面あるいは裏面を内側あるいは外側に湾曲させておくことで、第２の支持体７にレンズとしての機能を持たせることもできる。具体的には、エッチングやレーザー照射等によって、第２の支持体７の裏面（半導体基板１と対向する側の面）を内側に対して湾曲状に加工した場合には、平凹レンズ（逆方向）として用いることができる。また、表面（半導体基板１と対向しない側の面）を内側に対して湾曲状に加工した場合には平凹レンズ（順方向）として用いることができる。また、両面を内側に対して湾曲状に加工した場合には両凹レンズとして用いることもできる。また、湾曲の形状を変えることで平凸レンズ，両凸レンズとして用いることも可能である。
次に、第３図に示すように第１の支持体５の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド等），レジスト，アクリル等の接着層８を介して第２の支持体７を貼り合わせる。これにより、貫通孔６は第２の支持体７で被覆され、貫通孔６内が密閉される。半導体基板２と第１の支持体５と第２の支持体７とで囲まれた内部空間をキャビティ（Ｃａｖｉｔｙ）９と称する。
なお、減圧条件下で第１の支持体５と第２の支持体７との貼り合わせを行い、キャビティ９内を実質的な真空状態にすることが好ましい。あるいは、不活性ガス（例えば窒素等）の雰囲気中で両者の貼り合わせを行い、キャビティ９内に不活性ガスを充填させてもよい。キャビティ９内を真空状態や、不活性ガスが充填された状態とすることで、封止されたデバイス素子１の酸化等による腐食や劣化を防止することができるからである。
ところで、デバイス素子と第２の支持体７との間に接着層８が介在すると、半導体装置の品質が低下することがある。例えば、デバイス素子が受光素子や発光素子である場合には、デバイス素子への光の入射（あるいはデバイス素子からの光の放射）を僅かでも妨げるような余計な物質が支持体とデバイス素子間に介在すると、半導体装置の動作品質が低下するという問題がある。例えば、所望の屈折率が得られないという問題である。また、ブルーレイ（Ｂｌｕ−ｒａｙ）のような特定の波長の光が接着層に当たると当該接着層が劣化し、その劣化した接着層によって半導体装置の動作品質が低下するという問題がある。
従って、第２の支持体７の貼り合わせを行う際に、第２の支持体７の貼り合わせ面に接着層８を一様に形成するのではなく、貫通孔６（キャビティ９）の形成領域を除く領域にのみ形成してもよい。これにより、上記した接着層８による動作品質の劣化を抑えることができるからである。なお、この点は接着層４についても同様である。
また、第１の支持体５に貫通孔６を形成した後であって、第１の支持体５と第２の支持体７との貼り合わせを行う前に、第３図に示すようにキャビティ９内の半導体基板２上にデバイス素子１０を配置することもできる。デバイス素子１０は、例えばＭＥＭＳ素子のような機械的デバイスである。また、デバイス素子以外にも、フィルタ部材やレンズ等の微細な部品をキャビティ９内に配置することもできる。このように、第２の支持体７を貼り合わせる工程の前に、キャビティ９内に新たにデバイス素子や部品を封止する工程を有することで、完成する半導体装置の多様性が増す。なお、キャビティ９の高さ（第１の支持体５の厚み）を調節することで、厚みのある素子を半導体基板２上に封止することが可能である。
次に、半導体基板２の裏面に対して裏面研削装置（グラインダー）を用いてバックグラインドを行い、半導体基板２の厚さを所定の厚さ（例えば、１００μｍ程度）に薄くする。なお、当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様、準備した半導体基板２の当初の厚みによっては、当該研削工程を行う必要がない場合もある。
次に、半導体基板２の裏面側から表面側にかけて選択的にエッチングし、配線層３に至る複数のビアホール１１を形成する。
次に、ビアホール１１内に絶縁膜（不図示）及びバリア層（例えば、チタン層やチタンナイトライド層、その合金層等から成る）を順番に形成し、さらに配線層３と電気的に接続された貫通電極１２（例えば、銅，アルミニウム，アルミニウム合金等から成る）をメッキ法やスパッタリング法により形成する。次に、半導体基板２の裏面上に、導電端子１３の形成領域に開口部を有する不図示の保護層（例えば、ソルダーレジスト等から成る）を形成する。
次に、保護層（不図示）の開口部に、貫通電極１２と電気的に接続された導電端子１３（例えばハンダや金等から成る）をメッキ層（例えばニッケルや金、その積層層等から成る）を介して形成する。導電端子１３は、例えばスクリーン印刷法やメッキ法やディスペンス法で形成することができる。
なお、第４図では貫通電極１２の直下に導電端子１３が形成されているが、裏面配線を形成し、その裏面配線上に導電端子１３を形成してもよい。つまり、第５図に示すように半導体基板２の裏面を選択的にエッチングして前記配線層３の裏面を露出させる。続いて、前記半導体基板２の側面と裏面に不図示の絶縁膜を形成した後に、前記配線層３の裏面に接続し、かつ前記絶縁膜を介して半導体基板２の側面と裏面に裏面配線２２を形成する。そして、前記裏面配線２２を被覆するように保護膜２３を形成し、この保護膜２３に形成した開口部を介して導電端子１３を形成するものである。なお、配線層３下の絶縁膜と配線層３上のパッシベーション膜の図示は省略している。
次に、ダイシングラインＤＬに沿って切断し、個々の半導体装置２０または半導体装置３０が完成する。なお、個々の半導体装置２０、３０に分割する方法としては、ダイシング法、エッチング法、レーザーカット法等がある。完成した半導体装置２０、３０は、外部電極がパターン形成された回路基板等に実装される。
このように本実施形態の半導体装置は、デバイス素子１が形成された半導体基板２の表面上に、貫通孔６を有する第１の支持体５と、当該貫通孔６を被覆するように第１の支持体５上に貼り合わされた第２の支持体７とを備え、チップとして一体化されている。そして、デバイス素子１は、半導体基板２，第１の支持体５，及び第２の支持体７とで囲まれたキャビティ９内に封止されている。そのため、装置全体を小型にすることができる。
また、デバイス素子は半導体装置の製造工程の途中で封止され、その後に複数の半導体装置に分割している。そのため、ダイシング後の組み立て作業が簡略化され、製造コストを抑えることができる。
また、第１の支持体５の厚みを変更することで、キャビティ９の空間を自由に拡げることも、狭めることもできるため、当該キャビティ９を効率的に利用することができる。例えば、キャビティ９内にフィルタ部材（例えばカラーフィルタ、特定の波長のみを透過するフィルタ等）を配置することで、装置全体の小型化を図ることができる。
また、一つの支持体でデバイス素子を封止する構造であると、一箇所の機械的ダメージが他の部分に伝播し易く、支持体としての強度が劣化しやすい。ここでいう機械的ダメージとは、例えばダイシング工程時に生じるダメージである。これに対して本実施形態の構造は、一つの支持体でデバイス素子を封止する構造ではなく、二つの支持体でデバイス素子を封止する構造である。そのため、仮に一方の支持体に機械的ダメージが生じたとしても、当該機械的ダメージが他方の支持体に伝播することは低減される。従って本実施形態によれば、支持体の全体としての強度が向上し、半導体装置の信頼性を向上させることができる。
続いて、本発明の第２の実施形態について第６図乃至第８図に基づいて説明する。
まず、第６図において、その表面にデバイス素子１（例えば、ＣＣＤや赤外線センサ，ＣＭＯＳセンサ等の受光素子や発光素子等の半導体素子）が形成されたシリコン（Ｓｉ）等から成る半導体基板２を準備する。
次に、半導体基板２の表面に絶縁膜（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜）を形成する。
次に、当該絶縁膜上に配線層３（例えば、アルミニウム層）を例えばスパッタリング法で形成する。配線層３は、デバイス素子１及び後述する導電端子１３と電気的に接続され、デバイス素子１への電源供給を介在する。
なお、前記配線層３上を含む半導体基板２上には図示しないパッシベーション膜が形成されている。
次に、半導体基板２の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド），レジスト，アクリル等の接着層４を介して支持体２５を貼り合わせる。支持体２５は、例えばガラスや石英，セラミック，金属等から成る基板でもよいし、樹脂（例えばエポキシ樹脂，アクリル樹脂，ポリエステル樹脂）から成るものでもよい。その厚みは例えば１５０μｍである。
次に、支持体２５のうち、少なくとも素子形成領域（デバイス素子１や配線層３が形成された領域）を含む領域に対してエッチングやレーザービーム照射，サンドブラスト等を行い、半導体素子２上の支持体２５を選択的に除去する。これにより、第７図に示すように支持体２５を表面から裏面にかけて貫通する貫通孔２６が形成される。また、本実施形態では、支持体２５の選択的な除去に続いて下方の接着層４も除去している。このとき、接着層４を除去する方法としては、ドライエッチング法またはウェットエッチング法を用いると良い。
なお、前記支持体５をエッチングする際に、例えば、プリント基板上の導電層上にメッキを形成する際に用いられるレジスト膜をマスクとして用いると、エッチング耐性が向上して良い。
当該貫通孔２６は、上面方向から見た場合、用途に応じて異なるが例えば一辺が１００〜２００μｍ程度の略正方形である。ただし、当該貫通孔２６の平面形状は四角形状だけでなく、その他の多角形（三角形や五角形等）でもよく、円のように曲線部を含む形状であってもよい。
以上のように本実施形態では、前記支持体２５に貫通孔２６を形成することで、例えば前記半導体素子２が受光素子である場合、その受光エリア上には支持体２５及び接着層４が形成されないため、入射光の反射等の損失が抑止できる。例えば、支持体２５がガラスの場合には、その屈折率は１．４であり、受光エリア上に支持体２５及び接着層４が形成されない場合には、その屈折率は空気の屈折率である０となる。
また、受光エリア上に貫通孔２６が形成されるため、支持体２５の選択枝として透明な材質に限られることがなく、選定の自由度が増す。
以下、第８図、第９図に示すようにして前記配線層３に接続される導電端子１３を形成することで、半導体装置４０または半導体装置５０を構成する。
なお、第１０図に示すように支持体２５上に第２の支持体２７を有した半導体装置６０を構成するものであっても良い。この場合には、第２の支持体２７への貫通孔の形成工程、接着層２８の除去工程、支持体２５への貫通孔の形成工程、そして接着層４の除去工程を繰り返せば良い。
また、上記実施形態では、接着層４，８，２８を用いて各支持体５，７，２５，２７を接着させているが、半導体基板２と支持体５，７，２５，２７とを表面活性化処理、例えば陽極接合法を用いて接合させるようにして、接着層４，８，２８を省略することも可能である。
更に、上記実施形態では、半導体基板２に支持体５を接着させた後に、当該支持体５に貫通孔６を形成しているが、貫通孔を有する支持体を用意して、当該支持体を半導体基板２に接着させるものであっても良い。
また、例えば、受光・発光素子の関係で、受光・発光面にはパッシベーション膜を形成しない方がよいデバイスを用いる場合には、受光・発光面上に形成されたパッシベーション膜を除去する工程を有するものであってもよい。
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。また、以上の説明では、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置について説明したが、本発明はボール状の導電端子を有さないＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）型やその他のＣＳＰ型，フリップチップ型の半導体装置に適用することもできる。

Claims (5)

  1. 半導体基板と、
    前記半導体基板上に形成された配線層と、
    前記半導体基板の表面上に第１の接着層を介して貼り合わされ、その一部が選択的に除去されることにより、その表面から裏面にかけて貫通された貫通孔を有する第１の支持体と、
    前記貫通孔を被覆するように、前記第１の支持体上に第２の接着層を介して貼り合わされた第２の支持体と、
    前記半導体基板の側壁から露出された前記配線層の裏面と、前記配線層の裏面と接続し前記半導体基板の側壁から裏面上まで延在された裏面配線と、を備え、デバイス素子が、前記半導体基板と前記第１の支持体と前記第２の支持体とで囲まれたキャビティ内に封止されており、該デバイス素子がＭＥＭＳ素子であることを特徴とする半導体装置。
  2. 前記キャビティ内は、真空状態または不活性ガスが充填された状態であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板上に配線層を形成する工程と、
    前記半導体基板の表面上に第１の接着層を介して第１の支持体を貼り合わせる工程と、
    前記第１の支持体の一部を選択的に除去し、前記第１の支持体の表面から裏面にかけて貫通する貫通孔を形成する工程と、
    前記貫通孔を被覆するように、前記第１の支持体上に第２の接着層を介して第２の支持体を貼り合わせ、前記半導体基板と前記第１の支持体と前記第２の支持体とで囲まれたキャビティ内にデバイス素子を封止する工程と、
    前記半導体基板の裏面側から表面側に貫通する、その底面に前記配線層の裏面からダイシングラインまで延在する領域が露出する開口部を形成する工程と、
    前記配線層の裏面と接続し、前記開口部の側壁から前記半導体基板の裏面上まで延在する裏面配線を形成する工程と、を有することを特徴とする半導体装置の製造方法。
  4. 前記貫通孔を形成した後であって、前記第２の支持体を貼り合わせる工程の前に、前記デバイス素子を前記貫通孔内の前記半導体基板上に配置する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記デバイス素子はＭＥＭＳ素子であることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
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