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JP5268003B2 - パッケージ基板を備えるデバイス - Google Patents

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Description

コンデンサその他のデバイスをパッケージ基板に利用することで、キャパシタンスのデカップリング、インピーダンスドループ、その他の性能パラメータを向上させることができる。
本発明の１実施形態によるダイパッケージを示す断面側面図である。 パッケージ基板がプリント回路基板に実装されるときのダイパッケージを示す断面側面図である。 基板を形成する多層を詳細に示す断面側面図である。 層と穴とを示す上面図である。 積層されて基板を形成する層を示す断面側面図である。 積層・焼成の後の完成基板を示す断面側面図である。 窪み内の２つの電気デバイスを含むダイパッケージを示す断面側面図である。 ２つのダイがパッケージ基板に接続され、２つの電気デバイスが窪みにある、ダイパッケージの別の実施形態を示す断面側面図である。 ２つのダイがパッケージ基板に接続され、２つのデバイスが窪みにある、ダイパッケージの別の実施形態を示す断面側面図である。 ２つのダイがパッケージ基板に接続され、単一のデバイスが窪みにある、ダイパッケージの別の実施形態を示す断面側面図である。 窪みとデバイスとが、パッケージ基板の底部ではなくて上部にある、ダイパッケージのまた別の実施形態を示す断面側面図である。
様々な実施形態において、下部に窪みを有し、この窪みにデバイスを有するセラミックパッケージ基板に関する装置および方法を記載する。以下の記述において、様々な実施形態を記載する。しかし、当業者であれば、これら様々な実施形態が１つ以上の特定の詳細なく実行できることに、または、他の置き換えおよび／またはさらなる方法、材料、またはコンポーネントとともに実行できることを想到するであろう。他の場合においては、公知の構造、材料、または動作についての詳述を避けることで、本発明の様々な実施形態の側面を曖昧にしない努力をしている。同様に、例示目的から、特定の数、材料、および構造について言及して、本発明の完全な理解を促すようにしている。しかし、本発明は、特定の詳細なく実行することができる。さらに、図面に示す様々な実施形態は、例示であり、必ずしも原寸に即して描かれていない場合がある。
本明細書における「１実施形態（one embodiment）」、「１つの実施形態(an embodiment)」といった記載は、実施形態との関連で記載されている特定のフィーチャ、構造、材料、または性質が、本発明の少なくとも１つの実施形態に含まれていることを示しているが、必ずしも全ての実施形態がそれらを有するとは示していない。故に、「１実施形態において（in one embodiment）」または「１つの実施形態において（in an embodiment）」といった言い回しが明細書の様々な箇所で利用されるが、これは必ずしも本発明の同じ実施形態のことを示すわけではない。さらに、特定のフィーチャ、構造、材料、または性質は、１以上の実施形態において任意の適切な様式で組み合わせることができる。他の実施形態においては、様々な層および／または構造を追加することもでき、および／または、記載したフィーチャを省くこともできる。
本発明の理解を最もし易くする様式で様々な動作を複数のディスクリートな動作として交互に記載している。しかし、記載の順序は、これら動作が順序に左右されることは示唆していない。特に、これら動作は提示されている順序で行われる必要はない。記載されている動作は、記載されている実施形態とは異なる順序（シリアルまたはパラレルに）で実行することができる。さらなる実施形態においては、様々な動作を追加して行うこともでき、および／または、記載した動作を省くこともできる。
図１は、本発明の１実施形態によるダイパッケージ１００を示す断面側面図である。ダイパッケージ１００はダイ１０２を含む。ダイ１０２は、マイクロプロセッサダイまたは別の種類の集積回路ダイであってよい。ダイ１０２は、セラミックパッケージ基板１０４に接続される。任意の種類の導電性コネクタを利用して（はんだボール、ランドグリッドアレイ、金属―金属ボンディング等）、ダイ１０２をセラミックパッケージ基板１０４に接続することができる。セラミックパッケージ基板１０４は、導電性のビアおよびトレースが配設されたセラミックマトリックス材料による多層を含む。これらビアおよびトレースは、ダイ１０２と、パッケージ基板１０４に接続されうる他のコンポーネントとの間を電子的な伝達手段を与える。
パッケージ基板１０４は底面に、さらに空洞１５０とも称される窪み１５０を有する。窪み１５０は、基板１０４の底面から延びる窪みの側壁１１０と窪み表面１１２とにより画定され、窪み表面１１２が窪み１５０の上面１１２となる。窪み１５０は、任意の望ましい深さおよび体積を有しうる。
窪み１５０内には電気デバイス１０６が存在する。例示する実施形態においてはデバイス１０６はアレイコンデンサであるが、他の実施形態においてはデバイス１０６は標準コンデンサ、インシリコン電圧レギュレータ（in-silicon voltage regulator）、別の種類の集積電圧レギュレータ、または別のデバイス（１以上）であってよい。
デバイス１０６はセラミックパッケージ基板１０４に電気的に接続される。電機接続は、任意の適切な方法で行われてよい。デバイス１０６は、上面に導体（ランドパッドまたは任意の他の適切な導体）を有する。窪み１５０の上面１１２にはランドパッドまたは他の接続点が存在してよい。デバイス１０６は、窪み１５０の上面１１２に、はんだボールまたは任意の他の方法により接続されてよい。１つの実施形態においては、これら接続は表面実装される（はんだボールによりデバイス１０６を、窪み１５０の上面１１２のランドに接続する）。
パッケージ基板１０４のトレースおよびビアは、デバイス１０６をダイ１０２に電気的に接続する。デバイス１０６が窪み１５０内にあるので、デバイス１０６とダイ１０２との間を行き来する電気信号の距離は、デバイス１０６の他の配置と比較して短くてよい。この短い距離により、デバイス１０６がさらにダイ１０２から離れている場合よりも良好な性能が維持されうる。例えば、セラミックパッケージ基板１０４は厚み１１４を有する。デバイス１０６とダイ１０２との間の距離１１６は、例示される実施形態の基板１０４の厚み１１４より小さい。デバイス１０６が窪み１５０がない基板１０４の底面にあった場合、または基板１０４から離れて配置されている場合には（デバイス１０６がマザーボードに位置しているときのように）、デバイス１０６とダイ１０２との間の電気的距離はより長くなりえ、これによりダイパッケージ１００の性能が低減する可能性がある。
例示される実施形態においては、窪み１５０、および窪み１５０内のデバイス１０６は、実質的にダイ１０２の真下にある。窪み１５０とデバイス１０６それぞれの中心は、ダイ１０２の中心の実質的に直下にある。これは、デバイス１０６とダイ１０２との間を行き来する電気信号の経路の電気長を短くする手助けをしうる。他の実施形態においては、窪み１５０およびデバイス１０６は、ダイ１０２の真下ではあるが、中央揃えされていなくてよい。また他の実施形態においては、窪み１５０とデバイス１０６とがダイ１０２の真下にはなくてもよく、電気経路を短くする以外の他の考慮によりこれら他の配置が想到されてもよい。
図２は、本発明の１実施形態による、パッケージ基板１０４がプリント回路基板（ＰＣＢ）１０８に実装されるときのダイパッケージ１００を示す断面側面図である。例えばＰＣＢ１０８は、１実施形態においてはコンピュータシステムのマザーボードであるが、それに限定はされない。パッケージ基板１０４は、ランドグリッドアレイ、はんだボール、または他の電気的導体等の任意の適切な方法によりマザーボードに接続される。ダイ１０２は、故に、パッケージ基板１０４によりＰＣＢ１０８に電気的に接続される。
例示される実施形態においては、デバイス１０６は、デバイス１０６の底側のコネクタによりＰＣＢ１０８に直接接続される。これらコネクタは、ランドグリッドアレイ、はんだボール、または他の電気的導体などの任意の適切な種類のコネクタであってよい。デバイス１０６は、デバイス１０６の底面から延びる貫通ビアを含んでよく、該貫通ビアは、デバイス１０６の上面にある、またはその付近にあるコンデンサ、電圧レギュレータまたは他の電気的デバイスから、デバイス１０６の底面への電気的な接続を実現してよい。
他の実施形態においては、デバイス１０６の底面にはコネクタがなくてもよい。その代わり、デバイス１０６はパッケージ基板１０４のみに接続されてよい。この類の実施形態においては、ダイ１０２および／またはＰＣＢ１０８への電気的な接続は、パッケージ基板１０４から行われる。
窪み１５０内にアレイコンデンサ１０６または他のデバイス（１以上）１０６を利用することで、基板１０４の上面または底面または他の位置（例えばＰＣＢ１０８上）に広がるデバイスと比べると、空間を節約することができる。基板１０４の底面上の従来のデバイスは、かなりの空間を占め、その空間はもはやパッケージ基板１０４とＰＣＢ１０８との間の接続には利用できない。ＰＣＢ１０８自身も空間を制限される。
図３は、本発明の１実施形態による、基板１０４を形成する多層を詳しく示す断面側面図である。パッケージ基板１０４は多層から形成される。図３には３つの層３０２、３０４、および３０６が示されているが、他の実施形態ではこれより多い、または少ない数の層が利用されてもよい。各層３０２、３０４、および３０６は、アルミナ等のセラミックマトリックス材料を含む。各層３０２、３０４、および３０６は、有機またはポリマー材料を実質的に含まなくてよい。層３０２に見られるように、各層は、パッケージ基板１０４がダイ１０２、ＰＣＢ１０８、および窪み１５０内のデバイス１０６間の電気信号を流すことができるようにするための、導電性トレース３１０およびビア３１２を含む。任意の適切な方法を利用してセラミック層３０２、３０４、および３０６をパターニングして、導電性トレース３１０およびビア３１２を形成してよい。例えば、穴およびへこみを未加工のセラミックシートに設けることで、層３０２、３０４、および３０６を形成してよい。トレース３１０およびビア３１２の穴およびへこみは、その後、導電性材料で充たされてよい。
層３０６は穴３０８を含む。１以上の層３０６の穴３０８は、窪み１５０を形成する。この穴３０８は、ビア３１２およびトレース３１０の穴およびへこみと同じ方法で作成される。別の実施形態においては、層３０６のような層の穴３０８は、ビア３１２およびトレース３１０の穴およびへこみとは異なる方法で形成されてもよい。図４は、層３０６および穴３０８を示す上面図である。穴３０８は例示される実施形態では矩形であるが、他の実施形態では異なる形状であってよい。
層３０２、３０４、３０６は、形成の後、積層および焼成されて、基板１０４が形成される。図５は、積層されて層１０４を形成する層３０２、３０４、３０６を示す断面側面図である。積層された３０２、３０４、３０６層は、焼成されることで、硬化して、最終的なパッケージ基板１０４となる。穴３０８を有する多層３０６が位置合わせされて積層されることで、穴３０８同士が窪み１５０を画定する。基板１０４および窪み１５０を形成するには他の方法も用いられうる。
図６は、本発明の１実施形態による、層３０２，３０４、３０６が積層および焼成された後の完成基板１０４を示す断面側面図である。示されているように、完成基板１０４は、その上面に、基板１０４をダイ１０２に電気的に接続する接触パッド６０２と、基板１０４を窪み１５０のデバイス１０６に電気的に接続する、窪み１５０の上面の接触パッド６０４と、基板１０４をＰＣＢ１０８に電気的に接続する、基板１０４の底面の接触パッド６０６とを含む。他の実施形態においては、パッド以外の他の接続（ピンまたは他の適切な導体）を利用してもよく、接続の配置法を変更してもよい。
図７は、図１および２のような１つだけのデバイス１０６と異なり、窪み１５０内に２つの電気デバイス７０２、７０４を有するダイパッケージ１００を示す断面側面図である。１を超える数の電気デバイス７０２、７０４が窪み１５０内に垂直に積層されてよい。例えば、例示される実施形態では、上部の電気デバイス７０２はアレイコンデンサであり、底部の電気デバイス７０４はインシリコン電圧レギュレータである。デバイス７０２、７０４は、他の実施形態ではこれとは異なっていてもよい。上部デバイス７０２は、貫通ビアを有して、底部デバイス７０４が連結されうる底面を電気的に接続してよい。底部デバイス７０４は、幾つかの実施形態においては、上部デバイス７０２とＰＣＢ１０８との両方に直接電気的に接続されてもよい。他の実施形態においては、底部デバイス７０４は、上部デバイス７０２のみに直接接続され、ＰＣＢ１０８との電気的連通は、上部デバイス７０２とパッケージ基板１０４とによって達成されてもよい。他の実施形態では他の接続配置も利用可能である。例示される実施形態では、垂直積層されたデバイス７０２、７０４が示されるが、それらはどちらもが窪み１５０内にあって、垂直積層の代わりに互いに対して横方向に隣接していてもよい。
図８は、２つのダイ１０２がパッケージ基板１０４に接続され、２つのアレイコンデンサ１０６等の２つの電気デバイス１０６が窪み１５０内にあるダイパッケージ１００の別の実施形態を示す断面側面図である。このような実施形態においては、各デバイス１０６はダイ１０２と位置合わせされ、そのダイ１０２にキャパシタンスを提供してよい。同じ窪み１５０にあるとして示されているが、各デバイス１０６は互いに異なる窪み１５０内にあってもよい。
図９は、２つのダイ１０２がパッケージ基板１０４に接続され、２つのデバイス１０６、１２０が窪み１５０内にあるダイパッケージ１００の別の実施形態を示す断面側面図である。本実施形態においては、デバイス１０６がアレイコンデンサであり、デバイス１２０がインシリコン電圧レギュレータである。他の実施形態においては、デバイス１０６、１２０が異なっていてよい。各ダイ１０２に個々のアレイコンデンサ１０６を設ける代わりに、単一のアレイコンデンサ１０６が両方のダイ１０２に共通して設けられる。同様に、各ダイ１０２に個々のインシリコン電圧レギュレータ１２０を設ける代わりに、単一のインシリコン電圧レギュレータ１２０が両方のダイ１０２に共通して設けられる。同じ窪み１５０にあるとして示されているが、各デバイス１０６、１２０は互いに異なる窪み１５０内にあってもよい。例示される実施形態では、デバイス１０６、１２０が互いに水平方向に隣接しているとして示されているが、両方が窪み１５０内にあって、互いに垂直積層されていてもよい。
図１０は、２つのダイ１０２がパッケージ基板１０４に接続され、単一のデバイス１０６が窪み１５０内にあるダイパッケージ１００の別の実施形態を示す断面側面図である。例示される実施形態においては、デバイスはアレイコンデンサ１０６であるが、他の実施形態においては異なる種類の電気デバイスであることもできる。各ダイ１０２に個々のアレイコンデンサ１０６を設ける代わりに、単一のアレイコンデンサ１０６が両方のダイ１０２に共通して設けられる。
図１１は、窪み１０５およびデバイス１０６がパッケージ基板１０４の底面ではなくて、上面に配置されるダイパッケージ１００のまた別の実施形態を示す断面側面図である。本実施形態においては、デバイス１０６は、パッケージ基板１０４とダイ１０２とに直接接続される。ダイ１０２は、パッケージ基板１０４とデバイス１０６とに直接電気的に接続される。他の実施形態においては他の接続配置を用いてもよい。１以上のダイ１０２、１以上の窪み１５０、および１以上のデバイス１０６の様々な配置も可能である。
これまで図面に示し、記載してきたように、様々な種類の電気デバイス１０６をセラミックパッケージ基板１０４の窪み１５０に配置するには様々な方法が存在する。単一のダイ１０２を複数のデバイス１０６が支持しても、複数のダイ１０２を単一のデバイス１０６が支持してもよい。デバイス１０６は垂直積層されても、互いの横方向に離して配置されてもよい。デバイス１０６は、単一の窪み１５０内にあっても複数の窪み１５０内にあってもよい。デバイス１０６は、ＰＣＢ１０８またはダイ１０２に直接接続されても、パッケージ基板１０４を介して接続されてもよい。窪み（１以上）１５０は、パッケージ基板１０４の底部にあっても、パッケージ基板１０４の上部にあっても、あるいは、パッケージ基板１０４の上部および底部両方にあってもよい。
本発明の実施形態のこれまでの記載は、例示および記載目的で提示されてきた。故に、網羅的であること、または本発明を開示された形式そのものに限定しようとする意図はない。開示および以下の請求項は、左、右、上面、底面、上方、下方、上部、底部、第１、第２、等の用語を含むが、これらは記述上の目的しか持たず、制限的に捉えられるべきものではない。例えば、相対的な垂直位置を表す用語は、基板または集積回路のデバイス側（アクティブな面）が基板の上面であるという場合のことを示し、基板が実際にはいかなる配向であってもよく、基板の「上部」側が地球基準座標系でいうところの「底部」側より低くても、「上部」と用語の意味に含まれるとする。ここでいう「接する／上の（on）」という用語は（請求項にも含まれる）、そうであると明示しない場合には、第２層上の（on）第１層が、第２層の直ぐ上にある、または第２層と直に接していることを示さず、第３層または他の構造が、第１層上であって、第１層と第２層との間に介在する場合がある。ここに記載したデバイスまたは物品の実施形態は、幾らもの位置および配向で製造、利用、または出荷されてよい。当業者であれば、上述の教示に照らして幾らもの変形例および変更例が可能であることを理解しよう。当業者は、図面に示された様々なコンポーネントに関する様々な均等な組み合わせおよび代替物を想到するであろう。故に、本発明の範囲は、本詳細な記載による限定ではなく、添付された請求項による限定を意図している。

Claims (11)

  1. 第１集積回路ダイと、
    パッケージ基板と、
    アレイコンデンサと、を備えるデバイスであって、
    前記パッケージ基板は、
    前記第１集積回路ダイに連結された上面と、
    底面と、
    セラミック材料を含む複数のマトリックス層と、
    前記パッケージ基板の前記底面から延びる複数の窪み側面および窪み表面と、
    前記複数のマトリックス層に形成される複数の導電性トレースおよびビアと、を有し、
    前記窪み側面および窪み表面は、前記パッケージ基板の底部の空洞を画定し、
    前記複数の導電性トレースおよびビアは、前記上面から前記空洞内の前記窪み表面までの導電性経路を提供し、
    アレイコンデンサおよびインシリコン電圧レギュレータは、前記空洞内にあり、前記アレイコンデンサは、前記複数の導電性トレースおよびビアのうち少なくとも幾つかにより前記第１集積回路ダイに電気的に接続され、
    前記アレイコンデンサは、
    前記インシリコン電圧レギュレータと前記窪み表面との間にあり、
    前記窪み表面上の導体に接続された前記アレイコンデンサの上面上の導体により、前記第１集積回路ダイに電気的に接続され、
    前記アレイコンデンサの底面上の導体と前記インシリコン電圧レギュレータの上面上の導体とにより、前記インシリコン電圧レギュレータに電気的に接続される、デバイス。
  2. 前記空洞は中心を有し、前記第１集積回路ダイは中心を有し、前記空洞の前記中心は、前記第１集積回路ダイの前記中心の直下にある、請求項１に記載のデバイス。
  3. 前記パッケージ基板の前記底面に隣接して、前記パッケージ基板と前記空洞内の前記インシリコン電圧レギュレータとに電気的に接続されたプリント回路基板をさらに備える、請求項１または２に記載のデバイス。
  4. 前記パッケージ基板の前記上面に連結される第２集積回路ダイをさらに備える、請求項１から３のいずれか１項に記載のデバイス。
  5. 前記第１および第２集積回路ダイは、それぞれマイクロプロセッサダイである、請求項４に記載のデバイス。
  6. セラミック材料および前記セラミック材料内の導電性トレースを有し、最大厚みを有するパッケージ基板と、
    前記パッケージ基板の上面に電気的に接続される第１集積回路ダイと、
    前記パッケージ基板の底面の窪みにあるアレイコンデンサおよびインシリコン電圧レギュレータと
    を備え、
    前記窪みは、複数の側壁と、上面とにより画定され、前記窪みの前記上面と前記パッケージ基板の前記上面との間の厚みは、前記パッケージ基板の前記最大厚みより薄く、
    前記アレイコンデンサは、
    前記インシリコン電圧レギュレータと前記窪みの前記上面との間にあり、
    前記窪み上面上の導体に接続された前記アレイコンデンサの上面上の導体により、前記第１集積回路ダイに電気的に接続され、
    前記アレイコンデンサの底面上の導体と前記インシリコン電圧レギュレータの上面上の導体とにより、前記インシリコン電圧レギュレータに電気的に接続される、デバイス。
  7. 前記パッケージ基板の前記底面に隣接するプリント回路基板と、
    前記パッケージ基板を前記プリント回路基板に電気的に接続する第１組の導電性コネクタと、
    前記インシリコン電圧レギュレータを前記プリント回路基板に電気的に接続する第２組の導電性コネクタと、をさらに備える、請求項６に記載のデバイス。
  8. 前記プリント回路基板は、コンピュータシステムのマザーボードである、請求項７に記載のデバイス。
  9. 前記パッケージ基板および前記インシリコン電圧レギュレータは、ランドグリッドアレイソケットにより前記プリント回路基板に接続される、請求項８に記載のデバイス。
  10. 前記アレイコンデンサは、前記第１集積回路ダイの直下にある、請求項６から９のいずれか１項に記載のデバイス。
  11. 前記パッケージ基板の前記上面に電気的に接続される第２集積回路ダイをさらに備え、
    前記第１および第２集積回路ダイは、両方とも、マイクロプロセッサダイである、請求項６から１０のいずれか１項に記載のデバイス。
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