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JP5166576B2 - ＧａＮ系半導体素子の製造方法 - Google Patents

ＧａＮ系半導体素子の製造方法 Download PDF

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Description

この発明は、ＧａＮ系半導体素子の製造方法に関する。
従来、ＧａＮ系半導体素子の製造方法としては、特許文献１(特開２００８−３０６０２６号公報)にＧａＮ系ＦＥＴ(電界効果トランジスタ)の製造方法が開示されている。このＧａＮ系ＦＥＴの製造方法では、ＧａＮ系半導体層上に、電極を形成し、この電極を熱処理してオーミック電極としてのソース/ドレイン電極にし、このソース/ドレイン電極および上記ＧａＮ系半導体層上に絶縁膜(シリコン窒化膜等)を形成し、この絶縁膜を熱処理している。
上記ＧａＮ系ＦＥＴの製造方法では、ＧａＮ系半導体層の表面が上記絶縁膜に覆われた状態で熱処理を行うことによって、電流コラプスの抑制を図っている。
この電流コラプスとは、特に、ＧａＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
特開２００８−３０６０２６号公報
ところで、本発明者らは、先述の従来例では、ソース/ドレイン電極を形成してから電流コラプスを抑制するためのＳｉＮ絶縁膜を形成し、この状態で熱処理を行なうと、電極メタルが上記ＳｉＮ絶縁膜に拡散して、上記ＳｉＮ絶縁膜を経由するリーク電流の原因になるという問題を発見した。
従来は、電極が形成された状態で電流コラプスを抑制するＳｉＮ絶縁膜を熱処理する際にＳｉＮ絶縁膜に電極メタルが拡散するという現象が気づかれていなかった。本発明者が、この現象を初めて発見したのである。
そこで、この発明の課題は、電極メタルがＳｉＮ絶縁膜に拡散することを抑制でき、電流コラプスの抑制とリーク電流の低減とを両立できるＧａＮ系半導体素子の製造方法を提供することにある。
本発明は、電極が形成された状態で電流コラプスを抑制するシリコン窒化膜を熱処理する際に上記シリコン窒化膜に電極メタルが拡散するという現象が本発明者らにより発見されたことに基づいて創出されたものである。
本発明者らは、シリコン窒化膜を成膜して熱処理した後に、電極を形成して熱処理(オーミックアニール)し、オーミック電極を形成することが、熱処理の工程が増えるけれども、電極メタルがシリコン窒化膜へ拡散することを抑制するのに有効であり、上記シリコン窒化膜を経由するリーク電流を低減できることを見出した。
すなわち、この発明のＧａＮ系半導体素子の製造方法は、ヘテロ接合を有するＧａＮ系積層体上にシリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を形成し、
上記保護膜を熱処理し、
上記保護膜および上記ＧａＮ系積層体のうちの少なくとも上記保護膜の予め定められた領域をエッチングで除去して上記ＧａＮ系積層体のオーミック電極形成領域を露出させ、
上記ＧａＮ系積層体のオーミック電極形成領域にＴｉ/ＡｌまたはＨｆ/Ａｌを含む電極を形成し、
上記電極を熱処理してオーミック電極にするＧａＮ系半導体素子の製造方法であり、
上記保護膜は、
上記ＧａＮ系積層体上に形成された下層シリコン窒化膜と、
上記下層シリコン窒化膜上に形成された上層シリコン窒化膜と、
上記上層シリコン窒化膜上に形成されたＳｉＯ ２ 膜またはＡｌ ２ Ｏ ３ 膜と
を有し、
上記上層シリコン窒化膜は、ストイキオメトリなシリコン窒化膜であることを特徴としている。
この発明のＧａＮ系半導体素子の製造方法によれば、上記ＧａＮ系積層体上に上記シリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を形成し、この電流コラプスを抑制するための保護膜を熱処理により改質してから、電極をＧａＮ系積層体上に形成し、上記電極を熱処理してオーミック電極にする。
このように、上記電流コラプスを抑制するための保護膜を成膜し熱処理してから、オーミック電極を形成することによって、上記電極の熱処理時に電極メタルが上記保護膜に拡散することが抑制され、上記保護膜を経由するリーク電流を低減できることが判明した。
よって、この発明によれば、上記保護膜によって電流コラプスを抑制できるだけでなく、上記保護膜を経由するリーク電流も低減できるＧａＮ系半導体素子を製造できる。ここで、再度述べると、「電流コラプス」とは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
また、この発明のＧａＮ系半導体素子の製造方法では、上記保護膜は、
上記ＧａＮ系積層体上に形成された下層シリコン窒化膜と、
上記下層シリコン窒化膜上に形成された上層シリコン窒化膜と、
上記上層シリコン窒化膜上に形成されたＳｉＯ２膜またはＡｌ２Ｏ３膜と
を有し、
上記上層シリコン窒化膜は、ストイキオメトリなシリコン窒化膜である。
この発明のＧａＮ系半導体素子の製造方法によれば、上層シリコン窒化膜がストイキオメトリであると共に上記上層シリコン窒化膜上にＳｉＯ２膜またはＡｌ２Ｏ３膜を形成したことで、上記電極の熱処理時に上記保護膜の上層および下層シリコン窒化膜へ電極メタルが拡散することを抑制でき、上記保護膜を経由するリーク電流をさらに低減できる。ここで、上記ストイキオメトリなシリコン窒化膜とは、ＳｉとＮが３：４の組成であることを意味している。
また、一実施形態のＧａＮ系半導体素子の製造方法では、上記電極を熱処理する温度を、上記保護膜を熱処理する温度よりも低くした。
この実施形態のＧａＮ系半導体素子の製造方法によれば、上記電極を熱処理する際に、上記保護膜へ電極メタルが拡散することを抑制でき、上記保護膜を経由するリーク電流をさらに低減できる。
この発明のＧａＮ系半導体素子の製造方法によれば、上記シリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を成膜し熱処理した後に、オーミック電極を形成することによって、電極メタルが保護膜に拡散することが抑制され、上記保護膜を経由するリーク電流を低減できるので、電流コラプスの抑制とリーク電流の低減とを両立できるＧａＮ系半導体素子を製造できる。
この発明の第１実施形態のＧａＮ系半導体素子の製造方法の一工程を説明する図である。 図１の工程に続く工程を説明する図である。 図２の工程に続く工程を説明する図である。 図３の工程に続く工程を説明する図である。 図４の工程に続く工程を説明する図である。 上記ＧａＮ系半導体素子の保護膜の一例を示す断面図である。 上記実施形態と比較例との歩留りの違いを示す図である。 オーミック電極のコンタクト抵抗とアニール温度との関係を示す図である。 この発明の第２実施形態のＧａＮ系半導体素子の製造方法の一工程を説明する図である。 図９の工程に続く工程を説明する図である。 図１０の工程に続く工程を説明する図である。 図１１の工程に続く工程を説明する図である。 図１２の工程に続く工程を説明する図である。
以下、この発明を図示の実施の形態により詳細に説明する。
(第１の実施の形態)
図１〜図５は、この発明の第１実施形態であるＧａＮ系ＨＦＥＴ(Hetero-junction Field Effect Transistor；ヘテロ接合電界効果トランジスタ)の製造方法の工程を順に示す断面図である。
まず、図１に示すように、Ｓｉ基板１上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＡｌＧａＮバッファ層２、アンドープＧａＮチャネル層３、アンドープＡｌＧａＮバリア層４、を順に形成する。このＡｌＧａＮバッファ層２とＧａＮチャネル層３とＡｌＧａＮバリア層４がＧａＮ系積層体５を構成している。図１において、符号６は、ＡｌＧａＮバリア層４とＧａＮチャネル層３との界面に形成される２次元電子ガスを示している。
次に、図２に示すように、上記ＡｌＧａＮバリア層４上に、プラズマＣＶＤ法を用いて、シリコン窒化膜であるＳｉＮ保護膜７を形成する。このＳｉＮ保護膜７の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記ＳｉＮ保護膜７の膜厚は、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
また、一例として、上記プラズマＣＶＤ法によりＳｉＮ保護膜７を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳiＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ保護膜７を形成できる。このＳｉＮ保護膜７によれば、ストイキオメトリなシリコン窒化膜に比べて、電流コラプスをより抑制できる。また、例えば、ＳｉＮ保護膜７のＳｉとＮとの組成比Ｓｉ：Ｎ＝１.１〜１．９：１にすると、Ｓｉ：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりも電流コラプスの抑制に有効である。
次に、上記ＳｉＮ保護膜７上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、上記フォトレジスト層に開口を形成し、上記開口を形成したフォトレジスト層をマスクとして、ドライエッチングを行なう。これにより、図３に示すように、上記ＳｉＮ保護膜７に開口１０,１１を形成すると共に上記ＡｌＧａＮバリア層４からＧａＮチャネル層３まで達するリセス１２,１３を形成する。このリセス１２,１３がオーミック電極形成領域をなす。なお、上記リセス１２,１３の形成方法は、上記に限らず、例えば、フォトレジスト層をマスクとして、上記開口１０,１１を形成する領域のＳｉＮ保護膜７をウェットエッチングで除去したのち、ＡｌＧａＮバリア層４およびＧａＮチャネル層３をドライエッチングすることにより、リセス１２,１３を形成してもよい。
次に、上記ＳｉＮ保護膜７を熱処理する。この熱処理は、例えば、窒素雰囲気で５００℃で５分間とした。また、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
次に、フォトリソグラフィにより、ソース電極,ドレイン電極を形成すべき領域(リセス１２,１３と開口１０,１１による領域を含む)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図４に示すように、リセス１２,１３と開口１０,１１を埋めると共にＳｉＮ保護膜７上に重なる領域を有するようにソース電極,ドレイン電極となるＴｉ/Ａｌ電極１５,１６を形成する。このＴｉ/Ａｌ電極１５,１６は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記電極１５,１６を、熱処理してオーミック電極にし、ソース電極１５,ドレイン電極１６とする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
次に、図５に示すように、フォトリソグラフィによりフォトレジストによるマスクを形成してエッチングすることで、上記ＳｉＮ保護膜７のゲート電極を形成すべき領域を除去して開口２０を形成する。その後、開口２０を埋めるように、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、ゲート電極１８となるＴｉＮ電極を形成する。ゲート電極１８の直下には、アンドープＡｌＧａＮバリア層４が位置しており、ゲート電極１８とアンドープＡｌＧａＮバリア層４との接合は、ショットキー接合となる。
このように、この第１実施形態のＧａＮ系ＨＦＥＴの製造方法によれば、上記ＧａＮ系積層体５上にＳｉＮ保護膜７を形成し、このＳｉＮ保護膜７を熱処理(例えば、５００℃で５分間)により改質してから、Ｔｉ/Ａｌ電極１５,１６をＧａＮ系積層体５上に形成し、上記Ｔｉ/Ａｌ電極１５,１６を熱処理してオーミック電極としてのソース電極１５,ドレイン電極１６とする。本発明者らは、ＳｉＮ保護膜７を成膜して熱処理した後に、上記Ｔｉ/Ａｌ電極１５,１６を形成し熱処理(オーミックアニール)して、オーミック電極としてソース電極１５,ドレイン電極１６を形成することによって、電極メタルがＳｉＮ保護膜７に拡散することを抑制できて、上記ＳｉＮ保護膜７を経由するリーク電流を低減できることを見出した。
したがって、この実施形態の製造方法によれば、上記ＳｉＮ保護膜７による電流コラプスの抑制と上記ＳｉＮ保護膜７を経由するリーク電流の低減とを両立できるＧａＮ系ＨＦＥＴを製造できる。ここで、「電流コラプス」とは、ＧａＮ系半導体素子において、特に、問題になっているもので、低電圧動作でのトランジスタのオン抵抗と比べて高電圧動作でのトランジスタのオン抵抗が高くなってしまう現象である。
図７は、本実施形態によって作製したＧａＮ系ＨＦＥＴの歩留り(％)と比較例によって作製したＧａＮ系ＨＦＥＴの歩留り(％)とを比較するグラフである。本実施形態では、上述の如く、ＳｉＮ保護膜７を形成し熱処理した後に、上記Ｔｉ/Ａｌ電極１５,１６を熱処理(オーミックアニール)するものである。これに対して、上記比較例では、図４に示すＴｉ/Ａｌ電極１５,１６をＧａＮ系積層体５上に形成する前にはＳｉＮ保護膜７を熱処理しないで、Ｔｉ/Ａｌ電極１５,１６の熱処理(オーニックアニール)を上記ＳｉＮ保護膜７の熱処理と兼用している。そして、上記歩留りを求めるために、本実施形態により１０個のサンプル(ＧａＮ系ＨＦＥＴ)を作製するとともに、上記比較例により１０個のサンプル(ＧａＮ系ＨＦＥＴ)を作製した。そして、各サンプルについて、ゲート電圧Ｖｇを−１０(Ｖ)とし、ドレイン電圧Ｖｄおよびソース電圧Ｖｓを０(Ｖ)として、ゲートリーク電流を計測して、このゲートリーク電流が１×１０−５(Ａ)以内である場合に合格と判定し、ゲートリーク電流が１×１０−５(Ａ)を超えたときに不合格と判定した。なお、このゲートリーク電流の測定は、常温(２５℃)にて行なった。図７に示すように、本実施形態で作製したＧａＮ系ＨＦＥＴの歩留り(％)は１００％であるのに対して、上記比較例で作製したＧａＮ系ＨＦＥＴの歩留り(％)は４０％であり、本実施形態による歩留りの向上が明らかであった。
(第２の実施の形態)
次に、図９〜図１３は、この発明の第２実施形態であるＧａＮ系ＨＦＥＴの製造方法の工程を順に示す断面図である。
まず、図９に示すように、Ｓｉ基板７１上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＡｌＧａＮバッファ層７２、アンドープＧａＮチャネル層７３、アンドープＡｌＧａＮバリア層７４、を順に形成する。このＡｌＧａＮバッファ層７２とＧａＮチャネル層７３とＡｌＧａＮバリア層７４がＧａＮ系積層体７５を構成している。図９において、符号７６は、ＡｌＧａＮバリア層７４とＧａＮチャネル層７３との界面に形成される２次元電子ガスを示している。
この第２実施形態で作製するＧａＮ系積層体７５が、前述の第１実施形態で作製するＧａＮ系積層体５と異なる点は、上記ＡｌＧａＮバリア層７４の厚さを、第１実施形態のＡｌＧａＮバリア層４の厚さ(例えば３０ｎｍ)よりも薄く、例えば１０ｎｍとした点である。これにより、前述の第１実施形態のようなリセス１２,１３を形成することなく、後述する電極８５,８６をオーミックコンタクト可能にしている。
次に、図１０に示すように、上記ＡｌＧａＮバリア層７４上に、プラズマＣＶＤ法を用いて、シリコン窒化膜であるＳｉＮ保護膜７７を形成する。このＳｉＮ保護膜７７の成長温度は、一例として、２２５℃としたが、２００℃〜４００℃の範囲で設定してもよい。また、上記ＳｉＮ保護膜７７の膜厚は、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
一例として、上記プラズマＣＶＤ法によりＳｉＮ保護膜７７を形成する際のガス流量比は、Ｎ２／ＮＨ３／ＳｉＨ４＝３００ｓｃｃｍ／４０ｓｃｃｍ／３５ｓｃｃｍとした。これにより、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ保護膜７７を形成でき、電流コラプスの抑制効果を向上できる。
次に、上記ＳｉＮ保護膜７７上にフォトレジスト層(図示せず)を形成し、露光,現像することにより、上記フォトレジスト層に開口を形成し、上記開口を形成したフォトレジスト層をマスクとして、ウエットエッチングを行なう。これにより、図１１に示すように、上記ＳｉＮ保護膜７７に開口７０,７１を形成する。この開口７０,７１に露出したＡｌＧａＮバリア層７４の領域がオーミック電極形成領域をなす。
次に、上記ＳｉＮ保護膜７７を熱処理する。この熱処理の温度は、例えば、５００℃で５分間とした。なお、上記熱処理の温度は、一例として、５００℃〜７００℃の範囲で設定してもよい。
次に、フォトリソグラフィにより、ソース電極,ドレイン電極を形成すべき領域(上記露出したＡｌＧａＮバリア層７４の領域を含む)が開口したフォトレジスト(図示せず)を形成し、このフォトレジスト上にＴｉ,Ａｌを順に蒸着し、リフトオフにより、図１２に示すように、開口７０,７１を埋めると共にＳｉＮ保護膜７７上に重なる領域を有するようにＴｉ/Ａｌ電極８５,８６を形成する。このＴｉ/Ａｌ電極８５,８６がソース電極,ドレイン電極となる。このＴｉ/Ａｌ電極８５,８６は、Ｔｉ層,Ａｌ層が順に積層された積層構造の電極である。次に、上記電極８５,８６を、熱処理してオーミック電極にし、ソース電極８５,ドレイン電極８６とする。この熱処理(オーミックアニール)の条件は、一例として５００℃で３０分としたが、上記熱処理の条件は、これに限らず、例えば、上記熱処理温度を、４００℃〜６００℃の範囲内で設定してもよい。
次に、図１３に示すように、フォトリソグラフィによりフォトレジストによるマスクを形成してエッチングすることで、上記ＳｉＮ保護膜７７のゲート電極を形成すべき領域を除去して開口９０を形成する。その後、開口９０を埋めるように、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のＴｉＮ膜を除去して、ゲート電極８８となるＴｉＮ電極を形成する。ゲート電極８８の直下には、アンドープＡｌＧａＮバリア層７４が位置しており、ゲート電極８８とアンドープＡｌＧａＮバリア層７４との接合は、ショットキー接合となる。
このように、この第２実施形態のＧａＮ系ＨＦＥＴの製造方法によれば、上記ＧａＮ系積層体７５上に形成したＳｉＮ保護膜７７を熱処理により改質してから、Ｔｉ/Ａｌ電極８５,８６をＧａＮ系積層体７５上に形成し、上記Ｔｉ/Ａｌ電極を熱処理してオーミック電極としてのソース電極８５,ドレイン電極８６とする。このように、ＳｉＮ保護膜７７を成膜して熱処理した後に、上記Ｔｉ/Ａｌ電極８５,８６を熱処理(オーミックアニール)し、オーミック電極としてのソース電極８５,ドレイン電極８６を形成する。これにより、上記Ｔｉ/Ａｌ電極８５,８６の熱処理時に電極メタルがＳｉＮ保護膜７７に拡散することを抑制できて、上記ＳｉＮ保護膜７７を経由するリーク電流を低減できる。よって、この第２実施形態によれば、上記熱処理したＳｉＮ保護膜７７による電流コラプスの抑制と上記ＳｉＮ保護膜７７を経由するリーク電流の低減とを両立できるＧａＮ系ＨＦＥＴを製造できる。
なお、上記第２実施形態では、上記ＡｌＧａＮバリア層７４の厚さを第１実施形態のＡｌＧａＮバリア層４の厚さよりも薄くして、ソース電極８５,ドレイン電極８６をオーミックコンタクト可能としたが、上記ＡｌＧａＮバリア層７４の厚さをＡｌＧａＮバリア層４の厚さと同等とした場合には、ＡｌＧａＮバリア層７４のオーミックコンタクト部分に予めＳｉドープをしてｎ型化させることで電極のオーミックコンタクト可能をとしてもよい。
また、上記第１,第２実施形態では、基板としてＳｉ基板を用いたが、サファイア基板を用いてもよい。また、上記ＧａＮ基板上にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、ＧａＮチャネル層３,７３とＡｌＧａＮバリア層４,７４との間に、ＡｌＮで作製したヘテロ改善層を形成してもよい。また、上記ＡｌＧａＮバリア層４,７４上にＧａＮキャップ層を形成してもよい。また、上記実施形態では、ゲート電極１８,８８をＴｉＮで作製したが、ＷＮで作製してもよい。また、ゲート電極１８,８８をＰｔ/ＡｕやＮｉ/Ａｕで作製してもよい。
また、上記第１,第２実施形態では、電流コラプスを抑制する保護膜をシリコン窒化膜(ＳｉＮ膜)の一層からなるＳｉＮ保護膜７,７７としたが、電流コラプスを抑制する保護膜を、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きな下層ＳｉＮ膜とストイキオメトリな上層ＳｉＮ膜とで構成してもよい。この場合、ストイキオメトリな上層ＳｉＮ膜による電極メタルの拡散抑制と、シリコンＳｉの比率の大きな下層ＳｉＮ膜による電流コラプス抑制とを図れる。また、上記ＳｉＮ保護膜７,７７上にＳｉＯ２膜またはＡｌ２Ｏ３膜を形成してもよい。この場合、上記ＳｉＯ２膜またはＡｌ２Ｏ３膜によって上記電極の熱処理時にＳｉＮ保護膜７,７７へ電極メタルが拡散するのをさらに抑制でき、上記ＳｉＮ保護膜７,７７を経由してゲート電極１８,８８に流れるリーク電流をさらに低減できる。
また、図６に示すように、下層ＳｉＮ膜５１とストイキオメトリである上層ＳｉＮ膜５２とＳｉＯ２膜５３とを順に積層した保護膜５０を電流コラプスを抑制する保護膜としてもよい。ここで、上記上層ＳｉＮ膜５２がストイキオメトリであるとは、ＳｉとＮが３：４の組成であることを意味している。上記保護膜５０によれば、上層ＳｉＮ膜５２がストイキオメトリであると共に上記上層ＳｉＮ膜５２上にＳｉＯ２膜５３を形成したことで、上記電極の熱処理時に上記保護膜５０の上層および下層ＳｉＮ保護層５２,５１へ電極メタルが拡散することを抑制でき、上記保護膜５０を経由するリーク電流をさらに低減できる。なお、上記下層ＳｉＮ膜５１は、ストイキオメトリなシリコン窒化膜よりもシリコンＳｉの比率の大きなＳｉＮ保護膜とすることで、ストイキオメトリなシリコン窒化膜に比べて電流コラプスの抑制を図れるが、上層ＳｉＮ膜５２と同様にストイキオメトリなシリコン窒化膜としてもよい。この場合、電極メタルの拡散抑制によるさらなるリーク電流低減を図れる。また、上記ＳｉＯ２膜５３の替わりにＡｌ２Ｏ３膜としてもよい。
また、上記第１,第２実施形態では、一例として、上記ＳｉＮ保護膜７,７７の熱処理温度を５００℃とするとともに、電極１５,１６,８５,８６の熱処理温度を５００℃としたが、電極１５,１６,８５,８６の熱処理温度をＳｉＮ保護膜７７の熱処理温度よりも低くすることが望ましい。例えば、上記ＳｉＮ保護膜７７の熱処理温度が５００℃である場合、電極１５,１６,８５,８６の熱処理温度を５００℃よりも低い４５０℃とすることが望ましい。これにより、上記電極１５,１６,８５,８６を熱処理する際に、上記ＳｉＮ保護膜７,７７へ電極メタルが拡散することを抑制でき、上記ＳｉＮ保護膜７,７７を経由してゲート電極１８,８８に流れるリーク電流をさらに低減できる。
また、上記第１,第２実施形態では、上記オーミック電極としてのソース電極１５,８５、ドレイン電極１６,８６を、Ｔｉ層,Ａｌ層が順に積層されたＴｉ/Ａｌ電極としたが、Ｔｉ層,Ａｌ層,ＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。また、上記Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極,ドレイン電極としては、Ｈｆ/Ａｌ電極としてもよい。また、ソース電極,ドレイン電極としては、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
また、上記第１,第２実施形態では、一例として、上記電極１５,１６,８５,８６のオーミックアニールの温度条件を、５００℃としたが、図８に示すように、上記電極１５,１６,８５,８６のオーミックアニールの温度が６００℃を超える７００℃にした場合、電極１５,１６,８５,８６のコンタクト抵抗(Ωｍｍ)が急増する。このため、上記電極１５,１６,８５,８６のオーミックアニールの温度は６００℃以下にすることが望ましい。例えば、上記オーミックアニールの温度を、４００℃〜６００℃の範囲内で設定することが望ましい。
また、上記第１実施形態では、リフトオフにより、ソース電極,ドレイン電極となるＴｉ/Ａｌ電極１５,１６を形成したが、図３に示すＳｉＮ保護膜７上およびリセス１２,１３と開口１０,１１を埋めるように、Ｔｉ,Ａｌ,ＴｉＮを順に全面スパッタし、フォトリソグラフィで上記ソース電極,ドレイン電極を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のＴｉ,Ａｌ,ＴｉＮ膜を除去して、ソース電極,ドレイン電極となるＴｉ/Ａｌ/ＴｉＮ電極１５,１６を形成してもよい。
また、上記第２実施形態では、リフトオフにより、ソース電極,ドレイン電極となるＴｉ/Ａｌ電極８５,８６を形成したが、図１１に示すＳｉＮ保護膜７７上および開口７０,７１を埋めるように、Ｔｉ,Ａｌ,ＴｉＮ膜を順に全面スパッタし、フォトリソグラフィで上記ソース電極,ドレイン電極を形成すべき電極形成領域にレジストパターン(図示せず)を形成し、このレジストパターンをマスクとして、ドライエッチングまたはウエットエッチングを行なって、上記電極形成領域以外のＴｉ,Ａｌ,ＴｉＮ膜を除去して、ソース電極,ドレイン電極となるＴｉ/Ａｌ/ＴｉＮ電極８５,８６を形成してもよい。
この発明の製造方法におけるＧａＮ系半導体積層体は、ＡlxＩnyＧa1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧａＮ系半導体層を含むものでもよい。すなわち、この発明の製造方法におけるＧａＮ系半導体積層体は、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ等を含むものとしてもよい。
また、上記実施形態では、ノーマリオンタイプのＨＦＥＴについて説明したがノーマリオフタイプでも同様の効果が得られる。また、ショットキーゲートで説明したが絶縁ゲート構造でも構わない。また、この発明で製造するＧａＮ系半導体素子は、上記実施形態のＨＦＥＴに限らず、他の構成の電界効果トランジスタであってもよい。
この発明の具体的な実施の形態について説明したが、この発明は上記実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
１,７１ Ｓｉ基板
２,７２ アンドープＡｌＧａＮバッファ層
３,７３ ＧａＮチャネル層
４,７４ ＡｌＧａＮバリア層
５,７５ ＧａＮ系積層体
６,７６ ２次元電子ガス
７,７７ ＳｉＮ保護膜
１０,１１,７０,７１ 開口
１２,１３ リセス
１５,８５ Ｔｉ/Ａｌ電極(ソース電極)
１６,８６ Ｔｉ/Ａｌ電極(ドレイン電極)
１８,８８ ゲート電極
２０,９０ 開口
５０ 保護膜
５１ 下層ＳｉＮ膜
５２ 上層ＳｉＮ膜
５３ ＳｉＯ２膜

Claims (2)

  1. ヘテロ接合を有するＧａＮ系積層体上にシリコン窒化膜を含む保護膜またはシリコン窒化膜からなる保護膜を形成し、
    上記保護膜を熱処理し、
    上記保護膜および上記ＧａＮ系積層体のうちの少なくとも上記保護膜の予め定められた領域をエッチングで除去して上記ＧａＮ系積層体のオーミック電極形成領域を露出させ、
    上記ＧａＮ系積層体のオーミック電極形成領域にＴｉ/ＡｌまたはＨｆ/Ａｌを含む電極を形成し、
    上記電極を熱処理してオーミック電極にするＧａＮ系半導体素子の製造方法であり、
    上記保護膜は、
    上記ＧａＮ系積層体上に形成された下層シリコン窒化膜と、
    上記下層シリコン窒化膜上に形成された上層シリコン窒化膜と、
    上記上層シリコン窒化膜上に形成されたＳｉＯ２膜またはＡｌ２Ｏ３膜と
    を有し、
    上記上層シリコン窒化膜は、ストイキオメトリなシリコン窒化膜であることを特徴とするＧａＮ系半導体素子の製造方法。
  2. 請求項１に記載のＧａＮ系半導体素子の製造方法において、
    上記電極を熱処理する温度を、上記保護膜を熱処理する温度よりも低くしたことを特徴とするＧａＮ系半導体素子の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8150519B2 (en) 2002-04-08 2012-04-03 Ardian, Inc. Methods and apparatus for bilateral renal neuromodulation
TWI556849B (zh) 2010-10-21 2016-11-11 美敦力阿福盧森堡公司 用於腎臟神經協調的導管裝置
MX2013004235A (es) 2010-10-25 2013-05-30 Medtronic Ardian Luxembourg Aparatos de cateter que tienen arreglos de multiples electrodos para neuromodulacion renal y sistemas y metodos asociados.
AU2013260174B2 (en) 2012-05-11 2016-01-07 Medtronic Af Luxembourg S.A.R.L. Multi-electrode catheter assemblies for renal neuromodulation and associated systems and methods
KR102087941B1 (ko) * 2013-08-07 2020-03-11 엘지이노텍 주식회사 전력 반도체 소자
JP2015170824A (ja) * 2014-03-10 2015-09-28 株式会社東芝 半導体装置及びその製造方法
KR20180068161A (ko) * 2016-12-13 2018-06-21 (주)웨이비스 질화물계 전자소자 및 그 제조방법
JP2018163928A (ja) * 2017-03-24 2018-10-18 住友電気工業株式会社 半導体装置の製造方法
JP6888224B2 (ja) * 2017-10-16 2021-06-16 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US11757635B2 (en) 2020-03-13 2023-09-12 Mavenir Networks, Inc. Client authentication and access token ownership validation
KR102396072B1 (ko) * 2020-11-13 2022-05-11 한국원자력연구원 GaN계 전자 소자의 오믹 접촉 형성 방법 및 이에 따라 제조된 GaN계 전자 소자의 오믹 접촉
PL446725A1 (pl) * 2023-11-13 2025-05-19 Sieć Badawcza Łukasiewicz - Instytut Mikroelektroniki I Fotoniki Kontakt omowy dla struktur półprzewodnikowych na bazie GaN oraz sposób wytwarzania tego kontaktu
WO2025164538A1 (ja) * 2024-01-31 2025-08-07 住友電工デバイス・イノベーション株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008016762A (ja) * 2006-07-10 2008-01-24 Oki Electric Ind Co Ltd ＧａＮ−ＨＥＭＴの製造方法
JP5202877B2 (ja) * 2007-06-08 2013-06-05 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP2008306026A (ja) * 2007-06-08 2008-12-18 Eudyna Devices Inc 半導体装置の製造方法
JP5345328B2 (ja) * 2008-02-22 2013-11-20 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法

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