JP5037731B2 - 内視鏡画像処理装置及び内視鏡システム - Google Patents

Description

本発明は、撮像素子からの内視鏡画像を処理する内視鏡画像処理装置及び内視鏡システムに関する。

近年、内視鏡は医療分野における診断や処置具を用いた治療等に広く用いられるようになった。電荷結合素子（ＣＣＤ）等の撮像素子を内視鏡挿入部の先端に設け、ＣＣＤを用いて撮像した観察像をビデオプロセッサによってテレビモニタに映出する電子内視鏡装置が普及している。

ビデオプロセッサには、駆動回路が設けられ、この駆動回路からの駆動信号を内視鏡先端のＣＣＤに伝送して、ＣＣＤを駆動するようになっている。このような駆動回路において、駆動信号に同期信号（ＶＤ）を重畳してＣＣＤに供給するものがある。ＣＣＤはこの同期信号に同期して、各画素毎の映像信号を出力する。

ＣＣＤからの映像信号には、同期信号（ＶＤ）が重畳される。ビデオプロセッサは、ＣＣＤからの映像信号に含まれる同期信号を抽出し、以後の映像処理に用いるようになっている。なお、日本国特開平４−１５６０７２号公報においては、ＣＣＤからビデオプロセッサまでの伝送路遅延に拘わらず、位相ずれを補償したヘッド分離型カメラが開示されている。

ビデオプロセッサには、ＣＣＤとビデオプロセッサとを接続する伝送路やＣＣＤの種別等が異なる種々の内視鏡が接続可能である。このような種々の内視鏡においては、伝送路特性等が異なり、信号減衰量が比較的大きいものもある。また、ＣＣＤの出力特性や伝送路における経時変化の程度も異なり、内視鏡から十分なレベルの映像信号が得られないこともある。更に、内視鏡とビデオプロセッサとを接続する接続部の不良等も考えられる。これらの種々の要因による信号劣化によって、ビデオプロセッサにおいてＣＣＤからの映像信号に重畳された同期信号を検出することができないことがあるという問題があった。ビデオプロセッサにおいて、同期信号を検出することができない場合には、以後の映像処理が不能となり、内視鏡の観察画像を表示することができない等の不具合が生じる。

本発明はかかる問題点に鑑みてなされたものであって、ビデオプロセッサに入力される信号の劣化に拘わらず、確実に同期信号を再生することができる内視鏡画像処理装置及び内視鏡システムを提供することを目的とする。

本発明に係る内視鏡画像処理装置は、内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備える。

また、本発明に係る内視鏡システムは、内視鏡と、内視鏡に接続されるビデオプロセッサとを備えた内視鏡システムであって、被写体を撮像し、同期信号を含む撮像信号を出力する撮像素子と、前記内視鏡に関する情報である内視鏡情報を記憶する記憶部と、を備えた内視鏡と、前記内視鏡から前記内視鏡情報を読み出す内視鏡情報読み出し部と、前記内視鏡から前記撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、を備えたビデオプロセッサと、を具備する。

本発明の一実施の形態に係る内視鏡画像処理装置を示すブロック図。 内視鏡画像処理装置が組み込まれた内視鏡システムを示す説明図。 図１中の同期信号処理部１４の具体的な構成を示すブロック図。 各伝送路５０の具体的な構成を示す回路図。 実施の形態の動作を説明するためのフローチャート。 実施の形態の動作を説明するためのフローチャート。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は本発明の一実施の形態に係る内視鏡画像処理装置を示すブロック図である。また、図２は内視鏡画像処理装置が組み込まれた内視鏡システムを示す説明図である。

図２に示す内視鏡システムは、スコープ１とビデオプロセッサ１０とがスコープケーブル５によって接続されて構成される。内視鏡であるスコープ１は、可撓性を有する細長の挿入部８を有し、挿入部８の先端側には固体撮像素子としてのＣＣＤ２が内蔵されている。また、スコープ１には、スコープ１に関する情報、例えばスコープケーブル長に関する情報等のスコープ情報を記述したＲＯＭ３が設けられている。なお、ＲＯＭ３に記憶されるスコープ情報は、スコープ１及びスコープケーブル５のケーブル長の情報を含む。

スコープ１とスコープケーブル５とはコネクタ４によって着脱自在に接続され、スコープケーブル５とビデオプロセッサ１０とはコネクタ６，１２によって着脱自在に接続される。

図１に示すように、ビデオプロセッサ１０は、相互に絶縁された患者回路１１と２次回路２１とによって構成される。患者回路１１には、駆動部１３が設けられており、駆動部１３は後述するＦＰＧＡ（フィールドプログラマブルゲートアレイ）１７からのタイミング信号等に基づいて、ＣＣＤ２を駆動するための駆動信号を発生する。また、駆動部１３によってスコープ１の電源供給も行われる。

駆動部１３は、スコープ１に内蔵されているＣＣＤ２の種類に応じた駆動信号を発生する必要があり、ビデオプロセッサ１０側でＣＣＤ２の種類を把握する必要がある。スコープ１には、このようなＣＣＤの種類を検知するための検知抵抗７が設けられている。スコープケーブル５のコネクタ６とビデオプロセッサ１０のコネクタ１２とを接続することにより、検知抵抗７の抵抗値に基づくＣＣＤ検知信号がＦＰＧＡ１７に供給されるようになっている。ＦＰＧＡ１７はＣＣＤ検知信号を２次回路２１のＣＰＵ部２２に供給する。

ＣＰＵ部２２は、クロック生成部２３を制御して、ＣＣＤ検知信号に応じた周波数の基準クロック（基準ＣＬＫ）を生成させる。また、クロック生成部２３は、ＦＰＧＡ１７にＣＣＤ検知をさせるためのコントロールクロック（以下、ＣＴＬＣＬＫと略す）及び同期信号を発生させるための同期クロック（以下、ＶＤＣＬＫと略す）を発生して、ＦＰＧＡ１７に供給する。

ＦＰＧＡ１７は、クロック生成部２３からの基準ＣＬＫを用いて、ＣＣＤ２の駆動に必要な各種クロックを含むタイミング信号を生成して駆動部１３に与える。また、ＦＰＧＡ１７は、クロック生成部２３からのＶＤＣＬＫを駆動部１３に与える。駆動部１３は、ＦＰＧＡ１７からのタイミング信号を用いて、ＣＣＤ２の駆動信号を生成すると共に、この駆動信号に同期信号（ＶＤ）を重畳して出力する。

なお、ＦＰＧＡ１７は、ＣＣＤ検知信号によって、駆動することができないＣＣＤが接続されていることを検出した場合には、駆動部１３へのタイミング信号の供給を停止すると共に、駆動部１３からスコープ１への電源供給を停止させるようになっている。更に、ＦＰＧＡ１７は、駆動することができないＣＣＤが接続されていることを示す判定情報をＣＰＵ部２２に出力するようになっている。ＣＰＵ部２２は、判定情報をエラー記憶部２７に記憶させることができる。

ＣＣＤ２を駆動するためには、例えば、５，７，１０，１３，１５Ｖ等の複数の電圧が必要であり、駆動部１３の電源部１３ａは、電源装置４５からの電源電圧を用いて、ＦＰＧＡ１７からの電源制御信号に基づく複数の電圧を発生することができるようになっている。

この場合において、ＦＰＧＡ１７は、接続されたＣＣＤの種類に応じた電源制御信号を発生することができるようになっている。本実施の形態においては、情報記憶部１８は、ＣＣＤの種類に応じた電源制御情報を記憶している。ＦＰＧＡ１７は、ＣＣＤ検知信号に基づいて情報記憶部１８から対応する電源制御情報を読み出して、読み出した電源制御情報に基づく電源制御信号を発生して、ＣＣＤの種類に応じた電圧を、ＣＣＤの種類に応じたシーケンスで発生させるようになっている。

また、電源部１３ａは、発生した電圧をＣＣＤ２に供給すると共に、電源監視部１９に与える。電源監視部１９は、電源部１３ａが発生した電圧をデジタル信号に変換してＦＰＧＡ１７にフィードバックする。また、電源監視部１９は、電源部１３ａからスコープ１に供給される電流を検出しており、検出結果のデジタル値をＦＰＧＡ１７に出力するようになっている。ＦＰＧＡ１７は、電源監視部１９の出力によって、電源部１３ａから電源制御信号によって指定した電圧が指定した順序で正しく発生しているか否かを判定する。電源制御信号によって指定した電圧が指定した順序で正しく発生していない場合には、ＦＰＧＡ１７は、電源部１３ａを制御して、電圧の発生を停止させることができるようになっている。

また、ＦＰＧＡ１７は、電源監視部１９の出力によって、電源部１３ａからの電源電流の過電流を検出し、過電流を検出した場合には電源部１３ａからの電源供給を停止させることができるようになっている。過電流の検出に際して、ＦＰＧＡ１７は、突入電流を検知することなく過電流のみを検知するようになっている。

駆動部１３からの駆動信号は、スコープケーブル５を介してスコープ１のＣＣＤ２に供給される。この駆動信号に基づいて、ＣＣＤ２は被写体からの光学像を光電変換し、撮像信号をスコープケーブル５を介してビデオプロセッサ１０に送出する。即ち、ＣＣＤ２は、被写体からの光が各画素に入射し、各画素に入射光量に応じた電荷を蓄積し、駆動部１３からの駆動信号によって、蓄積した電荷を撮像信号として出力するようになっている。

ＣＣＤ２からの撮像信号には、同期信号が重畳されている。ＣＣＤ２は、例えば、同期信号をＣＣＤ２の図示しないＯＢ（オプティカルブラック）部に対応するタイミングの撮像信号に重畳するようになっている。ＣＣＤ２からの撮像信号は、ビデオプロセッサ１０内の同期信号処理部１４及びプリアンプ部１５に供給される。

図３は図１中の同期信号処理部１４の具体的な構成を示すブロック図である。ＣＣＤ２からの撮像信号は、同期信号処理部１４のＣＤＳ回路（相関２重サンプリング回路）３１に供給される。ＣＤＳ回路３１は、撮像信号に含まれるノイズを除去して、増幅部３２に出力する。増幅部３２は撮像信号を増幅して比較器３３に出力する。比較器３３には所定の基準電位も供給されており、比較器３３は基準電位よりも高いレベルの撮像信号の期間を示すタイミング信号をゲート回路３４に出力する。

同期信号はＯＢ部に対応して重畳されており、同期信号のレベルは、ＯＢ部内の他の画素位置の撮像信号よりも高いレベルとなるように設定されている。また、駆動部１３において、ＦＰＧＡ１７からのタイミング信号を用いて駆動信号に同期信号を重畳させていることから、ＦＰＧＡ１７は、撮像信号に重畳される同期信号の位置、即ち、ＯＢ部に対応する撮像信号の期間を予想することができる。ＦＰＧＡ１７は、同期信号が重畳される期間を予想して、その期間近傍の撮像信号について同期信号を分離するためのゲート信号を発生して同期信号処理部１４のゲート回路３４に与えている。ゲート回路３４は、ゲート信号によって規定される期間におけるタイミング信号を出力する。ゲート信号によって規定される期間においては撮像信号のレベルは十分に低く、基準電位を同期信号のレベル以下に設定することにより、比較器３３及びゲート回路３４によって同期信号を分離することができる。

ラッチ回路３５は、比較器３３からのタイミング信号をＰＬＬ回路３６からのクロックタイミングで、同期信号として出力する。同期信号処理部１４において分離された同期信号はＦＰＧＡ１７に供給される。

一方、ＣＣＤ２からの撮像信号はプリアンプ部１５にも供給される。プリアンプ部１５は、入力された撮像信号を増幅してアナログ処理部１６に供給する。アナログ処理部１６は、図示しないＣＤＳ回路及びＡ／Ｄ変換器等を有しており、入力された撮像信号のノイズを除去した後、デジタル信号に変換してＦＰＧＡ１７に出力する。

ＦＰＧＡ１７は、アナログ処理部１６から入力された撮像信号をＲ，Ｇ，Ｂ映像信号に変換すると共に、Ｒ，Ｇ，Ｂ映像信号に同期信号を多重化して、ＬＶＤＳ（low voltage differential signaling）を採用して、複数の伝送路５０を介して２次回路２１のＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂに送信する。

図４は各伝送路５０の具体的な構成を示す回路図である。ＦＰＧＡ１７には、Ｒ，Ｇ，Ｂ映像信号用の３系統のＬＶＤＳドライバ５１を有しており、Ｒ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、夫々ＬＶＤＳレシーバ５５を有している。

ＬＶＤＳインターフェースにおける各伝送路５０は、互いに逆位相のデータ信号をそれぞれ伝送する２本のラインを１対（ペア）として構成されている。これらの信号ライン上には、パルストランス部５３及び終端回路５４が設けられる。

本実施の形態においては、ＬＶＤＳドライバ５１に接続された一方の信号ラインと患者回路１１の基準電位点６１との間にはバリスタ５６が接続され、他方の信号ラインと基準電位点６１との間にはバリスタ５７が接続される。また、ＬＶＤＳレシーバ５５に接続された一方の信号ラインと２次回路２１の基準電位点６２との間にはバリスタ５９が接続され、他方の信号ラインと基準電位点６２との間にはバリスタ５８が接続される。

患者回路１１の各回路は基準電位点６１に対して絶縁されており、患者回路１１は電気的にフローティング状態である。このため、患者回路１１に蓄積された静電気は、患者回路１１内で基準電位点６１に対して最もインピーダンスが低い部分を介して放電される。この放電路上にデバイスが存在する場合には、このデバイスが放電によって破壊される虞がある。

しかし、本実施の形態においては、各伝送路５０において、１対の信号ラインと基準電位点６１との間にバリスタ５６，５７が設けられ、１対の信号ラインと基準電位点６２との間にバリスタ５８，５９が設けられる。従って、患者回路１１に蓄積された静電気は、バリスタ５６〜５９を介して２次回路の基準電位点６２に流れる。

即ち、本実施の形態においては、静電気の放電路上には、パルストランス部５３しかデバイスは存在せず、静電気の放電によってデバイスが破壊されることを防止することができる。

本実施の形態においては、ＦＰＧＡ１７は、同期信号処理部１４において正常に同期信号が分離されたか否かを判断し、正常に同期信号が分離された場合には、同期信号処理部１４からの同期信号を映像信号に重畳し、正常に分離されない場合には、情報記憶部１８に記憶されたデータに基づいて生成した同期信号を映像信号に重畳して出力するようになっている。

ＣＣＤ２からの撮像信号に重畳される同期信号は、駆動部１３が出力した同期信号に基づいており、ＣＣＤの種類及びスコープケーブル長に基づく遅延時間に応じたタイミングで撮像信号に重畳されているものと推定することができる。ＦＰＧＡ１７はこの推定に基づいて、同期信号を生成する。

本実施の形態においては、情報記憶部１８は、ＣＣＤの種類及びスコープケーブル長の情報に基づく遅延時間の情報、即ち、同期信号を発生すべき位置の情報をカウント数の情報として記憶する。

スコープ１をスコープケーブル５を介してビデオプロセッサ１０に接続することにより、ＣＰＵ部２２は、スコープ１のＲＯＭ３に記憶されたスコープ情報を読み出すことができるようになっている。ＣＰＵ部２２はＲＯＭ３から読み出したスコープ情報をＦＰＧＡ１７に出力する。また、ＦＰＧＡ１７には、ＣＣＤ検知信号も入力されており、ＦＰＧＡ１７は、スコープ情報及びＣＣＤ検知信号に基づいて、ＣＣＤの種類及びスコープケーブル長に応じた遅延時間の情報を情報記憶部１８から読み出す。ＦＰＧＡ１７は、ＶＤＣＬＫに基づいて発生したタイミング信号を基準にして、情報記憶部１８から読み出した情報に基づくカウント数だけ基準ＣＬＫをカウントすることで、同期信号を発生させることができる。

２次回路２１のＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、夫々ＦＰＧＡ１７から同期信号が重畳されたＲ，Ｇ，Ｂ映像信号を受信する。Ｒ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、ＣＰＵ部２２により制御されて、受信したＲ，Ｇ，Ｂ映像信号に所定の色信号処理を施した後、マトリクス部２５に出力する。マトリクス部２５は、ＣＰＵ部２２により制御されて、入力されたＲ，Ｇ，Ｂ映像信号に対して所定のマトリクス演算を施してＲ，Ｇ，Ｂ映像信号を生成し、画像処理部２６に出力する。画像処理部２６は、ＣＰＵ部２２により制御されて、入力されたＲ，Ｇ，Ｂ映像信号に、夫々γ補正処理及びホワイトバランス調整処理を施した後、モニタ４１に出力する。また、画像処理部２６はＯＳＤ処理部２６ａを備えており、ＯＳＤ処理部２６ａは、ＣＰＵ部２２からの指示に応じたキャラクタをスーパーインポーズさせることができるようになっている。

こうして、モニタ４１上において、ＣＣＤ２によって撮像された内視鏡像を表示することができる。

なお、ＦＰＧＡ１７は、同期信号処理部１４において正常に同期信号を分離することができなかったと判定した場合には、そのことを示す判定情報をＣＰＵ部２２に供給するようになっている。ＣＰＵ部２２は、判定情報によって同期信号処理部１４において正常に同期信号を分離することができなかったことが示されると、ＯＳＤ処理部２６ａを制御して、その旨を示すメッセージを表示させるようになっている。例えば、ＣＰＵ部２２は、「スコープケーブル接点の清掃を行い、再度接続してください。」等のメッセージを表示させる。

次に、このように構成された実施の形態の動作について図５及び図６のフローチャートを参照して説明する。図５は図１中のＦＰＧＡ１７における同期信号生成処理を示している。また、図６はＦＰＧＡ１７による電源制御を示している。

スコープケーブル５のコネクタ４をスコープ１に接続し、コネクタ６をビデオプロセッサ１０のコネクタ１２に接続する。これにより、ＣＰＵ部２２はスコープ１のＲＯＭ３に記憶されたスコープ情報を読み出す。スコープ情報は、ＦＰＧＡ１７にも与えられる。また、検知抵抗７の抵抗値に基づくＣＣＤ検知信号がＦＰＧＡ１７に供給される。ＦＰＧＡ１７はＣＣＤ検知信号をＣＰＵ部２２に出力する。

ＣＰＵ部２２は、クロック生成部２３を制御してＣＴＬＣＬＫを発生させている。ＦＰＧＡ１７は、このＣＴＬＣＬＫを用いてＣＣＤ検知信号の受信が可能である。ＦＰＧＡ１７は、ＣＣＤ検知信号によって検知不能、駆動不能、非対応のＣＣＤが接続されたことを検出した場合には、ＣＰＵ部２２にこのようなＣＣＤが接続されていることを示す判定情報を出力すると共に、駆動部１３にスコープ１への電源供給を停止させる。なお、この判定情報は、ＣＰＵ部２２によってエラー記憶部２７に記憶される。また、ＣＰＵ部２２は、ＯＳＤ処理部２６ａを制御して、モニタ４１の画面上に、検知不能、駆動不能、非対応のＣＣＤが接続されたことを示すメッセージを表示させる。

これにより、非対応のＣＣＤが接続されていることや、スコープの故障等を確実にユーザに告知することができる。また、スコープへの電源供給を停止させることで、スコープの破壊を防止することができる可能性もある。また、判定情報をエラー記憶部２７に記憶させることで、迅速な修理等を可能にすることもできる。

駆動可能なＣＣＤが接続されている場合には、ＣＰＵ部２２は、ＣＣＤ検知信号によってＣＣＤの種類を把握し、ＣＣＤ２に適したクロックを生成させるようにクロック生成部２３を制御する。これにより、クロック生成部２３は、基準ＣＬＫを発生してＦＰＧＡ１７に供給する。また、クロック生成部２３はＶＤＣＬＫを発生して、ＦＰＧＡ１７に出力する。

ＦＰＧＡ１７は、基準クロックに応じて各種クロックを含むタイミング信号を発生して駆動部１３に供給すると共に、ＶＤＣＬＫを駆動部１３に供給する。駆動部１３は、入力されたタイミング信号を用いて駆動信号を生成すると共に、駆動信号にＶＤＣＬＫに基づく同期信号を重畳する。駆動部１３からの駆動信号は、スコープケーブル５を介してスコープ１のＣＣＤ２に供給される。

また、ＦＰＧＡ１７は、情報記憶部１８からＣＣＤの種類に応じた電源制御情報を読み出しており、この電源制御情報に基づく電源制御信号を発生して電源部１３ａを制御する。例えば、いま、ビデオプロセッサ１０にＣＣＤＡ又はＣＣＤＢが接続可能であるものとし、ＣＣＤＡについては、電圧Ａ，Ｂ，Ｃの順で電源供給を行い、ＣＣＤＢについては、電圧Ａ，Ｃ，Ｂの順で電源供給を行うことによって正常に動作するものとする。

ＦＰＧＡ１７は図６のステップＳ１１において、ＣＣＤ検知信号に基づく電源制御情報を情報記憶部１８から読み出す。例えば、ＣＣＤ検知信号によってＣＣＤ２としてＣＣＤＡが接続されていることが示されたものとする。この場合には、ＦＰＧＡ１７は、ステップＳ１２から処理をステップＳ１３に移行して、電源制御信号によって電源部１３ａに電圧Ａを発生させる。電源部１３ａは電圧Ａを発生すると共に、この電圧Ａは電源監視部１９によってデジタル信号に変換されてＦＰＧＡ１７にフィードバックされる。ＦＰＧＡ１７は、情報記憶部１８の出力に基づく電圧が、電圧Ａの下限閾値電圧の範囲内（閾値以内）になっているか否かを判定する（ステップＳ１４）。例えば、下限閾値としては、定格電圧の８０％の電圧が設定される。

ＦＰＧＡ１７は、電圧Ａが下限閾値に到達したと判断すると、次のステップＳ１５において、電圧Ｂを発生させるための電源制御信号を発生する。以後、同様に、電圧Ｂが、電圧Ｂの下限閾値に到達することによって電圧Ｃが発生し（ステップＳ１６，Ｓ１７）、電圧Ｃが下限閾値に到達することによって（ステップＳ１８）、ステップＳ１９に移行する。ステップＳ１９では、全電圧が上限閾値電圧の範囲内（閾値以内）になっているか否かが判定される。例えば、上限閾値としては、定格電圧の１２０％の電圧が設定される。

同様に、ＣＣＤ検知信号によってＣＣＤ２としてＣＣＤＢが接続されていることが示された場合には、ＦＰＧＡ１７は、ステップＳ２３〜Ｓ２８の処理によって、電圧Ａ，Ｃ，Ｂを順次発生させる。ステップＳ１９，２９において、各ＣＣＤに供給されるべき全ての電圧が下限閾値と上限閾値との間の電圧でないことが示された場合には、処理をステップＳ３０に移行して、電源供給を停止させる。

なお、図６において、各電圧の発生時に、所定の時間以上経過しても下限閾値に到達しない場合には、処理をステップＳ３０に移行して電源供給を停止させてもよい。

このように、本実施の形態においては、ＦＰＧＡ１７において、ＣＣＤの種類に応じた電圧をＣＣＤの種類に応じたシーケンスで順次発生させることができる。また、ＦＰＧＡ１７は、発生した電圧をモニタすることで、異常時における電圧供給を停止させることができる。

また、ＦＰＧＡ１７は、電源部１３ａからの電源電流の過電流も検出するようになっている。電源監視部１９は、電源電流をサンプリングしてデジタル値に変換する。ＦＰＧＡ１７は、電源監視部１９の２回以上のサンプリングによって得られた電流値の平均値に基づいて過電流が発生したか否かを判定する。

例えば、電源監視部１９は、電源部１３ａからＣＣＤ２へ供給される電源電流を、２００Ｈｚのサンプリング周期でＡ／Ｄ変換する。そして、ＦＰＧＡ１７は、電源監視部１９のサンプリング毎に、直近の４個のサンプリングされた電流値の移動平均を求める。サンプルされた電流値が１５０ｍＡ以上の場合、電流上限値１５０ｍＡとして、移動平均を算出する。算出された移動平均値が、検出閾値である130mＡを、３回連続で超えた場合、過電流が流れたと判定する。ＦＰＧＡ１７は、過電流が流れたと判定した場合には、例えば電源部１３ａの電源供給を停止させる。

なお、サンプリング周期、移動平均で使用するサンプル数、電流上限値、検出閾値は、ここで示した数値に限らない。

電源が正常に供給されると、ＣＣＤ２は、被写体光学像を光電変換し、駆動部１３からの駆動信号に従って、各画素の蓄積された電荷を撮像信号として出力する。この場合には、ＣＣＤ２はＯＢ部に対応するタイミングで同期信号を重畳した撮像信号を出力する。ＣＣＤ２からの撮像信号は、スコープケーブル５を介してビデオプロセッサ１０の同期信号処理部１４及びプリアンプ部１５に供給される。

プリアンプ部１５は入力された撮像信号を増幅し、アナログ処理部１６は増幅された撮像信号にＣＤＳ処理及びＡ／Ｄ変換処理を施して、デジタル撮像信号をＦＰＧＡ１７に出力する。

一方、ＦＰＧＡ１７は、ＣＣＤ検知信号及びスコープ情報に基づいて、情報記憶部１８から遅延時間の情報を読み出している。ＦＰＧＡ１７は、読み出した情報に基づいて、ゲート信号を生成して同期信号処理部１４に出力する。

同期信号処理部１４は、入力された撮像信号を基準電位と比較してタイミング信号を発生し、ゲート信号によって規定されるゲート期間におけるタイミング信号を同期信号として出力する。この同期信号はＦＰＧＡ１７に供給される。

本実施の形態においては、ＦＰＧＡ１７は、同期信号処理部１４からの同期信号が正常であるか否かを判定する。例えば、ＦＰＧＡ１７は、所定の判定期間を設定し、この判定期間内に同期信号処理部１４が同期信号を何回分離することができたかによって、同期信号が正常であるか否かを判定する。ＦＰＧＡ１７は、図５のステップＳ１において、同期信号処理部１４において同期信号を分離することができたことを示す切出し判定ＯＫであるか否かを判定する。切出し判定がＯＫの場合にのみ、変数ＯＫＣＮＴをインクリメント（ステップＳ２）する。

ＦＰＧＡ１７は、ステップＳ３において、判定期間が終了したか否かを判定する。ステップＳ１〜Ｓ３が繰り返されて、判定期間中に何回切出し判定がＯＫとなったかが検出される。次の、ステップＳ４において、ＦＰＧＡ１７は、変数ＯＫＣＮＴが設計値以上となったか否かを判定する（ステップＳ４）。変数ＯＫＣＮＴが設計値以上の場合には、ＦＰＧＡ１７は、次のステップＳ５において同期信号の分離に成功したものと判断し、ステップＳ６において、分離した同期信号を採用して、以後の処理を行う。

一方、変数ＯＫＣＮＴが設計値よりも小さい場合には、ＦＰＧＡ１７は、次のステップＳ７において同期信号の分離に失敗したものと判断し、ステップＳ８において、情報記憶部１８から遅延時間の情報を読み出す。ＦＰＧＡ１７は、ＶＤＣＬＫを基準に、遅延時間の情報に基づいて基準ＣＬＫをカウントすることで、同期信号を生成する（ステップＳ９）。以後、ＦＰＧＡ１７は、生成した同期信号を採用して、以後の処理を行う。

このように、１回の判定ではなく、所定の判定期間中に同期分離に成功した回数が設計値に到達したか否かによって、同期信号処理部１４からの同期信号が正常であるか否かを判断しており、誤検知を防止することができる。

ＦＰＧＡ１７は、撮像信号をＲ，Ｇ，Ｂ映像信号に変換すると共に、分離又は生成した同期信号をＲ，Ｇ，Ｂ映像信号に多重化し、ＬＶＤＳを用いてＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂに送信する。Ｒ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂは、Ｒ，Ｇ，Ｂ映像信号に対する信号処理を行い、マトリクス部２５はＲ，Ｇ，Ｂ信号処理部２４Ｒ，２４Ｇ，２４Ｂの出力に対するマトリクス処理を行う。マトリクス部２５からのＲ，Ｇ，Ｂ映像信号は、画像処理部２６によってγ補正処理及びホワイトバランス調整処理等が施された後、モニタ４１に供給される。こうして、モニタ４１の表示画面上において、ＣＣＤ２の撮像画像に基づく画像表示が行われる。

一方、ＦＰＧＡ１７は、同期信号処理部１４において正常に同期信号が分離されなかった場合には、そのことを示す判定情報をＣＰＵ部２２に出力している。ＣＰＵ部２２は、ＯＳＤ処理部２６ａを制御して、その旨を示す表示を内視鏡像上にスーパーインポーズ表示させる。例えば、モニタ４１の画面上に、同期信号の分離が正常に行われていないことを示す表示や、ケーブルの接触不良を指摘する表示等を表示させることができる。

なお、本実施の形態においては、図５の処理は、電源投入直後の所定期間に行われるが、図５の処理を電源投入直後以外の所定のタイミングで実施しても良い。

このように本実施の形態においては、同期信号が正常に分離することができないと判定された場合には、情報記憶部からの遅延時間の情報を読み出すことで、同期信号を生成して以後の処理に用いるようになっている。これにより、スコープの伝送路特性の不良や、経時変化、接触不良等が生じて、同期信号を分離することができない場合でも、同期信号を生成して映像処理を可能にし、撮像画像を映出することができる。

また、本実施の形態においては、情報記憶部において、ＣＣＤの種類及びスコープケーブルの種類に応じたデータを保持しており、ビデオプロセッサにどのような種類のスコープ及びＣＣＤが接続された場合でも、確実に同期信号の生成が可能である。

なお、上記実施の形態においては、ＣＣＤは同期信号を重畳した撮像信号を出力し、同期信号処理部において撮像信号に重畳された同期信号を分離する例について説明したが、ＣＣＤが同期信号を含む撮像信号を出力し、同期信号処理部において撮像信号に含まれる同期信号を検出する例にも同様に適用可能である。

本出願は、２０１０年７月１２日に日本国に出願された特願２０１０−１５８３０２号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲、図面に引用されたものとする。

Claims (12)

1. 内視鏡から該内視鏡に関する情報である内視鏡情報を読み出す内視鏡情報読み出し部と、
   前記内視鏡から該内視鏡に設けられた撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、
   前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、
   を備えたことを特徴とする内視鏡画像処理装置。
2. 前記同期信号検出部は、
   前記撮像信号に前記同期信号が重畳されている場合には、前記撮像信号から前記同期信号を分離する同期信号分離部によって前記撮像信号に重畳された同期信号を検出する
   ことを特徴とする請求項１に記載の内視鏡画像処理装置。
3. 前記画像信号生成部が生成した画像信号に対して、画像処理を行う画像処理部を備え、
   前記画像処理部は、前記同期信号検出部において、前記撮像信号に含まれる前記同期信号を検出できなかった場合には、その旨を示す情報を前記画像信号に対して重畳する
   ことを特徴とする請求項１に記載の内視鏡画像処理装置。
4. 前記同期信号検出部は、所定の判定期間内に前記同期信号を分離可能であった回数によって前記同期信号の検出に成功したか否かを判定する
   ことを特徴とする請求項２に記載の内視鏡画像処理装置。
5. 前記撮像素子を駆動するための電源及び駆動信号を出力する撮像素子駆動部と、
   前記内視鏡から前記撮像素子に関する情報である撮像素子情報を読み出す撮像素子情報読み出し部と、
   前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し部が読み出すことができない場合には、前記撮像素子駆動部を制御して前記撮像素子への電源及び駆動信号の出力を停止させる制御部と、
   を備えたことを特徴とする請求項１に記載の内視鏡画像処理装置。
6. 前記画像信号生成部が生成した画像信号に対して、画像処理を行う画像処理部を備え、
   前記画像処理部は、前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し部が読み出すことができない場合には、その旨を示す情報を前記画像信号に対して重畳する
   ことを特徴とする請求項５に記載の内視鏡画像処理装置。
7. 内視鏡と、内視鏡に接続されるビデオプロセッサとを備えた内視鏡システムであって、
   被写体を撮像し、同期信号を含む撮像信号を出力する撮像素子と、
   前記内視鏡に関する情報である内視鏡情報を記憶する記憶部と、
   を備えた内視鏡と、
   前記内視鏡から前記内視鏡情報を読み出す内視鏡情報読み出し部と、
   前記内視鏡から前記撮像素子が出力する同期信号を含む撮像信号が与えられ、前記同期信号の検出処理を行い、前記同期信号を検出できた場合には、検出した前記同期信号を出力し、前記同期信号を検出できなかった場合には、前記内視鏡情報読み出し部が読み出した前記内視鏡情報に基づいて同期信号を生成して出力する同期信号検出部と、
   前記同期信号検出部から出力される前記同期信号と前記内視鏡の前記撮像素子から出力される前記撮像信号とに基づき、画像信号を生成する画像信号生成部と、
   を備えたビデオプロセッサと、
   を具備したことを特徴とする内視鏡システム。
8. 前記撮像素子は、前記同期信号を前記撮像信号に重畳して出力し、
   前記同期信号検出部は、
   前記撮像信号から前記同期信号を分離する同期信号分離部によって前記撮像信号に重畳された同期信号を検出する
   ことを特徴とする請求項７に記載の内視鏡システム。
9. 前記ビデオプロセッサは、
   前記画像信号生成部が生成した画像信号に対して、画像処理を行う画像処理部を備え、
   前記画像処理部は、前記同期信号検出部において、前記撮像信号に含まれる前記同期信号を検出できなかった場合には、その旨を示す情報を前記画像信号に対して重畳する
   ことを特徴とする請求項７に記載の内視鏡システム。
10. 前記同期信号分離部は、所定の判定期間内に前記同期信号を分離可能であった回数によって前記同期信号の検出に成功したか否かを判定する
    ことを特徴とする請求項８に記載の内視鏡システム。
11. 前記内視鏡は、前記撮像素子に関する情報である撮像素子情報を記憶する撮像素子記憶部を有し、
    前記ビデオプロセッサは、
    前記撮像素子を駆動するための電源及び駆動信号を出力する撮像素子駆動部と、
    前記内視鏡から前記撮像素子情報を読み出す撮像素子情報読み出し部と、
    前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し部が読み出すことができない場合には、前記撮像素子駆動部を制御して前記撮像素子への電源及び駆動信号の出力を停止させる制御部と、
    を備えたことを特徴とする請求項７に記載の内視鏡システム。
12. 前記ビデオプロセッサは、
    前記画像信号生成部が生成した画像信号に対して、画像処理を行う画像処理部を備え、
    前記画像処理部は、前記撮像素子駆動部において駆動可能な撮像素子についての撮像素子情報を前記撮像素子情報読み出し部が読み出すことができない場合には、その旨を示す情報を前記画像信号に対して重畳する
    ことを特徴とする請求項１１に記載の内視鏡システム。

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