JP5034151B2 - 半導体装置およびその製造方法 - Google Patents

Description

この発明は、半導体装置およびその製造方法に関し、特に、電力制御などに用いられるトレンチゲート型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄａｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などに適用して好適な半導体装置およびその製造方法に関する。

電力制御用の半導体装置として、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ型トランジスタがある。近年の省エネルギー化などの要求から、高効率な半導体装置が必要とされている。そして、これら電力制御用の半導体装置に対しては、素子の導通損失の低減すなわち「オン抵抗」の低減による高効率化が求められており、このためにセルの微細化によるオン抵抗の低減が図られてきた。
また、素子構造に「トレンチゲート構造」を採用することで、チャネル幅を稼ぎ、大幅な微細化が実現できるようになった。現在は、トレンチゲート構造による更なる微細化がなされ、素子のオン抵抗は大幅に改善されるに至っている。さらに、ソース領域にトレンチを形成してトレンチ側壁でソースコンタクトを確保する「トレンチコンタクト構造」が採用されている。

しかし、トレンチゲート構造の長所である高集積化は、オン抵抗に関しては最大の利点となるが、「アバランシェ耐量」という素子破壊耐量にとっては短所となるという問題がある。
図１１は、コンタクトトレンチを有する従来の半導体装置の要部断面図を示す。ｎ⁺ 半導体基板５１の上に、ｎ^- エピタキシャル半導体層５２、ｐベース領域５３、ｎ⁺ ソース領域５４がこの順に形成され、これら積層構造に対して垂直方向に形成されたゲートトレンチＴｇの内壁面にゲート絶縁膜５７が設けられ、さらにゲートトレンチＴｇを埋め込むようにゲート電極５６を設ける。また、ソース領域５４にはコンタクトトレンチＴｃが設けられ、その角部に高濃度のｎ⁺⁺ソース領域５４ａが設けられるとともに、この部分のベース領域５３の表面側には追加ｐ⁺ 領域５５が選択的に形成されている。ゲート電極５６及びゲート絶縁膜５７の上には、これらを覆うように層間絶縁膜５８が設けられ、一方、ｎ⁺⁺ソース領域５４ａと追加ｐ⁺ 型領域５５に接触するようにソース電極５９が設けられている。また、ｎ⁺ 半導体基板５１の裏面側には、ドレイン電極６０が設けられている。この構造は例えば特許文献１に開示されている。

ここで、「アバランシェ破壊」について簡単に説明すると以下の如くである。
すなわち、図１１に例示したようなＭＯＳＦＥＴをターンオフ動作させるときは、ゲートＧ・ソースＳ間を短絡させてゲートＧ・ソースＳ電圧ＶＧＳを０Ｖとする。このとき、ＶＧＳがしきい電圧以下になると、チャネルが消滅する。電流経路が遮断されたため、ドレイン電流ＩＤは０Ａになるが、この電流変化により、インダクタンスを持つ負荷が逆起電力を発生し、これがドレインＤに印加される。この印加された起電力が、ｎ^- エピタキシャル層５２とｐベース領域５３とにより構成されるダイオードを逆バイアス状態とし、ブレイクダウンを引き起こす。
一方、ＭＯＳＦＥＴには、ｎ⁺ ソース領域５４、ｐベース領域５３、ｎ^- エピタキシャル層５２によって、寄生的にｎｐｎ型のバイポーラ・トランジスタが構成されている。このバイポーラ・トランジスタのベースとなるｐベース領域５３には、寄生抵抗（ベース抵抗ＲB ）が生じている。上述したターンオフ時にブレイクダウンした電流は、ｎ⁺ 半導体基板５１とｎ^- エピタキシャル層５２とｐベース領域５３に流れ込み、バイポーラ・トランジスタがオン動作する。ベース抵抗ＲB が大きいと、ベース・エミッタ間の順バイアスが大きくなる。このバイポーラ動作の起きているセルでは熱発生による電子正孔対が生成され、これがさらに熱を発生させるといった循環作用により、そのセルでは電流が集中し破壊が起こる。これが、いわゆる「アバランシェ破壊」である。

このような「アバランシェ破壊」を解決する従来技術として、図１１に表したようにベース領域５３の一部分のベース濃度を高濃度化した追加ｐ⁺ 領域５５を設け、寄生トランジスタのベース抵抗を低減する技術がある。さらに、ソース領域５４の濃度を下げることにより寄生トランジスタのバイポーラ動作を抑制するという技術があるが、ソース領域５４の濃度を下げるとソース電極５９とのオーミックコンタクトが形成しにくくなりオン抵抗が上昇するという問題が新たに発生するため、ソース領域５４のコンタクトトレンチＴｃの側壁面に高濃度のｎ⁺⁺ソース領域５４ａを設け、ソース電極５９とのオーミックコンタクトを形成する工夫がなされている。
さらに、図１１の半導体装置の製造方法が、同じ特許文献１に開示されているのでそれを説明する。

図１２−１〜図１２−４は、図１１のコンタクトトレンチを有する半導体装置の製造方法を示す図であり、工程順に示した製造工程断面図である。
図１２−１に表したように、ウェハ表面のゲート絶縁膜５７を除去する。その後、ソース領域５４を形成するための第２の不純物注入工程５０２ａで砒素（Ａｓ）等のｎ型不純物を注入し、拡散させてｎ⁺ ソース領域５４を形成する。
次に、図１２−２に表したように、層間絶縁膜５８を形成し、図示しないレジストを用いたパターニング、エッチングの各処理の後、このレジストパターニング開口部より、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により層間絶縁膜５８の一部を除去し、シリコン表面を露出させる。レジストを剥離したのち、第３の不純物注入工程５０２ｂ、拡散工程によって、図１２−３に表したように高濃度のｎ⁺⁺ソース領域５４ａを形成する。

次に、図１２−４に表したように、露出したシリコン表面からＲＩＥによりシリコンの一部を除去し、形成されたコンタクトトレンチＴｃの底部にボロン（Ｂ）等のｐ型不純物を、第４の不純物注入工程により注入、拡散し、ｐ型の高濃度領域である追加ｐ⁺ 領域５５を形成する。
特開２００３−１０１０１９号公報 図１、図３

しかしながら、図１２−１〜図１２−４に例示した従来技術の製造法によると、ｎ⁺⁺ソース領域５４ａは、コンタクトトレンチＴｃを形成する前のシリコン表面からイオン注入して拡散させて形成するため、図１３で示すように、ｎ⁺⁺ソース領域５４ａの拡散深さを深くした場合（図の左のｎ⁺⁺ソース領域５４ａのみ点線で示した）でも、不純物濃度が高濃度となる箇所はコンタクトトレンチＴｃの上部近傍だけである。そのため、ソース電極５９と良好なオーミックコンタクトをする箇所はｎ⁺⁺ソース領域５４ａの側面で、上部近傍であり、下部の箇所ではオーミックコンタクトが形成しにくくなり、オン抵抗を低減させるためには図１１の従来構造では限界がある。
この発明の目的は、前記の課題を解決して、従来構造よりさらにオン抵抗を低減できる半導体装置およびその製造方法を提供することにある。

前記の目的を達成するために、第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型の半導体領域と、前記第２導電型の半導体領域の上に設けられた第１導電型の半導体領域と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至る第１トレンチと、前記第１導電型の半導体領域から前記第２導電型の半導体領域に至る第２トレンチと、前記第１トレンチの内壁に設けられた絶縁層と、前記第１トレンチにおける前記絶縁層の内側空間を充填する第１導電体と、前記第２トレンチの内側空間を充填し、前記第１導電型の半導体領域の側面に接続された電極とを備え、前記第１導電型の半導体領域は、前記電極との接続部において第１導電型不純物の濃度が高い第１高濃度領域を有する半導体装置において、前記第１高濃度領域の不純物濃度分布が前記第２トレンチの深さ方向に向う側面で一定であり、且つ前記第１導電型の半導体領域表面からの深さが前記第２トレンチの深さの１／２から２／３までである構成とする。

また、前記第２トレンチの開口部の幅が底面の幅より広いとよい。
また、前記第１高濃度領域の上方の表面での幅より、前記第２トレンチの深さ方向の側面での表面の幅が大きいとよい。
また、前記第２トレンチの底面と接する前記第２導電型の半導体領域の表面層に該第２導電型不純物の濃度が高い第２高濃度領域を有するとよい。
また、前記第１高濃度領域が前記第２導電型の半導体領域から離れているとよい。
また、前記半導体装置の製造方法において、
第１導電型の半導体層と、第２導電型の半導体領域と、第１導電型の半導体領域と、がこの順になるように形成する工程と、
前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に達する第１トレンチを形成する工程と、
前記第１トレンチの内壁面に絶縁層を形成する工程と、
前記第１トレンチの前記絶縁層の内側を導電体で埋め込む工程と、
前記第１導電型の半導体領域のうちで前記第１トレンチから離間した表面から前記第２導電型の半導体領域に達する第２トレンチを形成する工程と、
前記第１導電型の半導体領域の表面から前記第２トレンチ深さの１／２から２／３までとなる前記第２トレンチの側壁の範囲に第１導電型の不純物を斜めにイオン注入した後、熱処理して、前記第２導電型の半導体領域から離して前記第１導電型の半導体領域より濃度が高く且つ前記第２トレンチの深さ方向に向う側面にて濃度が一定である第１高濃度領域を形成する工程と、
前記第２トレンチを導電体で埋め込み、前記第１高濃度領域の側面と露出した前記第２導電型の半導体領域に電極を接続する工程と、
を備えた製造方法とする。

また、前記露出された第２導電型の半導体領域の表面に第２導電型の不純物を導入して第２高濃度領域を形成する工程をさらに備える製造方法とするとよい。

この本発明によれば、第１高濃度領域（ｎ⁺⁺ソース領域４ａ）の側面での不純物濃度がトレンチの深さ方向に高濃度で一定であるため、この第１高濃度領域の側面と接する電極（ソース電極）との間で良好なオーミックコンタクトが広い範囲で得られ、オン抵抗を低減することができる。
また、第２トレンチにテーパーを付けることで、電極内に空洞（ボイド）ができることが防止され、オン抵抗を低減することができる。

以下、本発明の実施例を図面に基づいて説明する。

図１は、この発明の第１実施例の半導体装置の要部断面図である。同図は、トレンチゲート型のｎチャネル型ＭＯＳＦＥＴを表す。従来型ＭＯＳＦＥＴとの違いは、ｎ⁺ ソース領域４のうちのソース電極９との接触部の表面部に形成した高濃度のｎ⁺⁺ソース領域４ａにおいて、コンタクトトレンチＴｃの側壁と接するｎ⁺⁺ソース領域４ａの不純物濃度が、図２に示すように、ｎ^- エピタキシャル半導体層２の表面から深さ方向（Ｙ方向）に向かって高濃度で一定の領域が存在する点が異なる。
図１のＭＯＳＦＥＴの全体構造について説明すると、以下の如くである。すなわち、ｎ⁺ ドレイン層となるｎ⁺ 半導体基板１の上には、ｎ^- ドリフト層となるｎ^- エピタキシャル半導体層２、ｐベース領域３、ｎ⁺ ソース領域４がこの順に形成されている。そして、これら積層構造に対して垂直方向に形成されたゲートトレンチＴｇの内壁面にゲート絶縁膜７が設けられ、さらにゲートトレンチＴｇを埋め込むようにゲート電極６が設けられている。前記のｐベース領域３はｎ^- エピタキシャル半導体層２の表面層に形成される。

また、ソース領域４には、ゲートトレンチＴｇ間で選択的に除去されたコンタクトトレンチＴｃが形成され、そのコンタクトトレンチＴｃの側壁表面部には、図２に示すように、深さ方向（Ｙ方向）に向かって不純物濃度が高く一定であるｎ⁺⁺ソース領域４ａが設けられるとともに、コンタクトトレンチＴｃの底面部分であるウェル領域３の表面側には、追加ｐ⁺ 領域５が選択的に形成されている。このｎ⁺⁺ソース領域４ａとｐベース領域３とは所定の間隔をあける。この間隔を電子の拡散長より長くすることで、ｎ⁺⁺ソース領域４ａからｎ⁺ ソース領域４を経由してｐベース領域３への電子の注入を抑制し、アバランシェ時の寄生バイポーラ動作を抑制することができる。
ゲート電極６及びゲート絶縁膜７の上には、これらを覆うように層間絶縁膜８が設けられ、一方、ｎ⁺⁺ソース領域４ａと追加ｐ⁺ 領域５に接触するようにソース電極９が設けられている。また、ｎ⁺ 半導体基板１の裏面側にはドレイン電極１０が設けられている。

以上説明した構成において、ｎ⁺ ソース領域４の一部を高濃度のｎ⁺⁺ソース領域４ａとし、コンタクトトレンチＴｃの側壁と接するこのｎ⁺⁺ソース領域４ａの不純物濃度を、図２に示すようにｎ^- エピタキシャル半導体層２の表面から深さ方向（Ｙ方向）に向かって高濃度で一定の領域が存在するようにすることで、ソース電極９と接するｎ⁺⁺ソース領域４ａの不純物濃度をコンタクトトレンチＴｃの開口部から深い領域まで高濃度とすることができる。その結果、ソース電極９とｎ⁺⁺ソース領域４ａのオーミックコンタクト領域が広くなり、オン抵抗を従来構造より低減することができる。
このようにして形成したｎ⁺⁺ソース領域４ａは、表面の長さ（横方向の長さ）より、トレンチの深さ方向（Ｙ方向）の長さ（縦方向の長さ）が長くなり、従来のｎ⁺⁺ソース領域５４ａの断面形状とは異なった形状となる。

尚、本実施例では、半導体基板として、ｎ⁺ 半導体基板１上にｎ^- エピタキシャル半導体層２を設けたエピタキシャル成長基板を用いた場合を示しているが、ＦＺ（フローティングゾーン）基板を用いても構わない。その場合は、ＦＺ基板であるｎ^- 半導体基板（ｎ^- エピタキシャル半導体層２に相当する）の一方の主面にｐベース領域３を形成し、他方の主面にｎ⁺ ドレイン領域（ｎ⁺ 半導体基板１に相当する）を形成する。

図３〜図６は、この発明の第２実施例の半導体装置の製造方法を示す図であり、工程順に示す要部工程断面図である。これは図１の半導体装置の製造方法である。
最初に図３に至るまでの製造工程を説明する。
まず、基板濃度１０²⁰ｃｍ^-3のｎ⁺ シリコンのｎ⁺ 半導体基板１の主面上に１×１０¹⁶ｃｍ^-3程度の不純物濃度のｎ^- エピタキシャル半導体層２を約１０μｍ成長させる。次にｎ^- エピタキシャル半導体層２表面上に酸化膜を形成し、表面にｐ型の不純物、例えばボロン（Ｂ）を１×１０¹³〜１×１０¹⁵ｃｍ^-2のドーズ量でイオン注入し、拡散させ、ｐベース領域３を形成する。
次に、ＰＥＰ（Ｐｈｏｔｏ−Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）技術を用いて酸化膜表面にレジストマスクを設け、例えばＲＩＥ法により、シリコン表面に達するまでドライエッチングを行い、レジストを除去してゲートトレンチマスクを形成する。

次に、ＲＩＥ法により、ｎ^- エピタキシャル半導体層２に達するまでドライエッチングを行い、ゲートトレンチＴｇを形成する。次にＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）および犠牲酸化等を用いて、ゲートトレンチＴｇ内壁面のエッチングダメージを除去し、ゲートトレンチＴｇの内壁面及びその周囲の表面に、ゲート絶縁膜７を形成する。
次に、ｎ型の不純物が高濃度にドープされたポリシリコンをゲートトレンチＴｇが十分に埋まるまで堆積させてゲート電極６を形成する。
次に、ウェハの表面に堆積されたポリシリコンをＲＩＥもしくはＣＤＥ等によりエッチングし、ゲートトレンチＴｇの内部のみにゲート電極６としてのポリシリコンが埋められた状態にする。

次に、ウェハ表面のゲート絶縁膜７を除去し、その後、ソース領域４を形成するために、砒素（Ａｓ）等のｎ型不純物を１×１０¹⁵ｃｍ^-2のドーズ量でウェハ表面から垂直にイオンを注入し、拡散させて第１のソース領域４を形成する。次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により層間絶縁膜８を形成し、図示しないレジストを用いたパターニング、ＣＤＥの各処理の後、このレジストパターニング開口部より、ＲＩＥによって層間絶縁膜８の一部を除去し、シリコン表面を露出させる。このとき、層間絶縁膜８の開口部角は、ＣＤＥ等の処理によってラウンドされるため、後工程のソース電極埋め込みの際にカバレージが良好となる。次にレジストを剥離し、図４に至る。
次に、図４に表したように、露出したシリコン表面からＲＩＥによりｎ⁺ ソース領域４の一部を除去し、ｐベース領域３に達するコンタクトトレンチＴｃを形成する。

次に、図５に表したように、コンタクトトレンチＴｃの底部に不純物注入工程１０１で例えばボロン（Ｂ）等のｐ型不純物を１×１０¹⁵ｃｍ^-2のドーズ量でウェハ表面から垂直にイオン注入し、拡散させて、ｐ型の高濃度領域である追加ｐ⁺ 領域５を形成する。
次に、図６に表したように、コンタクトトレンチＴｃの壁面に不純物注入工程１０２で砒素（Ａｓ）等のｎ型不純物を５×１０¹⁵ｃｍ^-2のドーズ量でウェハ表面から斜めにイオン注入し、拡散させてコンタクトトレンチＴｃの壁面の表面部に高濃度のｎ⁺⁺ソース領域４ａを形成する。
このとき、コンタクトトレンチＴｃ壁面上のｎ⁺⁺ソース領域４ａは、シリコン表面からのコンタクトトレンチＴｃの深さの１／２から２／３までとする。これ以上深くすると、アバランシェ時にｎ⁺⁺ソース領域４ａからｎ⁺ ソース領域４を経由してｐベース領域３に注入される電子量が増大し、寄生バイポーラ動作によりアバランシェ破壊が生じる心配がある。

不純物注入工程１０２での打ち込み領域の範囲の調整は、コンタクトトレンチＴｃの深さと幅および斜めイオン注入の角度で行う。垂直方向の打ち込み角度を９０°として この角度を小さくすると（垂直方向から離れるほど）、コンタクトトレンチＴｃの側壁に打ち込まれる不純物の範囲が上方に上がってきて打ち込み領域が狭くなる。
このように、コンタクトトレンチＴｃの側壁にイオン注入するために、トレンチ側壁と接する面でｎ⁺⁺ソース領域４ａの不純物濃度が最も高くなり、打ち込んだ面に垂直方向（横方向）へ進むにつれて低くなる。そのため、イオン注入された領域では、図２に示すように、コンタクトトレンチＴｃの深さ方向（Ｙ方向）の不純物濃度は一定となる。また、ソース電極９と接するｎ⁺⁺ソース領域４ａの不純物濃度が高く、広くなるので、良好なオーミックコンタクトが得られる領域が広くなり、オン抵抗を低減することができる。

なお、本実施例では、コンタクトトレンチＴｃを形成した後、追加ｐ⁺ 領域５を形成し、その後でｎ⁺⁺ソース領域４ａを形成したが、先にｎ⁺⁺ソース領域４ａを形成し、その後で追加ｐ⁺ 領域５を形成してもよい。最後に、ソース電極９とドレイン電極１０を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図１に表したＭＯＳＦＥＴが完成する。

図７および図８は、この発明の第３実施例の半導体装置の製造方法を示す図であり、工程順に示す要部工程断面図である。これは前記の図１の半導体装置の別の製造方法である。
第２実施例の図４の層間絶縁膜８をパターニングするまでの工程は同じである。
次に、図７に表したように、露出したシリコン表面からＲＩＥによりｎ⁺ ソース領域の一部を除去し、コンタクトトレンチＴｃを、ｎ⁺⁺ソース領域４ａを形成する箇所の深さまで（ｐベース領域に達しない箇所の深さまで）形成し、コンタクトトレンチＴｃの壁面に不純物注入工程１０２で砒素（Ａｓ）等のｎ型不純物を５×１０¹⁵ｃｍ^-2のドーズ量でウェハ表面から斜めにイオン注入し、拡散させてコンタクトトレンチＴｃの壁面の表面部にｎ⁺⁺ソース領域４ａを形成する。

このようにすると、イオン注入の角度に依らず、ｎ⁺⁺ソース領域４ａの深さ方向の範囲を正確に決めることができる。
このｎ⁺⁺ソース領域４ａの形成に当たっては、例えばＡｓＨ₃ などのドーパントガスを用いたＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマなどによる気相拡散法によってｎ型不純物を注入してもよい。その後、活性化のための熱処理を適宜施すことにより、ｎ⁺⁺ソース領域４ａを形成することができる。
次に、コンタクトトレンチＴｃの底部を開口したマスクを用い、図８に表したように、ＲＩＥによってさらにコンタクトトレンチＴｃをｐベース領域に達する深さまでエッチングする。そして、コンタクトトレンチＴｃの底部に不純物注入工程１０１で例えばボロン（Ｂ）等のｎ型不純物を１×１０¹⁵ｃｍ^-2のドーズ量でウェハ表面から垂直にイオン注入し、拡散させて、追加ｐ⁺ 領域５を形成する。

最後に、ソース電極９とドレイン電極１０を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図１に表したＭＯＳＦＥＴが完成する。
前記の第１実施例の半導体装置において、微細化が進むと、コンタクトトレンチＴｃのアスペクト比が高くなり、前記ソース電極９を埋め込む際に、開口部の入り口が先に埋まってしまい、前記ソース電極９内に空隙（ボイド）が発生してオン抵抗が上昇する。これを解決する方法をつぎに説明する。

図９は、この発明の第４実施例の半導体装置の要部断面図である。図１の構成と異なる点は、コンタクトトレンチＴｃが垂直に形成されるのではなく、開口部幅を底部幅より広くして、コンタクトトレンチＴｃをテーパ形状に形成することである。これにより、微細化によってコンタクトトレンチＴｃのアスペクト比が高くなっても、ソース電極９を形成するための導電材料の充填が良好に行われ、前記ソース電極９内に空隙（ボイド）が発生しなくなり、オン抵抗の増大を防止できる。

図１０は、この発明の第５実施例の半導体装置の製造方法を示す要部工程断面図である。これは図９の半導体装置の製造方法である。
第２実施例の図３の層間絶縁膜８をパターニングするまでの工程は同じである。
図１０に表したように、露出したシリコン表面からＲＩＥによりｎ⁺ ソース領域４の一部を除去し、コンタクトトレンチＴｃをテーパ形状に形成する。このときのテーパ角度θは８８〜８９°程度が望ましい。その後の工程は、図５〜図６と同様とする。
最後に、ソース電極９とドレイン電極１０を形成し、図示しないパッシベーション膜の形成、パターニングを経て、図９に表したＭＯＳＦＥＴが完成する。

この発明の第１実施例の半導体装置の要部断面図 図１のＹ方向の不純物濃度分布を示す図 この発明の第２実施例の半導体装置の要部工程断面図 図３に続く、この発明の第２実施例の半導体装置の要部工程断面図 図４に続く、この発明の第２実施例の半導体装置の要部工程断面図 図５に続く、この発明の第２実施例の半導体装置の要部工程断面図 この発明の第３実施例の半導体装置の要部工程断面図 図７に続く、この発明の第３実施例の半導体装置の要部工程断面図 この発明の第４実施例の半導体装置の要部断面図 この発明の第５実施例の半導体装置の要部工程断面図 コンタクトトレンチを有する従来の半導体装置の要部断面図 図１１の半導体装置の製造方法を示す要部工程断面図 図１２−１に続く、図１１の半導体装置の製造方法を示す要部工程断面図 図１２−２に続く、図１１の半導体装置の製造方法を示す要部工程断面図 図１２−３に続く、図１１の半導体装置の製造方法を示す要部工程断面図 図１１のＹ方向の不純物濃度分布を示す図

符号の説明

１ ｎ⁺ 半導体基板
２ ｎ^- エピタキシャル半導体層
３ ｐベース領域
４ ｎ⁺ ソース領域
４ａ ｎ⁺⁺ソース領域
５ 追加ｐ⁺ 領域
６ ゲート電極
７ ゲート絶縁膜
８ 層間絶縁膜
９ ソース電極
１０ ドレイン電極 Ｔｇ ゲートトレンチ
Ｔｃ コンタクトトレンチ

Claims (7)

1. 第１導電型の半導体層と、前記半導体層の表面付近に形成された第２導電型の半導体領域と、前記第２導電型の半導体領域の上に設けられた第１導電型の半導体領域と、前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に至る第１トレンチと、前記第１導電型の半導体領域から前記第２導電型の半導体領域に至る第２トレンチと、前記第１トレンチの内壁に設けられた絶縁層と、前記第１トレンチにおける前記絶縁層の内側空間を充填する第１導電体と、前記第２トレンチの内側空間を充填し、前記第１導電型の半導体領域の側面に接続された電極とを備え、前記第１導電型の半導体領域は、前記電極との接続部において第１導電型不純物の濃度が高い第１高濃度領域を有する半導体装置において、前記第１高濃度領域の不純物濃度分布が前記第２トレンチの深さ方向に向う側面で一定であり、且つ前記第１導電型の半導体領域表面からの深さが前記第２トレンチの深さの１／２から２／３までであることを特徴とする半導体装置。
2. 前記第２トレンチの開口部の幅が底面の幅より広いことを特徴とする請求項１に記載の半導体装置。
3. 前記第１高濃度領域の上方の表面での幅より、前記第２トレンチの深さ方向の側面での表面の幅が大きいことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２トレンチの底面と接する前記第２導電型の半導体領域の表面層に該第２導電型不純物の濃度が高い第２高濃度領域を有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第１高濃度領域が前記第２導電型の半導体領域から離れていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 第１導電型の半導体層と、第２導電型の半導体領域と、第１導電型の半導体領域と、がこの順なるように形成する工程と、
   前記第１導電型の半導体領域から前記第２導電型の半導体領域を貫通して前記第１導電型の半導体層に達する第１トレンチを形成する工程と、
   前記第１トレンチの内壁面に絶縁層を形成する工程と、
   前記第１トレンチの前記絶縁層の内側を導電体で埋め込む工程と、
   前記第１導電型の半導体領域のうちで前記第１トレンチから離間した表面から前記第２導電型の半導体領域に達する第２トレンチを形成する工程と、
   前記第１導電型の半導体領域の表面から前記第２トレンチ深さの１／２から２／３までとなる前記第２トレンチの側壁の範囲に第１導電型の不純物を斜めにイオン注入した後、熱処理して、前記第２導電型の半導体領域から離して前記第１導電型の半導体領域より濃度が高く且つ前記第２トレンチの深さ方向に向う側面にて濃度が一定である第１高濃度領域を形成する工程と、
   前記第２トレンチを導電体で埋め込み、前記第１高濃度領域の側面と露出した前記第２導電型の半導体領域に電極を接続する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
7. 前記露出された第２導電型の半導体領域の表面に第２導電型の不純物を導入して第２高濃度領域を形成する工程をさらに備えたことを特徴とする請求項６に記載の半導体装置の製造方法。

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