JP4743021B2

JP4743021B2 - Stacked IC package

Info

Publication number: JP4743021B2
Application number: JP2006176313A
Authority: JP
Inventors: 忠勝太田; 文男大本; 詠児田中
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2006-06-27
Filing date: 2006-06-27
Publication date: 2011-08-10
Anticipated expiration: 2026-06-27
Also published as: JP2008010459A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a TCP tape for sticking an IC chip in which the term of work can be shortened while reducing the material cost by substituting the TCP tape for a wiring chip, and the LCR electric characteristics are enhanced using the TCP tape; and to provide a stacked IC package employing that TCP tape. <P>SOLUTION: The TCP tape is used for sticking a framelike IC chip having a conduction hole made on a polyimide insulating substrate on which a wiring layer is formed. The TCP tape has a multilayer structure of a plurality of interconnections each having connection terminals with upper and lower IC chips at the end of the interconnection, and a solder resist layer formed thereon wherein the wiring layer is a copper interconnection consisting of a pair of copper interconnection circuit and the connection terminal. The pair of interconnections have an equal length and a wiring width of 10-30 μm. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、ＩＣチップ貼り合わせ用ＴＣＰ（Ｔａｐｅｃａｒｒｉｅｒｐａｃｋａｇｅ）に関し、特にその等長配線の配線回路を備えたＩＣチップ貼り合わせ用ＴＣＰをインターポーザとして用いたスタックトＩＣパッケージに関する。 The present invention relates to an IC chip bonding TCP (Tape carrier package), and more particularly to a stacked IC package using an IC chip bonding TCP provided with an equal-length wiring circuit as an interposer.

従来のスタックトＩＣパッケージは、その組み立て時、下側のＩＣチップ、例えばＮＡＮＤ用ＩＣチップ１２上に、上側のＩＣチップ、例えばＡＳＩＣ用ＩＣチップ１１を搭載する場合、そのＩＣのチップサイズの差異、若しくは型番によるワイヤーボンデング用のパッドの配列が異なる場合がある。この場合の電気的な接続は、ワイヤーボンデングによるワイヤリングだけの電気的な接続ではＬＣＲの電気特性を満足する配線が出来ない問題がある。この対策、改善方法は、種々の技術が開示されている（特許文献１、特許文献２参照）。 In the conventional stacked IC package, when the upper IC chip, for example, the ASIC IC chip 11 is mounted on the lower IC chip, for example, the NAND IC chip 12, the difference in the chip size of the IC, Alternatively, the arrangement of the wire bonding pads may differ depending on the model number. The electrical connection in this case has a problem that wiring that satisfies the electrical characteristics of the LCR cannot be achieved by electrical connection only by wiring by wire bonding. Various countermeasures and improvement methods have been disclosed (see Patent Document 1 and Patent Document 2).

前記ＩＣチップの搭載では、配線チップ４１と呼称される配線のみを形成した基板を新規に追加し、その配線チップを介して、ＮＡＮＤ用ＩＣチップ上にＡＳＩＣ用ＩＣチップを搭載する方法が提案されている。前記配線チップは、複数の配線のうち、１対の接続端子間の配線長がその他各々の配線長と等しい、すなわち等長配線に設計された配線を備えている。さらに、等長配線の設計方法等も開示されている。一般に、ＩＣチップの回路自体がＩ／Ｏ回路を持つため静電容量の大きな負荷となり、各々の一対の配線上でこの負荷の分布に偏りがある場合、この部分でインピーダンスが変化する等の影響で信号波形にノイズが載ることがある。その負荷の偏りを均一にするために配線を等長等負荷配線にすることで解決する。なお、前記等長等負荷配線は等長配線と称し、一対の配線の長さを各々と同一距離に形成することを、等長配線とした。 In the mounting of the IC chip, there has been proposed a method in which a substrate on which only a wiring called a wiring chip 41 is formed is newly added, and the ASIC IC chip is mounted on the NAND IC chip through the wiring chip. ing. The wiring chip is provided with wirings designed so that the wiring length between a pair of connecting terminals is equal to the wiring length of each of the other connecting terminals among the plurality of wirings. Furthermore, a method for designing equal-length wiring is also disclosed. In general, since the IC chip circuit itself has an I / O circuit, it becomes a load with a large capacitance, and when there is a bias in the distribution of the load on each pair of wirings, the influence of the impedance change in this part, etc. As a result, noise may appear on the signal waveform. In order to make the load unevenness uniform, the wiring is made equal load wiring. In addition, the said equal load wiring is called equal length wiring, and it was set as equal length wiring to form the length of a pair of wiring at the same distance as each.

図６は、従来のスタックトＩＣパッケージの配線チップを用いた場合の一例であり、（ａ）は、側断面図であり、（ｂ）は、上面図である。なお、図６（ａ）は、図６（ｂ）のｘ−ｘ’面の断面図である。 FIGS. 6A and 6B show an example of using a conventional stacked IC package wiring chip, where FIG. 6A is a side sectional view and FIG. 6B is a top view. FIG. 6A is a cross-sectional view of the x-x ′ plane of FIG.

図６（ａ）の断面図は、ＮＡＮＤ用ＩＣチップ１２上の左端にＡＳＩＣ用ＩＣチップ１１を貼り合わせている。ＮＡＮＤ用ＩＣチップ１２は、横１５．６３ｍｍ×縦８．９４ｍｍの形状である。ＡＳＩＣ用ＩＣチップ１１は、横３．９２ｍｍ×縦３．９２ｍｍの形状である。次に、ＡＳＩＣ用ＩＣチップの右側に配線チップ４１を貼り合わせている。配線チップ４１は、横３．２６ｍｍ×縦３．２６ｍｍの形状である。配線チップ４１の接続端子間には、等長配線を介して一対の配線回路が形成されている。なお、ＮＡＮＤ用ＩＣチップ１２は、配線基板３１と張り合わされている。電気的な接続では、ＡＳＩＣ用ＩＣチップ１１の左側パッドは、配線基板３１の接続端子にワイヤーボンデング１３ｂされ、ＡＳＩＣ用ＩＣチップ１１の右側パッドは、配線チップ４１左側の接続端子にワイヤーボンデング１３ａされ、さらに配線チップ４１の後方の接続端子を経由して配線基板３１の接続端子にワイヤーボンデング１３ｂされている。ＮＡＮＤ用ＩＣチップ１２の左側、右側のパッドと配線基板３１の左側、右側の接続端子とをワイヤーボンデング１３ｃされたことにより、配線基板３１、ＮＡＮＤ用ＩＣチップ１２、配線チップ４１、ＡＳＩＣ用ＩＣチップ１１が電気的に接続される。なお、スタックトＩＣパッケージとしての入出力端子は配線基板３１の裏面側に形成した半田ボール３２の役割である。 In the cross-sectional view of FIG. 6A, the ASIC IC chip 11 is bonded to the left end of the NAND IC chip 12. The IC chip 12 for NAND has a shape of horizontal 15.63 mm × vertical 8.94 mm. The ASIC IC chip 11 has a shape of horizontal 3.92 mm × vertical 3.92 mm. Next, the wiring chip 41 is bonded to the right side of the ASIC IC chip. The wiring chip 41 has a shape of horizontal 3.26 mm × vertical 3.26 mm. Between the connection terminals of the wiring chip 41, a pair of wiring circuits are formed via equal length wiring. The NAND IC chip 12 is bonded to the wiring board 31. In electrical connection, the left pad of the ASIC IC chip 11 is wire-bonded 13b to the connection terminal of the wiring substrate 31, and the right pad of the ASIC IC chip 11 is wire-bonded to the connection terminal on the left side of the wiring chip 41. Further, the wire bonding 13b is made to the connection terminal of the wiring board 31 via the connection terminal behind the wiring chip 41. Since the left and right pads of the NAND IC chip 12 and the left and right connection terminals of the wiring substrate 31 are wire bonded 13c, the wiring substrate 31, the NAND IC chip 12, the wiring chip 41, and the ASIC IC are connected. Chip 11 is electrically connected. Note that the input / output terminals as the stacked IC package have a role of the solder balls 32 formed on the back surface side of the wiring board 31.

図６（ｂ）は、配線基板３１の左上の角に近接した位置にＡＳＩＣ用ＩＣチップ１１が
配置されている。ＡＳＩＣ用ＩＣチップ１１は四辺にパッドが配置されている。ＡＳＩＣ用ＩＣチップ１１の右側(辺Ｂ)及び下側（辺Ｃ）に配線チップ４１が配置されている。なお、前記角から時計回りに辺Ａ、辺Ｂ、辺Ｃ、辺Ｄとする。ＮＡＮＤ用ＩＣチップ１２は、辺Ｂ、辺Ｄ側にパッドが配置されている。ワイヤーボンデングによる接続では、配線基板３１の接続端子（辺Ｂ、辺Ｄ側）とＮＡＮＤ用ＩＣチップ１２の辺Ｂ、辺Ｄ側のパッドに接続されている。配線チップ４１は、各々隣り合う２つの辺にパッドが配置されている。ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ａ、辺Ｄ）は、配線基板３１の接続端子（辺Ａ、辺Ｄ側）に直接に接続されている。パッド（辺Ｂ、辺Ｃ）は、各々の配線チップ４１（辺Ｄ、辺Ａ）と各々接続され、該配線チップ４１内の等長配線を経由して配線チップ（辺Ａ、辺Ｄ）から配線基板３１の接続端子（辺Ａ、辺Ｄ）に接続されている。例えば、ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ａ）は、配線基板３１の接続端子（辺Ａ）に直接に接続される。ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ｂ）は、配線チップ４１（辺Ｄ）と、該配線チップ（辺Ａ）とを経由して配線基板３１の接続端子（辺Ａ）に接続されている。すなわち、ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ｂ）は、配線チップ４１を経由して配線基板３１の接続端子（辺Ａ）に接続されている。前記配線では、配線チップ４１の静電容量が負荷となり、この配線上での負荷の分布に偏りが発生する危険がある。 In FIG. 6B, the ASIC IC chip 11 is disposed at a position close to the upper left corner of the wiring board 31. The ASIC IC chip 11 has pads on four sides. Wiring chips 41 are arranged on the right side (side B) and the lower side (side C) of the ASIC IC chip 11. Note that side A, side B, side C, and side D are clockwise from the corner. The NAND IC chip 12 has pads arranged on the side B and side D side. In connection by wire bonding, the connection terminals (side B and side D side) of the wiring substrate 31 and the pads on the side B and side D of the NAND IC chip 12 are connected. The wiring chip 41 has pads disposed on two adjacent sides. The pads (side A, side D) of the ASIC IC chip 11 are directly connected to the connection terminals (side A, side D) of the wiring board 31. The pads (side B, side C) are respectively connected to the respective wiring chips 41 (side D, side A), and from the wiring chips (side A, side D) via the equal length wiring in the wiring chip 41. The wiring board 31 is connected to connection terminals (side A, side D). For example, the pad (side A) of the ASIC IC chip 11 is directly connected to the connection terminal (side A) of the wiring board 31. The pad (side B) of the ASIC IC chip 11 is connected to the connection terminal (side A) of the wiring board 31 via the wiring chip 41 (side D) and the wiring chip (side A). That is, the pad (side B) of the ASIC IC chip 11 is connected to the connection terminal (side A) of the wiring board 31 via the wiring chip 41. In the wiring, the capacitance of the wiring chip 41 becomes a load, and there is a risk that the load distribution on the wiring is uneven.

図６に示す従来の配線チップを用いた一例のスタックトＩＣパッケージでは、搭載したＩＣチップが四辺パッド配置であるため、配線チップ４１を２個使用して電気的な接続したことにより、ＩＣチップの辺Ａ若しくは辺Ｂの配線上の負荷が少なく、辺Ｂ、辺Ｃの配線上の負荷が配線チップの静電容量だけ加算されるために、配線チップの影響によりインダクタンスやインピーダンスの整合化、相互インダクタンスやクロスストロークに不具合が発生する問題、すなわち電気特性上の問題がある。 In the example of the stacked IC package using the conventional wiring chip shown in FIG. 6, since the mounted IC chip has a four-sided pad arrangement, two wiring chips 41 are used and electrically connected. Since the load on the wiring of the side A or side B is small and the load on the wiring of the side B or side C is added by the capacitance of the wiring chip, the inductance and impedance matching due to the influence of the wiring chip, There is a problem that a defect occurs in inductance and cross stroke, that is, a problem in electrical characteristics.

近年、ＩＣチップ間のデータ転送速度が向上し、データとクロック間のスキュー、及び転送データ、クロック波形のノイズ等による乱れが問題となっている。送信されたデータは配線バス（一対の配線）を経由して送信先に転送される際、その到達時間の差が或る限界を超えると、同時に受信することが不可能となり、すなわち、複数のデータを一度に転送することが出来なくなる問題がある。すなわちバス幅を狭くする必要があり、大容量のデータ伝送に不都合が生じる。 In recent years, the data transfer speed between IC chips has been improved, and there has been a problem of skew between data and clock, and disturbance due to transfer data, clock waveform noise, and the like. When the transmitted data is transferred to the transmission destination via the wiring bus (a pair of wirings), if the difference in arrival time exceeds a certain limit, it becomes impossible to simultaneously receive the data. There is a problem that data cannot be transferred at once. That is, it is necessary to narrow the bus width, which causes inconvenience for large-capacity data transmission.

近年、スタックトＩＣパッケージでは、インターポーザとしてテープキャリアパッケージ（以下ＴＣＰと記す）が注目されている（特許文献３、特許文献４参照）。 In recent years, in a stacked IC package, a tape carrier package (hereinafter referred to as TCP) has attracted attention as an interposer (see Patent Document 3 and Patent Document 4).

従来のＩＣチップ貼り合わせ用ＴＣＰ（以下、ＴＣＰテープと記す）は、ポリイミドのフイルムの絶縁基材上に、接着剤、銅箔と重ねて積層、又は直接に銅層を形成したテープの基材を使用しているため、層構成が単純であり、配線形成の自由度が大であり、且つ電気特性に優れた特徴がある。 A conventional TCP for laminating IC chips (hereinafter referred to as TCP tape) is a base material for a tape in which a copper layer is formed directly on a polyimide film insulating base material, laminated with an adhesive or copper foil. Therefore, the layer structure is simple, the degree of freedom of wiring formation is great, and the electrical characteristics are excellent.

従来のスタックトＩＣパッケージと、ＴＣＰテープについて説明する。 A conventional stacked IC package and a TCP tape will be described.

図７は、従来のＴＣＰテープを用いたスタックトＩＣパッケージの一例の部分構造図であり、（ａ）は、ＴＣＰテープの側断面図であり、（ｂ）は、そのＩＣチップを搭載した側断面図であり、（ｃ）は、スタックトＩＣパッケージの側断面図である。 FIG. 7 is a partial structural view of an example of a stacked IC package using a conventional TCP tape, (a) is a side sectional view of the TCP tape, and (b) is a side sectional view on which the IC chip is mounted. It is a figure and (c) is a sectional side view of a stacked IC package.

図７（ａ）は、ＴＣＰテープ１０は、表面には、ソルダーレジスト３が形成されている。ソルダーレジスト３の表面一部分には、配線のうちの、入出力用の接続端子２ｂが形成され、その表面がソルダーレジスト面から露出されている。配線回路２の表面はソルダーレジスト３が形成されている。中央部には、デバイスホールである導通孔６の開口部が形成されている。導通孔６の開口部内には、ＩＣチップが配置される。前記接続端子２ｂは
、開口部の近傍であり、上側のＩＣチップのパッドと等距離に配置されて形成されている。接続端子４ｂは、ＴＣＰテープ１０の外周の近傍であり、下側のＩＣチップのパッドと等距離に配置されて形成されている。ワイヤーボンデング時、近接したパッドと接続端子がそのワイヤーにより電気的に接続する。すなわち、ＩＣチップのパッドと前記接続端子４ｂ、２ｂとをワイヤーボンデングで電気的な接続をして一つの回路を形成する。なお、接続端子４ｂ、２ｂでは、銅層表面にＮｉ（ニッケル）、Ａｕ（金）と積層されている（Ｃｕ／Ｎｉ／Ａｕの３層構造）。 7A, the TCP tape 10 has a solder resist 3 formed on the surface thereof. A part of the surface of the solder resist 3 is formed with input / output connection terminals 2b of the wiring, and the surface is exposed from the solder resist surface. A solder resist 3 is formed on the surface of the wiring circuit 2. At the center, an opening of a conduction hole 6 that is a device hole is formed. An IC chip is disposed in the opening of the conduction hole 6. The connection terminal 2b is formed in the vicinity of the opening and is disposed at an equal distance from the pad of the upper IC chip. The connection terminal 4b is formed in the vicinity of the outer periphery of the TCP tape 10 and arranged at the same distance from the pad of the lower IC chip. When wire bonding is performed, adjacent pads and connection terminals are electrically connected by the wire. That is, one circuit is formed by electrically connecting the pads of the IC chip and the connection terminals 4b and 2b by wire bonding. In the connection terminals 4b and 2b, Ni (nickel) and Au (gold) are laminated on the surface of the copper layer (a three-layer structure of Cu / Ni / Au).

ＴＣＰテープ１０は、支持基材であるポリイミド絶縁基材１の上面側に配線回路及び接続端子の銅配線層２、その上にソルダーレジスト層３が積層され、ポリイミド絶縁基材１の下面側に基材補強用の裏打ち材５が形成されている。中央部には、導通孔６が形成された形状である。 The TCP tape 10 is formed by laminating a wiring circuit and a copper wiring layer 2 for connection terminals on the upper surface side of a polyimide insulating base material 1 as a supporting base material, and a solder resist layer 3 on the copper insulating layer 1. A backing material 5 for reinforcing the base material is formed. In the center portion, a conduction hole 6 is formed.

図７（ｂ）〜（ｃ）は、従来のＴＣＰテープ１０上にＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用ＩＣチップ１２を貼り合わせ、搭載したスタックトＩＣパッケージの工程フローを説明する側断面図である。すなわち、ＴＣＰテープ１０をインターポーザとして用いたスタックトＩＣパッケージである。最初に、図７（ｂ）では、ＴＣＰテープ１０上に、ＡＳＩＣ用ＩＣチップ１１を搭載する。次いで、ＡＳＩＣ用ＩＣチップ１１のパッドと、接続端子２ｂにワイヤーボンデング１３ａを形成する。次いで、外周近傍の入出力端子４ｂとＮＡＮＤ用ＩＣチップ１２のパッドにワイヤーボンデング１３ｂを形成する。図７（ｂ）は、ワイヤーボンデング１３ａ、１３ｂの形成により、ＡＳＩＣ用ＩＣチップ１１とＮＡＮＤ用ＩＣチップ１２がＴＣＰテープ１０の配線回路２ａを介して回路が形成される。次いで、回路チェック等の検証を実施した後、次の工程の投入する。 FIGS. 7B to 7C are side sectional views for explaining the process flow of the stacked IC package in which the ASIC IC chip 11 and the NAND IC chip 12 are bonded to the conventional TCP tape 10 and mounted. That is, a stacked IC package using the TCP tape 10 as an interposer. First, in FIG. 7B, the ASIC IC chip 11 is mounted on the TCP tape 10. Next, the wire bonding 13a is formed on the pads of the ASIC IC chip 11 and the connection terminals 2b. Next, the wire bonding 13 b is formed on the input / output terminals 4 b near the outer periphery and the pads of the NAND IC chip 12. In FIG. 7B, the ASIC IC chip 11 and the NAND IC chip 12 are formed through the wiring circuit 2 a of the TCP tape 10 by forming the wire bondings 13 a and 13 b. Next, after performing verification such as circuit check, the next process is performed.

図７（ｂ）の回路形成方法では、搭載するＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用ＩＣチップ１２は、ワイヤーボンデング１３ａ、１３ｂの形成、及びＴＣＰテープ１０の導体層２を介して回路形成されている。 In the circuit forming method of FIG. 7B, the ASIC IC chip 11 and the NAND IC chip 12 to be mounted are formed through the formation of the wire bondings 13 a and 13 b and the conductor layer 2 of the TCP tape 10. Yes.

次いで、図７（ｃ）では、形成した回路を湿度等外部環境から保護するために樹脂モールド１４を形成する。 Next, in FIG. 7C, a resin mold 14 is formed to protect the formed circuit from an external environment such as humidity.

近年、半導体パッケージでは、軽薄短小となる方向に加速されている。従って、ＴＣＰテープを用いたスタックトＩＣパッケージにおいても、軽薄短小となる半導体パッケージの開発が急務となっている。搭載するＩＣチップは、高機能化、高速度化、回路の微細化等の効果により、小型化、薄厚化への改善が加速している。一方では、ＩＣ回路のデザインルールも微細化、高速度化され、回路特性の許容範囲の狭くなり、ワイヤーボンデング１３の距離、付随する配線長も影響されることが報告されている。 In recent years, semiconductor packages have been accelerated in the direction of becoming lighter and thinner. Accordingly, there is an urgent need to develop a semiconductor package that is light and thin even in a stacked IC package using a TCP tape. Improvements to downsizing and thinning of IC chips to be mounted are accelerating due to effects such as higher functionality, higher speed, and circuit miniaturization. On the other hand, it has been reported that the design rules of IC circuits are also miniaturized and increased in speed, the allowable range of circuit characteristics is narrowed, and the distance of the wire bonding 13 and the accompanying wiring length are also affected.

従来のＴＣＰテープの製造方法を説明する。 A conventional TCP tape manufacturing method will be described.

最初に、絶縁基材のポリイミドのフイルムを製造する。はじめに、ポリイミドのフイルムに金型を用いて型抜きにより所定の形状の貫通孔、例えばスプロケットホール、デバイスホールを形成する。次いで、導体層、例えば銅箔と前記ポリイミドのフイルムとを接着剤を介してラミネートして、所定のポリイミドテープの絶縁基材を製造する。 First, an insulating base polyimide film is manufactured. First, a through hole having a predetermined shape, such as a sprocket hole or a device hole, is formed by die-cutting using a mold on a polyimide film. Next, a conductive layer, for example, copper foil and the polyimide film are laminated via an adhesive to produce an insulating base material of a predetermined polyimide tape.

次いで、ポリイミドの絶縁基材上の銅層にパターンを形成する。前記パターンは、フォトプロセス法を用いた、すなわち、感光性レジスト形成、パターン露光処理、現像及びエッチング処理、剥膜処理により形成する。ポリイミド絶縁基材には、配線回路及び接続端子の銅配線が形成される。 A pattern is then formed on the copper layer on the polyimide insulating substrate. The pattern is formed by using a photo process method, that is, photosensitive resist formation, pattern exposure processing, development and etching processing, and film removal processing. A wiring circuit and a copper wiring for connection terminals are formed on the polyimide insulating substrate.

次いで、形成された配線回路を保護及び遮蔽するように電気絶縁を目的としたソルダーレジストを形成する。 Next, a solder resist for electrical insulation is formed so as to protect and shield the formed wiring circuit.

図８は、従来のＴＣＰテープに形成した配線層を説明する側断面図である。配線層２ａは、絶縁基材であるポリイミド上に形成されている。従って、各々配線の下側には絶縁性のポリイミドがあり、各々配線は左右及び上側には絶縁性のソルダーレジストが形成されている。配線層２ａは、その周囲を絶縁性の基材とソルダーレジストの樹脂層により電気的に被覆して外部から電気的に遮断される。配線層２ａは、絶縁基材と絶縁性のあるソルダーレジストで外部からの環境汚染、水分等が遮断される。配線の幅、配線間隔、形状では、フォトプロセス技術により自由に選択できる。 FIG. 8 is a side sectional view for explaining a wiring layer formed on a conventional TCP tape. The wiring layer 2a is formed on polyimide which is an insulating base material. Accordingly, an insulating polyimide is provided on the lower side of each wiring, and an insulating solder resist is formed on the left and right and upper sides of each wiring. The wiring layer 2a is electrically shielded from the outside by electrically covering the periphery thereof with an insulating base material and a resin layer of solder resist. The wiring layer 2a is shielded from external environmental contamination, moisture, and the like by an insulating base material and an insulating solder resist. The width, interval, and shape of the wiring can be freely selected by photo process technology.

近年、スタックトＩＣパッケージでは、搭載するＩＣチップは、高機能化及び高速度化するため、ＬＣＲ電気特性の向上が要望されている。ＬＣＲ電気特性では、電流の安定供給するための配線間の間隔を広げる工夫、低インダクタンス化を図るためのその配線幅を太くする工夫、配線材質の選択等が行われている。さらにインピーダンス整合化のための配線の上及び下側の絶縁層の厚さの調整、相互インダクタンスやクロスストロークの低減のための配線間隔を空ける工夫等が実行されている。 In recent years, in a stacked IC package, since an IC chip to be mounted has a higher function and a higher speed, improvement in LCR electrical characteristics has been demanded. In the LCR electrical characteristics, a device for widening the interval between wires for stable current supply, a device for widening the wire width for reducing inductance, selection of a wire material, and the like are performed. Further, adjustment of the thickness of the insulating layer above and below the wiring for impedance matching, and a device for spacing the wiring for reducing mutual inductance and cross stroke have been implemented.

前記ＬＣＲ電気特性の向上では、ＴＣＰテープが持つ、電気特性の長所を活用することができ、ＴＣＰテープのコスト面等の低減効果も期待できる。最近、大容量データの転送、その一時記録等のＩＣパッケージが増加し、メモリーＩＣ、例えばＮＡＮＤ用ＩＣチップ１２に外付けのコントローラーＩＣ、例えばＡＳＩＣ用ＩＣチップ１１を搭載したスタックトＩＣパッケージ開発され、顧客側の開発作業を低減し、開発工期の短縮する流れが加速している。 In the improvement of the LCR electrical characteristics, the advantages of the electrical characteristics of the TCP tape can be utilized, and a reduction effect on the cost of the TCP tape can be expected. Recently, IC packages for large-capacity data transfer, temporary recording and the like have increased, and a stacked IC package in which an external controller IC, for example, an ASIC IC chip 11 is mounted on a memory IC, for example, a NAND IC chip 12, has been developed. The trend to reduce development work on the customer side and shorten the development period is accelerating.

以下に公知文献を記す。
特開平１１−６７９７０号公報特開平０６−３３４１０４号公報特開２００１−２６７７１３号公報特開２００２−２４６５１０号公報 The known literature is described below.
Japanese Patent Laid-Open No. 11-67970 Japanese Patent Laid-Open No. 06-334104 JP 2001-267713 A JP 2002-246510 A

本発明の課題は、配線チップをＴＣＰテープに代替え化することにより、材料コストの削減し、工期の短縮することができる、さらに、ＴＣＰテープを使用することにより、ＬＣＲ電気特性の向上するＩＣチップ貼り合わせ用のＴＣＰテープ及びそのＴＣＰテープを用いたスタックトＩＣパッケージを提供することである。 An object of the present invention is to replace a wiring chip with a TCP tape, thereby reducing material costs and shortening the construction period. Further, by using a TCP tape, an IC chip that improves LCR electrical characteristics. To provide a TCP tape for bonding and a stacked IC package using the TCP tape.

本発明の請求項１に係る発明は、絶縁基材の片側に等長な配線の群からなる導体層を形成し、前記絶縁基材の中央部にデバイスホールである開口部を設けた枠型形状のＩＣチップ貼り合わせ用ＴＣＰ（Ｔａｐｅｃａｒｒｉｅｒｐａｃｋａｇｅ）を下側のＩＣチップにエラストマを介して貼り合わせ、前記開口部内に前記下側のＩＣチップの上面に上側のＩＣチップを搭載したスタックトＩＣパッケージであり、
前記導体層上にソルダーレジスト層が形成され、前記導体層が配線と、該配線の端部に形
成した、前記上側のＩＣチップとの信号の入出力用の第１の接続端子と、前記下側のＩＣチップとの信号の入出力用の第２の接続端子で構成される等長な配線の群から成り、
前記第１の接続端子の群が前記上側のＩＣチップの四辺に隣接して配列され、かつ、該上側のＩＣチップの四辺にワイヤーボンディングで接続され、
前記第２の接続端子の群が前記下側のＩＣチップの辺に隣接して配列され、かつ、該下側のＩＣチップの辺にワイヤーボンディングで接続され、
（１）前記第２の接続端子の群が配列された第１の方向と平行な方向に配列された前記第１の接続端子の群と前記第２の接続端子の群とを接続する第１の配線の群を、前記第１の方向に配線を突出させるように屈曲させて配線長を等長に形成し、
（２）前記第１の方向に垂直な方向に配列された前記第１の接続端子の群と前記第２の接続端子の群とを接続する第２の配線の群を、前記第１の接続端子の群から前記第１の方向と逆方向に引き出し、前記第２接続端子の群に向けて折り曲げ、次に、前記第１の配線の群が屈曲する方向に屈曲させることで配線長を等長に形成したことを特徴とするスタックトＩＣパッケージである。 The invention according to claim 1 of the present invention is a frame type in which a conductor layer composed of a group of equal-length wirings is formed on one side of an insulating substrate, and an opening which is a device hole is provided at the center of the insulating substrate. Stacked IC package in which a shaped IC chip bonding TCP (Tape carrier package) is bonded to the lower IC chip via an elastomer, and the upper IC chip is mounted on the upper surface of the lower IC chip in the opening. And
A solder resist layer is formed on the conductor layer, the conductor layer is formed on a wiring, a first connection terminal for inputting / outputting a signal to / from the upper IC chip, and the lower layer A group of equal-length wirings composed of second connection terminals for signal input and output with the IC chip on the side,
A group of the first connection terminals is arranged adjacent to the four sides of the upper IC chip, and connected to the four sides of the upper IC chip by wire bonding;
A group of the second connection terminals is arranged adjacent to the side of the lower IC chip, and connected to the side of the lower IC chip by wire bonding;
(1) A first connecting the first connection terminal group and the second connection terminal group arranged in a direction parallel to the first direction in which the second connection terminal group is arranged . The wiring group is bent so that the wiring protrudes in the first direction, and the wiring length is made equal.
(2) A group of second wirings connecting the group of the first connection terminals and the group of the second connection terminals arranged in a direction perpendicular to the first direction is the first connection. Pull out from the terminal group in the direction opposite to the first direction, bend toward the second connection terminal group, and then bend in the direction in which the first wiring group bends, etc. It is a stacked IC package characterized by being formed long.

本発明のＩＣチップ貼り合わせ用のＴＣＰテープを用いれば、配線チップをＴＣＰに変更して用いたことにより、各々の配線長が等長配線となり、ＬＣＲ電気特性の向上が図られる。 When the TCP tape for bonding IC chips of the present invention is used, the wiring chip is changed to TCP, so that each wiring length becomes equal length wiring, and the LCR electrical characteristics can be improved.

本発明のＩＣチップ貼り合わせ用のＴＣＰテープを用いれば、等長配線の配線チップを等長配線のＴＣＰテープに変更して用いたことにより、材料コストの削減が図られる。 If the TCP tape for bonding IC chips of the present invention is used, the material cost can be reduced by changing the wiring chip of the equal length wiring to the TCP tape of the equal length wiring.

本発明のＩＣチップ貼り合わせ用のＴＣＰテープ及びそのＴＣＰテープを用いたスタックトＩＣパッケージを用いれば、配線チップをＴＣＰテープに変更して用いたことにより、各々の配線長が等長配線となり、ＬＣＲ電気特性の向上と工程が短縮することにより、又は材料調達期間の短縮により、工期の短縮が可能となり、さらに、材料費の削減、工数の削減をすることができ製造コストを削減することができる。 If the TCP tape for IC chip bonding of the present invention and the stacked IC package using the TCP tape are used, each wiring length becomes equal length wiring by changing the wiring chip to the TCP tape. By improving electrical characteristics and shortening the process, or by shortening the material procurement period, the work period can be shortened, and further, the material cost and man-hours can be reduced, and the manufacturing cost can be reduced. .

本発明のＩＣチップ貼り合わせ用の等長配線を備えたＴＣＰテープ及びそのＴＣＰテープをインターポーザとして用いたスタックトＩＣパッケージを一実施形態に基づいて以下説明する。 A TCP tape provided with equal-length wiring for IC chip bonding of the present invention and a stacked IC package using the TCP tape as an interposer will be described below based on an embodiment.

本発明のＴＣＰテープは、支持するポリイミドからなる絶縁基材の片側に、等長配線からなる導体層を形成し、その基材の中央部にデバイスホールである導通孔の開口部を設けた枠型形状のＩＣチップ貼り合わせ用ＴＣＰ（Ｔａｐｅｃａｒｒｉｅｒｐａｃｋａｇ
ｅ）である。前記ＴＣＰテープは、ポリイミドの絶縁基材上に、配線回路及びその配線の端部に形成した、上側に貼り合わせるＩＣチップと、及び下側に貼り合わせるＩＣチップとの信号の入出力用の接続端子を備えた複数からなる配線と、その配線上にソルダーレジスト層と、その順序に積層した多層構造である。 The TCP tape of the present invention is a frame in which a conductor layer made of equal-length wiring is formed on one side of an insulating base made of polyimide to support, and an opening of a conduction hole that is a device hole is provided in the center of the base TCP (Tape carrier packag) for bonding IC chips of mold shape
e). The TCP tape is formed on a polyimide insulating substrate, and is connected to a wiring circuit and an IC chip to be bonded to the upper side, and an IC chip to be bonded to the lower side, for input / output of signals. It is a multilayer structure in which a plurality of wirings each having a terminal, a solder resist layer on the wirings, and stacked in that order.

前記絶縁基材は、ポリイミドからなるフイルム基材で、その厚さが１０〜４０μｍからなるテープ状の絶縁基材である。厚さは、搭載するＩＣチップの機能、ＬＣＲ電気特性に適する範囲で最適なものを選択する。 The insulating substrate is a film substrate made of polyimide, and is a tape-like insulating substrate having a thickness of 10 to 40 μm. The optimum thickness is selected within a range suitable for the function of the IC chip to be mounted and the LCR electrical characteristics.

前記配線層は、銅、若しくは銅を６０％〜９９％（重量％）含む銅合金からなる、銅配線回路及び接続端子からなる銅配線であり、電気特性に特に優れた金属から選択した。すなわち、本発明の等長配線は、銅配線に限定し、その電気特性の向上を支援するものである。 The wiring layer is a copper wiring made of copper or a copper alloy made of a copper alloy containing 60% to 99% (weight%) of copper, and made of a metal having particularly excellent electrical characteristics. That is, the isometric wiring of the present invention is limited to the copper wiring and supports the improvement of its electrical characteristics.

前記上側のＩＣチップとのうちの１個の接続端子と、下側のＩＣチップとのうちの１個の接続端子は、１本の銅配線を介して電気的に接続され、一対の配線を形成する配線回路であり、一対の配線長は、各々が等長配線で形成されている。 One connection terminal of the upper IC chip and one connection terminal of the lower IC chip are electrically connected via one copper wiring, and a pair of wirings are connected. In the wiring circuit to be formed, each of the pair of wiring lengths is formed by an equal length wiring.

前記一対の配線幅は、１０〜３０μｍの範囲のうちから選択した任意の寸法から形成する。ＴＣＰテープの各々配線幅は、その機能に応じて最適な配線幅に変更して形成している。例えば、電源、グランド等の低インダクタンス化のため３０μｍに近づける線幅に太くする、例えば、クロストークの低減のため配線幅を細くし、その配線間隔を広くする等、各々配線幅は、１０〜３０μｍの範囲のうちから最適な幅に形成する。 The pair of wiring widths are formed from arbitrary dimensions selected from a range of 10 to 30 μm. The wiring width of each TCP tape is changed to an optimum wiring width according to its function. For example, the line width is increased to 10 μm to reduce the inductance of the power supply, the ground, etc., for example, the wiring width is reduced to reduce crosstalk, and the wiring interval is increased. An optimum width is formed from the range of 30 μm.

本発明のスタックトＩＣパッケージでは、本発明のＴＣＰテープを上側のＩＣチップと下側のＩＣチップ間の隙間に介在するインターポーザの役割を荷うものであって、スタックトＩＣ用の等長配線の配線回路を備えたインターポーザとする用途に限定し、使用する。 In the stacked IC package according to the present invention, the TCP tape according to the present invention serves as an interposer for interposing the gap between the upper IC chip and the lower IC chip. It is limited to use as an interposer with a circuit.

図１は、本発明のＴＣＰテープの一実施例の構造図であり、（ａ）は、ＴＣＰテープの上面図であり、（ｂ）は、その側断面図であり、（ｃ）は、そのＴＣＰテープをインターポーザとしたスタックトＩＣパッケージの側断面図である。 FIG. 1 is a structural diagram of an embodiment of the TCP tape of the present invention, (a) is a top view of the TCP tape, (b) is a side sectional view thereof, and (c) is a sectional view thereof. It is a sectional side view of a stacked IC package using a TCP tape as an interposer.

図１（ａ）は、ＴＣＰテープ１０の上面図であり、ＴＣＰテープ１０の表面には、ソルダーレジスト層３が形成されている。ソルダーレジスト層３の表面一部分には、配線層のうちの、信号入出力用の接続端子２ｂと、４ｂが露出され、形成されている。ソルダーレジスト層３は、配線回路２ａ（５２ａ）の表面上に形成されている。中央部には、導通孔６の開口部が形成されている。該導通孔６には、ＩＣチップが配置される。前記接続端子２ｂ、４ｂは、導通孔の開口部の近傍に接続端子２ｂ及びＴＣＰテープ１０の外周の近傍に接続端子４ｂが形成され、前記接続端子２ｂは等長配線５２ｂを介して接続した接続端子４ｂはワイヤーボンデング時の相手側の接続端子に用いられている。すなわち、ＩＣチップのパッドと前記接続端子２ｂ、４ｂとをワイヤーボンデングで電気的に接続して一つの回路を形成する。図１（ａ）の事例では、ＮＡＮＤ用ＩＣチップ１２の左側にＴＣＰテープ１０が配置されている。前記ＴＣＰテープ１０は、図の上側と下側の２方の辺に接続端子２ｂ、４ｂが形成されている。配線回路２ａ、５２ａは、一対の銅配線の群であり、各々の銅配線が等長配線であり、前記一対の配線の一方の端部に接続端子２ｂが形成され、他方の端部に接続端子４ｂが形成されている。従って、例えば１つの接続端子２ｂと銅配線２ａと接続端子４ｂの一対の配線回路の長さは、その他の一対の配線回路の長さと等しく、すなわち各々一対の銅配線は、等長配線で形成されている。 FIG. 1A is a top view of the TCP tape 10, and a solder resist layer 3 is formed on the surface of the TCP tape 10. Of the wiring layer, signal input / output connection terminals 2b and 4b are exposed and formed on a part of the surface of the solder resist layer 3. The solder resist layer 3 is formed on the surface of the wiring circuit 2a (52a). An opening of the conduction hole 6 is formed at the center. An IC chip is disposed in the conduction hole 6. The connection terminals 2b and 4b are formed by connecting a connection terminal 2b near the opening of the conduction hole and a connection terminal 4b near the outer periphery of the TCP tape 10, and the connection terminal 2b is connected via an equal length wiring 52b. The terminal 4b is used as a connection terminal on the other side during wire bonding. That is, a pad of an IC chip and the connection terminals 2b and 4b are electrically connected by wire bonding to form one circuit. In the case of FIG. 1A, the TCP tape 10 is arranged on the left side of the NAND IC chip 12. The TCP tape 10 has connection terminals 2b and 4b formed on two sides on the upper and lower sides in the figure. The wiring circuits 2a and 52a are a group of a pair of copper wirings, and each copper wiring is an equal length wiring. A connection terminal 2b is formed at one end of the pair of wirings, and connected to the other end. A terminal 4b is formed. Therefore, for example, the length of a pair of wiring circuits of one connection terminal 2b, copper wiring 2a, and connection terminal 4b is equal to the length of the other pair of wiring circuits, that is, each pair of copper wirings is formed of equal length wiring. Has been.

図１（ｂ）は、図１（ａ）のｙ−ｙ’面の断面図であり、ＴＣＰテープ１０の部分は、支持基材であるポリイミド絶縁基材１の上面側に配線回路及び接続端子の導体層２、その上にソルダーレジスト層３が積層され、ポリイミド絶縁基材２の下面側に裏打ち材、若しくはエラストマ５が形成されている。なお、図１（ａ）〜（ｂ）のＴＣＰテープ１０は、ＩＣチップ貼り合わせ用でスタックトＩＣパッケージのインターポーザであって、その層構成が片側１層のみに配線回路２ａが形成した構造である。前記ポリイミド絶縁基材１は、２層構成（絶縁基材／導体層）、又は３層構成（絶縁基材／接着層／導体層）のテープ基材で形成されている。図１（ｂ）では、導通孔６両端の近傍に複数個配列した接続端子２ｂが一列、等間隔に配置されている。同様に、ＴＣＰテープの両端部に複数個配列した接続端子４ｂが一列、等間隔に配置されている。前記接続端子２ｂ、４ｂ間は、等長配線５２ａを介して一対の配線が形成されている。接続端子４ｂ、２ｂでは、銅配線層の表面にＮｉ（ニッケル）、Ａｕ（金）と積層されており、Ｃｕ／Ｎｉ／Ａｕの３層構造であり、この無電解、電解めっきでは銅面の残渣除去の処理を完全に行い、後工程の電気的な接続に対処した（図示せず）。 FIG. 1B is a cross-sectional view of the yy ′ plane of FIG. 1A, and the TCP tape 10 portion is connected to the wiring circuit and connection terminals on the upper surface side of the polyimide insulating base material 1 which is a supporting base material. A conductor resist layer 2 and a solder resist layer 3 are laminated thereon, and a backing material or an elastomer 5 is formed on the lower surface side of the polyimide insulating substrate 2. The TCP tape 10 shown in FIGS. 1A to 1B is an interposer for IC chip bonding and a stacked IC package, and has a structure in which the wiring circuit 2a is formed on only one layer on one side. . The polyimide insulating substrate 1 is formed of a tape substrate having a two-layer structure (insulating substrate / conductor layer) or a three-layer structure (insulating substrate / adhesive layer / conductor layer). In FIG. 1B, a plurality of connection terminals 2b arranged in the vicinity of both ends of the conduction hole 6 are arranged in a line at equal intervals. Similarly, a plurality of connection terminals 4b arranged at both ends of the TCP tape are arranged in a line at equal intervals. A pair of wirings are formed between the connection terminals 2b and 4b via equal-length wirings 52a. In the connection terminals 4b and 2b, Ni (nickel) and Au (gold) are laminated on the surface of the copper wiring layer, and has a three-layer structure of Cu / Ni / Au. Residue removal processing was performed completely to deal with electrical connection in the subsequent process (not shown).

本発明のＴＣＰテープをインターポーザとして用いたスタックトＩＣパッケージの作製方法を説明する。 A method for manufacturing a stacked IC package using the TCP tape of the present invention as an interposer will be described.

ＴＣＰテープに用いるポリイミド絶縁基材は、銅箔の片方側にポリイミド前駆体溶液を塗工して乾燥硬化させる方法、又は銅箔の片方側に熱可塑性樹脂シートを熱圧着する方法がある。また、ポリイミドの基材に、スパッター蒸着により銅層を形成する方法、又はポリイミドの基材に、無電解めっき及び電解めっきにより銅層を形成する方法がある。また、必要の場合、銅配線の形成では、無電解、電解のめっき法によるめっき銅を析出させ形成する、例えばアデティブ法がある。 The polyimide insulating base material used for the TCP tape includes a method in which a polyimide precursor solution is applied to one side of a copper foil and dried and cured, or a method in which a thermoplastic resin sheet is thermocompression bonded to one side of a copper foil. Further, there are a method of forming a copper layer on a polyimide base material by sputtering deposition, or a method of forming a copper layer on a polyimide base material by electroless plating and electrolytic plating. In addition, when necessary, for example, an additive method is used to form copper wiring by depositing and forming plated copper by electroless or electrolytic plating.

図１（ｃ）は、ＴＣＰテープの側断面図であり、ＩＣチップ貼り合わせ用、すなわち、ＴＣＰテープをインターポーザとして用いたスタックトＩＣパッケージの側断面図である。スタックトＩＣパッケージ用インターポーザ２０ａは、図１（ｂ）のＴＣＰテープ１０と、ＮＡＮＤ用ＩＣチップ１２とをエラストマ５を介して貼り合わせた構造である。スタックトＩＣパッケージ用インターポーザ２０ａは、複数のＩＣチップを重ね合わせて搭載するもので、導通孔６に配置する、例えば制御用ＩＣチップを搭載し、フラツシュメモリのＮＡＮＤ用ＩＣチップ１２とを組み合わせたスタックトＩＣパッケージ用インターポーザである。 FIG. 1C is a side sectional view of a TCP tape, and is a side sectional view of a stacked IC package for attaching an IC chip, that is, using a TCP tape as an interposer. The stacked IC package interposer 20 a has a structure in which the TCP tape 10 of FIG. 1B and the NAND IC chip 12 are bonded together via an elastomer 5. The stacked IC package interposer 20a is a stacked IC package in which a plurality of IC chips are stacked and mounted, for example, a control IC chip disposed in the conduction hole 6, and a stacked IC combination with a NAND IC chip 12 for flash memory. IC package interposer.

図２は、本発明のスタックトＩＣパッケージ用インターポーザ（前記図１（ｃ）の）にＡＳＩＣ用ＩＣチップを搭載したスタックトＩＣパッケージの一実施例の部分構造の側断面図である。 FIG. 2 is a side sectional view of a partial structure of an embodiment of a stacked IC package in which an ASIC IC chip is mounted on the stacked IC package interposer (of FIG. 1C) of the present invention.

前記スタックトＩＣパッケージ用インターポーザ２０ａに、ＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用１２を貼り合わせ、搭載したスタックトＩＣパッケージを説明する側断面図である。最初に、図１（ｃ）のスタックトＩＣパッケージ用インターポーザ２０ａ上に、ＡＳＩＣ用ＩＣチップ１１を搭載する。次いで、ＡＳＩＣ用ＩＣチップ１１の端子と、接続端子２ｂとにワイヤーボンデング１３を形成する。次いで、外周近傍の接続端子４ｂとＮＡＮＤ用ＩＣチップ１２のパッドとにワイヤーボンデング１３を形成する。ワイヤーボンデング１３の形成により、ＡＳＩＣ用ＩＣチップ１１とＮＡＮＤ用ＩＣチップ１２がＴＣＰテープ１０の等長配線５２ａを介して最適な電気特性の回路が形成される。なお、図２のスタックトＩＣパッケージ２０の場合、最適な回路の形成では、インターポーザであるＴＣＰテープの配線が等長配線とされたため、ワイヤーボンデングを含む配線長が各々同一距離となり、その電気特性が改善されている。 FIG. 5 is a side sectional view for explaining a stacked IC package in which an ASIC IC chip 11 and a NAND chip 12 are bonded to the stacked IC package interposer 20a and mounted. First, the ASIC IC chip 11 is mounted on the stacked IC package interposer 20a shown in FIG. Next, the wire bonding 13 is formed on the terminal of the ASIC IC chip 11 and the connection terminal 2b. Next, the wire bonding 13 is formed on the connection terminals 4 b near the outer periphery and the pads of the NAND IC chip 12. By forming the wire bonding 13, the ASIC IC chip 11 and the NAND IC chip 12 form a circuit having optimum electrical characteristics via the equal-length wiring 52 a of the TCP tape 10. In the case of the stacked IC package 20 of FIG. 2, in the formation of the optimum circuit, the wiring of the TCP tape as the interposer is made to be an equal length wiring, so that the wiring length including the wire bonding is the same distance, and its electrical characteristics Has been improved.

図２を用いて、スタックトＩＣパッケージの回路形成方法を説明する。 A method of forming a stacked IC package circuit will be described with reference to FIG.

搭載するＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用ＩＣチップ１２は、ワイヤーボンデング１３の形成、及びスタックトＩＣパッケージ用インターポーザ２０ａの配線回路２ａを介して回路形成されている。ＡＳＩＣ用ＩＣチップ１１とスタックトＩＣパッケージ用インターポーザ２０ａとのワイヤーボンデング１３による電気的な接続は、ＴＣＰテープの各々の接続端子２ｂから等長配線５２ａと、接続端子４ｂまでの配線回路が形成されている。また、接続端子２ｂは、上側のＩＣチップ、例えばＡＳＩＣ用ＩＣチップ１１のパッドと接続され、接続端子４ｂは、下側のＩＣチップ、例えばＮＡＮＤ用ＩＣチップ１２のパッドと接続されている。従って、スタックトＩＣパッケージの一対の配線回路の配線長は、その他の配線長と等長配線となる。絶縁基材表面の高さ、すなわちＡＳＩＣ用ＩＣチップ１１の表面との段差が縮小されて、ＡＳＩＣ用ＩＣチップ１１の配置位置も近接する工夫がされてワイヤーボンデング１３の距離が接近した。その全配線長距離が等長配線となり、それに比例して、ＬＣＲ特性等の回路特性も向上する。同様に、スタックトＩＣパッケージ用インターポーザ２０ａとＮＡＮＤ用ＩＣチップ１２との電気的な接続は、ＴＣＰテープの配線回路の形成が、配線の幅、隣接配線との間隔、配線の下側（この場合絶縁基材の厚さ）、上側（この場合ソルダーレジスト厚さ）が最適な状態に調整され、電気特性が大幅に改善される。すなわち、従来の配線チップの配線とＴＣＰテープの配線との比較では、ＴＣＰテープの方がより改善できる。さらにワイヤーボンデング１３の距離も接近して、ワイヤーボンデング１３の長さが短縮され、回路特性も向上する。また、本発明のスタックトＩＣパッケージ用インターポーザは軽薄短小となるため、軽薄短小となるスタックトＩＣパッケージを製造することができる。 The ASIC IC chip 11 and the NAND IC chip 12 to be mounted are formed through the formation of the wire bonding 13 and the wiring circuit 2a of the stacked IC package interposer 20a. The electrical connection between the ASIC IC chip 11 and the stacked IC package interposer 20a by the wire bonding 13 is performed by forming a wiring circuit from each connection terminal 2b of the TCP tape to the equal length wiring 52a and the connection terminal 4b. ing. The connection terminal 2b is connected to an upper IC chip, for example, a pad of the ASIC IC chip 11, and the connection terminal 4b is connected to a lower IC chip, for example, a pad of the NAND IC chip 12. Accordingly, the wiring length of the pair of wiring circuits of the stacked IC package is the same length wiring as the other wiring lengths. The height of the surface of the insulating substrate, that is, the level difference from the surface of the ASIC IC chip 11 was reduced, and the arrangement of the ASIC IC chip 11 was devised to approach the distance of the wire bonding 13. The entire wiring long distance becomes equal length wiring, and the circuit characteristics such as LCR characteristics are also improved in proportion thereto. Similarly, the electrical connection between the stacked IC package interposer 20a and the NAND IC chip 12 includes the formation of the wiring circuit of the TCP tape, the width of the wiring, the interval between adjacent wirings, and the lower side of the wiring (in this case, insulation). The thickness of the base material) and the upper side (in this case, the thickness of the solder resist) are adjusted to the optimum state, and the electrical characteristics are greatly improved. That is, the TCP tape can be improved more in comparison with the wiring of the conventional wiring chip and the wiring of the TCP tape. Furthermore, the distance of the wire bonding 13 approaches, the length of the wire bonding 13 is shortened, and the circuit characteristics are improved. In addition, since the interposer for stacked IC packages according to the present invention is light, thin, and short, a stacked IC package that is light, thin, and short can be manufactured.

本発明のスタックトＩＣパッケージでは、上側のＩＣチップと、下側のＩＣチップ間に介在するインターポーザとして、本発明の等長配線を備えたＴＣＰテープを用いたことにより、前記上側のＩＣチップと、下側のＩＣチップ及びインターポーザ間との配線回路は、上側のＩＣチップのパッドと、ＴＣＰテープの接続端子２ｂとをワイヤーボンデングにより電気的な接続をし、下側のＩＣチップのパッドと、ＴＣＰテープの接続端子４ｂとをワイヤーボンデングにより電気的な接続をして形成されている。前記スタックトＩＣパッケージでは、上側のＩＣチップのパッドからワイヤー長、及びＴＣＰテープの接続端子２ｂ〜接続端子４ｂまでの配線長の合計配線長は、各々配線群の平均配線長の±１０％の範囲の配線長に形成したことが特徴である。次に等長配線の形成方法について以下に説明する。 In the stacked IC package of the present invention, as the interposer interposed between the upper IC chip and the lower IC chip, the upper IC chip is formed by using the TCP tape having the equal length wiring of the present invention, The wiring circuit between the lower IC chip and the interposer electrically connects the upper IC chip pad and the connection terminal 2b of the TCP tape by wire bonding, and the lower IC chip pad; The connection terminal 4b of the TCP tape is electrically connected by wire bonding. In the stacked IC package, the total wiring length of the wiring length from the pad of the upper IC chip to the wiring length and the connection length from the connection terminal 2b to the connection terminal 4b of the TCP tape is within ± 10% of the average wiring length of each wiring group. It is characterized in that the wiring length is formed. Next, a method for forming equal-length wiring will be described below.

図３は、本発明のＩＣチップ貼り合わせ用ＴＣＰの一実施例の等長配線部分を説明する上面図であり、（ａ）は、等長配線の全面図であり、（ｂ）は、一方の平行配線型の銅配線領域であり、（ｃ）は他方の対角配線型の銅配線領域である。以下に、本発明のＩＣチップ貼り合わせ用ＴＣＰテープの一実施例に於ける等長配線の設計方法を説明する。 FIG. 3 is a top view for explaining an equal-length wiring portion of an embodiment of the TCP for laminating IC chips of the present invention, (a) is a full view of the equal-length wiring, and (b) is one side. (C) is the other diagonal wiring type copper wiring region. A method for designing equal-length wiring in one embodiment of the TCP tape for bonding IC chips of the present invention will be described below.

図３（ａ）では、ＩＣチップのパッドは４辺に配置した場合で、且つＴＣＰテープの接続端子４ｂは２辺に配置した事例の等長配線部分の全面図であり、中央に導通孔６が形成された銅配線層２ａ面である。この事例では、図６の相当する場合である。ＴＣＰテープの左上の角０から、導通孔の左上角０’の距離は、ｘ、ｙ方向ともに３Ｌ／２の距離とし、その位置に導通孔を形成した。なお、前記Ｌは、搭載するＩＣチップの一辺の長さである。等長配線の設計では、起点位置を接続端子２ｂとし、その終点は接続端子４ｂとする。接続端子２ｂは、導通孔の４方の近傍に配置され、図上側の接続端子２ｂの位置に、左端側よりＡ₀、Ａ₁・・・Ａ_nの順番に等間隔に所定数のｎ個が配置されている。同様に、時計まわりにＢ₀、Ｂ₁・・・Ｂ_nと、Ｃ₀、Ｃ₁・・・Ｃ_nと、Ｄ₀、Ｄ₁・・・Ｄ_nと配置されている。起点位置を接続端子２ｂ、例えばＡ₀、Ａ₁・・・Ａ_n（以下、Ａ₀〜Ａ_nと記す）は、その終点は接続端子４ｂ、例えばＡ０〜Ａｎとに配線を介して接続する。以下同様
に、例えば、接続端子２ｂのＢ₀〜Ｂ_nは、接続端子４ｂのＢ０〜Ｂｎとに配線を介して接続する。接続端子４ｂのＡ０〜Ａｎ、Ｂ０〜Ｂｎは、図上側の接続端子４ｂの位置に、一列に並んで所定数のｎ個が配置されている。また、接続端子４ｂのＣ０〜Ｃｎ、Ｄ０〜Ｄｎも同様に配置されている。ＴＣＰテープの左上の角０―０’対角線で、その上側に、接続端子４ｂのＡ０〜Ａｎ、Ｂ０〜Ｂｎまでの配線領域、対角線の下側はＣ０〜Ｃｎ、Ｄ０〜Ｄｎまでの配線領域にし、等長配線の経路は、対角線を境に対象に形成する。前記の、Ａ₀〜Ａ_nとＡ０〜Ａｎ配線領域は、平行した配線経路で形成、すなわち、平行配線型６０であり、前記の、Ｂ₀〜Ｂ_nとＢ０〜Ｂｎは、９０度角度を変えた配線経路で形成する、対角配線型７０で等長配線を形成する。 In FIG. 3 (a), the pads of the IC chip are arranged on four sides, and the connection terminals 4b of the TCP tape are full-scale views of the equal-length wiring portion in the example arranged on the two sides, with the conduction hole 6 in the center. This is the surface of the copper wiring layer 2a on which is formed. This case corresponds to the case of FIG. The distance from the upper left corner 0 of the TCP tape to the upper left corner 0 'of the conduction hole was 3L / 2 in both the x and y directions, and the conduction hole was formed at that position. Note that L is the length of one side of the IC chip to be mounted. In the design of equal-length wiring, the starting point position is the connection terminal 2b and the end point is the connection terminal 4b. The connection terminal 2b is arranged in the vicinity of the four sides of the conduction hole, and is arranged at a predetermined number _{n in} the order of A ₀ , A ₁ ... An from the left end side at the position of the connection terminal 2b on the upper side of the figure. Is arranged. Similarly, are arranged and B _0, B ₁ ··· B _n clockwise, and _{_{_{C 0, C 1 ··· C n}}} , and _{_{_{D 0, D 1 ··· D n}}} . The start position connecting terminals 2b, e.g. _{_{_{A 0, A 1 ··· A n}}} ( hereinafter, referred to as A ₀ to A _n), the end point is connected via a wire connection terminal 4b, for example in the A0~An . Similarly, for example, B _{0 to} B _n of the connection terminal 2b are connected to B0 to _Bn of the connection terminal 4b via wiring. A predetermined number n of A0 to An and B0 to Bn of the connection terminal 4b are arranged in a line at the position of the connection terminal 4b on the upper side of the drawing. Further, C0 to Cn and D0 to Dn of the connection terminal 4b are similarly arranged. The upper left corner of the TCP tape is the 0-0 'diagonal line, and above it is the wiring area from A0 to An and B0 to Bn of the connection terminal 4b, and the lower side of the diagonal line is the wiring area from C0 to Cn and D0 to Dn. The equal-length wiring paths are formed with the diagonal line as the boundary. Said, A ₀ to A _n and A0~An wiring region is formed in parallel with the wiring path, i.e., a parallel wire type 60, of the, B ₀ .about.B _n and B0~Bn is a 90-degree angle Equal length wiring is formed by the diagonal wiring mold 70 formed by the changed wiring path.

辺Ａの接続端子２ｂのＡ₀〜Ａ_nからの配線は、直線Ａ₀’〜Ａ_n’６１を通過後、方向を変更し、直線直線Ａ₀’’〜Ａ_n’’６２を通過後、方向を元に戻して、接続端子４ｂのＡ０〜Ａｎに到達する経路で形成する。 Wiring from A ₀ to A _n of the connection terminal 2b of the sides A linearly A ₀ 'after passing through to A _n '61, change the direction, straight linear A _0' after passing through 'to A _n' '62 , The direction is returned to the original, and a path reaching A0 to An of the connection terminal 4b is formed.

同様に、辺Ｂの接続端子２ｂのＢ₀〜Ｂ_nからの配線は、方向を変更して、直線Ｂ₀’〜Ｂ_n’７１を通過後、さらに方向を変更し、直線Ｂ₀’’〜Ｂ_n’’７２を通過後、直線Ｂ₀’’’〜Ｂ_n’’’７３を通過後、方向を変更し、直線Ｂ₀’’’’〜Ｂ_n’’’’７４通過後、方向を元に戻して接続端子４ｂのＢ０〜Ｂｎに到達する経路で形成する。 Similarly, the wiring from B _{0 to} B _n of the connection terminal 2b on the side B is changed in direction, and after passing through the straight lines B ₀ ′ to B _n ′ 71, the direction is further changed to change the straight line B ₀ ″. 'after passing through the '72, linear _{_{B 0' ~B n '' ~B}} n '' after passing through the '73, to change the direction, the straight line B ₀ '''' .about.B _n ''''74 after passing, The direction is returned to the original, and the connection terminal 4b is formed by a route reaching B0 to Bn.

図３（ｂ）は、対角線０−０’の上側の等長配線の平行配線型６０の配線領域である。以下に説明する。 FIG. 3B shows a wiring region of the parallel wiring mold 60 of equal length wiring on the upper side of the diagonal line 0-0 '. This will be described below.

最初に、平行配線型のＡ₀〜Ａ_nとＡ０〜Ａｎとの配線経路を説明する。接続端子２ｂ〜４ｂまでの間に、直線Ａ₀’〜Ａ_n’６１と、直線Ａ₀’’〜Ａ_n’’６２を経由して接続端子４ｂのＡ０〜Ａｎに到達する。最初の直線Ａ₀’〜Ａ_n’６１は、接続端子２ｂのＡ₀〜Ａ_nからＬ／２の距離だけ離れた位置で、平行位置にあり、次の直線Ａ₀’’〜Ａ_n’’６２は、さらにＬ／２の距離だけ離れ、その位置は、左側へＬの距離移動した位置で、平行位置にある。前記直線では、均等の距離、例えばパッドの間隔の距離に分割し、その分割点と他の直線の分割点間は直線経路で配線を形成する。この場合、直線Ａ₀’〜Ａ_n’６１と、直線Ａ₀’’〜Ａ_n’’６２と、接続端子４ｂのＡ０〜Ａｎ間では所望の配線長となるように配線経路を延伸する区間である。この方法での配線長は、同一の配線長に形成されている。また配線とその隣の配線との距離、すなわち、回線間隔は、パッドの配置間隔と同一距離となる。例えば、配線長の延伸では、平行配置した接続端子２ｂ〜４ｂの距離の増減、その間の左側の移動する回数の増減により調整する。各々の配線長の増減は、通過する直線上の分割点の左側への移動距離の加減により調整する。 First, explaining the routing of the A ₀ to A _n and A0~An parallel wire type. Until the connection terminals 2b~4b, 'and to A _n '61, linear A _0' linear A ₀ reaches the A0~An connecting terminal 4b via the '~A _n' '62. The first straight lines A ₀ ′ to A _n ′ 61 are parallel to each other at a distance of L / 2 from A _{0 to} A _n of the connection terminal 2 b, and the next straight lines A ₀ ″ to A _n ′. '62 is further separated by a distance of L / 2, and its position is a position moved by a distance of L to the left side and is in a parallel position. The straight line is divided into equal distances, for example, a distance between pads, and a wiring is formed by a straight path between the dividing point and another straight line dividing point. Interval In this case, 'and to A _n '61, linear A _0' linear A ₀ and 'to A _n' '62, Between A0~An connecting terminal 4b which extends the wire path so that a desired wiring length It is. The wiring length in this method is formed to be the same wiring length. The distance between the wiring and the adjacent wiring, that is, the line interval is the same distance as the pad arrangement interval. For example, in extending | stretching wiring length, it adjusts by the increase / decrease in the distance of the connecting terminals 2b-4b arrange | positioned in parallel, and the increase / decrease in the frequency | count of the movement of the left side in the meantime. The increase / decrease of each wiring length is adjusted by adjusting the moving distance to the left of the dividing point on the straight line that passes.

図３（ｃ）は、対角線０−０’の上側の等長配線の対角配線型７０の配線領域である。 FIG. 3C shows a wiring area of the diagonal wiring type 70 of the equal length wiring on the upper side of the diagonal line 0-0 '.

次いで、９０度角度を変えた配置、すなわち対角配線型７０の、Ｂ₀〜Ｂ_nと、Ｂ０〜Ｂｎとの配線経路を説明する。接続端子２ｂ〜４ｂまでの間に、直線Ｂ₀’〜Ｂ_n’７１と、直線Ｂ₀’’〜Ｂ_n’’７２との通過で角度を９０度変更し、直線Ｂ₀’’’〜Ｂ_n’’’７３を通過後、方向を変更し、直線Ｂ₀’’’’〜Ｂ_n’’’’７４を通過後、方向を元に戻して接続端子４ｂのＢ０〜Ｂｎに到達する。最初の直線Ｂ₀’〜Ｂ_n’７１は４５度角度を変更し対角線０−０’と平行し、次の直線Ｂ₀’’〜Ｂ_n’’７２は、さらに４５度角度に変更し、Ｂ０〜Ｂｎと平行となり、接続端子４ｂのＢ０〜Ｂｎまでの距離は３Ｌ／２だけ離れた、平行位置にあり、次の直線Ｂ₀’’’〜Ｂ_n’’’７３は、Ｌ／２の距離だけ離れた位置で、平行位置にあり、次の直線Ｂ₀’’’’〜Ｂ_n’’’’７４は、さらにＬ／２の距離だけ離れ、その位置は、左側へＬの距離移動した位置で、平行位置にある。前記直線７１、７２、７３、では、均等の距離、例えばパッドの間隔の距離に分割し、その分割点と他の直線の分割点間は直線経路で配線を形成する。この場合、直線Ｂ₀’’’〜Ｂ_n’’
’７３と、直線Ｂ₀’’’’〜Ｂ_n’’’’７４と、接続端子４ｂのＢ０〜Ｂｎ間では所望の配線長となるように配線経路を延伸する。この場合、直線Ｂ₀’’’’〜Ｂ_n’’’’７４では、その長さは２Ｌとなり、この直線上のみパッド間隔の２倍の距離で等分する分割点とする。この方法での配線長は、同一の配線長に調整して形成されている。また配線とその隣の配線との距離、すなわち、回線間隔は、パッドの配置間隔と同一距離ではない。なお、前記等長配線の形成方法では、必要に応じて各々等長配線毎に線幅、配線間隔等を最適化する必要があり、必要な場合、この設計値を用いた回路シュミレィションを行い、その結果による各々の微調整する。 Next, an arrangement in which the angle is changed by 90 degrees, that is, a wiring path between B _{0 to} B _n and B _{0 to} _Bn of the diagonal wiring mold 70 will be described. Until the connection terminals 2B～4b, 'and .about.B _n '71, linear B _0' linear B ₀ 'to change the angle of 90 degrees at the passage of the '72, linear _{_{B 0''~Bn''}} ~ After passing through B _n ′ ″ 73, the direction is changed, and after passing through the straight lines B ₀ ″ ″ to B _n ″ ″ 74, the direction is restored to reach B ₀ to Bn of the connection terminal 4 b. . The first straight line B ₀ ′ to B _n ′ 71 changes the angle by 45 degrees and is parallel to the diagonal line 0-0 ′, and the next straight line B ₀ ″ to B _n ″ 72 changes to an angle of 45 degrees, It is parallel to B0 to Bn, the distance from B0 to Bn of the connection terminal 4b is 3L / 2, and is in a parallel position, and the next straight lines B ₀ '''to B _n ''' 73 are L / 2 The next straight line B ₀ ″ ″ to B _n ″ ″ 74 is further separated by a distance of L / 2, and the position is the distance of L to the left side. It is in the parallel position at the moved position. The straight lines 71, 72, 73 are divided into equal distances, for example, distances between the pads, and a wiring is formed by a straight path between the dividing points and other straight line dividing points. In this case, the straight line B ₀ ′ ″ to B _n ″
The wiring path is extended so as to have a desired wiring length between '73, the straight lines B ₀ ″ ″ to B _n ″ ″ 74, and B ₀ to Bn of the connection terminal 4 b. In this case, the length of the straight line B ₀ ″ ″ to B _n ″ ″ 74 is 2L, and only the straight line is a dividing point that is equally divided by a distance twice the pad interval. The wiring length in this method is adjusted to the same wiring length. Further, the distance between the wiring and the adjacent wiring, that is, the line interval is not the same distance as the pad arrangement interval. In the above-described method for forming equal-length wiring, it is necessary to optimize the line width, wiring interval, etc. for each equal-length wiring as necessary. When necessary, circuit simulation using this design value is performed. , Each fine adjustment by the result.

図４は、本発明のＴＣＰテープをインターポーザとして用いたスタックトＩＣパッケージの一実施例の上面図である。スタックトＩＣパッケージ用インターポーザ３０ａは、スタックトＩＣパッケージ用インターポーザ２０ａと、配線基板３１とをエラストマ３５を介して貼り合せた構成である。図４に示すスタックトＩＣパッケージは、図６の従来品と同じ組み合わせのスタックトＩＣパッケージであり、すなわち、同一製造指示、同一検査仕様で作成したスタックトＩＣパッケージであり、特にＬＣＲ電気特性の向上をめざしたものである。その相違点は、図６の従来品では、等長配線の配線チップ４１を用いたもので、本発明の図４のスタックトＩＣパッケージでは、等長配線のＴＣＰテープ１０を用いた(図６、図４参照)。 FIG. 4 is a top view of an embodiment of a stacked IC package using the TCP tape of the present invention as an interposer. The stacked IC package interposer 30 a has a configuration in which the stacked IC package interposer 20 a and the wiring substrate 31 are bonded together via an elastomer 35. The stacked IC package shown in FIG. 4 is a stacked IC package having the same combination as the conventional product shown in FIG. 6, that is, a stacked IC package created with the same manufacturing instructions and the same inspection specifications, with the aim of improving LCR electrical characteristics. It is a thing. The difference is that the conventional product of FIG. 6 uses the wiring chip 41 of equal length wiring, and the stacked IC package of FIG. 4 of the present invention uses the TCP tape 10 of equal length wiring (FIG. 6, FIG. (See FIG. 4).

図４は、配線基板３１の上にＮＡＮＤ用ＩＣチップ１２を貼り合わせ、ＮＡＮＤ用ＩＣチップ１２上の左端にＡＳＩＣ用ＩＣチップ１１がＴＣＰテープ１０を介して貼り合わせている。ＮＡＮＤ用ＩＣチップ１２は、横１５．６３ｍｍ×縦８．９４ｍｍの形状である。ＴＣＰテープ１０は、横８．９４ｍｍ×縦８．９４ｍｍの形状である。ＡＳＩＣ用ＩＣチップ１１は、横３．９２ｍｍ×縦３．９２ｍｍの形状である。電気的な接続では、ＡＳＩＣ用ＩＣチップ１１のパッドは、ＴＣＰテープ１０の接続端子２ｂ、４ｂ、等長配線５２ｂを経由して配線基板３１の接続端子にワイヤーボンデング１３ａ、１３ｂされている。ＮＡＮＤ用ＩＣチップ１２の左側、右側のパッドと配線基板３１の左側、右側の接続端子とをワイヤーボンデング１３ｃされたことにより、配線基板３１、ＮＡＮＤ用ＩＣチップ１２、ＴＣＰテープ１０、ＡＳＩＣ用ＩＣチップ１１が電気的に接続される。なお、スタックトＩＣパッケージとしての入出力端子は配線基板３１の裏面側に形成した半田ボール３２の役割である。 In FIG. 4, the NAND IC chip 12 is bonded onto the wiring substrate 31, and the ASIC IC chip 11 is bonded to the left end of the NAND IC chip 12 via the TCP tape 10. The IC chip 12 for NAND has a shape of horizontal 15.63 mm × vertical 8.94 mm. The TCP tape 10 has a shape of 8.94 mm wide × 8.94 mm long. The ASIC IC chip 11 has a shape of horizontal 3.92 mm × vertical 3.92 mm. In electrical connection, the pads of the ASIC IC chip 11 are wire bonded 13a and 13b to the connection terminals of the wiring board 31 via the connection terminals 2b and 4b of the TCP tape 10 and the equal length wiring 52b. Since the left and right pads of the NAND IC chip 12 and the left and right connection terminals of the wiring substrate 31 are wire bonded 13c, the wiring substrate 31, the NAND IC chip 12, the TCP tape 10, and the ASIC IC Chip 11 is electrically connected. Note that the input / output terminals as the stacked IC package have a role of the solder balls 32 formed on the back surface side of the wiring board 31.

前記配線基板３１の左上の角（０）に近接した位置にＡＳＩＣ用ＩＣチップ１１が配置され、そのＡＳＩＣ用ＩＣチップ１１は、四辺にパッドが配置されている。なお、前記角（０）から時計回りに辺Ａ、辺Ｂ、辺Ｃ、辺Ｄとする。ＮＡＮＤ用ＩＣチップ１２は、辺Ｂ、辺Ｄの側にパッドが配置されている。ワイヤーボンデングによる接続では、配線基板３１の接続端子（辺Ｄ、辺Ｂ側）とＮＡＮＤ用ＩＣチップ１２の辺Ｂ、辺Ｄ側のパッドにワイヤーボンデング１３ｃにより接続されている。ＴＣＰテープ１０は、導通孔６の近傍の４辺の接続端子２ｂが形成され、そのＴＣＰテープの外周の辺Ａ、辺Ｄに接続端子４ｂが形成されている。ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ａ、辺Ｂ）は、前記導通孔６の近傍の接続端子２ｂとワイヤーボンデング１３ａされ、前記外周の辺Ａの接続端子４ｂを経由して配線基板３１の接続端子（辺Ａ）にワイヤーボンデング１３ｂにより直接に接続され、同様に、パッド（辺Ｄ、辺Ｃ）は、前記外周の辺Ｄの接続端子２ｂ、４ｂを経由して配線基板３１の接続端子（辺Ｄ）に接続されている。例えば、ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ａ）は、ＴＣＰテープの接続端子２ｂ、４ｂを介して、配線基板３１の接続端子（辺Ａ）に直接に接続される。ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ｂ）も、ＴＣＰテープの接続端子２ｂ、４ｂを介して、配線基板３１の接続端子（辺Ａ）に接続されている。すなわち、ＡＳＩＣ用ＩＣチップ１１のパッド（辺Ｂ）は、ＴＣＰテープ１０を経由して配線基板３１の接続端子（辺Ａ）に接続されている。従って、ＴＣＰテープの配線を等長配線にしたことにより、前記各々配線回路では、静電容量の負荷が大幅に軽減
され、この配線上での負荷の分布が平均化し、偏りが発生する危険が防止できる。 The ASIC IC chip 11 is disposed at a position close to the upper left corner (0) of the wiring board 31, and the ASIC IC chip 11 has pads disposed on four sides. Note that side A, side B, side C, and side D are clockwise from the corner (0). The NAND IC chip 12 has pads arranged on the sides B and D. In the connection by wire bonding, the connection terminals (side D and side B side) of the wiring board 31 and the pads on the side B and side D of the NAND IC chip 12 are connected by the wire bonding 13c. The TCP tape 10 is formed with four connection terminals 2b in the vicinity of the conduction hole 6, and the connection terminals 4b are formed on the sides A and D on the outer periphery of the TCP tape. The pads (side A, side B) of the ASIC IC chip 11 are wire bonded 13a to the connection terminal 2b in the vicinity of the conduction hole 6, and are connected to the wiring board 31 via the connection terminal 4b on the outer side A. It is directly connected to the connection terminal (side A) by the wire bonding 13b. Similarly, the pad (side D, side C) is connected to the wiring board 31 via the connection terminals 2b, 4b on the outer side D. It is connected to the terminal (side D). For example, the pad (side A) of the ASIC IC chip 11 is directly connected to the connection terminal (side A) of the wiring board 31 via the connection terminals 2b and 4b of the TCP tape. The pad (side B) of the ASIC IC chip 11 is also connected to the connection terminal (side A) of the wiring board 31 via the connection terminals 2b and 4b of the TCP tape. That is, the pad (side B) of the ASIC IC chip 11 is connected to the connection terminal (side A) of the wiring board 31 via the TCP tape 10. Therefore, by making the TCP tape wiring equal length wiring, the load on the capacitance is greatly reduced in each of the wiring circuits, and the distribution of the load on the wiring is averaged, and there is a risk of occurrence of bias. Can be prevented.

図４に示す本発明の等長配線からなるＴＣＰテープを用いた一例のスタックトＩＣパッケージでは、搭載したＩＣチップが四辺パッド配置であるため、等長配線からなるＴＣＰテープ使用して電気的な接続したことにより、インダクタンスやインピーダンスの整合化、相互インダクタンスやクロスストロークに不具合が発生する問題が防止され、すなわちＬＣＲ電気特性が改善された。 In the stacked IC package of the example using the TCP tape made of the equal length wiring of the present invention shown in FIG. 4, since the mounted IC chip has a four-sided pad arrangement, the TCP tape made of the equal length wiring is used for electrical connection. As a result, the problem of inconsistency in inductance and impedance matching, mutual inductance and cross stroke is prevented, that is, the LCR electrical characteristics are improved.

図５（ａ）〜（ｃ）は、本発明の等長配線のＴＣＰテープをインターポーザとして用いた一実施例のスタックトＩＣパッケージの工程フローを説明する側断面図である。なお、図５（ａ）は、図４上のｘ−ｘ’の側断面図である。 FIGS. 5A to 5C are side sectional views for explaining a process flow of the stacked IC package of one embodiment using the TCP tape of the equal length wiring of the present invention as an interposer. FIG. 5A is a side sectional view taken along the line x-x ′ in FIG.

図５（ａ）では、本発明の等長配線を備えたＴＣＰテープのインターポーザ３０ａ上に、ＡＳＩＣ用ＩＣチップ１１を搭載する。次いで、ＡＳＩＣ用ＩＣチップ１１のパッドと、接続端子２ｂとにワイヤーボンデング１３ａを形成する。次いで、外周近傍の接続端子４ｂと配線基板３１のパッドとにワイヤーボンデング１３ｂを形成する。次いで、ＮＡＮＤ用ＩＣチップ１２のパッドと配線基板３１のパッドとにワイヤーボンデング１３ｃを形成する。図５（ａ）は、ワイヤーボンデング１３ａ、１３ｂ、１３ｃの形成により、ＡＳＩＣ用ＩＣチップ１１とＮＡＮＤ用ＩＣチップ１２がスタックトＩＣパッケージ用インターポーザ２０ａの配線回路２ａを介して最適な回路が形成される。次いで、回路チェック等の検証を実施した後、次の工程の投入する。なお、外周近傍の接続端子４ｂとＮＡＮＤ用ＩＣチップ１２のパッドとワイヤーボンデング１３ｂする場合もある。 In FIG. 5A, the ASIC IC chip 11 is mounted on the interposer 30a of the TCP tape having the equal length wiring of the present invention. Next, wire bonding 13a is formed on the pads of the ASIC IC chip 11 and the connection terminals 2b. Next, the wire bonding 13 b is formed on the connection terminals 4 b near the outer periphery and the pads of the wiring board 31. Next, the wire bonding 13 c is formed on the pads of the NAND IC chip 12 and the pads of the wiring substrate 31. In FIG. 5 (a), by forming the wire bondings 13a, 13b, and 13c, the ASIC IC chip 11 and the NAND IC chip 12 form an optimum circuit through the wiring circuit 2a of the stacked IC package interposer 20a. The Next, after performing verification such as circuit check, the next process is performed. In some cases, the connection terminals 4b near the outer periphery and the pads of the NAND IC chip 12 are wire bonded 13b.

図５（ａ）を用いて、回路形成方法を説明する。搭載するＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用ＩＣチップ１２は、ワイヤーボンデング１３ａ、１３ｂ、１３ｃ、及びスタックトＩＣパッケージ用インターポーザ２０ａの配線回路２ａを介して回路形成されている。ＡＳＩＣ用ＩＣチップ１１とスタックトＩＣパッケージ用インターポーザ２０ａとのワイヤーボンデング１３ａによる電気的な接続は、等長配線となり、回路特性も向上する。同様に、スタックトＩＣパッケージ用インターポーザ２０ａとＮＡＮＤ用ＩＣチップ１２との電気的な接続でも、その効果により等長配線となり、回路特性も向上する。 A circuit formation method will be described with reference to FIG. The ASIC IC chip 11 and the NAND IC chip 12 to be mounted are formed through the wire bonding 13a, 13b, 13c, and the wiring circuit 2a of the stacked IC package interposer 20a. The electrical connection by the wire bonding 13a between the IC chip 11 for ASIC and the interposer 20a for stacked IC package becomes equal length wiring, and the circuit characteristics are also improved. Similarly, even when the stacked IC package interposer 20a and the NAND IC chip 12 are electrically connected to each other, the effect is that the wiring length is equal and the circuit characteristics are improved.

次いで、図５（ｂ）では、ＮＡＮＤ用ＩＣチップ１２上に形成した回路を湿度等外部環境から保護するために樹脂モールド１４を形成する。 Next, in FIG. 5B, a resin mold 14 is formed in order to protect the circuit formed on the NAND IC chip 12 from the external environment such as humidity.

図５（ｃ）は、搭載するＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用ＩＣチップ１２と、配線基板３１とを一体化したＴ−ＢＧＡ型のスタックトＩＣパッケージ３０であり、スタックトＩＣパッケージ用インターポーザを用いたスタックトＩＣパッケージの一実施例である。ＡＳＩＣ用ＩＣチップ１１とＮＡＮＤ用ＩＣチップ１２の間に介在するインターポーザに本発明の等長配線を備えたＴＣＰテープ１０を用いたスタックトＩＣパッケージの一実施例である。 FIG. 5C shows a T-BGA type stacked IC package 30 in which an IC chip 11 for ASIC, an IC chip 12 for NAND, and a wiring board 31 are integrated, and an interposer for stacked IC packages is used. It is one Example of a stacked IC package. 1 is an example of a stacked IC package using a TCP tape 10 having an equal length wiring of the present invention in an interposer interposed between an ASIC IC chip 11 and a NAND IC chip 12.

図５（ｃ）では、ＡＳＩＣ用ＩＣチップ１１とスタックトＩＣパッケージ用インターポーザ２０ａは、ワイヤーボンデング１３ａを形成、スタックトＩＣパッケージ用インターポーザ２０ａと配線基板３１はワイヤーボンデング１３ｂを形成、ＮＡＮＤ用ＩＣチップ１２と配線基板３１はワイヤーボンデング１３ｃを形成し一つの回路を形成したスタックトＩＣパッケージである。配線基板３１の裏面側には半田ボール３２が形成され、配線基板の端子３１ａと半田ボール３２は、配線基板に形成した配線回路及び基板を貫通する導通路を介して電気的に接続され、前記半田ボール３２が入出力端子する役割を荷っている。 In FIG. 5C, the ASIC IC chip 11 and the stacked IC package interposer 20a form the wire bonding 13a, the stacked IC package interposer 20a and the wiring board 31 form the wire bonding 13b, and the NAND IC chip. 12 and the wiring substrate 31 are stacked IC packages in which a wire bonding 13c is formed to form one circuit. Solder balls 32 are formed on the back side of the wiring board 31, and the terminals 31a of the wiring board and the solder balls 32 are electrically connected via a wiring circuit formed on the wiring board and a conduction path that penetrates the board. The solder ball 32 serves as an input / output terminal.

本発明のＴＣＰテープ１０を用いたスタックトＩＣパッケージと、従来のスタックトＩＣパッケージとを同一の、ＡＳＩＣ用ＩＣチップ１１、ＮＡＮＤ用ＩＣチップ１２、配線基板３１を用いて、本発明のＴＣＰテープ１０を用いた実施例１と、従来の配線チップ４１を用いた比較例の実施例２を作製した。次いで実施例１、実施例２の試料では、キャパシタンスを実測した。なお実施例１では、図４のＴＣＰテープ１０を用いたスタックトＩＣパッケージであり、実施例２では、図６の従来の配線チップのスタックトＩＣパッケージである。 Using the same IC chip 11 for ASIC, IC chip 12 for NAND, and wiring substrate 31, the stacked IC package using the TCP tape 10 of the present invention is the same as the conventional stacked IC package. Example 1 used and Example 2 of a comparative example using a conventional wiring chip 41 were produced. Next, in the samples of Example 1 and Example 2, the capacitance was measured. The first embodiment is a stacked IC package using the TCP tape 10 of FIG. 4, and the second embodiment is a stacked IC package of the conventional wiring chip of FIG.

実施例１は、図４を参照に説明する。絶縁基材は、４０μｍ厚のポリイミドフイルム（商品名：エスパネックス）、銅箔は、１５μｍ厚の銅フイルム（商品名：エスパネックス）を使用した。最初に、ＴＣＰテープ用絶縁基材を作製した。 The first embodiment will be described with reference to FIG. A 40 μm-thick polyimide film (trade name: Espanex) was used as the insulating substrate, and a 15 μm-thick copper film (trade name: Espanex) was used as the copper foil. First, an insulating substrate for TCP tape was produced.

次いで、絶縁基材上の銅層に配線パターンを形成した。パターン形成は、公知の製造方法、フォトプロセス法を用いた。ソルダーレジストは、ＰＳＲ−４０００／ＡＵＳ１２ＨＦ（太陽インキ（株）製造）を用い、その厚さは１５μｍで形成した。接続端子の形成では、配線端部の銅上に、電解ニッケルめっき、その上に電解金めっきを行い、０．３５μｍ厚Ａｇ／１．５μｍ厚Ｎｉ／Ｃｕからなる３層構成とした。以上により実施例１のＴＣＰテープ１０を作製した。 Next, a wiring pattern was formed on the copper layer on the insulating substrate. A known manufacturing method and photo process method were used for pattern formation. The solder resist was PSR-4000 / AUS12HF (manufactured by Taiyo Ink Co., Ltd.), and the thickness was 15 μm. In the formation of the connection terminals, electrolytic nickel plating was performed on the copper at the end of the wiring, and electrolytic gold plating was performed thereon to form a three-layer structure of 0.35 μm thick Ag / 1.5 μm thick Ni / Cu. Thus, the TCP tape 10 of Example 1 was produced.

次いで、実施例１のスタックトＩＣパッケージの製造指示、検査仕様配線に従って、基板３１の上にＮＡＮＤ用ＩＣチップ１２を、その上の左端にＡＳＩＣ用ＩＣチップ１１を実装したＴＣＰテープ１０を貼り合わせた。ＮＡＮＤ用ＩＣチップ１２は、横１５．６３ｍｍ×縦８．９４ｍｍの形状で、ＴＣＰテープ１０は、横８．９４ｍｍ×縦８．９４ｍｍの形状で、ＡＳＩＣ用ＩＣチップ１１は、横３．９２ｍｍ×縦３．９２ｍｍの形状である。実施例１のスタックトＩＣパッケージは、ＡＳＩＣ用ＩＣチップ１１と、ＴＣＰテープ１０の接続端子２ｂ、４ｂと、配線基板３１の接続端子にワイヤーボンデング１３ａ、１３ｂ１３ｃにより電気的な接続をした。完成した実施例１のスタックトＩＣパッケージの端子間の電気特性のうち、キャパシタンスを測定した（図４、図５参照）。 Next, according to the manufacturing instruction and inspection specification wiring of the stacked IC package of Example 1, the TCP tape 10 on which the NAND IC chip 12 was mounted on the substrate 31 and the ASIC IC chip 11 was mounted on the left end was bonded. . The NAND IC chip 12 is 15.63 mm wide by 8.94 mm long, the TCP tape 10 is 8.94 mm wide by 8.94 mm long, and the ASIC IC chip 11 is 3.92 mm wide. The shape is 3.92 mm long. In the stacked IC package of Example 1, the ASIC IC chip 11, the connection terminals 2b and 4b of the TCP tape 10, and the connection terminal of the wiring board 31 were electrically connected by wire bonding 13a and 13b13c. Of the electrical characteristics between the terminals of the completed stacked IC package of Example 1, the capacitance was measured (see FIGS. 4 and 5).

実施例２は、配線基板３１上にＮＡＮＤ用ＩＣチップ１２と、その上の左端にＡＳＩＣ用ＩＣチップ１１と、そのＡＳＩＣ用ＩＣチップの右側と下側に各々配線チップ４１を張り合わせた。ＮＡＮＤ用ＩＣチップ１２は、横１５．６３ｍｍ×縦８．９４ｍｍの形状で、ＡＳＩＣ用ＩＣチップ１１は、横３．９２ｍｍ×縦３．９２ｍｍの形状で、配線チップ４１は、横３．２６ｍｍ×縦３．２６ｍｍの形状である。次いで、ＡＳＩＣ用ＩＣチップ１１のパッドは、直接配線基板３１に接続と、配線チップ４１を経由して直接配線基板３１にワイヤーボンデングと、ＮＡＮＤ用ＩＣチップ１２のパッドと配線基板３１の接続端子とをワイヤーボンデングと電気的な接続をした。完成した実施例２のスタックトＩＣパッケージの端子間の電気特性のうち、キャパシタンスを測定した（図６参照）。 In the second embodiment, the NAND IC chip 12 on the wiring substrate 31, the ASIC IC chip 11 on the upper left side, and the wiring chip 41 on the right side and the lower side of the ASIC IC chip are bonded to each other. The NAND IC chip 12 is 15.63 mm wide by 8.94 mm long, the ASIC IC chip 11 is 3.92 mm wide by 3.92 mm long, and the wiring chip 41 is 3.26 mm wide. The shape is 3.26 mm long. Next, the pads of the ASIC IC chip 11 are directly connected to the wiring substrate 31, wire bonded to the wiring substrate 31 directly via the wiring chip 41, and the pads of the NAND IC chip 12 and the connection terminals of the wiring substrate 31. And made electrical connection with wire bonding. Of the electrical characteristics between the terminals of the completed IC package of Example 2, the capacitance was measured (see FIG. 6).

次いで、実施例１、２の試料を用いて、キャパシタンスを実測した。実測値は、以下の表１にしめす。 Next, the capacitance was measured using the samples of Examples 1 and 2. The measured values are shown in Table 1 below.

なお、単位は実測値／平均値×１００で、単位は％である。

The unit is measured value / average value × 100, and the unit is%.

実施例１、実施例２の評価では、キャパシタンスの実測値のバラツキは、実施例１では、最大値が１２３（％）で、最小値が８３（％）の範囲に対して、実施例２では、最大値が１５１（％）で、最小値が７１（％）の範囲となり、そのキャパシタンスの配線毎に偏
りが大幅に改善されている。一方、実施例１、実施例２では、キャパシタンスの実測値の平均値では大幅にキャパシタンスが低下し、その低下比率は、実施例２／実施例１が１．８／１．０である。実施例１のキャパシタンスは半減した。以上により、実施例１の本発明のＴＣＰテープ１０を用いたスタックトＩＣパッケージは、ＬＣＲ電気特性が向上した。 In the evaluation of the first and second embodiments, the variation in the actual measurement value of the capacitance is 123 (%) in the first embodiment and the minimum value is 83 (%) in the first embodiment. The maximum value is 151 (%) and the minimum value is in the range of 71 (%), and the bias is greatly improved for each wiring of the capacitance. On the other hand, in Example 1 and Example 2, the capacitance is significantly reduced by the average value of the actually measured capacitance values, and the reduction ratio of Example 2 / Example 1 is 1.8 / 1.0. The capacitance of Example 1 was halved. As described above, the stacked IC package using the TCP tape 10 of the present invention of Example 1 has improved LCR electrical characteristics.

本発明のＩＣチップ貼り合わせ用ＴＣＰの一実施例の部分構造図であり、（ａ）は、ＴＣＰテープの上面図であり、（ｂ）は、その側断面図であり、（ｃ）は、スタックトＩＣパッケージ用インターポーザの側断面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a partial structure figure of one Example of TCP for IC chip bonding of this invention, (a) is a top view of TCP tape, (b) is the sectional side view, (c) is It is a sectional side view of the interposer for stacked IC packages. 本発明のスタックトＩＣパッケージ用インターポーザに搭載したスタックトＩＣパッケージの一実施例の側断面図である。It is a sectional side view of one Example of the stacked IC package mounted in the interposer for stacked IC packages of this invention. 本発明のＩＣチップ貼り合わせ用ＴＣＰの一実施例の等長配線部分を説明する上面図であり、（ａ）は、全面図であり、（ｂ）は、一方の配線領域であり、（ｃ）は他方の配線領域である。It is a top view explaining the equal-length wiring part of one Example of TCP for IC chip bonding of this invention, (a) is a full view, (b) is one wiring area | region, (c ) Is the other wiring region. 本発明のスタックトＩＣパッケージ用インターポーザの一実施例の上面図である。It is a top view of one Example of the interposer for stacked IC packages of the present invention. （ａ）〜（ｃ）は、本発明のスタックトＩＣパッケージ用インターポーザに搭載したスタックトＩＣパッケージの一実施例の工程フローを説明する側断面図である。(A)-(c) is a sectional side view explaining the process flow of one Example of the stacked IC package mounted in the interposer for stacked IC packages of this invention. 従来のスタックトＩＣパッケージの配線チップを用いた場合の一例であり、（ａ）は、側断面図であり、（ｂ）は、上面図である。It is an example at the time of using the wiring chip of the conventional stacked IC package, (a) is a sectional side view, (b) is a top view. （ａ）〜（ｂ）は、従来のスタックトＩＣパッケージの工程フローを説明する側断面図である。(A)-(b) is a sectional side view explaining the process flow of the conventional stacked IC package. 従来のＴＣＰテープに形成した配線層を説明する部分拡大の側断面である。It is a partial expanded side cross section explaining the wiring layer formed in the conventional TCP tape.

Explanation of symbols

１…絶縁基材（ポリイミドの）
２…導体層、（銅）配線層
２ａ…配線回路（銅配線群）
２ｂ…接続端子（信号入出力用端子）
３…ソルダーレジスト（層）
４ｂ…接続端子
５…エラストマ
６…導通孔（デバイスホール用開口部の）
１０…ＴＣＰテープ（ＴＣＰ用テープ）
１１…ＡＳＩＣ用ＩＣチップ
１２…ＮＡＮＤ用ＩＣチップ
１３…ワイヤーボンデング
１３ａ…ワイヤーボンデング(上側の)
１３ｂ…ワイヤーボンデング（ＴＣＰの）
１３ｃ…ワイヤーボンデング（下側の
１４…樹脂モールド
２０…スタックトＩＣパッケージ（ＴＣＰテープを用いた半導体パッケージ）
２０ａ…スタックトＩＣパッケージ用インターポーザ
２６…ＴＣＰテープを用いたスタックトＩＣパッケージ
３０ａ…スタックトＩＣパッケージ用インターポーザ
３０…Ｔ−ＢＧＡ型のスタックトＩＣパッケージ
３１…配線基板
３１ａ…接続端子
３１ｂ…接続端子
３２…半田ボール
３５…エラストマ
４１…配線チップ
５２ａ…等長配線
６０…平行配線型
６１…直線Ａ₀’〜Ａ_n’
６２…直線Ａ₀’’〜Ａ_n’’
７０…対角配線型
７１…直線Ｂ₀’〜Ｂ_n’
７２…直線Ｂ₀’’〜Ｂ_n’’
７３…直線Ｂ₀’’’〜Ｂ_n’’’
７４…直線Ｂ₀’’’’〜Ｂ_n’’’’ 1 ... Insulating substrate (polyimide)
2 ... conductor layer, (copper) wiring layer 2a ... wiring circuit (copper wiring group)
2b: Connection terminal (signal input / output terminal)
3 ... Solder resist (layer)
4b ... Connection terminal 5 ... Elastomer 6 ... Conduction hole (of device hole opening)
10 ... TCP tape (TCP tape)
11 ... ASIC IC chip 12 ... NAND IC chip 13 ... Wire bonding 13a ... Wire bonding (upper)
13b ... Wire bonding (TCP)
13c ... Wire bonding (lower 14 ... resin mold 20 ... stacked IC package (semiconductor package using TCP tape)
20a ... Stacked IC package interposer 26 ... Stacked IC package 30a using TCP tape ... Stacked IC package interposer 30 ... T-BGA type stacked IC package 31 ... Wiring board 31a ... Connection terminal 31b ... Connection terminal 32 ... Solder ball 35 ... elastomer 41 ... wiring chip 52a ... length signal lines 60 ... parallel wiring type 61 ... linear A ₀ '~A _n'
62 ... Straight line A ₀ ″ to A _n ″
70 ... Diagonal wiring type 71 ... Straight line B ₀ 'to B _n '
72 ... straight line B ₀ ″ to B _n ″
73 ... Straight line B ₀ '''to B _n '''
74: Straight line B ₀ ″ ″ to B _n ″ ″

Claims

A frame-shaped IC chip bonding TCP (Tape) in which a conductor layer composed of a group of equal-length wirings is formed on one side of an insulating substrate, and an opening which is a device hole is provided in the central portion of the insulating substrate.
a stacked IC package in which an upper IC chip is mounted on the upper surface of the lower IC chip in the opening, and the carrier package is bonded to the lower IC chip via an elastomer.
A solder resist layer is formed on the conductor layer, the conductor layer is formed on a wiring, a first connection terminal for inputting / outputting a signal to / from the upper IC chip, and the lower layer A group of equal-length wirings composed of second connection terminals for signal input and output with the IC chip on the side,
A group of the first connection terminals is arranged adjacent to the four sides of the upper IC chip, and connected to the four sides of the upper IC chip by wire bonding;
A group of the second connection terminals is arranged adjacent to the side of the lower IC chip, and connected to the side of the lower IC chip by wire bonding;
(1) A first connecting the first connection terminal group and the second connection terminal group arranged in a direction parallel to the first direction in which the second connection terminal group is arranged . The wiring group is bent so that the wiring protrudes in the first direction, and the wiring length is made equal.
(2) A group of second wirings connecting the group of the first connection terminals and the group of the second connection terminals arranged in a direction perpendicular to the first direction is the first connection. Pull out from the terminal group in the direction opposite to the first direction, bend toward the second connection terminal group, and then bend in the direction in which the first wiring group bends, etc. Stacked IC package characterized by being formed long.