[go: up one dir, main page]

JP4568039B2 - 半導体装置およびそれを用いた半導体モジュール - Google Patents

半導体装置およびそれを用いた半導体モジュール Download PDF

Info

Publication number
JP4568039B2
JP4568039B2 JP2004194673A JP2004194673A JP4568039B2 JP 4568039 B2 JP4568039 B2 JP 4568039B2 JP 2004194673 A JP2004194673 A JP 2004194673A JP 2004194673 A JP2004194673 A JP 2004194673A JP 4568039 B2 JP4568039 B2 JP 4568039B2
Authority
JP
Japan
Prior art keywords
electrode
semiconductor device
conductor
insulating film
cylindrical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004194673A
Other languages
English (en)
Other versions
JP2006019431A (ja
Inventor
聡 松井
連也 川野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2004194673A priority Critical patent/JP4568039B2/ja
Priority to US11/167,162 priority patent/US7768133B2/en
Publication of JP2006019431A publication Critical patent/JP2006019431A/ja
Priority to US12/820,478 priority patent/US7898073B2/en
Application granted granted Critical
Publication of JP4568039B2 publication Critical patent/JP4568039B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、貫通電極を備える半導体装置およびそれを用いた半導体モジュールに関する。
従来、並列にチップを配列するタイプやパッケージスタックタイプのＳｉＰに対して、より高い集積度を達成するためベアチップスタック型マルチチップモジュール（ＭＣＭ）が提案されてきた。ベアチップスタックタイプでは半導体基板を貫通する配線が必要となる。貫通電極を有する従来のベアチップスタック型ＭＣＭとして、特許文献１〜４に記載のものがある。
特許文献１および特許文献２には、半導体チップを貫通する柱状のプラグを有する半導体装置が記載されている。これらの文献に記載の半導体装置では、プラグが埋設された一つの半導体基板の開口に対し１つの配線が対応している。
特許文献３には、半導体領域を貫通す柱状の一つの導電プラグの外側に二重の絶縁膜が設けられた構造が開示されている。この構成は、導電性ビアをまず設け、その外側の半導体基板面に絶縁体トレンチリングを設けて２重の絶縁膜を有するビア構造としたものである。絶縁膜の２重化により、バンプ接続部からの半導体基板への絶縁不良や接続不良を防止できるとされている。
特許文献４には、中心にシリコンの柱を残した構造の２重の導電膜を有するビアの例が示されている。リング状スリットビアを多重構造とすることにより、埋め込み性を向上させることができるとされている。同文献には、電気的に絶縁されたリング状のＣｕチップスループラグを有する半導体装置用チップが開示されている。リング状のチップスループラグは、内部に凸状のＳｉウェハが残存するようにリング状の凹部を形成し、凹部の両側面および底面を覆う絶縁膜上にＣｕ膜を設け、このＣｕ膜を起点として電解メッキ法により凹部を埋め込むことにより形成される。
また、同文献には、リング型のスリットビアをＣｕで充填する際に完全充填せず、残った隙間のスリットに絶縁体を充填して、２重のスリットビアを形成する構成が記載されている。このようにチップスループラグをリング状とすることにより、円柱形の凹部を埋め込む場合よりも埋込時間の短縮が可能であるとされている。また、貫通孔に金属を埋め込むための必要な成膜量を小さくしてスループットの向上を図ることができるとされている。また、チップスループラグと接続電極との接合面積を稼いで信頼性の低下を防止し得るとされている。
特開平１０−２２３８３３号公報 特開２００２−１７０９０４号公報 特開２００２−２８９６２３号公報 特開２００２−４３５０２号公報
ところが、上記従来技術においては、貫通プラグ１個が一つの配線に対応するため、貫通電極密度の向上を図ることが困難であった。また、寄生容量の低減が困難であり、さらに、貫通プラグに付加機能を与えることが難しいという点で、改善の余地を有していた。
また、特許文献１〜３の構成の場合、低抵抗の貫通電極を得るために太い貫通電極を用いると、埋め込み時間が非常に長くなってしまう。また、特許文献４に記載された単純な直線状のスリットビアや、その変形（ドーナツ型）をスリットビアとすると埋め込み性は向上するが、貫通電極と半導体基板との接触面積が中実の円形ビアとした場合よりも大きくなる。このため、容量が増加する。容量低減のためには絶縁膜厚を厚くしなければならないが、これは埋め込み時間の延長を招く。このように、従来技術は、埋め込み性向上という観点で改善の余地があった。
また、貫通電極の周囲は、絶縁膜を介してＳｉ基板で覆われている。そのため、貫通電極には、絶縁膜の誘電率、膜厚およびビア径で定まる寄生容量が発生する。貫通電極によるリング状のスリットビアのない構造の場合、貫通電極容量を低減させるためにビア側壁の絶縁膜を厚くすると、絶縁膜の形成時間が長時間化する。また、ビア開口面積も大型化する。このため、絶縁膜を充分に厚くできない懸念があり、容量の低減が困難であった。
また、特許文献４では、もっぱら埋め込み性の向上を目的としてスリットビアを用い、チップ接続面積を増大させるためにスリットを長方形から矩形の組合せやリング状に変形している。こうした構成では、スループラグからなる貫通電極の寄生容量が増大する懸念があった。また、貫通電極の抵抗が増加する懸念があった。
また、半導体モジュールのチップ積層数が多層になるほど一つのチップを貫通する配線の数が増加する。このため、チップ中の貫通電極の形成領域の面積が大型化してしまい、小型化が困難であった。貫通電極の増加は、特に積層ＤＲＡＭで顕著である。ＤＲＡＭの場合、必要な貫通電極は、配線層１層につきバス幅分だけ多くなるので、場合によっては数千ピンもの貫通電極が一つのチップ中を通ることになり得る。具体的には、２０００ピン×３層の場合１層目の貫通信号ピン数は６０００ピンとなる。この内４０００ピンは一層目をただ通過するだけである。このとき、一つの貫通孔あたり一つの配線が対応する構成では、貫通電極の形成に必要な面積が膨大となる。また、貫通プラグのピッチはビア径などのスペックによって定まる下限がある。このため、一つの貫通孔あたり一つの配線が対応する構成では、一つの貫通電極あたりの抵抗値を固定した時に必要になる面積が大きくなる。また、一つの貫通孔あたり一つの配線が対応する構成では、容量を低減するための厚い絶縁膜を用いたビアをそれぞれ使用して電源供給およびＧＮＤ（接地）を行う。このため、電源供給およびＧＮＤの場合は負荷容量を比較的大きくすることができるにも関わらず、必要なビア数、ビア面積が増大する原因となっていた。
また、従来の構成では、信号ピンが微細ピッチで配列されている貫通電極領域において、貫通電極からの不要輻射によるクロストークノイズが発生しやすい。貫通電極のピッチが微細になるにつれこのノイズは発生しやすくなる。
以上のように、貫通電極を有する従来の半導体装置においては、貫通電極を省スペース化しつつ高密度に設けるという点で改善の余地があった。また、寄生容量の低減という観点でも改善の余地があった。
本発明は上記事情に鑑みてなされたのものであり、その目的は、貫通電極を少ない面積で高密度に設ける技術を提供することにある。
本発明によれば、半導体基板と、前記半導体基板を貫通する筒状の第一導電体と、前記半導体基板を貫通し、前記第一導電体の内側に前記第一導電体から離間して設けられた複数のストライプ状の第二導電体と、前記半導体基板と前記第一導電体との間に設けられ、前記第一導電体の外側面を被覆する絶縁膜と、を備えることを特徴とする半導体装置提供される。
本発明の半導体装置は、第一導電体の内側に第一導電体から離間して第二導電体が設けられた構成となっている。また、第一導電体の内側に複数の第二導電体が設けられている。このため、半導体基板を貫通する導電体を小さいスペースに高密度で設けることができる。
本発明の半導体装置において、複数の前記第二導電体は、互いに平行に設けられていてもよい。こうすることにより、第二導電体をさらに高密度に配置することができる。
本発明の半導体装置において、前記第一導電体の外側面を被覆する第一の絶縁膜と、前記第一導電体の内側面を被覆する第二の絶縁膜と、前記第二導電体の側面を被覆する第三の絶縁膜と、を備えてもよい。こうすることにより、第一導電体と第二導電体とを確実に絶縁することができる。
また、本発明の半導体装置において、前記第二の絶縁膜と前記第三の絶縁膜とが、前記半導体基材によって区画されていてよい。これにより、第一導電体および第二導電体の製造時の埋め込み特性を向上させることが可能な構成とすることができる。また、本発明の半導体装置において、前記半導体基材がシリコンであってもよい。また、本発明の半導体装置において、前記第二の絶縁膜と前記第三の絶縁膜とを区画する前記半導体基板は、環状部と、前記環状部の異なる二カ所を接続する接続部とを備えることができる。
本発明の半導体装置において、前記第一導電体と前記第二導電体とが同電位となるように接続されている構成とすることができる。こうすれば、第一導電体と第二導電体との間に寄生容量が発生することを防止できる。また、本発明の半導体装置において、複数の前記第二導電体が同電位となるように接続されている構成とすることができる。こうすることにより、第二導電体間に寄生容量が発生することを防止できる。
本発明によれば、半導体基板と、前記半導体基板を貫通する筒状の第一導電体と、前記半導体基板を貫通し、前記第一導電体の内面の一の領域と他の領域とを接続する複数のストライプ状の第二導電体と、を備えることを特徴とする半導体装置が提供される。
本発明の半導体装置は、第一導電体の内側に第二導電体が設けられた構成となっている。このため、半導体基板を貫通する導電体を限られた領域に高密度で配設することができる。また、第一導電体と第二導電体とが接続されているため、これらが同電位となる。このため、第一導電体と第二の導電体との間に寄生容量が発生しない構成となっている。また、半導体基板を貫通する導電体の抵抗を低減することができる。
本発明の半導体装置において、互いに平行に設けられた複数の前記第二導電体を含んでもよい。こうすることにより、第二導電体を高密度で第一導電体の内側の領域に設けることができる。




本発明の半導体装置において、前記第一導電体の外側面を被覆する第一の絶縁膜と、前記第一導電体の内側面および前記第二導電体の側面を被覆する第二の絶縁膜と、を有してもよい。こうすれば、第一導電体とその側方に残存する半導体とを確実に絶縁することができる。また、第二導電体とその側方に残存する半導体とを確実に絶縁することができる。このため、第一導電体と第二導電体とを確実に絶縁することができる。また、本発明において、前記第二の絶縁膜は、前記半導体基板の側面外周を囲む環状の膜とすることができる。
本発明によれば、前記半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、前記第一導電体または前記第二導電体と、前記他の半導体装置とが、電気的に接続されていることを特徴とする半導体モジュールが提供される。本発明の半導体モジュールによれば、複数の半導体装置間を短い距離で高密度に電気的に接続することが可能となる。
本発明によれば、貫通電極を少ない面積で高密度に設ける技術が実現される。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
本実施形態は、貫通電極を備えた半導体装置に関する。半導体基板に一または二以上のストライプ状の貫通電極が近接配置され、そのストライプ状の貫通電極の外側を、所定の幅の筒状貫通電極が囲んでいる。
図１は、本実施形態に係る半導体装置の構成を模式的に示す図である。また、図２は、図１のＡ−Ａ’断面図である。図１に示した半導体装置１００は、シリコン基板１０１と、シリコン基板１０１を貫通する断面矩形の貫通孔中に充填された構造体１２０を有する。構造体１２０は、筒状貫通電極１０３と、ストライプ状貫通電極１０７と、シリコン１０５と、第一の絶縁膜１０９と、第二の絶縁膜１１１と、第三の絶縁膜１１３と、を有する。
筒状貫通電極１０３は、シリコン基板１０１を貫通する筒状の導電体である。筒状貫通電極１０３の平面形状は、略矩形の環である。また、ストライプ状貫通電極１０７は、シリコン基板１０１を貫通し、筒状貫通電極１０３の内側に筒状貫通電極１０３から離間して設けられている。また、筒状貫通電極１０３の内側の領域には、複数の貫通電極１０７が互いに略平行に設けられている。ストライプ状貫通電極１０７の基板面内断面形状は、略長方形である。
貫通孔中には、ストライプ状貫通電極１０７と筒状貫通電極１０３との間にシリコン１０５が残存している。シリコン１０５は、ストライプ状貫通電極１０７の周囲を囲む姿態で設けられている。
貫通孔の内側面とシリコン１０５との間を第一の絶縁膜１０９が絶縁している。また、筒状貫通電極１０３とシリコン１０５との間を第二の絶縁膜１１１が絶縁している。また、シリコン１０５とストライプ状貫通電極１０７との間を第三の絶縁膜１１３が絶縁している。
筒状貫通電極１０３およびストライプ状貫通電極１０７は、導電体により構成され、たとえば、Ｃｕ、Ａｕ、Ｗ、Ａｌ、Ｎｉ等の金属体や、メタルシリサイド、またはポリシリコンとすることができる。また、図１および図２には示していないが、後述するように、筒状貫通電極１０３またはシリコン１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
第一の絶縁膜１０９、第二の絶縁膜１１１および第三の絶縁膜１１３は、筒状貫通電極１０３またはストライプ状貫通電極１０７の側壁を被覆するバリア膜であり、上記貫通電極に含まれる金属成分がシリコン基板１０１またはシリコン１０５へ拡散することを抑制する。バリア膜の材料は、たとえばＳｉＮやＳｉＯＮ等の窒化膜やＳｉＯ2等の酸化膜などとする。また、これらの膜が二以上積層された積層膜とすることもできる。第一の絶縁膜１０９および第二の絶縁膜１１１の材料としてＳｉＮ、ＳｉＯＮ等を用いることによりバリア膜としての機能がさらに確実に発揮される。また、第一の絶縁膜１０９および第二の絶縁膜１１１の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
なお、図１においては、シリコン基板１０１上に一つの貫通孔および構造体１２０が設けられた構成を示したが、構造体１２０の数や配置に特に制限はなく、半導体装置１００の設計に応じて適宜選択することができる。また、図１においては、筒状貫通電極１０３およびストライプ状貫通電極１０７が平面視において角部を有する構成を示したが、筒状貫通電極１０３およびストライプ状貫通電極１０７の角部が除去されていてもよい。
次に、図１に示した半導体装置１００の製造方法を説明する。半導体装置１００は、半導体基板に貫通しないビア（開口部）を形成し、絶縁膜および導電膜を順次設け、導電膜でビアの内部を充填する。その後、半導体基板を裏面から後退させて薄化し、導電膜の表面を露出させることにより得ることができる。
図７（ａ）〜図７（ｃ）および図８（ａ）〜図８（ｂ）は、半導体装置１００の製造工程を模式的に示す断面図である。まず、フォトリソグラフィー技術を用いて、構造体１２０を設ける位置を開口させるようにシリコン基板１０１の表面のパターニングを行う。パターンの形状は、第一の絶縁膜１０９、筒状貫通電極１０３、第二の絶縁膜１１１、ストライプ状貫通電極１０７および第三の絶縁膜１１３となる位置を開口するようにシリコン１０５を残存させる形状とする。
そして、シリコン基板１０１をエッチングし、スリット状の開口部１２１および互いに平行な複数のスリット状の開口部１２３を形成する（図７（ａ））。開口部１２１の平面形状は略矩形環とする。また、開口部１２３の平面形状は略長方形とする。また、開口部１２１または開口部１２３に、シリコン基板１０１の表面から内部に向かって開口幅が減少するようにテーパを設けてもよい。こうすれば、後述する導電膜１２７の埋め込みをより一層確実に行うことができる。
その後、開口部１２１および開口部１２３の側面および底面を含むシリコン基板１０１の開口部形成面全面に絶縁膜１２５を成膜する（図７（ｂ））。絶縁膜１２５は、後述する工程により第一の絶縁膜１０９、第二の絶縁膜１１１、および第三の絶縁膜１１３となる膜である。たとえばこれらの絶縁膜をＳｉＮ膜とする場合、プラズマＣＶＤ法により絶縁膜１２５としてＳｉＮ膜を５０ｎｍ程度成膜する。
つづいて、絶縁膜１２５の上面全面にシードＣｕ膜（不図示）等の金属シード膜を成膜する。その後、たとえば電解メッキ法により筒状貫通電極１０３およびストライプ状貫通電極１０７となる導電膜１２７を成膜する。導電膜１２７は、たとえばＣｕ膜等の金属膜とすることができる（図７（ｃ））。また、導電膜１２７の形成工程では、ＣＶＤ法によりＷ膜やポリシリコンを埋め込むこともできる。
次に、シリコン基板１０１上の導電膜１２７をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去する。これにより、導電膜１２７が、筒状貫通電極１０３とストライプ状貫通電極１０７とに分割される。また、ＣＭＰの後、エッチングにより絶縁膜１２５を除去してもよい。これにより、絶縁膜１２５が第一の絶縁膜１０９および第二の絶縁膜１１１となる絶縁膜１２９と第三の絶縁膜１１３とに分割される。（図８（ａ））。
なお、図１および図２には示していないが、ＣＭＰの後、研磨面全面に絶縁膜を成膜し、たとえばダマシン法を用いて所定の配線を有する配線層を形成してもよい。配線層は、単層としても多層としてもよい。
次に、研磨面側を支持体（不図示）に固定し、シリコン基板１０１の薄化処理を行う。薄化処理には、研削、研磨、エッチング等を用いることができる。たとえば、機械的研磨により裏面研削を行ってもよい。薄化後のシリコン基板１０１の厚さは、半導体装置１００の装置構成に応じて適宜選択されるが、たとえば半導体装置１００をシリコンインターポーザーとする場合には２０〜４００μｍ程度とすることができる。薄化により、絶縁膜１２９が、第一の絶縁膜１０９および第二の絶縁膜１１１に分割される（図８（ｂ））。その後、支持体をシリコン基板１０１から剥離し、除去することにより、図１に示した半導体装置１００が得られる。
次に、図１に示した半導体装置の効果を説明する。図１に示した半導体装置１００は、互いに絶縁されたストライプ状貫通電極１０７および筒状貫通電極１０３を有する構造体１２０を備える。このため、貫通電極の高密度化、埋め込み時間短縮、配線容量低減、信頼性向上、クロストークノイズ低減、ＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）低減の効果が得られる。
半導体装置１００において、構造体１２０は、筒状貫通電極１０３の内側に複数のストライプ状貫通電極１０７が配設された構成となっている。これは、長いストライプ状貫通電極が分割されて複数のストライプ状貫通電極として配置され、周辺を筒状貫通電極１０３で囲まれている構成に対応する。このため、長いストライプ状貫通電極を基板上に配置した従来の構成に比べ、平面構成における筒状貫通電極１０３およびストライプ状貫通電極１０７の長さに対するストライプ状貫通電極１０７の形成領域の面積を小さくすることができる。よって、たとえばスタック型マルチチップモジュールにおける「パッドネック」にあたる「貫通孔ネック」を解消することができる。
また、貫通電極の省スペース高密度配置が可能となるため、チップ間のバス幅を拡大することができる。
半導体装置１００を用いれば、たとえば、大容量メモリとシステムＬＳＩとのチップオンチップ接続が可能となる。また、このときのバンプ接続の多ピン化および狭ピッチ化が可能となる。たとえば、図１に示した半導体装置１００は、ロジック回路が形成された半導体チップとＤＲＡＭ等のメモリ素子が設けられたメモリチップとの間に設けられ、これらを接続するシリコンインターポーザーとして好適に利用可能である。
なお、インターポーザは、積層型の半導体装置において、たとえばロジックＬＳＩとＤＲＡＭとの間に設けられる。かかる積層型の半導体装置においては、ロジックＬＳＩとＤＲＡＭとの間の導通をインターポーザの貫通電極により行うことができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
また、半導体装置１００は、ＤＲＡＭ等のメモリ素子が設けられたメモリチップとすることができる。外部端子数の多いメモリチップについても、構造体１２０を備える構成とすれば、確実に外部端子を介した電気的接続を確保することができる。また、半導体装置１００は、トランジスタ等が形成されてなる論理回路素子層を有する論理チップとすることもできる。
また、半導体装置１００において、たとえばすべての貫通電極、すなわち筒状貫通電極１０３およびを同一の配線に接続することができる。こうすれば、貫通電極間の寄生容量の発生を防止することができる。
また、一つの構造体１２０中に複数のストライプ状貫通電極１０７が設けられている。このため、複数のストライプ状貫通電極１０７を共通の信号線に接続することができる。これにより、埋め込み時間を短縮しつつ、太い配線と実質的に等価な構成とすることができる。すなわち、本実施形態では、太い貫通プラグを設ける従来の構成に比べ、低負荷、短時間での埋め込みが可能な構造となっている。また、複数のストライプ状貫通電極１０７を共通の信号線に接続することにより、接続信頼性も向上する。
また、構造体１２０において、複数のストライプ状貫通電極１０７を一つの配線に結線することはチップ上に配線層を一層設ければ可能である。このため、埋め込み幅を大きくすることなく、抵抗および容量の小さい配線を得ることができる。また、複数のストライプ状貫通電極１０７を一つの配線に接続する構成とすれば、接合信頼性を一つのストライプ状貫通電極１０７を一つの配線に接続する場合の累乗倍に向上させることができる。
また、構造体１２０は、簡素な製造プロセスで製造可能な構成である。また、簡素な製造プロセスで、筒状貫通電極１０３と通常の中実の貫通プラグとの組合せなど、異なる構造の貫通電極を同時に一つのビア内に形成できる。また、複数の電気特性の異なる貫通電極を一連の製造過程で同時に得ることができる。ここで、複数の電気特性は、たとえば抵抗および容量とすることができる。
また、図１に示した半導体装置１００においては、複数のストライプ状貫通電極１０７を囲むように筒状貫通電極１０３が配置された構成となっている。このため、すべての貫通電極を同電位とし、貫通電極内部の容量をゼロ（０）にすることが可能となる。このように本実施形態によれば、簡素な製造プロセスで低容量の構造体１２０を安定的に形成することができる。
また、半導体装置１００において、ストライプ状貫通電極１０７に信号配線を結線することができる。二重に絶縁がされている中心のストライプ状貫通電極１０７のみを信号につないだ構成とすることができるため、接続信頼性を向上させることができる。また、クロストークノイズやＥＭＩを低減することができる。
また、半導体装置１００において、ストライプ状貫通電極１０７を筒状貫通電極１０３で囲み、ストライプ状貫通電極１０７を信号線に接続してもよい。これにより、全信号ピンを電源、あるいはＧＮＤでシールドする構成することができる。こうすれば、ノイズ源が導電体で囲われるため、貫通電極からの輻射を低減させることができる。このため、中心の信号配線から放出される電磁波を低減できる。よって、クロストークノイズやＥＭＩの低減が可能である。また、ＩＲドロップを解消しやすい構成とすることができる。
また、半導体装置１００においては、筒状貫通電極１０３をストライプ状貫通電極１０７に対するシールド用の貫通電極とすることができる。外側の貫通電極である筒状貫通電極１０３を電源、またはＧＮＤに接続してシールドにしてもよい。こうすれば、半導体装置１００をマルチチップモジュールとしたときに、マルチチップモジュール内部でのクロストークノイズおよびＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減することができる。
また、半導体装置１００においては、構造体１２０が貫通電極として筒状貫通電極１０３およびストライプ状貫通電極１０７を備える。このため、信号配線と電源供給またはＧＮＤ配線とを一つの構造体１２０中に設けることができる。よって一つのビアエリア内に配する電源およびＧＮＤを信号線と同一の貫通孔で供給することが可能となる。したがって、短い配線長で電源を供給することができる。このため、ＩＲドロップの抑制が可能となる。
なお、本実施形態において、筒状貫通電極１０３の平面形状は、筒状であれば矩形には限られない。たとえば、筒状貫通電極１０３の平面形状を円環、楕円環、または多角形の環等としてもよい。また、前述したように、ストライプ状貫通電極１０７の形状を中実の貫通プラグとして筒状貫通電極１０３の内側にこれを多数配設してもよい。
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
図３は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。また、図４は、図３のＢ−Ｂ’断面図である。図３および図４に示したように、半導体装置１１０は、シリコン基板１０１およびシリコン基板１０１中を貫通する構造体１３０を備える。構造体１３０は、貫通電極１３１、シリコン１１９、第一の絶縁膜１０９および第二の絶縁膜１３３を備える。
貫通電極１３１は、筒状貫通電極１１５およびストライプ状貫通電極１１７の連続一体物である。筒状貫通電極１１５は、シリコン基板１０１を貫通する筒状の導電体である。筒状貫通電極１１５の平面形状は、矩形の環である。
また、ストライプ状貫通電極１１７は、シリコン基板１０１を貫通し、筒状貫通電極１１５の一の領域と他の領域とを接続するとともに、筒状貫通電極１１５の内側の領域を複数の領域に区画している。ストライプ状貫通電極１１７の基板面内断面は、長方形である。図３では、ストライプ状貫通電極１１７は、平面配置において、筒状貫通電極１１５の対向する辺同士を接続している。また、図３では、複数のストライプ状貫通電極１１７が互いに略平行に設けられている。
また、貫通孔中には、筒状貫通電極１１５とストライプ状貫通電極１１７との間に複数のシリコン１１９が残存している。複数のシリコン１１９は、互いに平行に配置されている。
また、貫通孔の内側面と筒状貫通電極１１５との間を第一の絶縁膜１０９が絶縁している。また、貫通電極１３１とシリコン１１９との間を第二の絶縁膜１３３が絶縁している。
貫通電極１３１は導電材料からなる。貫通電極１３１の材料は、たとえば、第一の実施形態に記載の筒状貫通電極１０３およびストライプ状貫通電極１０７に用いられる材料とすることができる。また、図３および図４には示していないが、後述するように、筒状貫通電極１１５、ストライプ状貫通電極１１７またはシリコン１０５の上面または下面にバンプや配線等の導電部材が接続されていてもよい。
また、第二の絶縁膜１３３の材料は、たとえば第一の絶縁膜１０９に用いられる材料とすることができる。第二の絶縁膜１３３の膜厚は、たとえば１０ｎｍ以上とする。こうすることにより、バリア膜としての機能がさらに確実に発揮される。
なお、図３においては、シリコン基板１０１上に一つの貫通孔および構造体１３０が設けられた構成を示したが、構造体１３０の数や配置に特に制限はなく、半導体装置１１０の設計に応じて適宜選択することができる。
図３に示した半導体装置１３０は、第一の実施形態に記載の半導体装置１００（図１）の製造と同様にして製造することができる。このとき、図７（ａ）を用いた前述する工程において、互いに平行な複数のシリコン１１９を孔中に残存させるようにシリコン基板１０１に孔を設ける。
図３に示した半導体装置１１０においては、構造体１３０が貫通電極１３１を備える。貫通電極１３１を構成する筒状貫通電極１１５とストライプ状貫通電極１１７とが連続一体に形成されているため、スリットビアの埋め込み性を保ちつつ最密な貫通電極を形成することができる。また、独立する複数のストライプ状貫通電極を貫通孔内に並べた構成に比べて、より一層の容量低減および貫通電極の形成領域面の積縮小が可能である。
図３に示した構造体１３０は、連続一体に形成されている貫通電極１３１を単一の配線に接続することができる。これにより、接続信頼性および接続安定性を向上させることができる。また、貫通電極１３１が連続一体であるため、配線密度を向上させつつ、寄生容量をより一層低減することができる。
なお、図３においては、互いに平行に複数のストライプ状貫通電極１１７が設けられた構成を例示したが、互いに平行な複数のストライプ状貫通電極１１７に直行するストライプ状貫通電極１１７がさらに設けられていてもよい。図５は、ストライプ状貫通電極１１７が格子状に配置された貫通電極１３１を有する半導体装置の構成を模式的に示す平面図である。図５に示した構成とすることにより、平面構成におけるストライプ状の筒状貫通電極１１５およびストライプ状貫通電極１１７の長さに対するストライプ状貫通電極１１７の形成領域の面積をより一層小さくすることができる。
また、本実施形態において、筒状貫通電極１１５の平面形状は、筒状であれば矩形には限られない。たとえば、筒状貫通電極１１５の平面形状を円環、楕円環、または多角形の環等としてもよい。
図６は、平面形状が円環状の筒状貫通電極１１５を有する貫通電極の構成を模式的に示す平面図である。図６に示した半導体装置は、筒状貫通電極１１５の異なる二つの領域を接続し、それぞれが筒状貫通電極１１５の中心軸で交わる複数のストライプ状貫通電極１１７を有する。この構成によれば、貫通電極１３１の形状の対称性にすぐれているため、より一層安定的に製造可能な構成となっている。
（第三の実施形態）
以上の実施形態に記載の半導体装置は、マルチチップモジュール等に好適に用いることができる。マルチチップモジュールは、たとえば以上の実施形態に係る半導体装置と他の半導体装置とが積層されており、シリコン基板１０１を貫通する貫通電極と他の半導体装置の導電部材とが電気的に接続された構成とすることができる。
図９は、第二の実施形態に記載の半導体装置１１０（図３）を複数（図９では三つ）積層した構成のマルチチップモジュールの構成を模式的に示す断面図である。図９において、それぞれの半導体装置１１０に設けられた貫通電極１３１がシリコン基板１０１の表面に垂直な方向に一直線に設けられている。隣接する貫通電極１３１は、バンプ１３５によって接続されている。このようにすれば、小さい面積で積層された半導体装置１１０間の電気的接続を充分に確保することができる。なお、半導体装置１１０は、たとえば情報を記憶する機能を持った半導体装置とすることができる。
また、図１０は、第二の実施形態に記載の半導体装置１１０がプリント配線基板上に設けられた半導体装置の構成を模式的に示す断面図である。図１０において、半導体装置１１０はプリント配線基板１３７に設けられた配線と貫通電極１３１とが筒状貫通電極１１５を介して接続されている。このようにすれば、小さい面積で半導体装置１１０とプリント配線基板１３７との接続を充分に確保することができる。
なお、図９および図１０において、第一の実施形態に記載の半導体装置１００（図１）を用いてもよい。また、図９の構成に半導体装置１００を適用し、構造体１２０中の貫通電極同士をバンプ等の導電部材で接続する場合、上層の半導体装置１００ほどストライプ状貫通電極１０７の本数が少ない構成とすることもできる。これにより、ストライプ状貫通電極１０７の数を必要最小限とすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
実施の形態に係る半導体装置の構成を模式的に示す平面図である。 図１のＡ−Ａ’平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 図２のＢ−Ｂ’平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の構成を模式的に示す平面図である。 実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。 実施の形態に係る半導体装置の製造工程を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。 実施の形態に係る半導体装置の構成を模式的に示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０３ 筒状貫通電極
１０５ シリコン
１０５ 絶縁膜
１０７ ストライプ状貫通電極
１０９ 第一の絶縁膜
１１０ 半導体装置
１１１ 第二の絶縁膜
１１３ 第三の絶縁膜
１１５ 筒状貫通電極
１１７ ストライプ状貫通電極
１１９ シリコン
１２０ 構造体
１２１ 開口部
１２３ 開口部
１２５ 絶縁膜
１２７ 導電膜
１２９ 絶縁膜
１３０ 構造体
１３１ 貫通電極
１３３ 第二の絶縁膜
１３５ バンプ
１３７ プリント配線基板

Claims (4)

  1. 半導体基板と、
    前記半導体基板を貫通する筒状の第一導電体と、
    前記半導体基板を貫通し、前記第一導電体の内側に前記第一導電体から離間して設けられた複数のストライプ状の第二導電体と、
    前記半導体基板と前記第一導電体との間に設けられ、前記第一導電体の外側面を被覆する絶縁膜と、
    を備えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、複数の前記第二導電体は、互いに平行に設けられていることを特徴とする半導体装置。
  3. 半導体基板と、
    前記半導体基板を貫通する筒状の第一導電体と、
    前記半導体基板を貫通し、前記第一導電体の内面の一の領域と他の領域とを接続する複数のストライプ状の第二導電体と、
    を備えることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置と、他の半導体装置とが積層されてなる半導体モジュールであって、
    前記第一導電体または前記第二導電体と、前記他の半導体装置とが、電気的に接続されていることを特徴とする半導体モジュール。
JP2004194673A 2004-06-30 2004-06-30 半導体装置およびそれを用いた半導体モジュール Expired - Fee Related JP4568039B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004194673A JP4568039B2 (ja) 2004-06-30 2004-06-30 半導体装置およびそれを用いた半導体モジュール
US11/167,162 US7768133B2 (en) 2004-06-30 2005-06-28 Semiconductor device and semiconductor module employing thereof
US12/820,478 US7898073B2 (en) 2004-06-30 2010-06-22 Semiconductor device and semiconductor module employing thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004194673A JP4568039B2 (ja) 2004-06-30 2004-06-30 半導体装置およびそれを用いた半導体モジュール

Publications (2)

Publication Number Publication Date
JP2006019431A JP2006019431A (ja) 2006-01-19
JP4568039B2 true JP4568039B2 (ja) 2010-10-27

Family

ID=35540454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004194673A Expired - Fee Related JP4568039B2 (ja) 2004-06-30 2004-06-30 半導体装置およびそれを用いた半導体モジュール

Country Status (2)

Country Link
US (2) US7768133B2 (ja)
JP (1) JP4568039B2 (ja)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
JP4577687B2 (ja) * 2005-03-17 2010-11-10 エルピーダメモリ株式会社 半導体装置
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
JP2007165461A (ja) * 2005-12-12 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
JP4389227B2 (ja) 2006-09-28 2009-12-24 エルピーダメモリ株式会社 半導体装置の製造方法
KR100826979B1 (ko) * 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
US8636065B2 (en) 2006-12-08 2014-01-28 Schlumberger Technology Corporation Heterogeneous proppant placement in a fracture with removable channelant fill
US8757259B2 (en) * 2006-12-08 2014-06-24 Schlumberger Technology Corporation Heterogeneous proppant placement in a fracture with removable channelant fill
US8763699B2 (en) 2006-12-08 2014-07-01 Schlumberger Technology Corporation Heterogeneous proppant placement in a fracture with removable channelant fill
US7581590B2 (en) * 2006-12-08 2009-09-01 Schlumberger Technology Corporation Heterogeneous proppant placement in a fracture with removable channelant fill
US9085727B2 (en) 2006-12-08 2015-07-21 Schlumberger Technology Corporation Heterogeneous proppant placement in a fracture with removable extrametrical material fill
FR2910368B1 (fr) 2006-12-22 2012-03-09 Rhodia Operations Perles de polyamides et procede de fabrication de ces perles
JP2008244187A (ja) * 2007-03-28 2008-10-09 Elpida Memory Inc 貫通電極および半導体装置
US8490699B2 (en) 2007-07-25 2013-07-23 Schlumberger Technology Corporation High solids content slurry methods
US9080440B2 (en) 2007-07-25 2015-07-14 Schlumberger Technology Corporation Proppant pillar placement in a fracture with high solid content fluid
US9040468B2 (en) 2007-07-25 2015-05-26 Schlumberger Technology Corporation Hydrolyzable particle compositions, treatment fluids and methods
US8936082B2 (en) 2007-07-25 2015-01-20 Schlumberger Technology Corporation High solids content slurry systems and methods
US8490698B2 (en) 2007-07-25 2013-07-23 Schlumberger Technology Corporation High solids content methods and slurries
US10011763B2 (en) 2007-07-25 2018-07-03 Schlumberger Technology Corporation Methods to deliver fluids on a well site with variable solids concentration from solid slurries
US8299566B2 (en) 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8138036B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8384224B2 (en) * 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
JP2010219425A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 半導体装置
JP5537197B2 (ja) 2010-03-12 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8662172B2 (en) 2010-04-12 2014-03-04 Schlumberger Technology Corporation Methods to gravel pack a well using expanding materials
US8511381B2 (en) 2010-06-30 2013-08-20 Schlumberger Technology Corporation High solids content slurry methods and systems
US8505628B2 (en) 2010-06-30 2013-08-13 Schlumberger Technology Corporation High solids content slurries, systems and methods
US8607870B2 (en) 2010-11-19 2013-12-17 Schlumberger Technology Corporation Methods to create high conductivity fractures that connect hydraulic fracture networks in a well
US8742477B1 (en) * 2010-12-06 2014-06-03 Xilinx, Inc. Elliptical through silicon vias for active interposers
US9133387B2 (en) 2011-06-06 2015-09-15 Schlumberger Technology Corporation Methods to improve stability of high solid content fluid
JP5732357B2 (ja) 2011-09-09 2015-06-10 新光電気工業株式会社 配線基板、及び半導体パッケージ
JP5998459B2 (ja) * 2011-11-15 2016-09-28 ローム株式会社 半導体装置およびその製造方法、電子部品
US9863228B2 (en) 2012-03-08 2018-01-09 Schlumberger Technology Corporation System and method for delivering treatment fluid
US9803457B2 (en) 2012-03-08 2017-10-31 Schlumberger Technology Corporation System and method for delivering treatment fluid
TWI478326B (zh) * 2012-08-09 2015-03-21 Macronix Int Co Ltd 半導體多層結構及其製造方法
US8816423B2 (en) * 2012-08-13 2014-08-26 Macronix International Co., Ltd. Semiconducting multi-layer structure and method for manufacturing the same
US9615453B2 (en) * 2012-09-26 2017-04-04 Ping-Jung Yang Method for fabricating glass substrate package
US10622310B2 (en) 2012-09-26 2020-04-14 Ping-Jung Yang Method for fabricating glass substrate package
US9528354B2 (en) 2012-11-14 2016-12-27 Schlumberger Technology Corporation Downhole tool positioning system and method
US9388335B2 (en) 2013-07-25 2016-07-12 Schlumberger Technology Corporation Pickering emulsion treatment fluid
US10229877B2 (en) 2016-06-22 2019-03-12 Nanya Technology Corporation Semiconductor chip and multi-chip package using thereof
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US12374641B2 (en) 2019-06-12 2025-07-29 Adeia Semiconductor Bonding Technologies Inc. Sealed bonded structures and methods for forming the same
JP2021057744A (ja) 2019-09-30 2021-04-08 セイコーエプソン株式会社 振動デバイス、電子機器および移動体
JP7451959B2 (ja) 2019-11-22 2024-03-19 セイコーエプソン株式会社 振動デバイス、電子機器および移動体
WO2023112689A1 (ja) * 2021-12-13 2023-06-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6531945B1 (en) * 2000-03-10 2003-03-11 Micron Technology, Inc. Integrated circuit inductor with a magnetic core
JP2002043502A (ja) * 2000-07-25 2002-02-08 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップ及びその製造方法
JP4522574B2 (ja) 2000-12-04 2010-08-11 大日本印刷株式会社 半導体装置の作製方法
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
JP2002289623A (ja) 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
US6750516B2 (en) * 2001-10-18 2004-06-15 Hewlett-Packard Development Company, L.P. Systems and methods for electrically isolating portions of wafers
JP4383939B2 (ja) * 2004-03-29 2009-12-16 シャープ株式会社 伝送線路形成方法、伝送線路、半導体チップおよび半導体集積回路ユニット

Also Published As

Publication number Publication date
US7768133B2 (en) 2010-08-03
US20100258918A1 (en) 2010-10-14
US7898073B2 (en) 2011-03-01
US20060006539A1 (en) 2006-01-12
JP2006019431A (ja) 2006-01-19

Similar Documents

Publication Publication Date Title
JP4568039B2 (ja) 半導体装置およびそれを用いた半導体モジュール
US7964972B2 (en) Semiconductor device providing a first electrical conductor and a second electrical conductor in one through hole and method for manufacturing the same
US7842610B2 (en) Semiconductor device
JP5412506B2 (ja) 半導体装置
KR102079283B1 (ko) Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
CN114520219A (zh) 半导体封装
KR102833169B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20110298097A1 (en) Semiconductor device and method for manufacturing the same
JP2006165025A (ja) 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
CN112349658B (zh) 半导体器件
US6576970B2 (en) Bonding pad structure of semiconductor device and method for fabricating the same
CN102760710B (zh) 硅穿孔结构及其形成方法
JP3685722B2 (ja) 半導体装置及びその製造方法
CN113272941A (zh) 半导体模块及其制造方法
US20240379623A1 (en) Semiconductor package structure and method for forming the same
US11469174B2 (en) Semiconductor device
US10256201B2 (en) Bonding pad structure having island portions and method for manufacturing the same
CN113410244A (zh) 半导体存储装置
US20240071923A1 (en) Semiconductor device
US20240371751A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN115377088B (zh) 凹入式半导体装置以及相关联系统和方法
US20240355672A1 (en) Redistribution layer and methods of fabrication thereof
CN120784171A (zh) 半导体管芯封装和形成其的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100803

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100806

R150 Certificate of patent or registration of utility model

Ref document number: 4568039

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130813

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees