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JP4351571B2 - プラズマ処理方法及び電子装置の製造方法 - Google Patents

プラズマ処理方法及び電子装置の製造方法 Download PDF

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Description

本発明は、半導体基板、液晶表示基板等の被処理体に酸化、窒化、酸窒化等の処理を行うプラズマ処理方法及び当該プラズマ処理方法を用いて半導体装置等の電子装置を製造する製造方法に関する。
従来のプラズマ処理装置として、特許文献1に記載されたような装置が用いられている。特許文献1に記載されているように、当該プラズマ処理装置は、処理室内にマイクロ波を放射するラジアルラインスロットアンテナ、アンテナから放射されるマイクロ波の波長を圧縮する遅相板、当該遅相板に対して間隔を置いて配置され、配置されたカバープレート、及び、カバープレートの直下に置かれた誘電体によって構成されている。また、誘電体の下部には、間隔をおいて、多数のガス放出口を備えた構造物が配置されている。
真空容器内には、プラズマ発生用のガスが供給され、この状態でアンテナからマイクロ波が与えられると、誘電体と構造物との間の空間に高密度のプラズマが発生する。当該プラズマ装置は構造物を介して、半導体ウェハーを処理する処理空間に導かれる。このような構成では、構造物のガス放出口から放出された処理ガスが誘電体下部に形成された高密度プラズマによって励起される。
この場合、処理容器を構成するフランジには、処理室の外壁に設けられたプラズマガス供給ポートに連通するプラズマガスの供給通路が形成されており、プラズマガス供給ポートからArやKr等のプラズマ励起ガスがフランジ内の供給通路に与えられている。更に、励起ガスは供給通路及びフランジのガス放出口から処理室内に導入されている。
上記したラジアルラインスロットアンテナを備えたプラズマ処理装置では、誘電体直下の空間に均一な高密度プラズマが形成される。
特開2001−500327号公報
従来、基板の酸窒化処理は600℃〜800℃の高温で処理されているが、この高温処理のためにドーパントが再拡散してしまう問題が知られている。
そこで、特開2000−294550で知られるように、再拡散を防ぐために低温でプラズマによって酸窒化を促すプラズマ酸窒化処理が挙げられる。しかし、同時にプラズマ処理によって被処理体にダメージを与えてしまう問題が知られている。
本発明者等の実験によれば、プラズマ酸窒化処理において内部に酸窒化プロセスガスを導入することにより、低電界側においてリーク電流が増加する問題が判明した。
本発明の目的は、前述した酸窒化処理に伴う種々の不具合の原因を究明して、これらの不具合を軽減できる手法を提供することである。
本発明の具体的な目的は、高品質な酸窒化を実現できるプラズマプロセスを提供することである。
本発明者は、上記不具合の原因を検討した結果、プラズマ内部に亜酸化窒素を導入することにより、過剰な解離が促進されてしまい、N2イオンが生成され成膜された酸窒化膜にダメージを与えてしまう問題点が見出された。
このことから、本発明では絶縁膜にダメージを与えるイオンの発生を軽減させ、被処理基板の面内へ均一かつ効率良く酸窒化種の供給を可能とするプラズマ処理装置を使用した製造方法を提案する。
本発明の一様態によれば、酸窒化プロセスガスとして亜酸化窒素を用いた場合、従来のプラズマプロセスでのプラズマ中の電子温度は約3.0eVである。それに対して亜酸化窒素において、窒素分子と酸素原子との結合エネルギーは約2.24eVである。
したがって、この亜酸化窒素の結合エネルギー以下の電子温度となるプラズマ中に亜酸化窒素を導入すれば、過剰な解離を軽減させることが可能となる。
また、亜酸化窒素に限定することなく、アンモニア等他の酸窒化プロセスガスにおいても過剰な解離を抑制することによりN2イオンの生成を軽減させ、酸窒化膜の特性を向上させることが可能となる。
本発明の一様態によれば、プラズマ励起用のガスを用いてプラズマを発生させ、処理用ガスを前記プラズマ内に導入して被処理物を処理するプラズマ処理方法において、前記処理用ガスは亜酸化窒素ガスを含み、かつ前記亜酸化窒素ガスを、その窒素分子と酸素原子の結合エネルギー2.24eV未満の電子温度のプラズマ中に導入することを特徴とするプラズマ処理方法が得られる。
上記プラズマ処理方法において、たとえば、前記プラズマ励起用のガスを上段シャワープレートから処理室に導入し、前記上段シャワープレートの下部で前記プラズマを発生させ、前記プラズマを前記上段シャワープレートの下部に設けた下段シャワープレートを通過して前記被処理物に到達させるようにし、前記亜酸化窒素ガスを前記下段シャワープレートから下段シャワープレートの下部のプラズマ中へ導入することによって電子温度が2.24eV未満のプラズマでの前記亜酸化窒素ガスを用いた処理が可能になる。
本発明では、上記のプラズマ処理方法を用いて被処理物の酸窒化処理を行う工程を有することを特徴とする電子装置の製造方法が得られる。
また、これらのプラズマ処理方法を使用してプラズマ処理を行うことを特徴とする半導体装置や液晶表示装置又は有機EL表示装置製品を製造する製造方法が得られる。
以上説明したように、本発明によれば、解離を抑えることにより酸窒化膜にダメージを与えるイオンの生成を抑えることが可能となった。また、効率良く酸窒化種を生成することも可能となった。
本発明は特に亜酸化窒素を用いた酸窒化に対して有効であり、高品質な酸窒化膜の成膜が可能となった。しかし、この亜酸化窒素に限定されるものではなく、アンモニア等他の酸窒化プロセスにおいても解離を抑制することで、高品質な酸窒化膜の成膜を可能とする。
本発明において、高品質な酸窒化膜を成膜することにより、リーク電流の軽減が可能となり、メモリー等の保持特性の向上に対し非常に効果があることが分かっている。
図1は、本発明の実施例によるプラズマプロセス装置の側部断面図である。実施例によるプラズマプロセス装置は、真空容器101、誘電体102、プラズマ励起用ガス供給口103、プラズマ励起用ガス導入路104、プラズマ励起用ガス放出口105、Oリング106、107、108、ラジアルラインスロットアンテナ109、格子状シャワープレート110、プロセス用ガス供給口111、プロセス用ガス放出口112、ステージ113、及び排気口114を有する。プラズマ処理される基板115はステージ113上に載置される。また基板温度を上げるためにステージ113は加熱機構を持つ。
誘電体102の真空容器101と反対側の面には、プラズマ励起のためのマイクロ波を放射するラジアルラインスロットアンテナ109が設置されている。ラジアルラインスロットアンテナ109はアルミナよりなる遅波板120が多数のスリット119が開口されている厚さ0.3mmの銅板とアルミニウムのプレート121で挟み込まれ、かつ中央にマイクロ波を供給するための同軸導波管116が配置される構造となっている。マイクロ波電源(図示せず)より発生した2.45GHzのマイクロ波はアイソレータ・整合器(いずれも図示せず)を介して前記同軸導波管116へ供給され、前記遅波板内120を中央から周辺へ向かって前期スリット119より実質的に均一にマイクロ波が誘電体102側に放射される。放射されたマイクロ波は、前記誘電体102を介して処理室117へ導入され、プラズマ励起ガスを電離することで高密度プラズマが生成される。
本実施例では、真空容器101はアルミニウムにより形成され、誘電体102は窒化アルミニウムにより形成されている。プラズマ励起用マイクロ波の周波数は2.45GHzである。基板115は、直径200mmのシリコン基板である。大気中に設置されたラジアルラインスロットアンテナ109から放出されたマイクロ波は、プラズマ励起用ガス放出口105を通過して真空容器101内部に導入され、真空容器101内のガスを電離してプラズマを生成する。
本装置は、プラズマ励起用ガスとプロセス用ガスを異なる導入口から放出できる構造になっている。プラズマ励起用ガスは、プラズマ励起用ガス放出口105によって真空容器101内に放出される。一方、プロセス用ガスは、プロセス用ガス供給口111から供給され、格子状シャワープレート110の内部を通り、複数のプロセス用ガス放出口112から基板115側に放出される。
図示されたプラズマ処理装置では、処理室中101、誘電体102と被処理基板115との間に、格子状シャワープレート110が配置されている。この格子状シャワープレート110には、外部の処理ガス源から処理室に形成された処理ガス通路118を介して処理ガスを供給する多数のプロセス用ガス放出口112が形成されている。当該格子状シャワープレート110のプロセス用ガス放出口112の各々は、供給された処理ガスを、格子状シャワープレート110と被処理基板115との間の空間に放出する。格子状シャワープレート110には、隣接するプロセス用ガス放出口112との間に、前記空間117において形成されたプラズマを拡散により、効率良く通過させるような大きさの開口部が形成されている。
このような構造において、プラズマ励起用ガス放出口105からプラズマ励起用ガスを真空容器101内に放出した場合、放出されたプラズマ励起ガスは空間において形成された高密度プラズマにより励起される。ただし、前記プラズマ励起用ガス放出口105からのプラズマ励起ガスがプラズマ励起用ガス放出口105と格子状シャワープレート110との間の空間から、格子状シャワープレート110と被処理基板115との間の空間へ向かって流れているため、処理ガスがプラズマ励起用ガス放出口105と格子状シャワープレート110との空間へ戻る成分は少なく、高密度プラズマに晒されることによる過剰解離によるガス分子の分解が少ないため、高品質の基板処理が可能である。
図1のプラズマプロセス装置を用いて、シリコン基板を酸窒化する実験をおこなった。プラズマ励起用ガス放出口105よりプラズマ励起用としてKrガス、O2ガスを真空容器に導入し、格子状シャワープレート110からは亜酸化窒素ガスを真空容器101内に導入し、出力2.0kW、周波数2.45GHzにてプラズマを生成した。真空容器101内の圧力は約5Pa(0.04Torr)とし、流量はすべて100ccである。図2はこのプロセスにおいてのプラズマ状態におけるNOラジカル、N2Oラジカルについて測定したものである。従来の構成では、酸窒化に寄与するNOラジカル、N2Oラジカルの生成が殆ど検出されなかった。これはプラズマの励起によってプラズマ中で亜酸化窒素ガスが過剰に解離してしまい、N2とO2が生成してしまったのが原因である。これは、図3のように実際にプラズマの発光測定においても亜酸化窒素ガスの多くがN2とO2とに解離していることが明らかとなっている。
一方、本発明では、亜酸化窒素を格子状シャワープレート110から導入することにより、酸窒化種となるN2Oラジカル、NOラジカルを確認することができる。従来の構成と異なり、格子状のシャワープレート110と被処理基板115との間ではプラズマの拡散領域となるため、電子温度が非常に低く、過剰な解離が抑制されたためである。
ここで、測定によると従来技術では真空容器内でプラズマを生成した場合、誘電体と被処理基板の間の電子温度は約3.0eVであることが判明している。それに対してプロセスガスが放出される格子状シャワープレートを利用してプラズマを生成させた場合、被処理基板との間の空間の電子温度は約1.0eVであることも判明している。亜酸化窒素において、その窒素分子と酸素原子の結合エネルギーは約2.24eVであるので、格子状シャワープレートのプロセスガス放出口よりプロセスガスを導入することにより、過剰な解離を抑えることができる。
それに伴い亜酸化窒素ガスが過剰に解離することによるN2,O2の発生が抑制され酸窒化に寄与するNOラジカル、N2Oラジカルを効率良く生成することが可能となる。これは、図4に示すようにフーリエ変換赤外分光光度計において、亜酸化窒素ガスの導入が100ccに対して、従来の技術ではほぼ99%解離しているが、本発明において、解離率は96%であり、プラズマ中に存在する解離していない亜酸化窒素ガスにおいては約4倍の差があることが分かる。これは、解離が抑えられNOラジカル、N2Oラジカルが生成されやすい状態にあることを示すものである。
次に、図5に示すように図1のプラズマ処理装置を用いて基板を酸窒化処理し、その電気的特性を計測した。本発明では特に6.5MV/cm2以下の電界において酸窒化処理膜のリーク電流密度が低いことが判明した。これは、従来技術の基板処理においてN2が生成されたことに付随してN2イオンが発生し、これらが処理中に基板に到達し、膜質の劣化を招いたものである。
しかし、本発明によって基板を処理することにより、過剰解離によるN2の発生が抑えられるため、それに付随してN2イオンの発生も抑えることが可能であり、処理中の基板の劣化を軽減することが可能となった。
一方、本構成と同じ装置を用いて一酸化窒素についても同様の実験を行った。図6に示すように亜酸化窒素と同じ条件にてプラズマ中におけるNOラジカル、N2Oラジカルについて測定を実施した。
一酸化窒素の場合も格子状シャワープレートからガスを導入することにより、従来技術と比較して、どちらも減少することが判明した。これは一酸化窒素において、酸素分子と窒素分子の結合エネルギーは6.46eVなので、従来技術においてもプラズマ中で過剰な解離は発生していないことが分かる。しかし、更に酸素ガスの導入を格子状シャワープレートに変更することにより、N2Oラジカルの発生が抑えられ、ほぼNOラジカルのみを選択的に生成させることが可能である。これはNOラジカルは酸素原子と窒素分子の数が等しいことから、均質な酸窒化膜の成膜において有効であることが知られている。
これら低電界領域におけるリーク電流値の低減は、メモリー等の保持特性の向上に対し非常に効果がある。
図7〜図12はフラッシュメモリーデバイスにおけるセルトランジスタの製造方法を説明するための工程断面図である。
図7は、STIによって素子分離されP型Si基板の断面図である。例えば膜厚:7nmのトンネル絶縁膜を本発明である酸窒化膜形成法により形成する。この時、チャンバー内のプラズマ励起領域(電子温度約7eV)に例えばKr/O2混合ガスをそれぞれ1000sccm/30sccm導入し、プラズマ拡散領域(電子温度約1.0eV)に格子状シャワープレートを用いてN2OもしくはNO、NH3ガスを導入し、チャンバー内の圧力133Pa(1torr)の状態にてマイクロ波励起プラズマを発生させ絶縁膜の形成を行う。本発明により形成された絶縁膜は、絶縁膜/シリコン界面と絶縁膜表面に窒素が局在する特徴を有しており、この窒素は絶縁膜中を電荷がトンネリングする事により際に生ずる絶縁膜の劣化を抑制する効果がある。その後、CVD法を用いて基板全面に90nmの多結晶シリコン膜を形成する。更に、多結晶シリコン膜上に形成する絶縁膜を本発明である酸窒化膜形成法により形成を行う。この時、前記に記述した酸窒化法を用いて絶縁膜の形成を行う。本発明は400℃以下の低温プロセスにて絶縁膜を形成する事が可能である事から、多結晶ポリシリコン膜の表面状態を変化させる事なく絶縁膜を形成する事ができる。その後、2層目の多結晶ポリシリコン膜をCVD法により150nm形成する。
次いで、基板全面に層間絶縁膜を形成し、ソース/ドレイン領域に接続するコンタクトホールを開口した後、これらのコンタクトホールを例えばタングステンによって埋め込む(図12)。そして、このタングステンプラグに接続する配線層を形成した後、基板全面に表面保護膜を形成する。
図13〜図18はフラッシュメモリーデバイスにおけるセルトランジスタの製造方法を説明するための工程断面図である。
図13は、STIによって素子分離されP型Si基板の断面図である。例えば膜厚:7nmのトンネル絶縁膜を2段階で形成する。この2段階形成方法は、始めに例えば900℃の熱酸化法あるいは例えばKr/O2混合ガスによるマイクロ波励起プラズマにより形成された酸化膜を6.5nm形成し、その後、本発明である酸窒化膜形成法により酸窒化膜を0.5nm形成する。
本発明である酸窒化膜の形成は、チャンバー内のプラズマ励起領域(電子温度約3eV)に例えばKr/O2混合ガスをそれぞれ1000sccm/30sccm導入し、プラズマ拡散領域(電子温度約1.0eV)に格子状シャワープレートを用いてN2OもしくはNO、NOガスを導入し、チャンバー内の圧力133Pa(1torr)の状態にてマイクロ波励起プラズマを発生させ絶縁膜の形成を行う。
この2段階にて形成された絶縁膜は、酸窒化膜の形成条件により絶縁膜/シリコン界面及び絶縁膜表面に窒素濃度を任意に制御する事が可能という特徴を有している。従来技術である熱酸化膜またはプラズマ酸化膜形成後に本発明である酸窒化を行う事で、低温で且つ、絶縁膜にダメージを与える事なく界面に窒素を混入させる事が可能となる。
この絶縁膜界面の窒素は絶縁膜中を電荷がトンネリングする際に生ずる絶縁膜の劣化を抑制する効果がある。その後、CVD法を用いて基板全面に90nmの多結晶シリコン膜を形成する。更に、多結晶シリコン膜上に形成する絶縁膜を本発明である前記記述の酸窒化膜形成法により形成を行う本発明は400℃以下の低温プロセスにて絶縁膜を形成する事が可能である事から、多結晶ポリシリコン膜の表面状態を変化させる事なく絶縁膜を形成する事ができる。
次いで、基板全面に層間絶縁膜を形成し、ソース/ドレイン領域に接続するコンタクトホールを開口した後、これらのコンタクトホールを例えばタングステンによって埋め込む(図18)。そして、このタングステンプラグに接続する配線層を形成した後、基板全面に表面保護膜を形成する。
以上述べてきたように本願実施例においては、本発明のプラズマ処理方法を用いることで、均一かつ効率よく酸窒化膜を有する電子装置の製造方法が得られる。
本発明の実施形態におけるプラズマプロセス装置の断面図である。 本発明の実施形態におけるラジカルの測定結果である。 本発明の実施形態におけるスペクトラムである。 本発明の実施形態におけるスペクトラムである。 本発明の実施形態におけるリーク電流測定結果である。 本発明の実施形態におけるラジカルの測定結果である。 本発明の実施例1におけるデバイス断面図である。 本発明の実施例1におけるデバイス断面図である。 本発明の実施例1におけるデバイス断面図である。 本発明の実施例1におけるデバイス断面図である。 本発明の実施例1におけるデバイス断面図である。 本発明の実施例1におけるデバイス断面図である。 本発明の実施例2におけるデバイス断面図である。 本発明の実施例2におけるデバイス断面図である。 本発明の実施例2におけるデバイス断面図である。 本発明の実施例2におけるデバイス断面図である。 本発明の実施例2におけるデバイス断面図である。 本発明の実施例2におけるデバイス断面図である。
符号の説明
101:真空容器
102:誘電体
103:プラズマ励起用ガス供給口
104:プラズマ励起用ガス導入路
105:プラズマ励起用ガス放出口
106、107,108:Oリング
109:ラジカルラインスロットアンテナ
110:格子状シャワープレート
111:プロセス用ガス供給口
112:プロセス用ガス放出口
113:ステージ
114:排気口
115:基板
116:同軸導波管
117:処理室
118:処理ガス通路
119:スリット
120:遅波板
121:プレート

Claims (3)

  1. プラズマ励起用のガスを用いてプラズマを発生させ、処理用ガスを前記プラズマ内に導入して被処理物を処理するプラズマ処理方法において、前記処理用ガスは亜酸化窒素ガスを含み、かつ前記亜酸化窒素ガスを、その窒素分子と酸素原子の結合エネルギー2.24eV未満の電子温度のプラズマ中に導入することを特徴とするプラズマ処理方法。
  2. 請求項1に記載のプラズマ処理方法において、前記プラズマ励起用のガスを上段シャワープレートから処理室に導入し、前記上段シャワープレートの下部で前記プラズマを発生させ、前記プラズマを前記上段シャワープレートの下部に設けた下段シャワープレートを通過して前記被処理物に到達させるようにし、前記亜酸化窒素ガスを前記下段シャワープレートから下段シャワープレートの下部のプラズマ中へ導入することを特徴とするプラズマ処理方法。
  3. 請求項1または2に記載のプラズマ処理方法を用いて被処理物の酸窒化処理を行う工程を有することを特徴とする電子装置の製造方法。
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JP4255563B2 (ja) * 1999-04-05 2009-04-15 東京エレクトロン株式会社 半導体製造方法及び半導体製造装置
WO2000074127A1 (en) * 1999-05-26 2000-12-07 Tokyo Electron Limited Plasma process device
JP3746968B2 (ja) * 2001-08-29 2006-02-22 東京エレクトロン株式会社 絶縁膜の形成方法および形成システム
JP4252749B2 (ja) * 2001-12-13 2009-04-08 忠弘 大見 基板処理方法および基板処理装置
JP2005285942A (ja) * 2004-03-29 2005-10-13 Tadahiro Omi プラズマ処理方法及びプラズマ処理装置

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