JP4237595B2

JP4237595B2 - スタティックランダムアクセスメモリ

Info

Publication number: JP4237595B2
Application number: JP2003332107A
Authority: JP
Inventors: 一也松澤; 建内田; 孝浩中内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-09-24
Filing date: 2003-09-24
Publication date: 2009-03-11
Anticipated expiration: 2023-09-24
Also published as: US20050062071A1; US7057302B2; CN1601750A; CN100382319C; JP2005101217A

Description

本発明は、相補型電界効果トランジスタを備える、スタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）に関する。

高速で低消費電力の半導体メモリの一つに、相補型絶縁ゲート電界効果トランジスタ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、以下ＣＭＯＳと称す）で構成したＳＲＡＭがある。ＣＭＯＳは、電子伝導型の電界効果トランジスタと正孔伝導型の電界効果トランジスタを備え、ＳＲＡＭの各メモリセルは２つのＣＭＯＳと、各ＣＭＯＳに接続するトランスファーゲートを構成する電界効果トランジスタを備える。

これらの電界効果トランジスタでは、ドレイン領域の高濃度不純物拡散層と基板ｗｅｌｌ間に形成される空乏層をα線や中性子線が横切ると、そこで生成された電子または正孔が空乏層中の電界によってドレイン領域に収集され、ＳＲＡＭの論理状態を反転させるソフトエラーを発生させる問題がある。

一方、ＣＭＯＳの微細化のため、正孔伝導型及び電子伝導型の電界効果トランジスタのドレイン領域にショットキー接合を用い、共通化する提案がなされている（特許文献１参照）。
特開２０００−１２４３２９公報

従来のＳＲＡＭでは、電界効果トランジスタの基板内の空乏層にα線や中性子線が入射することでソフトエラーが頻発するという問題があった。

本発明は、このようなＳＲＡＭセルにおけるソフトエラー耐性の改善を目的の一つとする。

上記課題を解決するために、本発明は、半導体基板とショットキー接合をなす第１のドレイン領域、及び前記半導体基板上に形成された第１ゲート電極を備える第１の電子伝導型電界効果トランジスタと、前記第１の電子伝導型電界効果トランジスタと第１のドレイン領域を共有し、前記半導体基板上に形成された第２ゲート電極を備える第１の正孔伝導型電界効果トランジスタと、前記第１及び第２ゲート電極との間の、前記第１のドレイン領域上に形成された誘電体層の上面に、前記第１のドレイン領域との間に寄生容量が形成されるように形成され、前記第１及び第２ゲート電極を接続する第１の導体とを備える第１相補型電界効果トランジスタと、
前記第１相補型電界効果トランジスタと前記第１のドレイン領域を共有する電界効果トランジスタからなる第１のトランスファーゲートと、前記半導体基板とショットキー接合をなす第２のドレイン領域、及び前記半導体基板上に形成された第３ゲート電極を備える第２の電子伝導型電界効果トランジスタと、前記第２の電子伝導型電界効果トランジスタと前記第２のドレイン領域を共有し、前記半導体基板上に形成された第４ゲート電極を備える第２の正孔伝導型電界効果トランジスタと、前記第３及び第４ゲート電極との間の、前記第２のドレイン領域上に形成された誘電体層の上面に、前記第２のドレイン領域との間に寄生容量が形成されるように形成され、前記第３及び第４ゲート電極を接続する第２の導体とを備える第２相補型電界効果トランジスタと、前記第２相補型電界効果トランジスタと前記第２のドレイン領域を共有する電界効果トランジスタからなる第２のトランスファーゲートとを具備し、前記第１の導体の上に、前記第１の導体と前記第２のドレイン領域とが電気的に接続する第３の導体を具備し、前記第２の導体の上に、前記第２の導体と前記第１のドレイン領域とが電気的に接続する第４の導体を具備することを特徴とするスタティックランダムアクセスメモリを提供する。

本発明によれば、相補型電界効果トランジスタとトランスファーゲートに共有ドレイン領域を設け、共有ドレイン領域と半導体基板との間にショットキー接合を作るため、ドレイン空乏層を狭くすることができ、α線や中性子線で空乏層中における電子正孔対の生成頻度を減じることができる。さらにまた、共通ドレイン領域にすることでスタティックランダムアクセスメモリ各部のレイアウトの自由度が増すと共に、メモリセルの縮小化が可能となる。

以下に、本発明の各実施の形態について図面を参照しながら説明する。尚、実施の形態や実施例を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。

（第１の実施の形態）
図１に、本発明の実施の形態に関わるＳＲＡＭメモリセルの上面図を示す。

このＳＲＡＭメモリセルは、第１のＣＭＯＳ１と第２のＣＭＯＳ３を備える。第１のＣＭＯＳ１は、正孔伝導型電界効果トランジスタ１１と電子伝導型電界効果トランジスタ１２を備え、両者はドレイン領域１３を共有する。また、正孔伝導型電界効果トランジスタ１１のゲート電極１４と電子伝導型電界効果トランジスタのゲート電極１７は配線Ｇ１により接続（共通化）されている。１５は正孔伝導型電界効果トランジスタ１１のソース領域であり、１６は電子伝導型電界効果トランジスタ１２のソース領域１６である。

第２のＣＭＯＳ３は、正孔伝導型電界効果トランジスタ３１と電子伝導型電界効果トランジスタ３２を備え、両者はドレイン領域３３を共有する。また、正孔伝導型電界効果トランジスタ３１のゲート電極３４と電子伝導型電界効果トランジスタのゲート電極３７は配線Ｇ２により接続（共通化）されている。図１の３５は正孔伝導型電界効果トランジスタ３１のソース領域であり、図１の３６は電子伝導型電界効果トランジスタ３２のソース
領域である。

第１のＣＭＯＳ１と第２のＣＭＯＳ３の正孔伝導型電界効果トランジスタ１１、３１のソース領域１５、３５は共通接続されＶｃｃが供給される。また、電子伝導型電界効果トランジスタ１２、３２のソース領域１６、３６は共通接続されＶｓｓが供給される。さらに、第１のＣＭＯＳ１の共通化したゲート電極Ｇ１は第２のＣＭＯＳ３の共有ドレイン領域３３に接続され、第２のＣＭＯＳ３の共通化したゲート電極Ｇ２は第１のＣＭＯＳ１の共有ドレイン領域１３に接続される。これにより、この一対のＣＭＯＳは双安定型フリップフロップを構成する。

ＳＲＡＭメモリセルは、トランスファーゲートをなす２つの電子伝導型電界効果トランジスタ５、７をさらに備え、各電子伝導型電界効果トランジスタはＣＭＯＳとドレイン領域を共有する。つまり、第１のＣＭＯＳ１の共有ドレインは電子伝導型電界効果トランジスタ５のドレインをなし、第２のＣＭＯＳ３の共有ドレインは電子伝導型電界効果トランジスタ７のドレインをなす。

ここで、電界効果トランジスタ５，７のゲート電極５１、７１はワード線ＷＬであり、ワード線制御回路に夫々接続される。また、電界効果トランジスタの５，７のソース領域５３はビット線ＢＬ、ソース領域７３はビット線／ＢＬにより制御される。

尚、各電界効果トランジスタのチャネルは、ゲート電極１４、１７、３４、３７、５１、７１の制御とドレイン電圧の印加によって、各ゲート電極下の半導体基板（ソース・ドレイン領域間）に形成される。また、各ＣＭＯＳとトランスファーゲートの共通ドレイン領域１３，３３は、例えばＥｒＳｉ₂等の金属電極を用いることができる。

図２は、図１のＡ−Ａ'の断面模式図である。

本実施の形態の各電界効果トランジスタは、基板９の表面に形成される。正孔伝導型電界効果トランジスタ１１下の基板９にはｎ型の不純物が添加されたウェル領域９１が形成され、電子伝導型電界効果トランジスタ１２下の基板９には、ｐ型の不純物が添加されたウェル領域９２が形成されている。また、この実施の形態における各トランジスタは絶縁ゲート型であるので、ゲート電極１４、１７と基板９とはゲート絶縁膜１８、１９により絶縁されている。

図２にあるように、本実施の形態では、共有ドレイン領域１３に半導体基板９とショットキー接合を持つ金属層を用いるため、これを取り巻く空乏層２０は極めて狭くなる。従って、従来の不純物拡散層からなるドレイン領域に比べて、α線や中性子線により空乏層中に生成する電子正孔対の数を減じることができる。

図３は、図１のＢ−Ｂ'の断面図である。

図３にあるように、共有ドレイン領域１３が半導体基板とショットキー接合を作るため、ドレイン空乏層２０は狭く、α線や中性子線で空乏層中に電子正孔対が生成される頻度を減じることができる。尚、図２及び図３では、半導体基板９上に形成する層間絶縁膜は省略して図示していない。

また、これらの金属ドレイン領域１３によればその周囲の空乏層が狭いため、短チャネル効果が発生しにくいという効果も備える。つまり、ドレイン領域に高濃度の不純物拡散層を用いると、ｗｅｌｌ領域との間に広い空乏層が形成され、ゲート電極の制御性を失わせて短チャネル効果の原因となってしまう。この短チャネル効果を抑制するためには、ゲ
ート電極長を十分に長く形成する必要があるが、本実施の形態によれば、このような必要がなく、半導体集積回路の微細化も実現可能である。

尚、共有ドレイン１３、３３に用いる金属としては、ＥｒＳｉ₂等の金属シリサイドを用いることができる。特に、ＥｒＳｉ₂は正孔に対する障壁が高いため、ＥｒＳｉ₂とｐ型ｗｅｌｌ間の正孔電流によるリークを抑制することができる。また、ＥｒＳｉ₂はｐ型ｗｅｌｌで包まれているため、ＥｒＳｉ₂とｎ型ｗｅｌｌ間の電子電流によるリークが抑制されるという効果を備える。これらの作用効果は、ショットキー接合を形成する金属性材料の仕事関数が、真性半導体のエネルギーバンドギャップの中央よりも高く、ショットキー接合が半導体基板に形成された正孔伝導型の半導体領域に包含されていることにより得られる。このような金属ドレインの材料は、ＥｒＳｉ₂の他に、ＹＳｉ₂、ＧｄＳｉ₂、ＤｙＳｉ₂、ＨｏＳｉ₂等がある。

上述の通り、全ての電界効果トランジスタのドレイン領域が共有金属層で形成されているため、ショットキー障壁による空乏層はｐｎ接合に比べて極めて狭く、スタティックランダムアクセスメモリにおける短チャネル効果とソフトエラーが抑制される。また、全てのドレイン領域が共有されていることから、ドレイン領域に従前のＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）等の素子分離領域を必要としないため、微細化に適しており、素子分離領域を設けるためのレイアウト上の制約が少ない。

図４に、本実施形態のＳＲＡＭセルにおける第二の平面図を示す。この第二の平面図では、各トランジスタの構造や接続関係を変更せずに、ゲート電極やソース・ドレイン領域の平面配置のみを変更した。この例では、２つのＣＭＯＳの共通化されたゲートＧ１、Ｇ２がＬ字状パターンからなり、同じくＬ字状パターンからなる共通ドレイン１３、３３と夫々組むことで矩形のパターンをなしている。このようにすると、共通ゲート電極Ｇ１，Ｇ２が密に配置されるため、集積度が上がるだけでなく、ゲート電極形成直後やさらに後の配線工程後におけるＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）などの平坦化工程に適している。

図４において、共通化された一方のＣＭＯＳのゲートＧ１（Ｇ２）と他方のＣＭＯＳのドレイン領域３３（１３）とは、配線１０１、１０３とにより接続されている。配線１０１はドレイン領域１３とゲートＧ２と各重なり領域にて接続され、配線１０３はゲートＧ１とドレイン領域３３と各重なり領域にて接続されている。

尚、上記実施の形態のトランスファーゲートとなる電界効果トランジスタを正孔伝導型としてもよい。トランスファーゲートを正孔伝導型の電界効果トランジスタとする場合は、そのソース領域５３、７３をｐ型不純物の拡散領域とする。また、ＣＭＯＳの共通ドレインである１３、３３には、例えばＰｔＳｉを用いる。

また、図５に示す図１のＡ−Ａ'断面の変形及び図６に示す図１のＢ−Ｂ'断面の変形に示すように、半導体基板９'には、正孔伝導型電界効果トランジスタのゲート電極１４下のチャネル領域（ソース・ドレイン領域の間の領域）、ｐ型ソース領域１５、共通ドレイン領域１３を包むｎ型ウェル９１'が形成される。また、半導体基板９'には、ｎ型ウェルに隣接して、電子伝導型電界効果トランジスタのチャネル領域とソース領域を包むｐ型ウェル９２'が形成されている。

ここで、ＰｔＳｉは電子に対する障壁が高いため、ＰｔＳｉドレイン領域１３によればｎ型ｗｅｌｌとの間の電子電流によるリークを抑制することができる。また、ＰｔＳｉはｎ型ｗｅｌｌで包まれているため、ＰｔＳｉとｐ型ｗｅｌｌ間の正孔電流によるリークを抑制することもできる。このような作用効果は、ショットキー接合を形成する金属性材料
の仕事関数が、真性半導体のエネルギーバンドギャップの中央よりも低く、ショットキー接合が半導体基板に形成された電子伝導型の半導体領域に包含されている必要がある。このような作用効果の得られるドレイン材料としては、ＰｔＳｉの他に、Ｐｔ₂Ｓｉ、ＩｒＳｉ、ＩｒＳｉ₂等がある。

（第２の実施の形態）
本発明の第二に関わるショットキードレインＳＲＡＭについて、図７の上面図を用いて説明する。

この例では、第１のＣＭＯＳ１の正孔伝導型電界効果トランジスタのゲート電極１４と電子伝導型電界効果トランジスタのゲート電極１７は、上層の導体Ｍ０によって接続され、第１のＣＭＯＳ１の共通化ゲートとなっている。また、このＭ０は上層の導体Ｍ１'によって第２のＣＭＯＳ３のドレイン領域３３に接続されている。

第２のＣＭＯＳ３の正孔伝導型ゲート電極３４は、電子伝導型ゲート電極３７と上層の導体Ｍ０'によって接続され、さらに上層の導体Ｍ１によって第１のＣＭＯＳ１のドレイン領域１３に接続される。

このように、ＣＭＯＳのドレイン領域とトランスファーゲートの電界効果トランジスタに関わるドレインを共通化すると、多層配線を利用することで従来に比べて微細なレイアウトが可能となる。但し、本実施の形態では、必ずしも３つの電界効果トランジスタのドレイン領域を共通化する必要はない。

図８は、図７のＡ−Ａ'断面の模式図、図９は、図７のＢ−Ｂ'断面の模式図である。

本実施の形態では、Ｍ０と共通ドレイン領域１３間に形成された絶縁層９５、９７による寄生容量が、第１のＣＭＯＳ１の新たな容量成分を構成するためにチップ面積を消費することなく、ソフトエラーによる論理反転を効果的に抑制することが可能である。第２のＣＭＯＳ３の断面図は示さないが、第２のＣＭＯＳ３は第１のＣＭＯＳ１と対称の構成となっており、第１のＣＭＯＳ１と同様の構成を用いることで第１のＣＭＯＳ１と同様の効果が得られる。

尚、各断面図では、ゲート電極１４、１７、５１の側壁にいわゆる側壁絶縁膜を設けることもできる。但し、図８と図９のゲート電極１４、１７では、側面が導体Ｍ０に接触しているため接触抵抗を下げることが出来るのに対し、側壁絶縁膜を設けると、接触領域がゲート電極１４、１７の上面に限られるため、接触抵抗が増すという不具合がある。

尚、絶縁層９５、９７には、酸化シリコン、窒化シリコン等の絶縁材料を用いることができる。図８及び図９の９３は、酸化シリコン等の層間絶縁膜、Ｗは導体Ｍ０と導体Ｍ１'を接続するコンタクト、共通ドレイン１３と導体Ｍ１を接続するコンタクトを示す。

以上説明したように、本実施の形態によれば、３つの電界効果トランジスタに共通のドレイン領域を使うことで、スフトエラー耐性を高めることができる他、レイアウトの自由度が増し、セルの縮小化も可能である。

これに対し、ドレイン領域に不純物拡散層を用いた従来のＣＭＯＳでは、正孔伝導型電界効果トランジスタと電子伝導型電界効果トランジスタのドレイン領域とは、異なる不純物の別個独立のものであり、これらを共通ドレインとするためには、コンタクトを形成する必要があるため、寄生容量の低減は不可能であった。

尚、以上説明した第１の実施の形態では素子分離領域を用いていないが、各トランジスタのドレイン領域間に素子分離を形成することも可能であり、その場合には、前述の共有したドレイン領域は分離されるので、分離したドレイン領域間を接続する配線を施す必要がある。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。

また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。

さらに、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に関わるＳＲＡＭメモリセルを説明するための平面レイアウト図（一部の接続関係も示す）。第１の実施の形態に関わるＳＲＡＭメモリセルのＡ−Ａ'の断面模式図。第１の実施の形態に関わるＳＲＡＭメモリセルのＢ−Ｂ'の断面模式図。第１の実施の形態に関わるＳＲＡＭメモリセルの他の平面レイアウト図（一部の接続関係も示す）。図４の平面レイアウト図におけるＡ−Ａ'断面の模式図。図４の平面レイアウト図におけるＢ−Ｂ'断面の模式図。第１の実施の形態に関わるＳＲＡＭメモリセルの他の平面レイアウト図（一部の配線関係も示す）。図７の平面レイアウト図におけるＡ−Ａ'断面の模式図。図７の平面レイアウト図におけるＢ−Ｂ'断面の模式図。

符号の説明

１・・・第１のＣＭＯＳ
３・・・第２のＣＭＯＳ
５、７・・・電子伝導型電界効果トランジスタ
１３、３３・・・ドレイン領域
１４、３４・・・電子伝導型電界効果トランジスタのゲート電極
１５、３５・・・正孔伝導型電界効果トランジスタのソース領域
１６、３６、５３、７３・・・電子伝導型のソース領域
１７、３７・・・正孔伝導型のゲート電極

Claims

半導体基板とショットキー接合をなす第１のドレイン領域、及び前記半導体基板上に形成された第１ゲート電極を備える第１の電子伝導型電界効果トランジスタと、前記第１の電子伝導型電界効果トランジスタと第１のドレイン領域を共有し、前記半導体基板上に形成された第２ゲート電極を備える第１の正孔伝導型電界効果トランジスタと、前記第１及び第２ゲート電極との間の、前記第１のドレイン領域上に形成された誘電体層の上面に、前記第１のドレイン領域との間に寄生容量が形成されるように形成され、前記第１及び第２ゲート電極を接続する第１の導体とを備える第１相補型電界効果トランジスタと、
前記第１相補型電界効果トランジスタと前記第１のドレイン領域を共有する電界効果トランジスタからなる第１のトランスファーゲートと、
前記半導体基板とショットキー接合をなす第２のドレイン領域、及び前記半導体基板上に形成された第３ゲート電極を備える第２の電子伝導型電界効果トランジスタと、前記第２の電子伝導型電界効果トランジスタと前記第２のドレイン領域を共有し、前記半導体基板上に形成された第４ゲート電極を備える第２の正孔伝導型電界効果トランジスタと、前記第３及び第４ゲート電極との間の、前記第２のドレイン領域上に形成された誘電体層の上面に、前記第２のドレイン領域との間に寄生容量が形成されるように形成され、前記第３及び第４ゲート電極を接続する第２の導体とを備える第２相補型電界効果トランジスタと、
前記第２相補型電界効果トランジスタと前記第２のドレイン領域を共有する電界効果トランジスタからなる第２のトランスファーゲートとを具備し、
前記第１の導体の上に、前記第１の導体と前記第２のドレイン領域とが電気的に接続する第３の導体を具備し、前記第２の導体の上に、前記第２の導体と前記第１のドレイン領域とが電気的に接続する第４の導体を具備することを特徴とするスタティックランダムアクセスメモリ。
前記第１及び第２のドレイン領域は、それぞれ一体の金属性材料膜よりなることを特徴とする請求項１に記載のスタティックランダムアクセスメモリ。
前記半導体基板に正孔伝導型の半導体領域を備え、
前記正孔伝導型の半導体領域中に前記第１の電子伝導型電界効果トランジスタ及び前記第２の電子伝導型電界効果トランジスタが形成され、
前記第１及び第２のドレイン領域の金属性材料の仕事関数は、真性半導体のエネルギーバンドギャップの中央よりも高く、前記第１及び第２のドレイン領域は前記正孔伝導型の半導体領域に包含されていることを特徴とする請求項１または２に記載のスタティックランダムアクセスメモリ。
前記半導体基板に電子伝導型の半導体領域を備え、
前記電子伝導型の半導体領域中に前記第１の正孔伝導型電界効果トランジスタ及び前記第２の正孔伝導型電界効果トランジスタが形成され、
前記第１及び第２のドレイン領域の金属性材料の仕事関数が、真性半導体のエネルギーバンドギャップの中央よりも低く、前記第１及び第２のドレイン領域は前記電子伝導型の半導体領域に包含されていることを特徴とする請求項１または２に記載のスタティックランダムアクセスメモリ。