JP4148593B2 - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor device Download PDFInfo
- Publication number
- JP4148593B2 JP4148593B2 JP13454599A JP13454599A JP4148593B2 JP 4148593 B2 JP4148593 B2 JP 4148593B2 JP 13454599 A JP13454599 A JP 13454599A JP 13454599 A JP13454599 A JP 13454599A JP 4148593 B2 JP4148593 B2 JP 4148593B2
- Authority
- JP
- Japan
- Prior art keywords
- conductive plate
- exposed
- semiconductor
- semiconductor chip
- resin sealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000002184 metal Substances 0.000 claims description 58
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 238000007789 sealing Methods 0.000 claims description 38
- 239000011347 resin Substances 0.000 claims description 37
- 229920005989 resin Polymers 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 15
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 19
- 239000000919 ceramic Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 229910001111 Fine metal Inorganic materials 0.000 description 10
- 229910052737 gold Inorganic materials 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 238000002507 cathodic stripping potentiometry Methods 0.000 description 7
- 238000009713 electroplating Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229910052759 nickel Inorganic materials 0.000 description 5
- 238000007747 plating Methods 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 241000587161 Gomphocarpus Species 0.000 description 2
- 238000005219 brazing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000002788 crimping Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0104—Zirconium [Zr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にリードフレームの如き、Ｃｕフレームを用いたＣＳＰ型の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置は、周知事項ではあるが、ウェハの状態でマトリックス状にＩＣが作り込まれ、このＩＣを囲み格子状にダイシングライン部が設けられ、このダイシングライン部に沿って個々にダイシングされ、個々の半導体装置（半導体チップ）に分離形成される。そしてリードフレームに実装し、ＩＣとリードとをワイヤボンディングしパッケージされる。
【０００３】
しかし携帯電話やディジタルカメラ等の軽薄短小化を受けて、半導体装置も益々小型化が要求され、最近は限りなくチップサイズに近づく技術としてＣＳＰ、ウェハスケールＣＳＰが開発されている。
【０００４】
半導体チップを基板に実装し、ワイヤボンディングを採用してチップサイズを小さくするＣＳＰとしては、例えば、特開平１０―９２９７９号公報や特開昭５８−２０１３４７号公報がある。
【０００５】
これらの技術は、接続として信頼性の高い金属細線接続を採用しつつ、金属細線から先のリードフレームの延在長を限りなく少なくするため、セラミック基板を採用し、チップサイズを小さくしたものである。
【０００６】
図８と図９は、その概要を説明したものである。図８に於いて、セラミック基板１には、半導体チップ２が固着され、半導体チップ２のボンディングパッドとセラミック基板１上のパッド電極３は、金属細線を介して接続される。そしてセラミック基板１は、必要によりスルーホールや多層配線が施され、ロウ材を介して実装基板と半田付けされるパッド４がセラミック基板１裏面に設けられている。半導体チップ２のボンディングパッドは、金属細線、パッド電極３、スルーホールまたは多層配線を介して裏面のパッド４と電気的に接続される。
【０００７】
そして図９の如く、樹脂封止体５が形成され、矢印で示した部分でダイシングされる。このダイシングは、セラミック基板の裏面側または表側のどちらでも良い。またセラミック基板には割り溝が設けられ、セラミック基板の手前までダイシングし、セラミック基板は割り溝を介してブレークされても良い。
【０００８】
【発明が解決しようとする課題】
前述した構造は、リードフレームを採用したパッケージと異なり、リードがパッケージ内に取り込まれず、パッド電極が極めて小さいため、その分小さくすることができる。
【０００９】
しかしながらセラミック基板１は、スルーホールや多層配線を施したり、パッド電極３、パッド４にＡｕメッキを必要とするため、コストが上昇する問題があった。
【００１０】
またセラミック基板１の電極は、一般には印刷であり、実装基板との接続は、印刷電極の厚みが要因で、接続強度がそれほど高くできない問題もあった。
【００１１】
更には、金属細線をボンディングする方法では、ボンディング部から金属細線を山なりに持ち上げるため、その頂部までの長さが必要となり、半導体装置としての厚みが厚くなる問題を有していた。
【００１２】
本発明は、前記問題点を解決するものである。
【００１３】
【課題を解決するための手段】
本発明は上記の課題に鑑みてなされ、第１に複数のボンディングパッドが露出された半導体チップを用意し、
前記一領域に開口部を有し他領域が露出片となる導電プレートとこの導電プレートを複数枚一体とする連結体から成るフレームを、前記半導体チップ上に載置し、
前記開口部から露出した前記ボンディングパッドおよび前記開口部周囲の前記導電プレートを含めて金属ボールで圧着し、
前記開口部以外の前記導電プレートの他端を露出するように樹脂封止体を設け、
前記連結体を取り除き、前記導電プレートを前記フレームから分離することで解決するものである。
【００１４】
第２に、前記金属ボールの圧着に於いては、金属細線をボンディングし、前記ボンディング部を残して前記金属細線から分離する事で解決するものである。
【００１５】
第３に、前記連結体を、チップ周辺に位置させ、前記半導体チップの分離と同時に前記連結体も取り除く事で解決するものである。
【００１６】
第４に、前記連結体を、前記半導体チップ上に位置し、前記連結体を取り除いた後に、前記半導体チップを個々に分離する事で解決するものである。
【００１７】
第５に、前記連結体の分離を、ダイシングによりする事で解決するものである。
【００１８】
通常の半導体技術で知られているワイヤーボンディングは、Ａｕ、Ａｌ、Ｃｕ等の細線が圧着により電極に接続されている。本発明は、この現象を利用し、金属ボールを電極に圧着する際、間に導電プレートを挟み、あたかもリベットで固定するように導電プレートを半導体チップに電気的且つ機械的に固定する。
【００１９】
一般には、ウェハスケールＣＳＰでは、Ｃｕの再配線層を形成し、一端が電極に他端がメタルポストに接続される。この際再配線層やメタルポストは、例えばメッキで形成される。しかしメタルポストと再配線層との間は界面が存在し、ここにクラックが発生する問題があるが、本発明は両者が導電プレートとして予め一体もので用意されているため、その心配もなくなる。またメッキ時間が数時間に渡り必要とされるが、導電プレートは、金属板を打ち抜いたり、前もって納入させることができるため、製造時間の短縮も可能となる。
【００２０】
また金属ボールで接続するため、金属細線特有の山なり形状にはならず、その分、樹脂封止体を含めた半導体装置としての厚みを低減することができる。
【００２１】
また公知の金属細線をボンディングするように、まずネールヘッドを使って圧着固定した後、ボンディングツールを使って、前記つぶされたボールを金属細線から引きちぎれば、簡単にリベットが形成できる。
【００２２】
更には、連結体を用いて数多くの導電プレートを一体としているので、チップ状に前記導電プレートを載置する作業が簡略され、しかも開口部内およびその周辺に位置する接続片、露出片には、電解メッキで被膜を形成できる。
【００２３】
開口部およびその周辺に対応する接続片には、金属ボールを接続可能とする被膜、例えばＮｉ、Ａｕの被覆が可能となり、露出片には、半田付け可能な被膜、例えばＮｉ、Ａｕの被覆が可能となる。
【００２４】
その上、連結体は、樹脂封止体の表面または樹脂封止体内に埋め込まれているが、ダイシング装置等の分離手段で削り取ることができる。しかも削り取った際に、導電プレートの側面として樹脂封止体から露出されるため、半田固着部分としても活用できる。
【００２５】
【発明の実施の形態】
まず、導電プレートを半導体チップに電気的に接続、且つ機械的に固着する方法を説明する。
【００２６】
主に２種類のタイプがあり、一つ目は、個別に導電プレートが用意され、これを接続する方法、二つ目は、複数の導電プレートを一体としてリードフレームの如きフレームを用意し、これを使って接続するものである。
【００２７】
まずは、図５〜図７を参照して、前者のタイプを説明する。またここで述べる導電プレートおよび金属ボールのサイズや形状は、全実施例に適用できる。
【００２８】
まず半導体チップ１０がある。この半導体チップ１０は、ＰまたはＮ型の拡散層で接合が形成され、更には絶縁膜を介してゲートが形成されＭＯＳトランジスタが形成されている。或いはエミッタ、コレクタ、ベース電極が形成されＢＩＰトランジスタが形成される。そしてＭＯＳによるディジタルまたはリニア回路が作り込まれている。またはＢＩＰによるディジタル回路またはリニア回路が実現されている。つまりＭＯＳ型チップ、ＢＩＰ型チップ、Ｂｉ−ＣＭＯＳ型チップあるいは化合物半導体チップ等が形成されている。
【００２９】
最終的には、回路を構成するための何層かのメタルを介してボンディングパッド１１が形成されている。ここではボンディングパッド１１の下層に第１の絶縁膜１２が、ボンディングパッド１１を露出する第２の絶縁膜１３が図示されている。第２の絶縁膜１３は、いわゆるパッシベーション膜であり、例えばＳｉ3Ｎ4膜および／またはポリイミド膜が積層されたものである。
【００３０】
１４は、導電プレートであり、ボンディングパッド１１に対応する一端に開口部１５が設けられている。また他端は、一端よりも厚みを有した露出片１６が設けられている。ここで露出片１６は、その表面が樹脂封止体１７から露出されれば良く、厚みに関しては特に制限はされない。つまり露出片１６に点線で示したように一端の厚みと同じでＬ字型に折り曲げられても良し、更に薄く形成しても良い。
【００３１】
ここで全実施例に言えることであるが、明細書で示す一端とは、導電プレートの一領域で良く、また他端とは、前記一領域から所定の距離離間された他領域で良い。
【００３２】
導電プレート１４の一端、つまり開口部１５が形成される側は、ボンディングパッド１１が露出され、また開口部からボンディングパッド１１が見え、ここの開口部を介して金属ボール１８がボンディングパッド１１に圧着されている。導電プレート１４は、ここではＣｕを主材料として成るため、金属ボール１８が接触する部分には、ボンデイング接続が可能なように、表面にはＮｉが約１μｍ、更にＡｕが０．１〜０．３μｍ程度積層されても良い。またこの被膜の材料は、これ以外でも良い。金属ボールの材質により、当然接着性が考慮されて選択される。
【００３３】
また図５では、金属ボール１８が入る凹み部１９が設けられているが、図２に示すように凹み部１９を設けず、面２０と同一面を成した所に金属ボール１８を圧着しても良い。
【００３４】
この導電プレートは、例えば４２アロイのＣｕを主材料としたフレームでも良い。加工法は、パンチングフレームでもエッチングフレームでも良い。また平面的には矩形で図示されているが、一端から他端の間は、どの様な形状でも良い。例えば間が波線で形成されれば、歪み吸収も可能と成る。
【００３５】
本発明は、少なくともボンディングパッド１１に金属ボール１８が圧着（ボンディングでは熱圧着）され、半導体チップ１０に導電プレート１４が固定される。
【００３６】
つまり一端は、金属ボール１８でボンディングパッド１１と電気的に接続されると同時に、機械的に固定される。
【００３７】
方法としては、８０μｍ程度の金属ボールを採用しても良いし、７０μｍ程度の金属細線の先端に金属ボールを形成し、これを熱圧着しても良い。材料としては、主にＡｕやＡｌ（まれにはＣｕ）で、Ａｕは熱圧着、Ａｌは超音波が加えられた熱圧着で接続される。
【００３８】
これらのボールは、単に平板に圧着されると、一番広いところで約１００μｍφ、高さが３５μｍ程度につぶされる。
【００３９】
例えば開口部１５のφとして８０μｍ程度を採用すれば、金属ボールが通過するところの厚みｄは、約３０〜４０μｍ程度またはそれ以下が好ましい。金属ボール１８は、扁平して庇２１が形成され、この庇２１と金属ボールとの圧接部で導電プレート１４が電気的にも機械的にも接続固定される。
【００４０】
また圧接部の所にも、前述したＮｉ、Ａｕが被膜されておれば、ここも圧着され、電気的にも機械的にも接続可能となる。
【００４１】
従ってボンディングパッド１１を一端として他端が半導体チップ上に延在される導電プレート１６が固定されることになる。
【００４２】
また導電プレート１６をより強固に固定するために、導電プレートの裏面と半導体チップ１０の間に絶縁性接着剤を設けても良い。
【００４３】
そして固定された導電プレート１４および半導体チップ１０の表面には樹脂封止体１７が設けられ、最終構造として、導電プレート１４の他端である露出片１６が樹脂封止体１７から露出される。
【００４４】
この露出片１７は、実装基板の電極に当接されてロウ付けされても良いし、図１の上図のように半田ボールまたは半田バンプ２２を介してロウ付けされても良い。ここで上図の点線は、樹脂封止体１７に隠れて見えない部分を示す。また×印は、扁平された金属ボールである。
【００４５】
本発明は、まず金属ボール１８で圧着されて電気的に固定されている。従って図８の様に金属細線が山なりの頂部を持って樹脂封止体５の中に延在されるのと異なり、頂部が無い分、樹脂封止体の厚みを低減できる。
【００４６】
また図２の構造に於いても、扁平金属ボール１８の最上部が樹脂封止体１７に隠れれば良く、一端側の導電プレート１４表面２０から露出片１６表面まで距離（厚み）の設定で金属ボールが完全に樹脂封止体に封止される構造を採ることができる。
【００４７】
どちらにしても金属細線を山成りに延在させるのと異なり半導体チップ全体の厚みを薄くすることができる。また導電プレート１４は、半導体チップ１０に延在されるので、完全にチップサイズの半導体装置が実現できる。
【００４８】
図６は、半田ボール２２の接着強度を増強させるものであり、露出片１６に凹み部２４を設けたものである。この凹み部２４の体積によって、半田ボール２２のネック径を制御できる。体積が多ければ、半田ボールは深く沈み、ネックを形成させないことも可能である。
【００４９】
図７は、導電プレート１４を２枚のフレキシブルシート３０でサンドウィッチしたものを示す。つまりＦＰＣと呼ばれるものである。予め、開口部１５と露出片１６を有する導電プレート１４が位置規制されてフレキシブルシート３０に貼り合わされていれば、このＦＰＣを半導体チップに位置合わせして接着する事で、全ての導電プレートが一度に位置決めできるメリットを有する。
【００５０】
また一枚のフレキシブルシートの上に導電プレート１４が接着されているものであれば、裏側は、開口部裏側に対応するフレキシブルシートが除去される。当然表側は、フレキシブルシートが形成されないので、開口部１５の部分、露出片１６の部分は、表面が露出され、圧着も半田付けも可能である。しかし２枚のフレキシブルシートでサンドウィッチされている場合は、表側のカバーシートを開口しなければならない。点で示す符号３１は、開口部１５およびその近傍の導電プレート１４表面を露出するため表側と裏側のシートの除去領域であり、符号３２は、表側のシートの露出片１６表面を露出させる除去領域である。
【００５１】
前述したように、図５〜図７は、必要によっては金属ボールの接合部、半田ボールの接合部に、Ｎｉ、Ａｕ等の接合性を向上する被膜が形成され、この導電プレート１４が複数に渡り個々に配置されるものである。
【００５２】
ここで若干の問題は、前記被膜の形成である。つまり蒸着や無電解メッキは可能であるが、導電プレートがアイランド状に孤立されてあるので、電解メッキができない点である。
【００５３】
次に第１の実施の形態を説明する。図１、図２は、複数の導電プレート１４が一体となったフレーム４０を採用するものである。導電プレートに対応する部分は、接続片４１から露出片４６まであり、またこの導電プレートを一体とする連結体４２も含めれば、フレームと成る。これはリードの短いリードフレームと同様な構造である。
【００５４】
ここでは、半導体チップ４３の全周にボンディングパッドが形成されるものとしてフレーム４０が用意されている。しかし少なくとも１側辺にあれば良く、また半導体チップの周囲ではなく中程に列をなして設けられるものでも、または規則性が無く配置されるものでも良い。また３行３列で示されている半導体チップの図は、ウェハとして考えても良いし、ディスクリートに分離された個別半導体がマトリックス状に固定されたものとして考えても良い。
【００５５】
導電プレートに対応するフレーム４０には、ボンディングパッド４４に対応する部分に開口部４５が形成された接続片４１が設けられ、開口部から所定の距離をおいて露出片４６が一体で設けられている。ここではチップから外に出た所で露出片４６が一体で形成されている。
【００５６】
このフレームが半導体チップ４３上に位置決めされて配置されている。もちろん開口部４５からは、ボンディングパッド４４が見えている。
【００５７】
続いて、図２に示すように、開口部４５に露出しているボンディングパッド４４に金属ボール４７を圧着する。黒丸で示したものが扁平されて固定された金属ボール４７である。
【００５８】
ここで連結体４２を設けた理由を述べる。一つ目は、数多くの接続片４１…が一体となり、接続片４１…を個々に並べる必要が無く作業性が改善されるためである。二つ目は、金属ボール４７との接着性、半田との接着性が考慮されて、開口部内およびその周辺、露出片にＮｉ、Ａｕ等の被膜が形成されるが、これを電解メッキで形成可能とするためである。無電解メッキや蒸着、スパッタ等でも前記被膜の形成は可能であるが、メッキ時間、膜の緻密性、作業性を考慮すると、電解メッキが優れている。従って連結体４２で接続片４１や露出片４６を電気的に接続し、連結体４２を電解メッキ時の電極として活用できる。
【００５９】
前例と同様に半導体チップまたは半導体ウェハと接触する所は、接着剤で固定されても良い。ただしボンディングパッド上に前記接着剤が被覆されないように注意を要する。
【００６０】
続いて、図２の下図に示すように、樹脂封止体４８を形成する。図では、個別半導体チップを金型に配列させたために、チップ間にも樹脂封止体４８が形成されている。また半導体ウェハ上にフレームが設けられたのなら、チップ間はダイシングライン部となり、前記樹脂封止体４８は形成されない。またこの樹脂封止体４８により、金属ボール４７は、完全に被覆され、且つ最終構造として露出片４６が樹脂封止体４８から露出されなければならない。
【００６１】
ここで上金型を露出片４５の面と当接させておけば、露出片４５の表面は露出される。また樹脂封止体４８は、金属ボール４７も露出片４６も完全に覆い、後から樹脂封止体表面を削り、表面を出しても良い。
【００６２】
またこの状態では、フレーム４０と数多くの半導体チップが樹脂封止体４８で一体と成っているので、矢印で示す部分、つまり連結体４２を完全に取り除く幅でダイシングされる。実際には、連結体４２の幅よりも若干広めの幅のブレードでダイシングされる。
【００６３】
このダイシングにて、連結体４２が取り除かれて接続片４１（導電プレート）は、個々に分離されると共に、半導体チップとして個々に分離される。
【００６４】
ただしウェハで形成する場合は、図２の下図に於いて、半導体チップ４３の間のスペースに示す点線がダイシングラインに相当する。従って、ボンディングパッド４４から接続片が外に延在される分、半導体チップは大きくなるが、この下にも半導体素子や配線は形成できる。
【００６５】
別の言い方をすると、従来の半導体チップよりも更に内側にボンディングパッド４３が配列され、ボンディングパッドから半導体チップ周辺まで導電プレートが延在できる領域を形成しなくては成らない。
【００６６】
しかしウェハの状態でフレーム付け、金属ボールの圧着、樹脂封止体の形成ができ、工程の簡略化が可能となる。
【００６７】
本実施の形態の構造は、導電プレートが半導体チップから若干外側に出た形で形成されるが、連結体４２の採用により作業性、電解メッキ付け性が容易となる。また樹脂封止体４８の厚みは、前実施例と同じである。
【００６８】
続いて、第１の実施の形態の変形例（第２の実施の形態）として図３、図４を参照しながら説明する。
【００６９】
第１の実施の形態では、導電プレート（接続片４１）がボンディングパッド４４から外側に向かって延在されていたが、本実施の形態では、ボンディングパッド４４から内側に向いて形成されるものである。
【００７０】
本実施の形態も、前実施の形態と同様に、個別分離した半導体チップをマトリックス状に配置しても良い。しかしここでは半導体ウェハ上にフレーム４０を載置した構造で説明していく。
【００７１】
まず前実施の形態と同様に、半導体ウェハ４３上にフレーム４０を載置する。当然ながら開口部４５は、ボンディングパッド４４と位置決めされている。上図の丸印が開口部である。
【００７２】
その後、図４に示すように、開口部４５を介して金属ボール４７がボンデイングされ、扁平されることでフレーム４０が半導体ウェハ４３に固定される。その後、前記露出片４６が露出するように樹脂封止体４８が設けられる。
【００７３】
前述したように、金型に露出片４６の表面を当接させれば、樹脂封止体から露出させることができる。また露出片も含めて完全に被覆したら、露出させるために研磨が必要となる。
【００７４】
そして露出片４６を樹脂封止体４８から露出させたら、連結体４２を取り除く。ここでは、図４の矢印で示す様に、連結体４２よりも若干幅広でハーフダイシングする。これにより接続片（導電プレート）は、個々に分離される。
【００７５】
その後、ダイシングライン部ＤＬに相当する所をダイシング装置でフルカットする。
【００７６】
ここで図４下図に点線で示す部分は、連結体４２の厚みを薄くしても良いことを示している。連結体が薄く表面に形成されることで、樹脂封止体に形成される溝が浅くなり、耐環境性に優れた構造となる。溝はできる限り樹脂封止体４８の途中でとどめておく必要がある。
【００７７】
本実施例は、連結体の除去、半導体チップの分離で二回のダイシングが必要となるが、連結体が半導体チップ上に延在されるため、チップサイズのＣＳＰが可能となると同時に電解メッキが可能となるものである。
【００７８】
また全実施の形態に於いて、言えることであるが、金属ボールは予め用意されて接続される場合と、金属細線を用いたボンディング装置を用いる場合がある。後者に於いて、金属細線の先端をトーチ等で溶融して金属ボールとし、ツールヘッドの頭に位置する金属ボールをボンディングパッドに圧着したのち、ボンディングツールで金属ボールを金属細線から引きちぎればよい。この場合、通常の金属細線は、山なりの形状で頂部は樹脂封止体の厚みを大きくする原因となるが、本発明では、金属ボールの頂部で引きちぎるため、それほど高くならない。従って樹脂封止体の厚みを少なくすることが可能となる。
【００７９】
【発明の効果】
以上に説明したように、通常の半導体技術で知られているワイヤーボンディングは、Ａｕ、Ａｌ、Ｃｕ等の細線が圧着により電極に接続されている。本発明は、この現象を利用し、金属ボールを電極に圧着する際、間に導電プレートを挟み、あたかもリベットで固定するように導電プレートを半導体チップに固定するものである。
【００８０】
一般には、ウェハスケールＣＳＰでは、Ｃｕの再配線層を形成し、一端が電極に他端がメタルポストに接続される。この際メタルポストも例えばメッキで形成される。しかしメタルポストと再配線層とは界面が存在し、ここにクラックが発生する問題があるが、本発明は両者が導電プレートとして形成されるためその心配もなくなる。
【００８１】
また金属ボールで接続するため、金属細線は、山なりに形成されず、その分、樹脂封止体を含めた半導体装置としての厚みを低減することができる。
【００８２】
また公知の金属細線をボンディングするように、まずネールヘッドを使って圧着固定した後、ボンディングツールを使って、前記つぶされたボールを金属細線から引きちぎれば、簡単にリベットが形成でき、プロセスも簡略化できる。
【００８３】
また、一端に位置する前記導電プレートよりも他端に位置する導電プレートの方が厚く形成される事で、前記金属ボールは、樹脂封止体に完全に封止されると共に、前記導電プレートの他端は、樹脂封止体から露出できる。従って他端は、実装基板の電極とロウ付け可能となる。
【００８４】
またフレームを樹脂に埋め込み、封止体に露出片を露出させるので、従来のようにセラミック基板採用することなく実現できる。従ってセラミック基板を採用した従来の半導体装置に比べコストを下げられる。
【００８５】
またダイシングで連結体を取り除くので、この領域に露出する接続片の側面をロウ材の接続領域として活用でき、実装基板との接続強度を増強できる。
【００８６】
また連結体は、ダイシングで簡単に取り除けるので、工程も簡略化できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図２】 本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。
【図３】 本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【図４】 本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【図５】 本発明の半導体装置に使用される導電プレートを説明する図である。
【図６】 本発明の半導体装置に使用される導電プレートを説明する図である。
【図７】 導電プレートが設けられたフレキシブルシートを説明する図である。
【図８】 従来の半導体装置の製造方法を説明する図である。
【図９】 従来の半導体装置の製造方法を説明する図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a CSP type semiconductor device using a Cu frame such as a lead frame.
[0002]
[Prior art]
Although the semiconductor device is a well-known matter, an IC is formed in a matrix form in the state of a wafer, a dicing line portion is provided in a lattice shape surrounding the IC, and dicing is individually performed along the dicing line portion. The semiconductor device (semiconductor chip) is formed separately. Then, it is mounted on a lead frame, and the IC and the lead are wire-bonded and packaged.
[0003]
However, with the miniaturization of cellular phones and digital cameras, semiconductor devices are increasingly required to be miniaturized. Recently, CSPs and wafer scale CSPs have been developed as technologies that approach the chip size without limit.
[0004]
Examples of CSPs in which a semiconductor chip is mounted on a substrate and the chip size is reduced by using wire bonding include Japanese Patent Laid-Open Nos. 10-92979 and 58-201347.
[0005]
These technologies employ a ceramic substrate and reduce the chip size in order to minimize the extension length of the lead frame beyond the metal thin wire while adopting highly reliable metal thin wire connection as the connection. is there.
[0006]
FIG. 8 and FIG. 9 explain the outline. In FIG. 8, a semiconductor chip 2 is fixed to a
[0007]
Then, as shown in FIG. 9, the resin sealing body 5 is formed and diced at a portion indicated by an arrow. This dicing may be performed on either the back side or the front side of the ceramic substrate. Further, the ceramic substrate may be provided with a split groove, and dicing to the front of the ceramic substrate, and the ceramic substrate may be broken through the split groove.
[0008]
[Problems to be solved by the invention]
Unlike the package employing the lead frame, the structure described above can be made smaller because the lead is not taken into the package and the pad electrode is extremely small.
[0009]
However, the
[0010]
Further, the electrodes of the
[0011]
Further, in the method of bonding the fine metal wires, the metal fine wires are lifted up from the bonding portion, so that the length to the top is required, and the thickness of the semiconductor device is increased.
[0012]
The present invention solves the above problems.
[0013]
[Means for Solving the Problems]
The present invention has been made in view of the above problems, and firstly, a semiconductor chip in which a plurality of bonding pads are exposed is prepared,
A frame comprising a conductive plate having an opening in one region and the other region being an exposed piece and a connecting body in which a plurality of the conductive plates are integrated is placed on the semiconductor chip,
Crimping with a metal ball including the bonding pad exposed from the opening and the conductive plate around the opening,
A resin sealing body is provided so as to expose the other end of the conductive plate other than the opening,
The problem is solved by removing the connecting body and separating the conductive plate from the frame.
[0014]
Secondly, in the pressure bonding of the metal ball, the thin metal wire is bonded and separated from the thin metal wire leaving the bonding portion.
[0015]
Third, the connection body is positioned around the chip, and the connection body is removed simultaneously with the separation of the semiconductor chip.
[0016]
Fourthly, the connection body is located on the semiconductor chip, and after the connection body is removed, the semiconductor chip is individually separated to solve the problem.
[0017]
Fifth, the separation of the connecting body is solved by dicing.
[0018]
In wire bonding known in ordinary semiconductor technology, fine wires such as Au, Al, and Cu are connected to electrodes by pressure bonding. The present invention utilizes this phenomenon, and when the metal ball is pressure-bonded to the electrode, the conductive plate is sandwiched between them, and the conductive plate is electrically and mechanically fixed to the semiconductor chip as if fixed by a rivet.
[0019]
In general, in a wafer scale CSP, a Cu rewiring layer is formed, and one end is connected to an electrode and the other end is connected to a metal post. At this time, the rewiring layer and the metal post are formed by plating, for example. However, there is an interface between the metal post and the redistribution layer, and there is a problem that cracks are generated. However, since both of the present invention are prepared in advance as a conductive plate, there is no need to worry about that. Although the plating time is required for several hours, the conductive plate can be punched out of the metal plate or delivered in advance, so that the manufacturing time can be shortened.
[0020]
In addition, since the connection is made with the metal ball, it does not have a mountain shape peculiar to the thin metal wire, and the thickness of the semiconductor device including the resin sealing body can be reduced accordingly.
[0021]
In addition, a rivet can be easily formed by first bonding and fixing with a nail head so as to bond a known fine metal wire, and then tearing the crushed ball from the fine metal wire using a bonding tool.
[0022]
Furthermore, since a large number of conductive plates are integrated using a coupling body, the work of placing the conductive plates in a chip shape is simplified, and the connection pieces and exposed pieces located in and around the opening are: A film can be formed by electrolytic plating.
[0023]
The connection piece corresponding to the opening and the periphery thereof can be coated with a coating capable of connecting a metal ball, such as Ni or Au, and the exposed piece can be coated with a solderable coating such as Ni or Au. It becomes possible.
[0024]
In addition, the connecting body is embedded in the surface of the resin sealing body or in the resin sealing body, but can be scraped off by a separating means such as a dicing apparatus. Moreover, since it is exposed from the resin sealing body as the side surface of the conductive plate when scraped off, it can also be used as a solder fixing portion.
[0025]
DETAILED DESCRIPTION OF THE INVENTION
First, a method for electrically connecting and mechanically fixing the conductive plate to the semiconductor chip will be described.
[0026]
There are mainly two types, the first is a method of connecting individual conductive plates, and the second is a method of connecting them, and the second is the preparation of a frame such as a lead frame by integrating multiple conductive plates. To connect.
[0027]
First, the former type will be described with reference to FIGS. The size and shape of the conductive plate and metal ball described here can be applied to all the embodiments.
[0028]
First, there is a
[0029]
Finally, the bonding pad 11 is formed through several layers of metal for constituting the circuit. Here, a first insulating film 12 is shown below the bonding pad 11 and a second insulating
[0030]
Reference numeral 14 denotes a conductive plate having an
[0031]
Here, as can be said in all the embodiments, one end shown in the specification may be one region of the conductive plate, and the other end may be another region separated from the one region by a predetermined distance.
[0032]
At one end of the conductive plate 14, that is, the side where the
[0033]
In FIG. 5, a
[0034]
The conductive plate may be a frame made of, for example, 42 alloy Cu. The processing method may be a punching frame or an etching frame. In addition, although it is illustrated as a rectangle in plan view, any shape between one end and the other end may be used. For example, if the gap is formed by wavy lines, strain absorption is also possible.
[0035]
In the present invention, the metal ball 18 is bonded to at least the bonding pad 11 (thermocompression in bonding), and the conductive plate 14 is fixed to the
[0036]
That is, one end is mechanically fixed at the same time as being electrically connected to the bonding pad 11 by the metal ball 18.
[0037]
As a method, a metal ball of about 80 μm may be employed, or a metal ball may be formed at the tip of a thin metal wire of about 70 μm and thermocompression bonded. As materials, mainly Au or Al (in rare cases Cu), Au is connected by thermocompression bonding, and Al is connected by thermocompression applied with ultrasonic waves.
[0038]
When these balls are simply crimped to a flat plate, they are crushed to about 100 μmφ and about 35 μm in height at the widest point.
[0039]
For example, if about 80 μm is employed as the φ of the
[0040]
In addition, if the above-described Ni or Au is coated at the press contact portion, this is also crimped and can be connected both electrically and mechanically.
[0041]
Therefore, the
[0042]
In order to fix the
[0043]
And the resin sealing body 17 is provided in the surface of the fixed conductive plate 14 and the
[0044]
The exposed piece 17 may be brazed by being brought into contact with the electrode of the mounting substrate, or may be brazed via a solder ball or
[0045]
In the present invention, the metal ball 18 is first crimped and electrically fixed. Therefore, unlike the case where the thin metal wire has a crest-like top portion and extends into the resin sealing body 5 as shown in FIG. 8, the thickness of the resin sealing body can be reduced by the amount of no top portion.
[0046]
Also in the structure of FIG. 2, it is sufficient that the uppermost portion of the flat metal ball 18 is hidden by the resin sealing body 17, and the distance (thickness) is set from the
[0047]
In either case, the thickness of the entire semiconductor chip can be reduced unlike the case where the fine metal wires are extended in a mountain. Moreover, since the conductive plate 14 extends to the
[0048]
FIG. 6 is for increasing the adhesive strength of the
[0049]
FIG. 7 shows the conductive plate 14 sandwiched between two
[0050]
Further, if the conductive plate 14 is bonded on one flexible sheet, the flexible sheet corresponding to the back side of the opening is removed on the back side. As a matter of course, since a flexible sheet is not formed on the front side, the surface of the portion of the
[0051]
As described above, in FIGS. 5 to 7, in some cases, a coating for improving the bonding properties of Ni, Au, etc. is formed at the joints of the metal balls and the solder balls. They are arranged individually.
[0052]
Here, a slight problem is the formation of the film. In other words, vapor deposition and electroless plating are possible, but since the conductive plate is isolated in an island shape, electrolytic plating cannot be performed.
[0053]
Next, a first embodiment will be described. 1 and 2 employ a
[0054]
Here, the
[0055]
The
[0056]
This frame is positioned and arranged on the semiconductor chip 43. Of course, the bonding pad 44 is visible from the opening 45.
[0057]
Subsequently, as shown in FIG. 2, a metal ball 47 is pressure-bonded to the bonding pad 44 exposed at the opening 45. What is indicated by a black circle is a metal ball 47 which is flattened and fixed.
[0058]
Here, the reason why the connecting body 42 is provided will be described. The first is that a large number of connection pieces 41 are integrated, and it is not necessary to arrange the connection pieces 41 individually, thereby improving workability. Second, in consideration of adhesion to the metal ball 47 and adhesion to the solder, a film of Ni, Au or the like is formed in the opening and its periphery, and on the exposed piece. This is formed by electrolytic plating. This is to make it possible. Although the coating can be formed by electroless plating, vapor deposition, sputtering, or the like, electrolytic plating is excellent in view of plating time, film density, and workability. Accordingly, the connecting piece 41 and the exposed piece 46 are electrically connected by the connecting body 42, and the connecting body 42 can be used as an electrode during electrolytic plating.
[0059]
As in the previous example, the portion that contacts the semiconductor chip or the semiconductor wafer may be fixed with an adhesive. However, care must be taken not to cover the bonding pad with the adhesive.
[0060]
Subsequently, as shown in the lower diagram of FIG. 2, a resin sealing body 48 is formed. In the figure, since individual semiconductor chips are arranged in a mold, a resin sealing body 48 is also formed between the chips. Further, if a frame is provided on the semiconductor wafer, a dicing line portion is formed between the chips, and the resin sealing body 48 is not formed. Further, the metal ball 47 is completely covered by the resin sealing body 48, and the exposed piece 46 must be exposed from the resin sealing body 48 as a final structure.
[0061]
If the upper mold is brought into contact with the surface of the exposed piece 45, the surface of the exposed piece 45 is exposed. Further, the resin sealing body 48 may completely cover both the metal balls 47 and the exposed pieces 46, and after that, the surface of the resin sealing body may be shaved to expose the surface.
[0062]
In this state, the
[0063]
By this dicing, the coupling body 42 is removed, and the connection pieces 41 (conductive plates) are individually separated and also individually separated as semiconductor chips.
[0064]
However, when forming with a wafer, the dotted line shown in the space between the semiconductor chips 43 in the lower figure of FIG. 2 corresponds to a dicing line. Accordingly, the semiconductor chip becomes larger as the connecting piece extends outward from the bonding pad 44, but a semiconductor element and wiring can be formed below this.
[0065]
In other words, the bonding pads 43 should be arranged further inside than the conventional semiconductor chip to form a region where the conductive plate can extend from the bonding pad to the periphery of the semiconductor chip.
[0066]
However, a frame can be attached in the state of a wafer, a metal ball can be crimped, and a resin sealing body can be formed, thereby simplifying the process.
[0067]
The structure of the present embodiment is formed in such a manner that the conductive plate slightly protrudes from the semiconductor chip, but the workability and the electroplating property are facilitated by adopting the coupling body 42. The thickness of the resin sealing body 48 is the same as in the previous embodiment.
[0068]
Next, a modified example (second embodiment) of the first embodiment will be described with reference to FIGS.
[0069]
In the first embodiment, the conductive plate (connecting piece 41) extends outward from the bonding pad 44. However, in the present embodiment, the conductive plate (connecting piece 41) is formed inward from the bonding pad 44. is there.
[0070]
In the present embodiment, similarly to the previous embodiment, individually separated semiconductor chips may be arranged in a matrix. However, here, a description will be given of a structure in which the
[0071]
First, as in the previous embodiment, the
[0072]
Thereafter, as shown in FIG. 4, the metal ball 47 is bonded through the opening 45 and flattened to fix the
[0073]
As described above, if the surface of the exposed piece 46 is brought into contact with the mold, it can be exposed from the resin sealing body. Moreover, if it covers completely including an exposed piece, grinding | polishing will be needed in order to expose.
[0074]
When the exposed piece 46 is exposed from the resin sealing body 48, the connecting body 42 is removed. Here, as shown by the arrows in FIG. 4, half dicing is performed so as to be slightly wider than the coupling body 42. As a result, the connection pieces (conductive plates) are individually separated.
[0075]
Thereafter, the portion corresponding to the dicing line portion DL is fully cut by a dicing apparatus.
[0076]
Here, a portion indicated by a dotted line in the lower diagram of FIG. 4 indicates that the thickness of the coupling body 42 may be reduced. By forming the connecting body thinly on the surface, the groove formed in the resin sealing body becomes shallow, and the structure is excellent in environmental resistance. It is necessary to keep the groove in the middle of the resin sealing body 48 as much as possible.
[0077]
In this example, dicing is required twice for removing the connecting body and separating the semiconductor chip. However, since the connecting body is extended on the semiconductor chip, CSP having a chip size can be realized and at the same time electrolytic plating is performed. It is possible.
[0078]
In all the embodiments, it can be said that there are cases where the metal balls are prepared and connected in advance, and there are cases where a bonding apparatus using thin metal wires is used. In the latter case, the tip of the fine metal wire is melted with a torch or the like to form a metal ball, the metal ball located at the head of the tool head is pressed against the bonding pad, and then the metal ball is pulled from the fine metal wire with a bonding tool. In this case, the normal thin metal wire has a mountain shape and the top portion increases the thickness of the resin sealing body. However, in the present invention, the metal thin wire is torn at the top portion of the metal ball, so it is not so high. Therefore, the thickness of the resin sealing body can be reduced.
[0079]
【The invention's effect】
As described above, in wire bonding known in normal semiconductor technology, fine wires such as Au, Al, and Cu are connected to electrodes by pressure bonding. The present invention utilizes this phenomenon to fix a conductive plate to a semiconductor chip as if it were fixed with a rivet, with a conductive plate sandwiched between them when the metal ball is pressure-bonded to the electrode.
[0080]
In general, in a wafer scale CSP, a Cu rewiring layer is formed, and one end is connected to an electrode and the other end is connected to a metal post. At this time, the metal post is also formed by plating, for example. However, there is an interface between the metal post and the redistribution layer, and there is a problem that a crack is generated here. However, since both of them are formed as a conductive plate, there is no concern about this.
[0081]
Further, since the connection is made with the metal ball, the metal thin wire is not formed in a mountain shape, and the thickness of the semiconductor device including the resin sealing body can be reduced correspondingly.
[0082]
In addition, as with the bonding of known fine metal wires, first, a nail head is used for crimping and fixing, and then using a bonding tool, the crushed ball can be removed from the fine metal wires to easily form rivets and simplify the process. Can be
[0083]
In addition, since the conductive plate positioned at the other end is formed thicker than the conductive plate positioned at one end, the metal ball is completely sealed with the resin sealing body, and the conductive plate The other end can be exposed from the resin sealing body. Therefore, the other end can be brazed with the electrode of the mounting substrate.
[0084]
Further, since the frame is embedded in the resin and the exposed piece is exposed to the sealing body, it can be realized without employing a ceramic substrate as in the conventional case. Therefore, the cost can be reduced as compared with the conventional semiconductor device employing the ceramic substrate.
[0085]
Further, since the coupling body is removed by dicing, the side surface of the connection piece exposed in this region can be used as a connection region for the brazing material, and the connection strength with the mounting substrate can be enhanced.
[0086]
Moreover, since the connection body can be easily removed by dicing, the process can be simplified.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a method for manufacturing a semiconductor device according to a first embodiment of the invention.
FIG. 2 is a diagram for explaining the method for manufacturing the semiconductor device according to the first embodiment of the invention.
FIG. 3 is a diagram illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 4 is a diagram illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 5 is a diagram illustrating a conductive plate used in the semiconductor device of the present invention.
FIG. 6 is a diagram illustrating a conductive plate used in the semiconductor device of the present invention.
FIG. 7 is a diagram illustrating a flexible sheet provided with a conductive plate.
FIG. 8 is a diagram illustrating a conventional method for manufacturing a semiconductor device.
FIG. 9 is a diagram illustrating a conventional method for manufacturing a semiconductor device.
Claims (3)
前記複数の半導体チップが設けられたリードフレームを樹脂封止金型に設け、前記複数の半導体チップと前記リードフレームが一体となり、前記露出片が露出するように、前記樹脂封止金型に注入される樹脂封止体で一括封止する工程と、
前記半導体チップ間に位置する前記連結体と前記半導体チップ間の前記樹脂封止体を分離し、前記導電プレートが前記半導体チップ上から前記半導体チップの外まで延在し、前記導電プレートと前記半導体チップが一体となって個別分離される工程とを有する事を特徴とした半導体装置の製造方法。A lead frame on which a plurality of semiconductor chips are mounted , wherein the lead frame has a plurality of conductive plates, one end of which is a connection piece corresponding to a plurality of bonding pads of the semiconductor chip, and the other end is an exposed piece. A step of preparing a lead frame in which the connection piece and the bonding pad are connected , which is integrated with a coupling body located between the semiconductor chips ;
A lead frame provided with the plurality of semiconductor chips is provided in a resin-sealed mold, and the plurality of semiconductor chips and the lead frame are integrated into the resin-sealed mold so that the exposed pieces are exposed. A step of collectively sealing with a resin sealing body,
The coupling body located between the semiconductor chips and the resin sealing body between the semiconductor chips are separated, and the conductive plate extends from above the semiconductor chip to the outside of the semiconductor chip, and the conductive plate and the semiconductor A method for manufacturing a semiconductor device, comprising: a step of integrally separating chips together.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13454599A JP4148593B2 (en) | 1999-05-14 | 1999-05-14 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13454599A JP4148593B2 (en) | 1999-05-14 | 1999-05-14 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323528A JP2000323528A (en) | 2000-11-24 |
| JP4148593B2 true JP4148593B2 (en) | 2008-09-10 |
Family
ID=15130832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13454599A Expired - Fee Related JP4148593B2 (en) | 1999-05-14 | 1999-05-14 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4148593B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4683897B2 (en) * | 2004-10-14 | 2011-05-18 | Ｏｋｉセミコンダクタ株式会社 | Acceleration sensor chip package and manufacturing method thereof |
| JP4497304B2 (en) * | 2004-11-22 | 2010-07-07 | エルピーダメモリ株式会社 | Semiconductor device and manufacturing method thereof |
| US7361531B2 (en) * | 2005-11-01 | 2008-04-22 | Allegro Microsystems, Inc. | Methods and apparatus for Flip-Chip-On-Lead semiconductor package |
| JP7033285B2 (en) * | 2018-11-03 | 2022-03-10 | マグネデザイン株式会社 | Fine wiring joint and its manufacturing method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0426149A (en) * | 1990-05-22 | 1992-01-29 | Toppan Printing Co Ltd | Lead frame and connection method between lead frame and semiconductor element |
| JP3243116B2 (en) * | 1994-05-17 | 2002-01-07 | 株式会社日立製作所 | Semiconductor device |
| KR0179920B1 (en) * | 1996-05-17 | 1999-03-20 | 문정환 | Method of manufacturing chip-size package |
| JP2000315700A (en) * | 1999-04-28 | 2000-11-14 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
-
1999
- 1999-05-14 JP JP13454599A patent/JP4148593B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000323528A (en) | 2000-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8525350B2 (en) | Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud bumps | |
| JP4823089B2 (en) | Manufacturing method of stacked semiconductor device | |
| US6465877B1 (en) | Semiconductor package including flex circuit, interconnects and dense array external contacts | |
| JP3176542B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6911355B2 (en) | Semiconductor package having flex circuit with external contacts | |
| US6608388B2 (en) | Delamination-preventing substrate and semiconductor package with the same | |
| US8685834B2 (en) | Fabrication method of package structure with simplified encapsulation structure and simplified wiring | |
| JP2000195987A (en) | Semiconductor package and its manufacture | |
| JP4408475B2 (en) | Semiconductor devices that do not use bonding wires | |
| JPH10326806A (en) | Semiconductor device and its manufacture | |
| JP2003060154A (en) | Semiconductor device and method of manufacturing the same | |
| JP2003188263A (en) | Method for manufacturing semiconductor integrated circuit chip and semiconductor package using the semiconductor integrated circuit chip | |
| JP2003174131A (en) | Resin-sealed semiconductor device and method of manufacturing the same | |
| US6576988B2 (en) | Semiconductor package | |
| JP4148593B2 (en) | Manufacturing method of semiconductor device | |
| JP4334047B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2007214238A (en) | Semiconductor device and manufacturing method thereof | |
| JPH10335366A (en) | Semiconductor device | |
| JP3443406B2 (en) | Resin-sealed semiconductor device | |
| JP2003046053A (en) | Semiconductor device and manufacturing method therefor | |
| JPH10223626A (en) | Semiconductor chip, method of manufacturing semiconductor chip, semiconductor device, electronic device | |
| JP2000315762A (en) | Semiconductor device and manufacture thereof | |
| JP3349465B2 (en) | Semiconductor device | |
| JP3635151B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JPH09252020A (en) | Semiconductor device and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060208 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071112 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080411 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080527 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080624 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |