JP4096297B2 - 保護回路とｄｃ／ｄｃコンバータおよびタイマーラッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、直流入力電源を所定の直流出力電源に変換するＤＣ／ＤＣコンバータおよびその保護回路ならびにタイマーラッチ回路に係わり、特に、負荷側の短絡などの異常検出時におけるラッチ動作の不具合を効率的に回避するのに好適な技術に関するものである。
【０００２】
【従来の技術】
近年、普及している携帯機器の電源としてＤＣ／ＤＣコンバータが用いられているが、このＤＣ／ＤＣコンバータには、電圧検出型の短絡保護回路が一般的に設けられている。
【０００３】
この短絡保護回路は、出力電圧を監視し、負荷短絡時等に出力電圧が低下したことを検出して、ＤＣ／ＤＣコンバータに設けられたスイッチングトランジスタをオフ状態にするものである。以下、このような従来のＤＣ／ＤＣコンバータ、短絡保護回路に関して説明する。
【０００４】
図１８は、従来のＤＣ／ＤＣコンバータの構成例を示す回路図であり、図１９は、従来の短絡保護回路を設けたＤＣ／ＤＣコンバータの構成例を示す回路図、図２０は、従来の短絡保護回路の構成例を示す回路図、図２１は、従来の短絡保護回路の他の構成例を示す回路図、図２２は、図２０および図２１における短絡保護回路の動作例を示す説明図、図２３は、図１８におけるＤＣ／ＤＣコンバータの短絡状態での電流経路を示す説明図である。
【０００５】
図１８においては、昇圧型ＤＣ／ＤＣコンバータの昇圧動作部分の基本構成を示しており、トランジスタＮＭＯＳがＯＮ状態の時に、入力電圧ＶＩＮからコイルＣｏｉｌにスイッチ電流が流れてこのコイルにエネルギーが溜まり、また、トランジスタがＯＦＦ状態になると、コイルに蓄積されているエネルギーが入力電圧に重畳されダイオードＤｉｏｄｅにより整流され、その出力をコンデンサＣＯＵＴによって平滑することによって昇圧動作を行う。
【０００６】
特に、昇圧ＰＷＭ（Pulse-Width Modulation）方式のＤＣ／ＤＣコンバータでは、最大のパルス幅を決めるためにデットタイムコントロール（ＤＴＣ）電圧が設定されている。
【０００７】
この昇圧型ＤＣ／ＤＣコンバータを用いた電源回路では、アンプの出力レベルまたはフィードバック電圧を監視し、ある一定時間（ＴＤＬＹ）出力電圧異常状態が続くとスイッチング動作を停止させるため、図１９に示すタイマーラッチ型保護回路付きＤＣ／ＤＣコントローラが用いられる。
【０００８】
図１９におけるタイマーラッチ型保護回路付きＤＣ／ＤＣコントローラは、ＤＣ／ＤＣコンバータの出力電圧を監視し、例えばある一定時間の出力電圧異常低下を検出すると、ＥＸＴ信号により、スイッチングトランジスタをオフ状態にする。
【０００９】
図２０では、アンプの出力レベルを監視するタイマーラッチ型保護回路の基本回路構成を示し、図２１では、フィードバック電圧（ＶＦＢ）を監視するタイマーラッチ型保護回路の基本回路構成を示す。
【００１０】
図２０および図２１において、Ｖref（0）はフィードバック電圧と比較する基準電圧である。これらのタイマーラッチ型保護回路のラッチ動作を図２２に示す。
【００１１】
図２２においては、タイマーラッチ型保護回路の正常なラッチ動作例を示しており、ＤＣ／ＤＣコントローラは、アンプの出力とＤＴＣおよび三角波（ＯＳＣ）からＤｕｔｙ（デューティ）を決定しＥＸＴ信号を生成するが、ＤＣ／ＤＣコンバータの出力が所定値となるとアンプの出力が下がりＤｕｔｙも一定になり安定状態となる。
【００１２】
ここで、何らかの異常によりＤＣ／ＤＣコンバータの出力電圧が低下するとアンプの出力が上がり、このアンプ出力の異常状態が一定時間（ＴＤＬＹ）続くと、タイマーラッチ回路が動作して、ラッチ状態となり、スイッチング動作を停止させる。また、入力電源がオフされ、入力電圧ＶＩＮが所定値まで低下するとリセット信号が出力される。
【００１３】
このように、電源供給を必要とする各種の電子回路に短絡など電気的な異常が生じた際、スイッチング動作を停止させるラッチ型の保護回路が用いられている。これを用いることにより昇圧ＤＣ／ＤＣコンバータにおいて短絡状態時に出力電流を遮断できるような回路を設ける技術が、例えば、特開平７−１９４１００号公報や、特開平７−９５７６４号公報などに記載されている。また別の手段としては電子回路の入力段にヒューズを挿入し、過大電流によってヒューズを溶かして電子回路への電源の供給を遮断する構成をとっている。
【００１４】
また、図２０，２１に示すラッチ型保護回路では、一般に、低電圧での誤動作防止およびラッチ回路の誤動作防止のため、電源投入時の信号（例えば、ＵＶＬＯ解除信号）により電源投入時のラッチ回路を必ずリセットする構成をとっている。
【００１５】
以上説明した構成における問題点を以下に説明する。図２３に示すように、昇圧ＤＣ／ＤＣコンバータ回路では、入力電源と出力部がコイルとダイオードで直列に接続されており、電子回路に短絡などの異常が発生して過電流が流れると入力電源ＶＩＮの電圧が減少する。
【００１６】
また、短絡時には、保護回路において出力電圧を上げようとするＰＷＭ動作によりＤｕｔｙが太くなることによって、トータル（スイッチの抵抗と短絡による合成抵抗）のインピーダンスが下がることになり、更に入力電圧ＶＩＮが減少する。
【００１７】
このようにして、入力電圧ＶＩＮがある値以下に減少すると、タイマーラッチ型保護回路をリセットするＲＥＳＥＴ信号が出力され、短絡などの異常検出時に、タイマーラッチ動作が正常に働かず、スッチングトランジスタのスイッチング動作を停止できなくなる。それにより前述した特開平７−１９４１００号公報および特開平７−９５７６４号公報で示された回路構成における出力電流遮断回路が働かないという不具合が生じることがある。
【００１８】
図２４は、図２０および図２１における従来のタイマーラッチ型保護回路の動作不具合例を示す説明図である。
【００１９】
図２４に示すように、入力電圧ＶＩＮが、ＵＶＬＯ電圧以下に落ち込むと、図１９等においては図示していない低電圧誤動作防止（ＵＶＬＯ）回路においてこれを検知し、タイマーラッチ型保護回路に対して、タイマーラッチ回路を初期化するＲＥＳＥＴ信号が出力される。
【００２０】
またソフトスタート機能を有するＤＴＣ信号は、ＵＶＬＯ信号によりリセットして再起動を行わなければならない。これにより瞬間的にスイッチングトランジスタのスイッチング動作が停止し、スイッチ側に流れ込む電流が減ることにより入力電圧はＵＶＬＯ電圧以上に回復する。
【００２１】
その後Ｄｕｔｙが太くなるにつれ入力電圧は減少し、再び、ＵＶＬＯ電圧以下に下がる。この動作によりタイマーラッチ回路の初期化とを繰り返すため、上述したように正常なラッチ動作を示さず、上述したような出力電流遮断回路が正常に動作しなくなる。
【００２２】
図２５は、図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の回路構成を示す回路図であり、図２６は、図２５におけるタイマーラッチ回路の構成を示すブロック図、図２７は、図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の他の回路構成を示す回路図であり、図２８は、図２７におけるタイマーラッチ回路の構成を示すブロック図である。
【００２３】
図２５および図２６に示すように、タイマーラッチ回路は、出力異常検知回路６１、遅延時間回路６２、スイッチング出力ラッチ回路６３からなり、出力異常検知回路６１において、図２０のアンプの出力（または図２１のフィードバック信号）に基づき、例えばＤＣ／ＤＣコンバータの出力電圧の異常を検出する。
【００２４】
遅延時間回路６２においては、コンデンサＣに電荷をチャージして、ある一定電圧Ｖref（1）になる時間を利用することでタイマーとして動作し、所定の時間遅らせて、その異常検知に基づくラッチ用信号をスイッチング出力ラッチ回路６３に出力する。
【００２５】
図２７および図２８に示すタイマーラッチ回路の別構成では、図２５，２６における遅延時間回路６２の代わりに、基準クロック発生回路７２と分周回路７３からなるカウンター回路を用いている。
【００２６】
この回路では、Ｖref（2）,（3）の一定電圧、ＲＳラッチ等を用いた基準クロック発生回路７２により基準クロックを発生し、所定数のＦＦ（フリップフロップ回路）からなるカウンター構成した分周回路をもちいることで、図２５，２６で示したものより長いタイマーを小さな面積で実現することができる。
【００２７】
図２５〜図２８で示したタイマーラッチ回路においては、起動時の誤動作を防ぐために、出力異常検知回路６１，７１、遅延時間回路６２、基準クロック発生回路７２、分周回路７３、スイッチング出力ラッチ回路６３，７４のそれぞれに、同じＲＥＳＥＴ信号が用いられている。その結果、図２４で説明したようにして、入力電圧ＶＩＮのＵＶＬＯ電圧以下への落ち込みとＵＶＬＯ電圧以上への回復を繰り返すことにより、ラッチ動作が正常でなくなる。
【００２８】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、ＤＣ／ＤＣコンバータの負荷側の短絡等に起因する、当該ＤＣ／ＤＣコンバータに設けたタイマーラッチ型保護回路の動作不良を回避することができない点である。
【００２９】
本発明の目的は、これら従来技術の課題を解決し、例えば、タイマーラッチ型保護回路およびそれを設けたＤＣ／ＤＣコンバータの信頼性を向上させることである。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、本発明では、入出力間に直列に接続されたコイルおよびダイオードと、コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子とを有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによるスイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出して該スイッチング制御を停止する保護回路として、出力電圧の異常を検出して検知信号を出力する異常検知回路と、この異常検知回路からの検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路と、この遅延時間回路からのディレイ信号に基づきスイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路と、一時的な入力電源電圧の低下に伴うリセット動作を、上記遅延時間回路に対して無効にする手段とを有する構成としたことを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００３２】
図１は、本発明に係わるタイマーラッチ回路の第１の回路構成例を示す回路図であり、図２は、本発明に係わるタイマーラッチ回路の第１の構成例を示すブロック図、図３は、図１および図２におけるタイマーラッチ回路の第１の動作例を示す説明図、図４は、図１および図２におけるタイマーラッチ回路の第２の動作例を示す説明図、図５は、図１および図２におけるタイマーラッチ回路の第３の動作例を示す説明図である。
【００３３】
図１，２に示す構成のタイマーラッチ回路は、例えば、従来技術の説明における図１９に示すＤＣ／ＤＣコンバータが具備するタイマーラッチ型保護回路に設けられ、当該ＤＣ／ＤＣコンバータにおいて、その出力が短絡し入力電圧がＵＶＬＯ電圧以下に瞬間的になった場合でさえ、タイマーラッチ型保護回路を正常に動作させ、出力電流を遮断できるようにするものである。
【００３４】
すなわち、スイッチングトランジスタのオン・オフ期間の比率を可変して供給された電圧を調整したのち出力するＤＣ／ＤＣコンバータに設けられたタイマーラッチ型保護回路は、出力電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、このエラーアンプの出力電圧とスイッチングトランジスタのデューティ比の上限値、並びにソフトスタート時間を決める電圧値を兼ね備えた電圧値のいずれか低い側の電圧と鋸歯状電圧ＯＳＣとを比較してスイッチングトランジスタをスイッチング制御するＰＷＭコンバータとを有すると共に、本例のタイマーラッチ回路を有する。
【００３５】
本例のタイマーラッチ回路は、図１，２に示すように、出力異常検知回路１と遅延時間回路２、スイッチング出力ラッチ回路３からなる。
【００３６】
出力異常検知回路１は、ＤＣ／ＤＣコンバータの出力電圧（アンプ出力）と基準電圧Ｖｒｅｆとの比較結果を出力するコンパレータ（比較器）１ａと、入力されたＲＥＳＥＴ信号（２）を反転させるインバータ１ｂ、コンパレータ１ａとインバータ１ｂとの論理積結果を反転させて出力異常検出結果（異常信号）として出力する論理素子１ｃとを有する。
【００３７】
また、遅延時間回路２は、出力異常検知回路１からの出力信号を定電流素子２ａに基づき安定させ反転させて出力する論理素子２ｂと、ＲＥＳＥＴ信号（２）の入力に基づきスイッチング動作を行うスイッチングトランジスタ２ｃ、論理素子２ｂからの出力を蓄積してディレイ信号を生成するコンデンサ２ｄ、ディレイ信号が所定電圧Ｖｒｅｆ（１）以上になったことを通知する信号（異常通知信号）を出力するコンパレータ２ｅを有する。
【００３８】
そして、スイッチング出力ラッチ回路３は、遅延時間回路２からの信号（異常通知信号）に基づき、ＤＣ／ＤＣコンバータのスイッチング動作を停止させるためのラッチ信号を生成すると共に、ＲＥＳＥＴ信号（１）に基づくリセット動作を行うＲＳラッチ３ａを有する。
【００３９】
このように、出力異常検知回路１は、エラーアンプの出力電圧と所定電圧Ｖｒｅｆとを比較して、この出力電圧が所定電圧を超えたときに異常検知信号（出力異常検出）を出力するコンパレータ１ａを含み、遅延時間回路２は、このコンパレータ１ａの比較出力をコンデンサ２ｄに蓄積して、その蓄積値がコンパレータ２ｅにおける比較で所定電圧Ｖｒｅｆ（１）を越えるまで時間遅延させ、その遅延出力（Ｄｅｌａｙ信号）に基づき、スイッチング出力ラッチ回路３は、ＲＳラッチ３において、スイッチングトランジスタをオフさせるためのラッチ信号を出力する。
【００４０】
本例では、このような構成のタイマーラッチ回路を有するタイマーラッチ型保護回路の（従来技術の図２４で示した）入力電圧の低下に伴う誤動作を防止するために、通常の誤動作防止およびラッチ回路の誤動作を防ぐための電源投入時のＲＥＳＥＴ信号（１）（例えばＵＶＬＯ信号）以外のＲＥＳＥＴ信号（２）により出力異常検知回路１と遅延時間回路２をリセット動作させる。
【００４１】
このように、出力異常検知回路１と遅延時間回路２用のＲＥＳＥＴ信号（２）に、ＲＥＳＥＴ信号（１）電圧以外の信号を用いることで、入力電圧が瞬間的にＲＥＳＥＴ信号（１）電圧以下にまで下がったときでさえ、タイマー（遅延時間回路２）を止めること無く監視できるようになる。
【００４２】
このＲＥＳＥＴ信号（２）の特徴としては、電源投入時の誤動作、および、ＤＣ／ＤＣコンバータ出力側の短絡時の誤動作を防ぐため、電源の立ち上がりではＲＥＳＥＴ信号（１）と同じもしくは早く立ち上がり、また、短絡時に入力電圧ＶＩＮがＲＥＳＥＴ信号（１）を出力する電圧以下になったときでもある一定時間またはある一定電圧までリセットされないような電圧（例えばＵＶＬＯ電圧以下に設定した電圧）を選ぶ。
【００４３】
この電圧の設定値としては、入力電圧ＶＩＮがＲＥＳＥＴ信号（１）発生電圧以下になってＤＴＣ信号が初期化されることにより入力電圧ＶＩＮがＲＥＳＥＴ信号（１）発生電圧以上に上昇するという誤動作の繰り返しを行ったときでさえ入力電圧ＶＩＮが落ち込まない電圧レベルに設定する。また、遅延時間に関しても、誤動作に反応しないだけの時間を設定する。
【００４４】
このようにして、ＲＥＳＥＴ信号（２）を適当に選ぶことにより、図３〜図５に示すようにして、正常なラッチ動作が行われる。
【００４５】
図３においては、入力電圧ＶＩＮがＲＥＳＥＴ信号（１）を発生させる検出レベルまで低下して、ＲＥＳＥＴ信号（１）を生成させると共に、ＤＴＣが初期化され入力電圧ＶＩＮを高くする動作を繰り返す際にも、遅延時間回路２におけるＲＥＳＥＴ信号（２）が発生せず、コンデンサＣによるＤｅｌａｙ信号が正常に生成される。
【００４６】
図４では、ＲＥＳＥＴ信号（２）の生成開始検知電圧に、ＲＥＳＥＴ信号（１）の生成開始検知電圧以下の信号を用いた場合の電源の立ちあがり、立ちさがりのシーケンスを示しており、図５では、ＲＥＳＥＴ信号（２）の発生タイミングを、ＲＥＳＥＴ信号（１）の発生タイミングに対して、ある一定の遅延時間を持たせた場合の電源の立ちあがり、立ちさがりのシーケンスを示している。
【００４７】
次に、第２の実施例について図６〜９を用いて説明する。
【００４８】
図６は、本発明に係わるタイマーラッチ回路の第２の回路構成例を示す回路図であり、図７は、本発明に係わるタイマーラッチ回路の第２の構成例を示すブロック図、図８は、図６および図７におけるタイマーラッチ回路の第１の動作例を示す説明図、図９は、図６および図７におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【００４９】
図６，７におけるタイマーラッチ回路を構成する遅延時間回路２２およびスイッチング出力ラッチ回路２３は、図１，２におけるタイマーラッチ回路のものと同じ構成でありその符号のみが異なっているだけであるが、出力異常検知回路２１に関しては、ＲＥＳＥＴ信号（２）の入力機能が除かれている。
【００５０】
この図６，７で示す例では、ＲＥＳＥＴ信号（１）（例えばＵＶＬＯ電圧信号）以外のＲＥＳＥＴ信号（２）として、出力異常検知回路２１の出力を用いたものである。本例では、この出力異常検知回路２１は、アンプの出力を監視するものとする。
【００５１】
本例のタイマーラッチ回路の動作を図８，９に示す。本例では、入力電源ＶＩＮ、ＲＥＳＥＴ信号（１）の発生開始検出電圧値、ＲＥＳＥＴ信号（１）、ＤＴＣ信号の関係は、従来のものと同じであるが、本例においては、アンプ出力と参照電圧Ｖｒｅｆとに基づき、遅延時間回路２２の動作をリセットするためのＲＥＳＥＴ信号（２）の発生を制御している。
【００５２】
この回路を実現するためには以下の動作確認が必要になる。まず、図９に示すように、電源電圧ＶＩＮが立ち上がるとき、ラッチ回路の誤動作を防ぐために参照電圧Ｖrefがアンプの出力に対し先に立ち上がる必要があり、また、電源電圧ＶＩＮが立ち下がる場合には、ＲＥＳＥＴ信号（１）の発生開始検出電圧においてもアンプの出力が参照電圧Ｖrefを下まわらないよう設計する必要がある。
【００５３】
すなわち、参照電圧Ｖrefの回路は低電圧動作できるものを用い、アンプの出力と参照電圧Ｖrefを比較するコンパレータもＲＥＳＥＴ信号（１）の発生開始検出電圧以下で出力を決定できる回路構成をとる必要がある。この回路構成を実現することによって短絡時の誤動作を防ぐことができる。
【００５４】
次に、第３の実施例について図１０，１１を用いて説明する。
【００５５】
図１０は、本発明に係わるタイマーラッチ回路の第３の回路構成例を示す回路図であり、図１１は、本発明に係わるタイマーラッチ回路の第３の構成例を示すブロック図である。
【００５６】
図１０，１１で示す例では、タイマーを設定するために、カウンターを用いた回路構成になっている。本例では、図１〜図９における例で示したＲＥＳＥＴ信号（２）をインバータにより反転して用いている。
【００５７】
このＲＥＳＥＴ信号（２）の定義、および、回路動作に関しては、第１の実施例と同様で、論理素子３４ａとＲＳラッチ３４ｂからなるスイッチング出力ラッチ回路３４のリセットに用いるＲＥＳＥＴ信号（１）以外のＲＥＳＥＴ信号（２）を用いて、コンパレータ３１ａと論理素子３１ｂからなる出力異常検知回路３１、コンパレータ３２ａ，３２ｂとＲＳラッチ３２ｃ、論理素子３２ｄ、定電流素子３２ｅ，３２ｆ、論理素子３２ｇ、コンデンサ３２ｈからなる基準クロック発生回路３２、フリップフロップ３３ａ〜３３ｄからなる分周回路３３のそれぞれにリセットをかけることにより誤動作を防止する。
【００５８】
尚、分周回路３３は、出力異常検知回路３１からの出力異常検出信号でリセットを行うが、この出力異常検出信号は、ＲＥＳＥＴ信号（２）との合成信号になっているため上記のような記載をしている。
【００５９】
次に、第４の実施例について図１２〜１４を用いて説明する。
【００６０】
図１２は、本発明に係わるタイマーラッチ回路の第４の回路構成例を示す回路図であり、図１３は、本発明に係わるタイマーラッチ回路の第４の構成例を示すブロック図、図１４は、図１におけるタイマーラッチ回路の他の動作構成例を示すブロック図である。
【００６１】
図１２〜１４で示す例では、タイマーを設定するために、図１０，１１で示した例と同様に、カウンターを用いた回路構成になっており、また、ＲＥＳＥＴ信号（２）をインバータにより反転して用いている。尚、図１２に示す基準クロック発生回路４２と分周回路４３の内部構成は、図１０で示した例と同じで符号のみが相違しており、出力異常検知回路４１では、図１０で示した出力異常検知回路３１における論理素子３１ｂが除かれた構成となっている。
【００６２】
このＲＥＳＥＴ信号（２）の定義、および、回路動作に関しては、図１０，１で説明した第２の実施例と同様で、スイッチング出力ラッチ回路４４のリセットに用いるＲＥＳＥＴ信号（１）以外のＲＥＳＥＴ信号（２）を用いて、出力異常検知回路４１、基準クロック発生回路４２、分周回路４３のそれぞれにリセットをかけることにより誤動作を防止する。
【００６３】
尚、図１４においては、図１２における回路の別回路例として、基準クロック発生回路４２の動作開始信号に、出力異常検知回路４１からの出力異常検出信号を用い、クロック開始のリセットに、ＲＥＳＥＴ信号（１）を用いたものである。
【００６４】
次に、第５の実施例について図１５〜１７を用いて説明する。
【００６５】
図１５は、本発明に係わるタイマーラッチ回路の第５の回路構成例を示す回路図であり、図１６は、本発明に係わるタイマーラッチ回路の第５の構成例を示すブロック図、図１７は、図１５および図１６におけるタイマーラッチ回路の動作例を示す説明図である。
【００６６】
本例では、図２４で述べたような誤動作時に、遅延時間を設定する回路（短絡誤動作防止機能付遅延時間回路５２）がリセットされることのないように、スイッチング素子５２ｃのオン抵抗を最適化して短絡誤動作防止機能を追加したことを特徴としている。尚、出力異常検知回路５１と短絡誤動作防止機能付遅延時間回路５２およびスイッチング出力ラッチ回路５３の内部構成は、図１における出力異常検知回路１と遅延時間回路２およびスイッチング出力ラッチ回路３と同じであり、符号のみが相違している。
【００６７】
ラッチの動作図を図１７に示しており、入力電源ＶＩＮの短絡を検出することによって電荷をコンデンサにチャージし上昇するＤｅｌａｙ信号が、誤動作時のような瞬間的なリセットでは遅延時間設定回路５２がリセットされることはなく、また逆に、入力電源ＶＩＮの電圧がある一定時間完全にＵＶＬＯ電圧（ＲＥＳＥＴ信号検出）以下になった場合にはＤｅｌａｙ信号のリセット動作を行うことが可能な構成になっている。
【００６８】
以上、図１〜図１７を用いて説明したように、本例では、入出力間に直列に接続されたコイルおよびダイオードと、コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子と有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによるスイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出してスイッチング制御を停止する保護回路において、出力電圧の異常を検出してスイッチング制御を停止するものとして、タイマーラッチ回路を設け、このタイマーラッチ回路に、出力電圧の異常を検出して検知信号を出力する異常検知回路１と、この異常検知回路１からの検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路２と、この遅延時間回路２からのディレイ信号に基づきスイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路３とを設け、一時的な入力電源電圧の低下に伴うリセット動作を、遅延時間回路２に対して無効にする構成としている。
【００６９】
例えば、遅延時間回路のリセットに用いるＲＥＳＥＴ信号（２）を、保護回路全体のリセットに用いるＲＥＳＥＴ信号（１）より低い電圧で生成する、あるいは、出力異常検知回路１が出力する異常検知信号をＲＥＳＥＴ信号（２）として遅延時間回路２のリセットに用いる、あるいは、遅延時間回路２自体に設けたリセット用のスイッチング素子のオン抵抗の設定で、遅延時間回路２のリセットを遅らせる。
【００７０】
このようにすることにより、昇圧回路において電子回路に短絡などの異常が発生し過電流が流れ、入力電源の電圧が減少し、保護回路のリセットが瞬間的に行われたときでさえ、ある一定時間をもったタイマーラッチ型保護回路を正常に動作させることができ、短絡時の誤動作を防ぐことができる。
【００７１】
尚、本発明は、図１〜図１７を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＤＣ／ＤＣコンバータに設ける保護回路、および、この保護回路に設けるタイマーラッチ回路を例に説明したが、ＤＣ／ＤＣコンバータ以外の装置・機器に設ける保護回路、保護回路以外の装置に設けるタイマーラッチ回路にも適用できる。
【００７２】
また、例えば、図１に示す構成において、出力異常検知回路１と遅延時間回路２のそれぞれに、リセット用信号を遅延させる手段としてコンデンサとコンパレータ等を設け、ＲＥＳＥＴ信号（２）の代わりに、ＲＥＳＥＴ信号（１）を入力することで、特に、遅延時間回路２に対して、一時的な入力電源電圧の低下に伴うリセット動作を無効にする構成としても良い。
【００７３】
【発明の効果】
本発明によれば、例えば、ＤＣ／ＤＣコンバータの負荷側の短絡等に起因する、当該ＤＣ／ＤＣコンバータに設けたタイマーラッチ型保護回路の動作不良を回避することができ、これらのタイマーラッチ型保護回路およびそれを設けたＤＣ／ＤＣコンバータの信頼性を向上させることで可能である。
【図面の簡単な説明】
【図１】本発明に係わるタイマーラッチ回路の第１の回路構成例を示す回路図である。
【図２】本発明に係わるタイマーラッチ回路の第１の構成例を示すブロック図である。
【図３】図１および図２におけるタイマーラッチ回路の第１の動作例を示す説明図である。
【図４】図１および図２におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【図５】図１および図２におけるタイマーラッチ回路の第３の動作例を示す説明図である。
【図６】本発明に係わるタイマーラッチ回路の第２の回路構成例を示す回路図である。
【図７】本発明に係わるタイマーラッチ回路の第２の構成例を示すブロック図である。
【図８】図６および図７におけるタイマーラッチ回路の第１の動作例を示す説明図である。
【図９】図６および図７におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【図１０】本発明に係わるタイマーラッチ回路の第３の回路構成例を示す回路図である。
【図１１】本発明に係わるタイマーラッチ回路の第３の構成例を示すブロック図である。
【図１２】本発明に係わるタイマーラッチ回路の第４の回路構成例を示す回路図である。
【図１３】本発明に係わるタイマーラッチ回路の第４の構成例を示すブロック図である。
【図１４】図１におけるタイマーラッチ回路の他の動作構成例を示すブロック図である。
【図１５】本発明に係わるタイマーラッチ回路の第５の回路構成例を示す回路図である。
【図１６】本発明に係わるタイマーラッチ回路の第５の構成例を示すブロック図である。
【図１７】図１５および図１６におけるタイマーラッチ回路の動作例を示す説明図である。
【図１８】従来のＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図１９】従来の短絡保護回路を設けたＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図２０】従来の短絡保護回路の構成例を示す回路図である。
【図２１】従来の短絡保護回路の他の構成例を示す回路図である。
【図２２】図２０および図２１における短絡保護回路の動作例を示す説明図である。
【図２３】図１８におけるＤＣ／ＤＣコンバータの短絡状態での電流経路を示す説明図である。
【図２４】図２０および図２１における従来のタイマーラッチ型保護回路の動作不具合例を示す説明図である。
【図２５】図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の回路構成を示す回路図である。
【図２６】図２５におけるタイマーラッチ回路の構成を示すブロック図である。
【図２７】図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の他の回路構成を示す回路図である。
【図２８】図２７におけるタイマーラッチ回路の構成を示すブロック図である。
【符号の説明】
１，２１，３１，４１，５１，６１，７１：出力異常検知回路、２，２２，３２，６２：遅延時間回路、３，２３，３４，４４，５３，６３，７３：スイッチング出力ラッチ回路、１ａ，２ｅ，２１ａ，３１ａ，３２ａ，３２ｂ，４１ａ，４２ａ，４２ｂ，５１ａ，５２ｅ，６１ａ，６２ｅ，７１ａ，７２ａ，７２ｂ：コンパレータ、１ｂ，２ｂ，２１ｂ，２２ｂ，３２ｇ，３５，４２ｇ，４５，５１ｂ，５２ｂ，６１ｂ，６２ｂ，７２ｇ，７５：インバータ、１ｃ，３１ｂ，３２ｄ，３４ａ，４２ｄ，４４ａ，５１ｃ，６１ｃ，７１ｂ，７２ｄ，７４ａ：論理素子、２ａ，２２ａ，３２ｅ，３２ｆ，４２ｅ，４２ｆ，５２ａ，６２ａ，７２ｅ，７２ｆ：定電流素子、２ｃ，２２ｃ，５２ｃ，６２ｃ：トランジスタ、２ｄ，２２ｄ，３２ｈ，４２ｈ，５２ｄ，６２ｄ，７２ｈ：コンデンサ、３ａ，２３ａ，３２ｃ，３４ｂ，４２ｃ，４４ｂ，５３ａ，６３ａ，７２ｃ，７４ｂ：ＲＳラッチ、３３ａ〜３３ｄ，４３ａ〜４３ｄ，７３ａ〜７３ｄ：フリップフロップ、３２，４２，７２：基準クロック発生回路、３３，４３，７３：分周回路、５２：短絡誤動作防止機能付遅延時間回路。
【発明の属する技術分野】
本発明は、直流入力電源を所定の直流出力電源に変換するＤＣ／ＤＣコンバータおよびその保護回路ならびにタイマーラッチ回路に係わり、特に、負荷側の短絡などの異常検出時におけるラッチ動作の不具合を効率的に回避するのに好適な技術に関するものである。
【０００２】
【従来の技術】
近年、普及している携帯機器の電源としてＤＣ／ＤＣコンバータが用いられているが、このＤＣ／ＤＣコンバータには、電圧検出型の短絡保護回路が一般的に設けられている。
【０００３】
この短絡保護回路は、出力電圧を監視し、負荷短絡時等に出力電圧が低下したことを検出して、ＤＣ／ＤＣコンバータに設けられたスイッチングトランジスタをオフ状態にするものである。以下、このような従来のＤＣ／ＤＣコンバータ、短絡保護回路に関して説明する。
【０００４】
図１８は、従来のＤＣ／ＤＣコンバータの構成例を示す回路図であり、図１９は、従来の短絡保護回路を設けたＤＣ／ＤＣコンバータの構成例を示す回路図、図２０は、従来の短絡保護回路の構成例を示す回路図、図２１は、従来の短絡保護回路の他の構成例を示す回路図、図２２は、図２０および図２１における短絡保護回路の動作例を示す説明図、図２３は、図１８におけるＤＣ／ＤＣコンバータの短絡状態での電流経路を示す説明図である。
【０００５】
図１８においては、昇圧型ＤＣ／ＤＣコンバータの昇圧動作部分の基本構成を示しており、トランジスタＮＭＯＳがＯＮ状態の時に、入力電圧ＶＩＮからコイルＣｏｉｌにスイッチ電流が流れてこのコイルにエネルギーが溜まり、また、トランジスタがＯＦＦ状態になると、コイルに蓄積されているエネルギーが入力電圧に重畳されダイオードＤｉｏｄｅにより整流され、その出力をコンデンサＣＯＵＴによって平滑することによって昇圧動作を行う。
【０００６】
特に、昇圧ＰＷＭ（Pulse-Width Modulation）方式のＤＣ／ＤＣコンバータでは、最大のパルス幅を決めるためにデットタイムコントロール（ＤＴＣ）電圧が設定されている。
【０００７】
この昇圧型ＤＣ／ＤＣコンバータを用いた電源回路では、アンプの出力レベルまたはフィードバック電圧を監視し、ある一定時間（ＴＤＬＹ）出力電圧異常状態が続くとスイッチング動作を停止させるため、図１９に示すタイマーラッチ型保護回路付きＤＣ／ＤＣコントローラが用いられる。
【０００８】
図１９におけるタイマーラッチ型保護回路付きＤＣ／ＤＣコントローラは、ＤＣ／ＤＣコンバータの出力電圧を監視し、例えばある一定時間の出力電圧異常低下を検出すると、ＥＸＴ信号により、スイッチングトランジスタをオフ状態にする。
【０００９】
図２０では、アンプの出力レベルを監視するタイマーラッチ型保護回路の基本回路構成を示し、図２１では、フィードバック電圧（ＶＦＢ）を監視するタイマーラッチ型保護回路の基本回路構成を示す。
【００１０】
図２０および図２１において、Ｖref（0）はフィードバック電圧と比較する基準電圧である。これらのタイマーラッチ型保護回路のラッチ動作を図２２に示す。
【００１１】
図２２においては、タイマーラッチ型保護回路の正常なラッチ動作例を示しており、ＤＣ／ＤＣコントローラは、アンプの出力とＤＴＣおよび三角波（ＯＳＣ）からＤｕｔｙ（デューティ）を決定しＥＸＴ信号を生成するが、ＤＣ／ＤＣコンバータの出力が所定値となるとアンプの出力が下がりＤｕｔｙも一定になり安定状態となる。
【００１２】
ここで、何らかの異常によりＤＣ／ＤＣコンバータの出力電圧が低下するとアンプの出力が上がり、このアンプ出力の異常状態が一定時間（ＴＤＬＹ）続くと、タイマーラッチ回路が動作して、ラッチ状態となり、スイッチング動作を停止させる。また、入力電源がオフされ、入力電圧ＶＩＮが所定値まで低下するとリセット信号が出力される。
【００１３】
このように、電源供給を必要とする各種の電子回路に短絡など電気的な異常が生じた際、スイッチング動作を停止させるラッチ型の保護回路が用いられている。これを用いることにより昇圧ＤＣ／ＤＣコンバータにおいて短絡状態時に出力電流を遮断できるような回路を設ける技術が、例えば、特開平７−１９４１００号公報や、特開平７−９５７６４号公報などに記載されている。また別の手段としては電子回路の入力段にヒューズを挿入し、過大電流によってヒューズを溶かして電子回路への電源の供給を遮断する構成をとっている。
【００１４】
また、図２０，２１に示すラッチ型保護回路では、一般に、低電圧での誤動作防止およびラッチ回路の誤動作防止のため、電源投入時の信号（例えば、ＵＶＬＯ解除信号）により電源投入時のラッチ回路を必ずリセットする構成をとっている。
【００１５】
以上説明した構成における問題点を以下に説明する。図２３に示すように、昇圧ＤＣ／ＤＣコンバータ回路では、入力電源と出力部がコイルとダイオードで直列に接続されており、電子回路に短絡などの異常が発生して過電流が流れると入力電源ＶＩＮの電圧が減少する。
【００１６】
また、短絡時には、保護回路において出力電圧を上げようとするＰＷＭ動作によりＤｕｔｙが太くなることによって、トータル（スイッチの抵抗と短絡による合成抵抗）のインピーダンスが下がることになり、更に入力電圧ＶＩＮが減少する。
【００１７】
このようにして、入力電圧ＶＩＮがある値以下に減少すると、タイマーラッチ型保護回路をリセットするＲＥＳＥＴ信号が出力され、短絡などの異常検出時に、タイマーラッチ動作が正常に働かず、スッチングトランジスタのスイッチング動作を停止できなくなる。それにより前述した特開平７−１９４１００号公報および特開平７−９５７６４号公報で示された回路構成における出力電流遮断回路が働かないという不具合が生じることがある。
【００１８】
図２４は、図２０および図２１における従来のタイマーラッチ型保護回路の動作不具合例を示す説明図である。
【００１９】
図２４に示すように、入力電圧ＶＩＮが、ＵＶＬＯ電圧以下に落ち込むと、図１９等においては図示していない低電圧誤動作防止（ＵＶＬＯ）回路においてこれを検知し、タイマーラッチ型保護回路に対して、タイマーラッチ回路を初期化するＲＥＳＥＴ信号が出力される。
【００２０】
またソフトスタート機能を有するＤＴＣ信号は、ＵＶＬＯ信号によりリセットして再起動を行わなければならない。これにより瞬間的にスイッチングトランジスタのスイッチング動作が停止し、スイッチ側に流れ込む電流が減ることにより入力電圧はＵＶＬＯ電圧以上に回復する。
【００２１】
その後Ｄｕｔｙが太くなるにつれ入力電圧は減少し、再び、ＵＶＬＯ電圧以下に下がる。この動作によりタイマーラッチ回路の初期化とを繰り返すため、上述したように正常なラッチ動作を示さず、上述したような出力電流遮断回路が正常に動作しなくなる。
【００２２】
図２５は、図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の回路構成を示す回路図であり、図２６は、図２５におけるタイマーラッチ回路の構成を示すブロック図、図２７は、図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の他の回路構成を示す回路図であり、図２８は、図２７におけるタイマーラッチ回路の構成を示すブロック図である。
【００２３】
図２５および図２６に示すように、タイマーラッチ回路は、出力異常検知回路６１、遅延時間回路６２、スイッチング出力ラッチ回路６３からなり、出力異常検知回路６１において、図２０のアンプの出力（または図２１のフィードバック信号）に基づき、例えばＤＣ／ＤＣコンバータの出力電圧の異常を検出する。
【００２４】
遅延時間回路６２においては、コンデンサＣに電荷をチャージして、ある一定電圧Ｖref（1）になる時間を利用することでタイマーとして動作し、所定の時間遅らせて、その異常検知に基づくラッチ用信号をスイッチング出力ラッチ回路６３に出力する。
【００２５】
図２７および図２８に示すタイマーラッチ回路の別構成では、図２５，２６における遅延時間回路６２の代わりに、基準クロック発生回路７２と分周回路７３からなるカウンター回路を用いている。
【００２６】
この回路では、Ｖref（2）,（3）の一定電圧、ＲＳラッチ等を用いた基準クロック発生回路７２により基準クロックを発生し、所定数のＦＦ（フリップフロップ回路）からなるカウンター構成した分周回路をもちいることで、図２５，２６で示したものより長いタイマーを小さな面積で実現することができる。
【００２７】
図２５〜図２８で示したタイマーラッチ回路においては、起動時の誤動作を防ぐために、出力異常検知回路６１，７１、遅延時間回路６２、基準クロック発生回路７２、分周回路７３、スイッチング出力ラッチ回路６３，７４のそれぞれに、同じＲＥＳＥＴ信号が用いられている。その結果、図２４で説明したようにして、入力電圧ＶＩＮのＵＶＬＯ電圧以下への落ち込みとＵＶＬＯ電圧以上への回復を繰り返すことにより、ラッチ動作が正常でなくなる。
【００２８】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の技術では、ＤＣ／ＤＣコンバータの負荷側の短絡等に起因する、当該ＤＣ／ＤＣコンバータに設けたタイマーラッチ型保護回路の動作不良を回避することができない点である。
【００２９】
本発明の目的は、これら従来技術の課題を解決し、例えば、タイマーラッチ型保護回路およびそれを設けたＤＣ／ＤＣコンバータの信頼性を向上させることである。
【００３０】
【課題を解決するための手段】
上記目的を達成するため、本発明では、入出力間に直列に接続されたコイルおよびダイオードと、コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子とを有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによるスイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出して該スイッチング制御を停止する保護回路として、出力電圧の異常を検出して検知信号を出力する異常検知回路と、この異常検知回路からの検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路と、この遅延時間回路からのディレイ信号に基づきスイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路と、一時的な入力電源電圧の低下に伴うリセット動作を、上記遅延時間回路に対して無効にする手段とを有する構成としたことを特徴とする。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面により詳細に説明する。
【００３２】
図１は、本発明に係わるタイマーラッチ回路の第１の回路構成例を示す回路図であり、図２は、本発明に係わるタイマーラッチ回路の第１の構成例を示すブロック図、図３は、図１および図２におけるタイマーラッチ回路の第１の動作例を示す説明図、図４は、図１および図２におけるタイマーラッチ回路の第２の動作例を示す説明図、図５は、図１および図２におけるタイマーラッチ回路の第３の動作例を示す説明図である。
【００３３】
図１，２に示す構成のタイマーラッチ回路は、例えば、従来技術の説明における図１９に示すＤＣ／ＤＣコンバータが具備するタイマーラッチ型保護回路に設けられ、当該ＤＣ／ＤＣコンバータにおいて、その出力が短絡し入力電圧がＵＶＬＯ電圧以下に瞬間的になった場合でさえ、タイマーラッチ型保護回路を正常に動作させ、出力電流を遮断できるようにするものである。
【００３４】
すなわち、スイッチングトランジスタのオン・オフ期間の比率を可変して供給された電圧を調整したのち出力するＤＣ／ＤＣコンバータに設けられたタイマーラッチ型保護回路は、出力電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、このエラーアンプの出力電圧とスイッチングトランジスタのデューティ比の上限値、並びにソフトスタート時間を決める電圧値を兼ね備えた電圧値のいずれか低い側の電圧と鋸歯状電圧ＯＳＣとを比較してスイッチングトランジスタをスイッチング制御するＰＷＭコンバータとを有すると共に、本例のタイマーラッチ回路を有する。
【００３５】
本例のタイマーラッチ回路は、図１，２に示すように、出力異常検知回路１と遅延時間回路２、スイッチング出力ラッチ回路３からなる。
【００３６】
出力異常検知回路１は、ＤＣ／ＤＣコンバータの出力電圧（アンプ出力）と基準電圧Ｖｒｅｆとの比較結果を出力するコンパレータ（比較器）１ａと、入力されたＲＥＳＥＴ信号（２）を反転させるインバータ１ｂ、コンパレータ１ａとインバータ１ｂとの論理積結果を反転させて出力異常検出結果（異常信号）として出力する論理素子１ｃとを有する。
【００３７】
また、遅延時間回路２は、出力異常検知回路１からの出力信号を定電流素子２ａに基づき安定させ反転させて出力する論理素子２ｂと、ＲＥＳＥＴ信号（２）の入力に基づきスイッチング動作を行うスイッチングトランジスタ２ｃ、論理素子２ｂからの出力を蓄積してディレイ信号を生成するコンデンサ２ｄ、ディレイ信号が所定電圧Ｖｒｅｆ（１）以上になったことを通知する信号（異常通知信号）を出力するコンパレータ２ｅを有する。
【００３８】
そして、スイッチング出力ラッチ回路３は、遅延時間回路２からの信号（異常通知信号）に基づき、ＤＣ／ＤＣコンバータのスイッチング動作を停止させるためのラッチ信号を生成すると共に、ＲＥＳＥＴ信号（１）に基づくリセット動作を行うＲＳラッチ３ａを有する。
【００３９】
このように、出力異常検知回路１は、エラーアンプの出力電圧と所定電圧Ｖｒｅｆとを比較して、この出力電圧が所定電圧を超えたときに異常検知信号（出力異常検出）を出力するコンパレータ１ａを含み、遅延時間回路２は、このコンパレータ１ａの比較出力をコンデンサ２ｄに蓄積して、その蓄積値がコンパレータ２ｅにおける比較で所定電圧Ｖｒｅｆ（１）を越えるまで時間遅延させ、その遅延出力（Ｄｅｌａｙ信号）に基づき、スイッチング出力ラッチ回路３は、ＲＳラッチ３において、スイッチングトランジスタをオフさせるためのラッチ信号を出力する。
【００４０】
本例では、このような構成のタイマーラッチ回路を有するタイマーラッチ型保護回路の（従来技術の図２４で示した）入力電圧の低下に伴う誤動作を防止するために、通常の誤動作防止およびラッチ回路の誤動作を防ぐための電源投入時のＲＥＳＥＴ信号（１）（例えばＵＶＬＯ信号）以外のＲＥＳＥＴ信号（２）により出力異常検知回路１と遅延時間回路２をリセット動作させる。
【００４１】
このように、出力異常検知回路１と遅延時間回路２用のＲＥＳＥＴ信号（２）に、ＲＥＳＥＴ信号（１）電圧以外の信号を用いることで、入力電圧が瞬間的にＲＥＳＥＴ信号（１）電圧以下にまで下がったときでさえ、タイマー（遅延時間回路２）を止めること無く監視できるようになる。
【００４２】
このＲＥＳＥＴ信号（２）の特徴としては、電源投入時の誤動作、および、ＤＣ／ＤＣコンバータ出力側の短絡時の誤動作を防ぐため、電源の立ち上がりではＲＥＳＥＴ信号（１）と同じもしくは早く立ち上がり、また、短絡時に入力電圧ＶＩＮがＲＥＳＥＴ信号（１）を出力する電圧以下になったときでもある一定時間またはある一定電圧までリセットされないような電圧（例えばＵＶＬＯ電圧以下に設定した電圧）を選ぶ。
【００４３】
この電圧の設定値としては、入力電圧ＶＩＮがＲＥＳＥＴ信号（１）発生電圧以下になってＤＴＣ信号が初期化されることにより入力電圧ＶＩＮがＲＥＳＥＴ信号（１）発生電圧以上に上昇するという誤動作の繰り返しを行ったときでさえ入力電圧ＶＩＮが落ち込まない電圧レベルに設定する。また、遅延時間に関しても、誤動作に反応しないだけの時間を設定する。
【００４４】
このようにして、ＲＥＳＥＴ信号（２）を適当に選ぶことにより、図３〜図５に示すようにして、正常なラッチ動作が行われる。
【００４５】
図３においては、入力電圧ＶＩＮがＲＥＳＥＴ信号（１）を発生させる検出レベルまで低下して、ＲＥＳＥＴ信号（１）を生成させると共に、ＤＴＣが初期化され入力電圧ＶＩＮを高くする動作を繰り返す際にも、遅延時間回路２におけるＲＥＳＥＴ信号（２）が発生せず、コンデンサＣによるＤｅｌａｙ信号が正常に生成される。
【００４６】
図４では、ＲＥＳＥＴ信号（２）の生成開始検知電圧に、ＲＥＳＥＴ信号（１）の生成開始検知電圧以下の信号を用いた場合の電源の立ちあがり、立ちさがりのシーケンスを示しており、図５では、ＲＥＳＥＴ信号（２）の発生タイミングを、ＲＥＳＥＴ信号（１）の発生タイミングに対して、ある一定の遅延時間を持たせた場合の電源の立ちあがり、立ちさがりのシーケンスを示している。
【００４７】
次に、第２の実施例について図６〜９を用いて説明する。
【００４８】
図６は、本発明に係わるタイマーラッチ回路の第２の回路構成例を示す回路図であり、図７は、本発明に係わるタイマーラッチ回路の第２の構成例を示すブロック図、図８は、図６および図７におけるタイマーラッチ回路の第１の動作例を示す説明図、図９は、図６および図７におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【００４９】
図６，７におけるタイマーラッチ回路を構成する遅延時間回路２２およびスイッチング出力ラッチ回路２３は、図１，２におけるタイマーラッチ回路のものと同じ構成でありその符号のみが異なっているだけであるが、出力異常検知回路２１に関しては、ＲＥＳＥＴ信号（２）の入力機能が除かれている。
【００５０】
この図６，７で示す例では、ＲＥＳＥＴ信号（１）（例えばＵＶＬＯ電圧信号）以外のＲＥＳＥＴ信号（２）として、出力異常検知回路２１の出力を用いたものである。本例では、この出力異常検知回路２１は、アンプの出力を監視するものとする。
【００５１】
本例のタイマーラッチ回路の動作を図８，９に示す。本例では、入力電源ＶＩＮ、ＲＥＳＥＴ信号（１）の発生開始検出電圧値、ＲＥＳＥＴ信号（１）、ＤＴＣ信号の関係は、従来のものと同じであるが、本例においては、アンプ出力と参照電圧Ｖｒｅｆとに基づき、遅延時間回路２２の動作をリセットするためのＲＥＳＥＴ信号（２）の発生を制御している。
【００５２】
この回路を実現するためには以下の動作確認が必要になる。まず、図９に示すように、電源電圧ＶＩＮが立ち上がるとき、ラッチ回路の誤動作を防ぐために参照電圧Ｖrefがアンプの出力に対し先に立ち上がる必要があり、また、電源電圧ＶＩＮが立ち下がる場合には、ＲＥＳＥＴ信号（１）の発生開始検出電圧においてもアンプの出力が参照電圧Ｖrefを下まわらないよう設計する必要がある。
【００５３】
すなわち、参照電圧Ｖrefの回路は低電圧動作できるものを用い、アンプの出力と参照電圧Ｖrefを比較するコンパレータもＲＥＳＥＴ信号（１）の発生開始検出電圧以下で出力を決定できる回路構成をとる必要がある。この回路構成を実現することによって短絡時の誤動作を防ぐことができる。
【００５４】
次に、第３の実施例について図１０，１１を用いて説明する。
【００５５】
図１０は、本発明に係わるタイマーラッチ回路の第３の回路構成例を示す回路図であり、図１１は、本発明に係わるタイマーラッチ回路の第３の構成例を示すブロック図である。
【００５６】
図１０，１１で示す例では、タイマーを設定するために、カウンターを用いた回路構成になっている。本例では、図１〜図９における例で示したＲＥＳＥＴ信号（２）をインバータにより反転して用いている。
【００５７】
このＲＥＳＥＴ信号（２）の定義、および、回路動作に関しては、第１の実施例と同様で、論理素子３４ａとＲＳラッチ３４ｂからなるスイッチング出力ラッチ回路３４のリセットに用いるＲＥＳＥＴ信号（１）以外のＲＥＳＥＴ信号（２）を用いて、コンパレータ３１ａと論理素子３１ｂからなる出力異常検知回路３１、コンパレータ３２ａ，３２ｂとＲＳラッチ３２ｃ、論理素子３２ｄ、定電流素子３２ｅ，３２ｆ、論理素子３２ｇ、コンデンサ３２ｈからなる基準クロック発生回路３２、フリップフロップ３３ａ〜３３ｄからなる分周回路３３のそれぞれにリセットをかけることにより誤動作を防止する。
【００５８】
尚、分周回路３３は、出力異常検知回路３１からの出力異常検出信号でリセットを行うが、この出力異常検出信号は、ＲＥＳＥＴ信号（２）との合成信号になっているため上記のような記載をしている。
【００５９】
次に、第４の実施例について図１２〜１４を用いて説明する。
【００６０】
図１２は、本発明に係わるタイマーラッチ回路の第４の回路構成例を示す回路図であり、図１３は、本発明に係わるタイマーラッチ回路の第４の構成例を示すブロック図、図１４は、図１におけるタイマーラッチ回路の他の動作構成例を示すブロック図である。
【００６１】
図１２〜１４で示す例では、タイマーを設定するために、図１０，１１で示した例と同様に、カウンターを用いた回路構成になっており、また、ＲＥＳＥＴ信号（２）をインバータにより反転して用いている。尚、図１２に示す基準クロック発生回路４２と分周回路４３の内部構成は、図１０で示した例と同じで符号のみが相違しており、出力異常検知回路４１では、図１０で示した出力異常検知回路３１における論理素子３１ｂが除かれた構成となっている。
【００６２】
このＲＥＳＥＴ信号（２）の定義、および、回路動作に関しては、図１０，１で説明した第２の実施例と同様で、スイッチング出力ラッチ回路４４のリセットに用いるＲＥＳＥＴ信号（１）以外のＲＥＳＥＴ信号（２）を用いて、出力異常検知回路４１、基準クロック発生回路４２、分周回路４３のそれぞれにリセットをかけることにより誤動作を防止する。
【００６３】
尚、図１４においては、図１２における回路の別回路例として、基準クロック発生回路４２の動作開始信号に、出力異常検知回路４１からの出力異常検出信号を用い、クロック開始のリセットに、ＲＥＳＥＴ信号（１）を用いたものである。
【００６４】
次に、第５の実施例について図１５〜１７を用いて説明する。
【００６５】
図１５は、本発明に係わるタイマーラッチ回路の第５の回路構成例を示す回路図であり、図１６は、本発明に係わるタイマーラッチ回路の第５の構成例を示すブロック図、図１７は、図１５および図１６におけるタイマーラッチ回路の動作例を示す説明図である。
【００６６】
本例では、図２４で述べたような誤動作時に、遅延時間を設定する回路（短絡誤動作防止機能付遅延時間回路５２）がリセットされることのないように、スイッチング素子５２ｃのオン抵抗を最適化して短絡誤動作防止機能を追加したことを特徴としている。尚、出力異常検知回路５１と短絡誤動作防止機能付遅延時間回路５２およびスイッチング出力ラッチ回路５３の内部構成は、図１における出力異常検知回路１と遅延時間回路２およびスイッチング出力ラッチ回路３と同じであり、符号のみが相違している。
【００６７】
ラッチの動作図を図１７に示しており、入力電源ＶＩＮの短絡を検出することによって電荷をコンデンサにチャージし上昇するＤｅｌａｙ信号が、誤動作時のような瞬間的なリセットでは遅延時間設定回路５２がリセットされることはなく、また逆に、入力電源ＶＩＮの電圧がある一定時間完全にＵＶＬＯ電圧（ＲＥＳＥＴ信号検出）以下になった場合にはＤｅｌａｙ信号のリセット動作を行うことが可能な構成になっている。
【００６８】
以上、図１〜図１７を用いて説明したように、本例では、入出力間に直列に接続されたコイルおよびダイオードと、コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子と有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによるスイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出してスイッチング制御を停止する保護回路において、出力電圧の異常を検出してスイッチング制御を停止するものとして、タイマーラッチ回路を設け、このタイマーラッチ回路に、出力電圧の異常を検出して検知信号を出力する異常検知回路１と、この異常検知回路１からの検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路２と、この遅延時間回路２からのディレイ信号に基づきスイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路３とを設け、一時的な入力電源電圧の低下に伴うリセット動作を、遅延時間回路２に対して無効にする構成としている。
【００６９】
例えば、遅延時間回路のリセットに用いるＲＥＳＥＴ信号（２）を、保護回路全体のリセットに用いるＲＥＳＥＴ信号（１）より低い電圧で生成する、あるいは、出力異常検知回路１が出力する異常検知信号をＲＥＳＥＴ信号（２）として遅延時間回路２のリセットに用いる、あるいは、遅延時間回路２自体に設けたリセット用のスイッチング素子のオン抵抗の設定で、遅延時間回路２のリセットを遅らせる。
【００７０】
このようにすることにより、昇圧回路において電子回路に短絡などの異常が発生し過電流が流れ、入力電源の電圧が減少し、保護回路のリセットが瞬間的に行われたときでさえ、ある一定時間をもったタイマーラッチ型保護回路を正常に動作させることができ、短絡時の誤動作を防ぐことができる。
【００７１】
尚、本発明は、図１〜図１７を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＤＣ／ＤＣコンバータに設ける保護回路、および、この保護回路に設けるタイマーラッチ回路を例に説明したが、ＤＣ／ＤＣコンバータ以外の装置・機器に設ける保護回路、保護回路以外の装置に設けるタイマーラッチ回路にも適用できる。
【００７２】
また、例えば、図１に示す構成において、出力異常検知回路１と遅延時間回路２のそれぞれに、リセット用信号を遅延させる手段としてコンデンサとコンパレータ等を設け、ＲＥＳＥＴ信号（２）の代わりに、ＲＥＳＥＴ信号（１）を入力することで、特に、遅延時間回路２に対して、一時的な入力電源電圧の低下に伴うリセット動作を無効にする構成としても良い。
【００７３】
【発明の効果】
本発明によれば、例えば、ＤＣ／ＤＣコンバータの負荷側の短絡等に起因する、当該ＤＣ／ＤＣコンバータに設けたタイマーラッチ型保護回路の動作不良を回避することができ、これらのタイマーラッチ型保護回路およびそれを設けたＤＣ／ＤＣコンバータの信頼性を向上させることで可能である。
【図面の簡単な説明】
【図１】本発明に係わるタイマーラッチ回路の第１の回路構成例を示す回路図である。
【図２】本発明に係わるタイマーラッチ回路の第１の構成例を示すブロック図である。
【図３】図１および図２におけるタイマーラッチ回路の第１の動作例を示す説明図である。
【図４】図１および図２におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【図５】図１および図２におけるタイマーラッチ回路の第３の動作例を示す説明図である。
【図６】本発明に係わるタイマーラッチ回路の第２の回路構成例を示す回路図である。
【図７】本発明に係わるタイマーラッチ回路の第２の構成例を示すブロック図である。
【図８】図６および図７におけるタイマーラッチ回路の第１の動作例を示す説明図である。
【図９】図６および図７におけるタイマーラッチ回路の第２の動作例を示す説明図である。
【図１０】本発明に係わるタイマーラッチ回路の第３の回路構成例を示す回路図である。
【図１１】本発明に係わるタイマーラッチ回路の第３の構成例を示すブロック図である。
【図１２】本発明に係わるタイマーラッチ回路の第４の回路構成例を示す回路図である。
【図１３】本発明に係わるタイマーラッチ回路の第４の構成例を示すブロック図である。
【図１４】図１におけるタイマーラッチ回路の他の動作構成例を示すブロック図である。
【図１５】本発明に係わるタイマーラッチ回路の第５の回路構成例を示す回路図である。
【図１６】本発明に係わるタイマーラッチ回路の第５の構成例を示すブロック図である。
【図１７】図１５および図１６におけるタイマーラッチ回路の動作例を示す説明図である。
【図１８】従来のＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図１９】従来の短絡保護回路を設けたＤＣ／ＤＣコンバータの構成例を示す回路図である。
【図２０】従来の短絡保護回路の構成例を示す回路図である。
【図２１】従来の短絡保護回路の他の構成例を示す回路図である。
【図２２】図２０および図２１における短絡保護回路の動作例を示す説明図である。
【図２３】図１８におけるＤＣ／ＤＣコンバータの短絡状態での電流経路を示す説明図である。
【図２４】図２０および図２１における従来のタイマーラッチ型保護回路の動作不具合例を示す説明図である。
【図２５】図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の回路構成を示す回路図である。
【図２６】図２５におけるタイマーラッチ回路の構成を示すブロック図である。
【図２７】図２０および図２１におけるタイマーラッチ型保護回路に設けたタイマーラッチ回路の他の回路構成を示す回路図である。
【図２８】図２７におけるタイマーラッチ回路の構成を示すブロック図である。
【符号の説明】
１，２１，３１，４１，５１，６１，７１：出力異常検知回路、２，２２，３２，６２：遅延時間回路、３，２３，３４，４４，５３，６３，７３：スイッチング出力ラッチ回路、１ａ，２ｅ，２１ａ，３１ａ，３２ａ，３２ｂ，４１ａ，４２ａ，４２ｂ，５１ａ，５２ｅ，６１ａ，６２ｅ，７１ａ，７２ａ，７２ｂ：コンパレータ、１ｂ，２ｂ，２１ｂ，２２ｂ，３２ｇ，３５，４２ｇ，４５，５１ｂ，５２ｂ，６１ｂ，６２ｂ，７２ｇ，７５：インバータ、１ｃ，３１ｂ，３２ｄ，３４ａ，４２ｄ，４４ａ，５１ｃ，６１ｃ，７１ｂ，７２ｄ，７４ａ：論理素子、２ａ，２２ａ，３２ｅ，３２ｆ，４２ｅ，４２ｆ，５２ａ，６２ａ，７２ｅ，７２ｆ：定電流素子、２ｃ，２２ｃ，５２ｃ，６２ｃ：トランジスタ、２ｄ，２２ｄ，３２ｈ，４２ｈ，５２ｄ，６２ｄ，７２ｈ：コンデンサ、３ａ，２３ａ，３２ｃ，３４ｂ，４２ｃ，４４ｂ，５３ａ，６３ａ，７２ｃ，７４ｂ：ＲＳラッチ、３３ａ〜３３ｄ，４３ａ〜４３ｄ，７３ａ〜７３ｄ：フリップフロップ、３２，４２，７２：基準クロック発生回路、３３，４３，７３：分周回路、５２：短絡誤動作防止機能付遅延時間回路。
Claims (8)
- 入出力間に直列に接続されたコイルおよびダイオードと、上記コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子と有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによる上記スイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出して該スイッチング制御を停止する保護回路であって、
上記出力電圧の異常を検出して検知信号を出力する異常検知回路と、
該異常検知回路からの上記検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路と、
該遅延時間回路からの上記ディレイ信号に基づき上記スイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路と、
入力電源電圧が予め定められた第１の設定値以下に下がるとＲＥＳＥＴ信号（１）を生成して上記ラッチ回路をリセットし、
入力電源電圧が上記第１の設定値より低い第２の設定値以下に下がるとＲＥＳＥＴ信号（２）を生成して上記遅延時間回路をリセットする
リセット制御手段と
を有し、
上記第２の設定値を、
入力電源電圧が上記第１の設定値以下に下がって上記昇圧ＰＷＭの生成に用いるＤＴＣ信号が初期化されることにより入力電源電圧が上記第１の設定値以上に上昇する動作が繰り返えされる誤動作中に、入力電源電圧が下がらない電圧レベルとすることを特徴とする保護回路。 - 入出力間に直列に接続されたコイルおよびダイオードと、上記コイルおよびダイオードの接続点と接地との間に接続されたスイッチング素子と有するＤＣ／ＤＣコンバータに設けられ、デッドタイムコントロール電圧を設定して昇圧ＰＷＭによる上記スイッチング素子のスイッチング制御を行うと共に出力電圧の異常を検出して該スイッチング制御を停止する保護回路であって、
上記出力電圧の異常を検出して検知信号を出力する異常検知回路と、
該異常検知回路からの上記検知信号を所定時間遅らせてディレイ信号として出力する遅延時間回路と、
該遅延時間回路からの上記ディレイ信号に基づき上記スイッチング素子の発振制御を停止するラッチ信号を生成して出力するラッチ回路と、
入力電源電圧が予め定められた設定値以下に下がるとＲＥＳＥＴ信号（１）を生成して上記ラッチ回路をリセットし、
入力電源電圧が上記ＲＥＳＥＴ信号（１）を生成した後、予め定められた一定時間を待ってＲＥＳＥＴ信号（２）を生成して上記遅延時間回路をリセットする
リセット制御手段と
を有し、
上記一定時間は、
入力電源電圧が上記設定値以下に下がって上記昇圧ＰＷＭの生成に用いるＤＴＣ信号が初期化されることにより入力電源電圧が上記設定値以上に上昇する動作が繰り返えされる誤動作中に、上記ＲＥＳＥＴ信号（２）が生成されない時間に定めることを特徴とする保護回路。 - 請求項２に記載の保護回路であって、
上記一定時間を、上記遅延時間回路に設けたリセット用のスイッチング素子のオン抵抗で設定することを特徴とする保護回路。 - 請求項１から請求項３のいずれかに記載の保護回路であって、
上記リセット制御手段は、電源投入時、上記ＲＥＳＥＴ信号（２）を上記ＲＥＳＥＴ信号（１）より早く、もしくは、上記ＲＥＳＥＴ信号（１）と同時に立ち上げることを特徴とする保護回路。 - 請求項１から請求項４のいずれかに記載の保護回路であって、
上記出力電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプを有し、
上記異常検知回路は、上記エラーアンプの出力電圧と所定電圧とを比較して上記出力電圧の異常を検出し、
上記リセット制御手段は、上記異常検知回路が出力する検知信号を上記遅延時間回路のリセットに用い、
入力電源電圧の立ち上げ時における上記異常検知回路の上記所定電圧の立ち上げが上記エラーアンプ出力より先になるよう設定し、かつ、
入力電源電圧が下がって上記リセット制御手段が上記ＲＥＳＥＴ信号（１）を発生する際、上記異常検知回路の上記所定電圧が上記エラーアンプ出力より低くなるよう設定することを特徴とする保護回路。 - 請求項１から請求項５のいずれかに記載の保護回路であって、
上記遅延時間回路は、基準クロック回路とカウンタ回路とからなることを特徴とする保護回路。 - 請求項１から請求項６いずれかに記載の保護回路を有することを特徴とするＤＣ／ＤＣコンバータ。
- 信号発生源回路からの信号の出力制御に用いられるラッチ信号を生成するタイマーラッチ回路であって、
請求項１から請求項６いずれかに記載の保護回路における上記異常検知回路と上記遅延時間回路および上記ラッチ回路と上記リセット制御手段を具備したことを特徴とするタイマーラッチ回路。
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