[go: up one dir, main page]

JP4071782B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4071782B2
JP4071782B2 JP2005157737A JP2005157737A JP4071782B2 JP 4071782 B2 JP4071782 B2 JP 4071782B2 JP 2005157737 A JP2005157737 A JP 2005157737A JP 2005157737 A JP2005157737 A JP 2005157737A JP 4071782 B2 JP4071782 B2 JP 4071782B2
Authority
JP
Japan
Prior art keywords
electrode
element mounting
wiring
conductor
protruding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005157737A
Other languages
English (en)
Other versions
JP2006332544A (ja
Inventor
嘉文 中村
浩一 長尾
博之 今村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2005157737A priority Critical patent/JP4071782B2/ja
Priority to US11/442,185 priority patent/US20060267219A1/en
Priority to TW095118735A priority patent/TW200711085A/zh
Priority to CNB2006100842611A priority patent/CN100499100C/zh
Priority to KR1020060048595A priority patent/KR20060125530A/ko
Publication of JP2006332544A publication Critical patent/JP2006332544A/ja
Application granted granted Critical
Publication of JP4071782B2 publication Critical patent/JP4071782B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)

Description

本発明は、テープキャリア基板のように、柔軟な絶縁性の基材上に導体配線を設けて構成された配線基板を用いた半導体装置に関する。
テープキャリア基板を使用したパッケージモジュールの一種として、ＣＯＦ（Chip On Film）が知られている。ＣＯＦは、柔軟な絶縁性のテープキャリア基板の上に半導体素子が搭載され、樹脂で封止することにより搭載部が保護された構造を有する。テープキャリア基板は、主たる要素として、絶縁性のフィルム基材とその面上に形成された多数本の導体配線を含む。フィルム基材としては一般的にポリイミドが、導体配線としては銅が使用される。必要に応じて導体配線上には、金属めっき被膜および絶縁樹脂であるソルダーレジストの層が形成される。
ＣＯＦの主要な用途は、液晶パネル等の表示パネル駆動用ドライバーの実装である。その場合、テープキャリア基板上の導体配線は、出力信号用外部端子を形成する第１群と、入力信号用外部端子を形成する第２群に分けて配置され、両群の導体配線間に半導体素子が実装される。テープキャリア基板上の導体配線と半導体素子上の電極パッドは、突起電極を介して接続される。出力信号用外部端子を形成する一方の群の導体配線は、表示パネルの周縁部に形成された電極に接続され、入力信号用外部端子を形成する他方の群の導体配線は、マザー基板の端子に接続される。
上述のようなテープキャリア基板を使用したパッケージモジュールの一例が、特許文献１に記載されている。特許文献１に記載された半導体装置について、図７を参照して説明する。図７において、１は半導体素子であり、半導体素子１の上面には、図における上下の辺の端部に、それぞれ複数の電極パッド２が形成されている。可撓性絶縁性の基材３、導体配線４、および突起電極５により配線基板が形成され、この配線基板上に半導体素子１が実装されている。この図では、半導体素子１の上に配線基板が載置された状態に示されており、従って、基材３の下側に導体配線４および突起電極５が位置している。但し、表示の煩雑さを避けるため、基材３を一点鎖線により描き、他の要素が透視された状態に示されている。
半導体素子１が載置された素子搭載領域の内部に、インナーリード１４による配線が設けられている。インナーリード１４により、半導体素子１の一部の電極パッド２どうしが電気的に接続されている。すなわち、半導体素子１と対向した領域にインナーリード１４が形成され、半導体素子１の電極パッド２どうしがこのインナーリード１４によって、突起電極５を介して電気的に接続される。これにより、半導体素子１の電極どうしを接続するために半導体素子１内に形成される配線数の増加を抑制することができる。
特開２００２−２７０６４９号公報
テープキャリア基板を使用したパッケージモジュールは、例えば液晶表示パネルに用いられる場合、上述のように、図７の素子搭載領域における上下の一方の辺の端部に配置された突起電極５を入力信号用とし、他方の端部に配置された突起電極５を出力信号用として、各導体配線４が、表示パネルおよびマザー基板にそれぞれ接続される。従って、半導体素子１内での電極の配置も、配線基板上でのそのような導体配線４の引き出しの向きに対応する。
ところが、半導体素子１内での配線密度は、入力側と出力側で大きく相違する。そのため、半導体素子１の電極パッド２からの引き出し配線のための突起電極５の配置は、半導体素子１内の電極密度に応じて、素子搭載領域の辺によって異ならせることが望ましい。しかし、上述のような導体配線４の引き出しの向きとの対応、および突起電極５の効率的な配置分布を考慮すると、半導体素子１内での電極配置に適合した自由な配線を施すことは困難であった。
本発明は、素子搭載領域の端部に配置された突起電極から導体配線を素子搭載領域外に引き出すための、配線の自由度を向上させることが可能な配線基板を用いた半導体装置を提供することを目的とする。
本発明の半導体装置は、可撓性絶縁性の基材、前記基材上に設けられた複数本の導体配線、および前記複数本の導体配線各々に形成された複数個の突起電極を有する配線基板と、前記配線基板上に搭載され、前記突起電極に接合した電極パッドを有する半導体素子とを備える。前記突起電極は、前記半導体素子が搭載された素子搭載領域の少なくとも２辺各々の端部側において前記導体配線上に配置される。前記２辺の端部側に配置された少なくとも１個の前記突起電極に対応する前記導体配線が、前記素子搭載領域を通過し、前記突起電極が配置された辺とは異なる辺を経由して前記素子搭載領域外に引き出され、前記突起電極が配置された辺から前記素子搭載領域外に引き出されず、前記異なる辺の端部側において前記導体配線上に補助突起電極が形成されている。
本発明の構成によれば、素子搭載領域の２辺の端部に配置された突起電極から、導体配線が素子搭載領域を通過し、当該突起電極が配置された辺とは異なる辺を経由して素子搭載領域外に引き出されることにより、半導体素子内での電極分布の粗密に起因する導体配線の配置密度のアンバランスが緩和され、効率的な配線を高い自由度をもって構成することができる。
本発明の半導体装置において、前記補助突起電極は、前記電極パッドと電気的に接続されていない構成とすることができる。
また、前記半導体素子は、前記補助突起電極と対向する位置に電極バッドを有し、少なくとも一部の前記電極パッドの表面の全面を覆うように絶縁層が形成されている構成とすることができる。
あるいは、前記半導体素子は、前記補助突起電極と対向する位置に電極バッドを有さない構成とすることができる。
あるいは、前記素子搭載領域の対向する第１および第２の辺の端部に各々複数の前記突起電極が配置され、前記第１の辺の端部に配置された一部の前記突起電極に対応する前記導体配線が、前記素子搭載領域を通過し前記第２の辺を経由して前記素子搭載領域外に引き出されており、前記第１の辺から前記第２の辺を経由して引き出される前記導体配線、および前記導体配線に隣接し前記第２の辺の端部の前記突起電極から同辺を経由して引き出される前記導体配線にそれぞれ対応する前記電極パッドには、前記半導体素子による信号処理に関わる電気信号が順番に並ぶように割り当てられている構成とすることができる。
好ましくは、前記素子搭載領域の４辺の端部以外の内部領域において、前記素子搭載領域を通過する前記導体配線上に内部突起電極が配置される。
あるいは、前記素子搭載領域の中央線に対して、前記突起電極が形成された前記導体配線と対称になるように配置されたダミーの導体配線を有する構成とする。
以下に、本発明の実施の形態について、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置を示す平面図である。この図において、１は半導体素子であり、半導体素子１の上面には、図における上下の辺の端部に、それぞれ複数の電極パッド２が形成されている。可撓性絶縁性の基材３、導体配線４、および突起電極５により配線基板が形成され、この配線基板上に半導体素子１が実装されている。この図では、半導体素子１の上に配線基板が載置された状態に示されており、従って、基材３の下側に導体配線４および突起電極５が位置している。但し、表示の煩雑さを避けるため、基材３を一点鎖線により描き、他の要素が透視された状態に示されている。他の実施の形態の図も同様である。
配線基板の基材３上に、複数本の導体配線４が整列して設けられている。この実施の形態では、複数の導体配線４は、図の上側の群と、下側の群に分割され、間隔を設けて配置されている。上側および下側の群の導体配線４の内側端部に、それぞれ突起電極５が設けられている。基材３としては、例えばポリイミドを用い、導体配線４および突起電極５としては、例えば銅を用いることができる。ポリイミドからなる基材３の厚さは、例えば４０μｍ程度、導体配線４の厚さは、例えば８μｍ程度である。導体配線４における素子搭載領域内の端部は、突起電極５から突出している。このように突起電極５を配置することにより、導体配線４の端部に対する位置あわせが容易で、安定した接合状態を得ることができる。
半導体素子１の電極パッド２と、配線基板の突起電極５とは、互いに対向するように配置されている。すなわち突起電極５は、半導体素子１が搭載されるべき素子搭載領域の２辺の端部において各導体配線３上に配置されている。配線基板上に半導体素子１を搭載し、各突起電極５と電極パッド２を接合することにより半導体素子１が実装されている。なお、図示は省略されているが、半導体素子１と基材３との間には封止樹脂が充填される。
さらに、素子搭載領域の２辺の端部に配置された突起電極５の群のうち、上側の端部に配置された３個の突起電極５ａに対応する導体配線４ａは、１本の導体配線６に結合されて素子搭載領域を通過し、突起電極５ａが配置された辺とは異なる右辺を経由して、素子搭載領域外に引き出されている。この様にして素子搭載領域外に導体配線４を引き出す構成は、１個の突起電極５に対して適用しても、複数の突起電極５に対して適用してもよい。導体配線６が素子搭載領域を通過した後に経由する右辺の端部においては、導体配線６上に補助突起電極７が形成されている。補助突起電極７は、後述する３種の態様のいずれかにより、半導体素子と接合されている。
以上のように突起電極５からの導体配線４を素子搭載領域外に導出する配線構造を用いることにより、半導体素子内での電極分布の粗密に起因する導体配線の配置密度のアンバランスを緩和して、効率的な配線を自由に構成することが可能となる。
また、導体配線６が素子搭載領域を通過した後に経由する辺の端部において、導体配線６上に補助突起電極７が配置されることにより、基材３に対する半導体素子１の接合強度が均一になる。さらに、半導体素子１を導体配線６から離間させた状態を確実に維持する効果が得られる。
（実施の形態２）
図２は、本発明の実施の形態２における半導体装置を示す平面図である。この実施の形態においても図１の場合と同様に、素子搭載領域の端部に配置された突起電極５ｂに対応する導体配線４ｂが、素子搭載領域を通過し右辺を経由して、素子搭載領域外に引き出されている。また、導体配線４ｂが素子搭載領域を通過した後に経由する右辺の端部において、導体配線４ｂ上には、補助突起電極７が形成されている。但し、本実施の形態においては、１本の導体配線４ｂが、突起電極５ｂおよび補助突起電極７と１対１に対応している。
また、突起電極５ｃに対応する導体配線４ｃには、素子搭載領域の４辺の端部以外の内部領域において、内部突起電極８が配置されている。内部突起電極８は、補助突起電極７と同様に、半導体素子１の接合強度を増大させ、内部領域において導体配線４ｃから半導体素子１の対向面を離間させた状態を確実に維持するために設けられる。
左辺に示されるように、補助突起電極が形成されていない導体配線４ｄが引き出される構成とすることもできる。
（実施の形態３）
図３は、本発明の実施の形態３における半導体装置の一例を示す平面図である。本実施の形態においては、素子搭載領域の対向する２辺の端部に各々、複数の突起電極５が配置されている。２辺に配置された一群の突起電極５のうち、上辺に配置された突起電極５ｄに対応する導体配線４ｅは、素子搭載領域を通過し、当該突起電極５ｄの配置された辺の他方の辺である下辺を経由して、素子搭載領域外に引き出されている。
このように配線することにより、例えば液晶パネルの駆動に用いる半導体素子を実装した半導体装置の場合には、半導体素子１内の電極分布密度の粗密による影響を緩和して、導体配線４の配置密度のアンバランスを緩和する効果が大きい。また、補助突起電極７の配置により半導体素子１の接合強度を向上させる効果も大きい。
図４は、本実施の形態の他の適用例を示す平面図である。図３の例と同様、素子搭載領域の対向する上下の辺の端部に各々複数の突起電極５が配置され、上辺の端部に配置された一部の突起電極５ｅに対応する導体配線４ｆが、素子搭載領域を通過し下辺を経由して素子搭載領域外に引き出されている。上辺から下辺を経由して引き出される導体配線４ｆと、導体配線４ｆに隣接し下辺の端部に配置された突起電極５に対応する導体配線４については、それぞれ対応する電極パッド２に対して、半導体素子１による信号処理に関わる電気信号が、図中のａ〜ｉのように順番に並べて割当てられる。
（実施の形態４）
図５は、本発明の実施の形態４における半導体装置を示す平面図である。図５において、導体配線４ｇおよび補助突起電極７は、上述の実施の形態と同様、下辺の群の突起電極５ｆから、右辺を経由して素子搭載領域外へ引き出され、配線の自由度を高める要素として用いられている。また、導体配線４ｈも、補助突起電極は形成されていないが同様である。
一方、突起電極５が全く形成されていないダミー導体配線９ａ〜９ｆが、素子搭載領域の左辺および中央部に配置されている。ダミー導体配線９ａ〜９ｆは、素子搭載領域の中央線Ｃｖ、Ｃｈに対して、突起電極５が形成された導体配線４と対称になるように配置されている。
ダミー導体配線９ａ〜９ｆは、次のような機能を有する。すなわち、図示は省略されているが、半導体素子１と基材３の間に封止樹脂が充填される際の熱履歴に起因する、封止樹脂による封止時の熱応力を分散させることである。ポリイミドからなる基材３の厚さが４０μｍ程度と薄いので、熱応力に対して歪みを発生し易い。従って、基材３上の導体配線４の分布が不均一であると、不均一な歪みを発生し、突起電極５との接合や、表示パネルやマザー基板との接続に問題を生じる。従って、ダミー導体配線９ａ〜９ｆにより、基材３上の配線分布を均一化してストレスのバランスをとり、不均一な歪みを緩和することにより、そのような問題を解消する作用を得ている。
配線基板の剛性を十分に確保して熱応力によるストレスを緩和するために、素子搭載領域において導体配線４及びダミー導体配線９が占有する面積比率が３０％以上になるように導体配線４及びダミー導体配線９を配置することが望ましい。
（実施の形態５）
図６は、本発明の実施の形態５における半導体装置の要部を示す断面図である。図６において、１０は、絶縁層である。この図には、半導体素子１の電極パッド２と補助突起電極７との接合関係について、３種類の状態１１〜１３が示されている。
状態１１においては、補助突起電極７に対向する位置に電極パッド２が設けられているが、電極パッド２は絶縁層１０で覆われている。従って、補助突起電極７は半導体素子１における電気信号の送受には寄与しない。状態１２においては、補助突起電極７と電極パッド２が接続されている。従って、補助突起電極７は半導体素子１における電気信号の送受には寄与する。状態１３においては、補助突起電極７に対向する位置に電極パッドが設けられていない。
以上のとおり、状態１１，１３においては、補助突起電極７が電極パッドと電気的に接続されていないので、電気信号の送受には関係がないが、補助突起電極７を配置することは、隣接した突起電極のピッチの間隔を等ピッチにするなどの調整を容易にして一つの突起電極にかかる接合時のストレスを軽減することができ、また、半導体素子１を導体配線４から離間させた状態を安定して保持するために効果的である。
本発明によれば、配線基板上の導体配線を、搭載される半導体素子に適合させて、効率的な配線を高い自由度をもって配置することができ、表示パネル駆動用ドライバー用のパッケージモジュール等に有用である。
本発明の実施の形態１における配線基板の構造を示す平面図 本発明の実施の形態２における配線基板の構造を示す平面図 本発明の実施の形態３における配線基板の構造を示す平面図 同実施の形態における配線基板の別の構造を示す平面図 本発明の実施の形態４における配線基板の構造を示す平面図 本発明の実施の形態における半導体装置の構造を示す断面図 従来例の配線基板の構造を示す平面図
符号の説明
１ 半導体素子
２ 電極パッド
３ 絶縁性基材
４、４ａ〜４ｈ、６ 導体配線
５、５ａ〜５ｆ 突起電極
７ 補助突起電極
８ 内部突起電極
９ ダミー導体配線
１０ 絶縁層
１１〜１３ 状態
１４ インナーリード

Claims (7)

  1. 可撓性絶縁性の基材、前記基材上に設けられた複数本の導体配線、および前記複数本の導体配線各々に形成された複数個の突起電極を有する配線基板と、
    前記配線基板上に搭載され、前記突起電極に接合した電極パッドを有する半導体素子とを備え、
    前記突起電極は、前記半導体素子が搭載された素子搭載領域の少なくとも２辺各々の端部側において前記導体配線上に配置された半導体装置において、
    前記２辺の端部側に配置された少なくとも１個の前記突起電極に対応する前記導体配線が、前記素子搭載領域を通過し、前記突起電極が配置された辺とは異なる辺を経由して前記素子搭載領域外に引き出され、前記突起電極が配置された辺から前記素子搭載領域外に引き出されず、前記異なる辺の端部側において前記導体配線上に補助突起電極が形成されたことを特徴とする半導体装置。
  2. 前記補助突起電極は、前記電極パッドと電気的に接続されていない請求項１に記載の半導体装置。
  3. 前記半導体素子は、前記補助突起電極と対向する位置に電極バッドを有し、少なくとも一部の前記電極パッドの表面の全面を覆うように絶縁層が形成されている請求項２に記載の半導体装置。
  4. 前記半導体素子は、前記補助突起電極と対向する位置に電極バッドを有さない請求項２に記載の半導体装置。
  5. 前記素子搭載領域の対向する第１および第２の辺の端部に各々複数の前記突起電極が配置され、前記第１の辺の端部に配置された一部の前記突起電極に対応する前記導体配線が、前記素子搭載領域を通過し前記第２の辺を経由して前記素子搭載領域外に引き出されており、
    前記第１の辺から前記第２の辺を経由して引き出される前記導体配線、および前記導体配線に隣接し前記第２の辺の端部の前記突起電極から同辺を経由して引き出される前記導体配線にそれぞれ対応する前記電極パッドには、前記半導体素子による信号処理に関わる電気信号が順番に並ぶように割り当てられている請求項１に記載の半導体装置。
  6. 前記素子搭載領域の４辺の端部以外の内部領域において、前記素子搭載領域を通過する前記導体配線上に内部突起電極が配置された請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記素子搭載領域の中央線に対して、前記突起電極が形成された前記導体配線と対称になるように配置されたダミーの導体配線を有する請求項１〜６のいずれか１項に記載の半導体装置。
JP2005157737A 2005-05-30 2005-05-30 半導体装置 Expired - Fee Related JP4071782B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005157737A JP4071782B2 (ja) 2005-05-30 2005-05-30 半導体装置
US11/442,185 US20060267219A1 (en) 2005-05-30 2006-05-26 Wiring board and semiconductor device
TW095118735A TW200711085A (en) 2005-05-30 2006-05-26 Wiring board and semiconductor device
CNB2006100842611A CN100499100C (zh) 2005-05-30 2006-05-30 布线基板和半导体装置
KR1020060048595A KR20060125530A (ko) 2005-05-30 2006-05-30 배선 기판 및 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005157737A JP4071782B2 (ja) 2005-05-30 2005-05-30 半導体装置

Publications (2)

Publication Number Publication Date
JP2006332544A JP2006332544A (ja) 2006-12-07
JP4071782B2 true JP4071782B2 (ja) 2008-04-02

Family

ID=37462344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005157737A Expired - Fee Related JP4071782B2 (ja) 2005-05-30 2005-05-30 半導体装置

Country Status (5)

Country Link
US (1) US20060267219A1 (ja)
JP (1) JP4071782B2 (ja)
KR (1) KR20060125530A (ja)
CN (1) CN100499100C (ja)
TW (1) TW200711085A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101468875B1 (ko) * 2008-03-14 2014-12-10 삼성전자주식회사 플립 칩 패키지
JP4980960B2 (ja) 2008-03-14 2012-07-18 ラピスセミコンダクタ株式会社 テープ配線基板及び半導体チップパッケージ
JP2010177563A (ja) * 2009-01-30 2010-08-12 Renesas Electronics Corp 表示駆動用半導体装置
KR101113031B1 (ko) 2009-09-25 2012-02-27 주식회사 실리콘웍스 드라이버 집적회로 칩의 패드 배치 구조
US10020252B2 (en) * 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
US10141932B1 (en) 2017-08-04 2018-11-27 Micron Technology, Inc. Wiring with external terminal
US10304497B2 (en) 2017-08-17 2019-05-28 Micron Technology, Inc. Power supply wiring in a semiconductor memory device
KR102728627B1 (ko) * 2022-12-19 2024-11-08 스테코 주식회사 Cof 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
JPH09129686A (ja) * 1995-11-06 1997-05-16 Toshiba Microelectron Corp テープキャリヤ及びその実装構造
JP2003197690A (ja) * 2001-12-25 2003-07-11 Hitachi Ltd 半導体装置
KR100499289B1 (ko) * 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP3565835B1 (ja) * 2003-04-28 2004-09-15 松下電器産業株式会社 配線基板およびその製造方法ならびに半導体装置およびその製造方法
KR100598032B1 (ko) * 2003-12-03 2006-07-07 삼성전자주식회사 테이프 배선 기판, 그를 이용한 반도체 칩 패키지 및 그를이용한 디스플레이패널 어셈블리
US7109583B2 (en) * 2004-05-06 2006-09-19 Endwave Corporation Mounting with auxiliary bumps
JP4689202B2 (ja) * 2004-07-07 2011-05-25 ルネサスエレクトロニクス株式会社 駆動装置及び表示装置

Also Published As

Publication number Publication date
JP2006332544A (ja) 2006-12-07
TW200711085A (en) 2007-03-16
CN1873968A (zh) 2006-12-06
KR20060125530A (ko) 2006-12-06
US20060267219A1 (en) 2006-11-30
CN100499100C (zh) 2009-06-10

Similar Documents

Publication Publication Date Title
US6501157B1 (en) Substrate for accepting wire bonded or flip-chip components
US7372138B2 (en) Routing element for use in multi-chip modules, multi-chip modules including the routing element and methods
US7821115B2 (en) Tape carrier package including a heat dissipation element
JP6586036B2 (ja) 半導体装置の製造方法
CN100499100C (zh) 布线基板和半导体装置
US8624367B2 (en) Semiconductor device including semiconductor chip mounted on lead frame
WO2020262533A1 (ja) 電子装置および電子装置の実装構造
JP5088059B2 (ja) アイソレータおよびアイソレータの製造方法
JP4717604B2 (ja) 配線基板およびそれを用いた半導体装置
JP7686817B1 (ja) アイソレータ
JPS59136963A (ja) 記憶装置の多層実装構造
JPS59107551A (ja) 半導体装置
JP2000183275A (ja) 半導体装置
JP3298345B2 (ja) 半導体装置
US9293399B2 (en) Semiconductor device and electronic unit provided with the same
US11013120B2 (en) Tape wiring board and semiconductor device
JP3113669B2 (ja) 液晶表示装置
JP3994637B2 (ja) 液晶表示装置
JPH05152703A (ja) 混成集積回路装置
JP2005159235A (ja) 半導体装置及びその製造方法、配線基板、電子モジュール並びに電子機器
JP2024137257A (ja) アイソレータ
CN118693061A (zh) 隔离器
JPH0430441A (ja) 半導体装置
JPH05206375A (ja) マルチチップモジュール
JP2000235998A (ja) テープキャリアパッケージ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071130

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080117

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110125

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110125

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120125

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130125

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees