JP4060330B2 - 半導体記憶装置、および半導体記憶装置のビット線選択方法 - Google Patents

Description

本発明は、半導体記憶装置におけるビット線の選択技術に関するものであり、特に、複数のビット線を順次連続して選択する際のビット線の選択技術に関するものである。

従来より半導体記憶装置では、メモリセルアレイを複数のサブアレイに分割した上で、各サブアレイごとに備えられる複数のビット線から１本のビット線を順次選択してデータを読み出すことにより、バースト読出しアクセスなどの連続読出し動作を行っている。

ここで、特許文献１に開示されるようにフラッシュメモリ等の不揮発性半導体記憶装置を例にした回路構成例を第１１図に示す。メモリセルアレイは、コラムアドレスＡ（ｋ＋４）やその他のアドレスで識別される、サブアレイＡＡ（ローレベルのコラムアドレスＡ（ｋ＋４）で識別）、およびサブアレイＡＢ（ハイレベルのコラムアドレスＡ（ｋ＋４）で識別）といったサブアレイごとに区画されている。更に個々のサブアレイＡＡ、ＡＢは、左方領域ＡＡ０、ＡＢ０、および右方領域ＡＡ１、ＡＢ１に２分割されており、各々、複数の不揮発性トランジスタが、複数のワード線と複数のビット線との交差点に配置されている。そして、複数のワード線のうち活性化される１本のワード線ＷＬｎに応じて選択された不揮発性トランジスタを介して、ビット線ＢＬ０Ａ〜ＢＬ１５Ａ（サブアレイＡＡ）、ＢＬ０Ｂ〜ＢＬ１５Ｂ（サブアレイＡＢ）と接地電位とが接続あるいは非接続に制御される。この不揮発性トランジスタを介した経路に流れる電流の有無により、不揮発性トランジスタに記憶されているデータが、各ビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂに読み出される。以上の構成はサブアレイＡＡ、ＡＢごとに同一であるので、以下の説明ではサブアレイＡＡについて説明する。

各ビット線ＢＬ０Ａ〜ＢＬ１５Ａは、上位コラムデコーダ１１、および下位コラムでコーダ１２により、上位パスゲート２１０、２１１、および下位パスゲート２２０が制御され１本のビット線が選択されて、データ線ＤＢに接続される。第１１図では、コラムアドレスＡ（ｋ）〜Ａ（ｋ＋３）の４ビットのコラムアドレスにより選択が行われる場合を示している。コラムアドレスＡ（ｋ＋１）〜Ａ（ｋ＋３）が上位コラムデコーダ１１によりデコードされて何れか１つのデコード信号ＹＤ１０〜ＹＤ１７が出力されることにより、上位パスゲート２１０、２１１内の所定のパスゲートトランジスタが選択される。更に、コラムアドレスＡ（ｋ）が下位コラムデコーダ１２によりデコードされて何れか一方のデコード信号ＹＤ２０、ＹＤ２１が出力されることにより、下位パスゲート２２０内の２つのパスゲートトランジスタのうち何れか一方が選択される。

尚、サブアレイＡＡ、ＡＢの識別は、コラムアドレスＡ（ｋ＋４）、更に図示しないその他のアドレスにより行われる。または、異なるデータバスに接続されることにより行われる。

データ線ＤＢには電流電圧変換回路３２０が接続されている。ワード線ＷＬｎにより選択される不揮発性トランジスタにより形成される経路を通して流れる電流が電圧に変換された上で、後段のアンプ３３０にて比較電圧ＶＲＦと比較されてデータ増幅が行なわれる。

連続するデータ読出しを行う際には、コラムアドレスを順次インクリメントする。コラムアドレスのインクリメントに応じてデータ線ＤＢに接続される選択ビット線の順序を第１２図に示す。アドレスインクリメントごとに下位コラムアドレスＡ（ｋ）が切り替わり、デコード信号ＹＤ２０とＹＤ２１が交互に選択される。上位コラムアドレスＡ（ｋ＋１）〜Ａ（ｋ＋３）は下位コラムアドレスＡ（ｋ）の一巡ごとにインクリメントされ、デコード信号ＹＤ１０〜ＹＤ１７が順次選択されていく。この結果、選択されるビット線は、左方領域ＡＡ０と右方領域ＡＡ１との間を交互に切り替わりながら、左方／右方領域ＡＡ０／ＡＡ１内では順番に選択されていく。

ここで、選択ビット線の切り替わりに先立ち、リセット回路３１０により、データ線ＤＢと選択されているビット線とにある電荷を接地電圧に放電するリセット動作が行われる。

また、特許文献２には、隣接ビット線間の容量結合に伴う干渉を防止するため、選択ビット線と隣接する非選択ビット線との間にグランドシールド線を配置する技術が開示されている。
特開２０００−１３２９８５号公報 特開平９−２４５４９３号公報

しかしながら、サブアレイＡＡ、ＡＢを越えてデータの連続読出し動作が行われる場合、サブアレイＡＡ、ＡＢの境界において、隣接して配線されているビット線ＢＬ１５ＡとＢＬ０Ｂとが連続して選択されることとなる（第１２図において、（１６）番のビット線選択と（１７）番のビット線選択）。近年の半導体記憶装置の微細化・大容量化に伴い、ビット線間の間隔は狭くなりビット線長は長大となってきており、ビット線自体の配線容量と共にビット線間に寄生する線間寄生容量は大きなものとなってきている。加えて、連続読出し動作における高速化も要請されてきている。

データ読み出しの際には、データ線と選択ビット線とはイコライズ電圧（例えば、０．６Ｖ程度）に充電する必要があるが、ビット線の切り替わりの際のリセット動作においてビット線のイコライズ電圧を接地電圧にまで放電する必要がある。この放電回路がリセット回路３１０である。大容量化に伴い、ビット線自体の配線容量が増大して放電すべき電荷量が増大すると共に、ビット線の配線抵抗と共にＣＲ時定数回路が形成されて放電動作に遅延が発生する場合がある。加えて高速化の要請に伴い、十分なリセット時間を確保することは困難な場合がある。

リセット時間の間にビット線の電圧レベルが接地電圧にまで十分に放電仕切れず、ビット線に残留した電荷が、ワード線ＷＬｎにより選択されている不揮発性トランジスタにデータ“１”が記憶されている場合に、不揮発性トランジスタを介して放電されることとなる。この放電動作は次サイクルの読み出し動作において行なわれるので、次サイクルで選択されるビット線が隣接するビット線であり読出しデータが“０”データである場合に、ビット線間の線間寄生容量を介して、選択ビット線から放電動作が行われている非選択ビット線への電荷の容量結合が行われてしまう場合がある。本来電流が流れない“０”データの読み出し時に、不測の電流がデータ線ＤＢに電流が流れてしまい、“１”データとして誤検出されてしまう場合があり問題である。

ここで、特許文献２に開示されているシールド線を配線してやれば、線間寄生容量による容量結合の悪影響を緩和することが可能ではある。しかしながら、シールド線の配線のためにメモリセルアレイ内のビット線に並走して新たに配線領域を確保しなければならず、チップ集積上好ましくなく問題である。

本発明は前記従来技術の問題点を解消するためになされたものであり、チップのダイサイズの増加を伴うことなく、隣接ずるビット線からの容量結合に起因する悪影響を排除して、連続アクセス動作を安定して行うことが可能な半導体記憶装置、および半導体記憶装置のビット線選択方法を提供することを目的とする。

前記目的を達成するために、請求項１に係る半導体記憶装置は、複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスが行なわれる際、物理的に連続するビット線が、所定ビット数の上位識別アドレスにより識別されるビット線ごとに基本デコード単位とし、所定ビット数の下位識別アドレスにより識別される２以上の基本デコード単位を、基本デコード単位内のビット線識別順序を同一にして連続配置することにより構成される、基本ビット線群ごとに区画されており、基本デコード単位内の所定ビット線を選択する上位識別アドレスデコーダと、所定基本デコード単位を選択する下位識別アドレスデコーダと、基本ビット線群で区画されているビット線を識別する上位識別アドレスと下位識別アドレスとによる識別アドレスにおける、先頭アドレスまたは最終アドレスのうち少なくとも何れか一方を、基本ビット線群の両端ビット線以外の物理位置にあるビット線に割り付けるアドレス変換部とを備えることを特徴とする。

請求項１の半導体記憶装置では、順次インクリメントされる識別アドレスは、下位識別アドレスが下位識別アドレスデコーダでデコードされて基本ビット線群を構成する基本デコード単位から１つの基本デコード単位を順次選択する。基本デコード単位の選択が一巡するごとに、上位識別アドレスが上位識別アドレスデコーダでデコードされて、基本デコード単位内のビット線が順次選択される。ここで、アドレス変換部により、基本ビット線群の両端ビット線のうち少なくとも何れか一方は、識別アドレスにより選択される先頭アドレスまたは最終アドレス以外で選択される。

また、請求項９に係る半導体記憶装置のビット線選択方法は、複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスが行われる際、物理的に連続したビット線が、所定ビット数の部分識別アドレスにより識別されるビット線ごとに基本デコード単位とし、２以上の基本デコード単位を、基本デコード単位内のビット線識別順序を同一にして連続配置することにより構成される、基本ビット線群ごとに区画されており、基本ビット線群に区画されているビット線の順次選択は、基本デコード単位内のビット線の物理位置を固定した上で、選択される基本デコード単位の順次変更を行う優先選択ステップと、基本ビット線群に区画されているビット線の順次選択のうち、最初の選択または最終の選択のうち少なくとも何れか一方を、基本ビット線群の両端ビット線以外の物理位置にあるビット線に割り付ける選択割付ステップとを有することを特徴とする。

請求項９の半導体記憶装置のビット線選択方法では、基本ビット線群に区画されているビット線の順次選択では、優先選択ステップにおいて、基本デコード単位内での選択ビット線の物理位置は固定された状態で基本ビット線群を構成する基本デコード単位の順次変更が優先して行われる。基本デコード単位の選択が一巡することに応じて、基本デコード単位内でのビット線の選択が切り替わる。選択割付ステップでは、ビット線の順次選択のうち最初の選択または最終の選択のうち少なくとも何れか一方は、基本ビット線群の両端ビット線以外の物理位置にあるビット線に割り付けられる。

これにより、物理的に連続するビット線を区画する基本ビット線群において、個々のビット線を順次選択して増幅回路に接続することにより連続アクセスを行う際、下位識別アドレスをデコードする下位識別アドレスデコーダ、または優先選択ステップにより、アクセスごとに基本デコード単位が順次選択される。この間、基本デコード単位内でのビット線の物理位置は固定される。このとき、各基本デコード単位は、基本デコード単位内のビット線識別順序を同一にして、即ち、基本デコード単位におけるビット線の選択順序構成を同一方向に維持して配置（以下、シフト配置と称する。）されているので、隣接するアクセス間で順次選択されるビット線は、基本デコード単位を構成するビット線数のピッチだけ離間した物理位置に配置されているビット線となる。順次選択されるビット線間に存在する線間寄生容量は僅少となり、先行するアクセスで選択されたビット線に残存する電気的な状態が後行のアクセスで選択されるビット線に対して悪影響を及ぼすことはない。

半導体記憶装置の微細化・大容量化によるビット線の配線容量および隣接ビット線間の線間寄生容量の増大や、高速化によるアクセスの後にビット線に電荷等が残留する場合にも、後行のアクセスで選択されるビット線への悪影響を排除することができる。

また、線間寄生容量による悪影響を排除するために、隣接ビット線間にシールド線を備える必要はなく、メモリセルアレイにおいてビット線を効率よく配置することができ、チップ集積上好ましい。

また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、基本デコード単位は、ｎビットの上位識別アドレスにより識別される２ｎ本のビット線を備え、基本ビット線群は、１ビットの下位識別アドレスにより識別される２つの基本デコード単位を備えており、アドレス変換部は、上位識別アドレスのうち、最上位ビット位置のアドレスの論理レベルに応じて残余ビット位置のアドレスの論理レベルを反転することを特徴とする。

請求項２の半導体記憶装置では、２ｎ本のビット線を備えて基本デコード単位が構成されており、各ビット線はｎビットの上位識別アドレスにより識別される。基本ビット線群は、２つの基本デコード単位がシフト配置されて構成されている。上位識別アドレスは、アドレス変換部により最上位ビット位置のアドレスの論理レベルに応じて残余ビット位置のアドレスの論理レベルが反転されて上位識別アドレスデコーダでデコードされる。

これにより、上位識別アドレスまたは部分識別アドレスにおける、最上位ビット位置のアドレスの論理レベルにより残余ビット位置のアドレスの論理レベルが反転されれば、２ｎ本のビット線を２分した２（ｎ−１）本ごとのサブ単位の何れか一方を昇順選択とし他方を降順選択とすることができる。

具体的には、最上位ビット位置のアドレスの論理レベルが“０”の際に残余ビット位置のアドレスの論理レベルを反転すれば、２分した２（ｎ−１）本ごとのサブ単位のうち、前半の物理位置に配置されているビット線について降順選択され、後半のビット線については昇順選択される。これに対して、最上位ビット位置のアドレスの論理レベルが“１”の際に残余ビット位置のアドレスの論理レベルを反転すれば、２分した２（ｎ−１）本ごとのサブ単位のうち、後半の物理位置に配置されているビット線について降順選択され、前半のビット線については昇順選択される。

また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、基本デコード単位は、ｎビットの上位識別アドレスにより識別される２ｎ本のビット線を備え、基本ビット線群は、ｍ（ｍ≧２）ビットの下位識別アドレスにより識別される２ｍの基本デコード単位を備え、アドレス変換部は、上位または下位識別アドレスのうち、最上位ビット位置のアドレスの論理レベルに応じて残余ビット位置のアドレスの論理レベルを反転することを特徴とする。

請求項３の半導体記憶装置では、２ｎ本のビット線を備えて基本デコード単位が構成されており、各ビット線はｎビットの上位識別アドレスにより識別される。基本ビット線群は、２ｍの基本デコード単位がシフト配置されて構成されており、ｍ（ｍ≧２）ビットの下位識別アドレスにより識別される。上位または下位識別アドレスは、アドレス変換部により最上位ビット位置のアドレスの論理レベルに応じて残余ビット位置のアドレスの論理レベルが反転されて上位または下位識別アドレスデコーダでデコードされる。

これにより、基本ビット線群が２ｍの基本デコード単位で構成されている場合にも、上位識別ビットにおける最上位ビット位置のアドレスの論理レベルにより残余ビット位置のアドレスの論理レベルが反転されて、２ｎ本のビット線を２つのサブ単位に分割して何れか一方を昇順選択とし他方を降順選択とすることができる。

また、下位識別ビットにおける最上位ビット位置のアドレスの論理レベルにより残余ビット位置のアドレスの論理レベルを反転すれば、２ｍの基本デコード単位を２つのサブデコード単位に分割して何れか一方を昇順選択とし他方を降順選択とすることができる。

また、請求項４に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、基本デコード単位は、ｎビットの上位識別アドレスにより識別される２ｎ本のビット線を備え、基本ビット線群は、ｍ（ｍ≧２）ビットの下位識別アドレスにより識別される２ｍの基本デコード単位を備え、アドレス変換部は、上位または下位識別アドレスのうち、所定ビット位置のアドレスの論理レベルに応じて所定ビット位置より下位ビット位置にある少なくとも１つのアドレスの論理レベルを反転することを特徴とする。

請求項４の半導体記憶装置では、２ｎ本のビット線を備えて基本デコード単位が構成されており、各ビット線はｎビットの上位識別アドレスにより識別される。基本ビット線群は、２ｍの基本デコード単位がシフト配置されて構成されており、ｍ（ｍ≧２）ビットの下位識別アドレスにより識別される。上位または下位識別アドレスは、アドレス変換部により所定ビット位置のアドレスの論理レベルに応じて所定ビット位置より下位ビット位置にある少なくとも１つのアドレスの論理レベルが反転されて上位または下位識別アドレスデコーダでデコードされる。

これにより、基本デコード単位内のビット線、または基本ビット線群内の基本デコード単位の、最初の選択または最終の選択を、基本デコード単位内の両端ビット線、または基本ビット線群の両端に配置されている基本デコード単位とは異なる物理位置とすることができる。

また、請求項５に係る半導体記憶装置は、請求項２乃至４の少なくとも何れか１項に記載の半導体記憶装置において、アドレス変換部は、排他的論理和演算部を備えており、最上位ビット位置のアドレスと残余ビット位置のアドレス、または所定ビット位置のアドレスと下位ビット位置のアドレス、の排他的論理和演算に基づき、残余ビット位置、または下位ビット位置のアドレスの論理レベルを反転することを特徴とする。

請求項５の半導体記憶装置では、排他的論理和演算部を備えてアドレスの排他的論理和演算を行う。

これにより、最上位ビット位置のアドレス、または所定ビット位置のアドレスの論理レベルに応じて、残余ビット位置のアドレス、または下位ビット位置のアドレスについて論理レベルの反転・非反転を制御することができる。

また、請求項６に係る半導体記憶装置は、複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスを行う半導体記憶装置において、物理的に連続するビット線が、４本のビット線で構成される基本ビット線群ごとに区画されており、基本ビット線群におけるビット線の選択順序を識別する２ビットの識別アドレスのうち、上位識別アドレスをビット線の物理位置を識別する下位物理アドレスに割り当て、反転された下位識別アドレスをビット線の物理位置を識別する上位物理アドレスに割り当てる、アドレス変換部を備えることを特徴とする。

また、請求項７に係る半導体記憶装置は、基本ビット線群におけるビット線の選択順序を識別する２ビットの識別アドレスのうち、反転された上位識別アドレスをビット線の物理位置を識別する下位物理アドレスに割り当て、下位識別アドレスをビット線の物理位置を識別する上位物理アドレスに割り当てる、アドレス変換部を備えることを特徴とする。

請求項６または７の半導体記憶装置では、基本ビット線群のビット線の選択順序を識別する２ビットの識別アドレスの一方については論理反転した上でビット位置の逆転させて、ビット線の物理位置を識別する上位および下位物理アドレスに割り当てる。

また、請求項８に係る半導体記憶装置は、請求項６または７に記載の半導体記憶装置において、物理的に連続するビット線を区画する基本ビット線群は、隣接する基本ビット線群間で、ビット線識別順序を同一または反転させて配置されてなることを特徴とする。

請求項８に係る半導体記憶装置では、物理的に連続するビット線を区画する基本ビット線群は、隣接する基本ビット線群間で、ビット線識別順序を同一に配置（シフト配置）または反転して配置（ミラー配置）されて構成されている。

また、請求項１０に係る半導体記憶装置のビット線選択方法は、複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスが行われる際、物理的に連続するビット線が、４本のビット線で構成される基本ビット線群ごとに区画されており、基本ビット線群に区画されているビット線について、物理位置に対する順次選択の順序が、第３物理位置、第１物理位置、第４物理位置、および第２物理位置の順に選択される第１選択順序、または第２物理位置、第４物理位置、第１物理位置、および第３物理位置の順に選択される第２選択順序である群内選択ステップと、物理的に連続するビット線が、第１または第２選択順序の何れか一方の選択順序を有する基本ビット線群により区画され、または、第１および第２選択順序を有する基本ビット線群が交互に配置されることにより区画される群間区画ステップを有することを特徴とする。

請求項１０の半導体記憶装置のビット線選択方法では、群内選択ステップにより、基本ビット線群におけるビット線の選択順序は、第１選択順序、または第２選択順序とされる。また、群間区画ステップにより、物理的に連続するビット線は、第１または第２選択順序の何れか一方の選択順序を有する基本ビット線群により区画され（基本ビット線群のシフト配置）、または、第１および第２選択順序を有する基本ビット線群が交互に配置されることにより区画される（基本ビット線群のミラー配置）。

これにより、ビット線の選択順序を識別する２ビットの識別アドレスの一方については論理反転した上でビット位置を逆転させて、ビット線の物理位置を識別する物理アドレスとして割り当てることにより、基本ビット線群におけるビット線の選択順序は、第１または第２選択順序とすることができる。また、基本ビット線群間の配置は、シフト配置、ミラー配置の何れも可能である。

物理的に連続するビット線を区画する基本ビット線群において、個々のビット線を順次選択して増幅回路に接続することにより連続アクセスを行う際、隣接するアクセス間で順次選択されるビット線が物理的に隣接することはなく、十分な距離だけ離間した物理位置に配置されているビット線とすることができる。順次選択されるビット線間に存在する線間寄生容量は僅少となり、先行するアクセスで選択されたビット線に残存する電気的な状態が後行のアクセスで選択されるビット線に対して悪影響を及ぼすことはない。

半導体記憶装置の微細化・大容量化によるビット線の配線容量および隣接ビット線間の線間寄生容量の増大や、高速化によるアクセス後のビット線の残留電荷等が存在しても、後行のアクセスで選択されるビット線に対する悪影響を排除することができる。

また、線間寄生容量による悪影響を排除するために、隣接ビット線間にシールド線を備える必要はなく、メモリセルアレイにおいてビット線を効率よく配置することができ、チップ集積上好ましい。

以上の説明から明らかなように本発明によれば、チップのダイサイズの増加を伴うことなく、隣接ずるビット線からの容量結合に起因する悪影響を排除して、連続アクセス動作を安定して行うことが可能な半導体記憶装置、および半導体記憶装置のビット線選択方法を提供することが可能となる。

以下、本発明の半導体記憶装置、および半導体記憶装置のビット線選択方法について具体化した実施形態を第１図乃至第１０図に基づき図面を参照しつつ詳細に説明する。

第１図に示す第１実施形態の回路図は、メモリセルアレイに複数配置されているビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂ、・・・から１本のビット線を選択してデータ線ＤＢに接続するための回路構成とビット線の選択方法を示す回路図である。

メモリセルアレイは複数のサブアレイＡＡ、ＡＢ、・・・に分割されている。図ではコラムアドレスＡ（ｋ＋４）で２つのサブアレイＡＡ、ＡＢが識別されることを示している。図示はされていないが、メモリセルアレイはコラムアドレスＡ（ｋ＋４）を含めた複数のアドレスにより更に多数のサブアレイに分割されていることが一般的である。または、異なるデータバスに接続されることにより行われる。

第１図では、フラッシュメモリ等の不揮発性半導体記憶装置が例示されており、記憶セルとして電気的に書き換え可能な不揮発性トランジスタＭＣが、ビット線と接地電圧との間に配置されている。

ワード線は、メモリセルアレイにおいてサブアレイＡＡ、ＡＢ、・・・を貫いて配線されており、各サブアレイＡＡ、ＡＢ、・・・に配線されているビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂ、・・・ごとに配置されている不揮発性トランジスタＭＣのゲート端子に共通に接続されている。第１図では、一例としてワード線ＷＬｎが図示されている。

ワード線ＷＬｎが所定の電圧レベルとなり活性化されると、不揮発性トランジスタＭＣがバイアスされるが、記憶データ“０”、“１”の別に応じて不揮発性トランジスタＭＣの閾値電圧が異なるため、データ“０”、“１”の別に応じて各ビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂ、・・・と接地電圧との導通状態が設定される。具体的には、データ“１”が記憶されている不揮発性メモリの閾値電圧は低く、ビット線と接地電圧とは導通状態とされ電流経路が形成される。逆に、データ“０”が記憶されている不揮発性メモリの閾値電圧は高く、ビット線と接地電圧とは非導通状態に維持されるため電流経路は形成されない。これにより、ワード線ＷＬｎで選択される記憶セルから各ビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂ、・・・にデータが読み出される。

読み出されたデータは、コラムアドレスＡ（ｋ）〜Ａ（ｋ＋４）、更に必要に応じてサブアレイを識別する図示しないアドレスによりデコードされ、選択された１本のビット線がデータ線ＤＢに接続されることにより読み出され、電流電圧変換回路３２０を介して差動アンプ３３０において参照電圧ＶＲＦとの間で差動増幅される。

尚、以下の説明においてサブアレイＡＡについて記載されている内容は、同様にその他のサブアレイＡＢ、・・・についても適用できるものである。また、コラムアドレスＡ（ｋ）における変数ｋとは所定のビット位置を示す。半導体記憶装置におけるアドレッシング構成に応じて割り当てられるビット位置を示すものである。

第１図では、４ビットのコラムアドレスＡ（ｋ）〜Ａ（ｋ＋３）によりビット線選択が行われるものとする。４ビットのコラムアドレスＡ（ｋ）〜Ａ（ｋ＋３）のうち、上位コラムアドレスＡ（ｋ＋１）〜Ａ（Ｋ＋３）は上位コラムデコーダ１１によりデコードされ、上位パスゲート２１０、２１１において、ビット線ＢＬ０Ａ〜ＢＬ７Ａ、ＢＬ８Ａ〜ＢＬ１５Ａごとに備えられているＮＭＯＳトランジスタで構成されるパスゲートトランジスタを択一選択する。また、下位コラムアドレスＡ（ｋ）は下位コラムデコーダ１２によりデコードされ、下位パスゲート２２０内の２つのＮＭＯＳトランジスタで構成されるパスゲートトランジスタが択一選択される。

上位コラムデコーダ１１は、上位コラムアドレスＡ（ｋ＋１）〜Ａ（Ｋ＋３）の論理レベルに応じてデコード信号ＹＤ１０〜ＹＤ１７を出力する。アドレスの入力段にアドレス変換回路２０が備えられている。アドレス変換回路２０には２つの排他的論理和ゲートが備えられ、従来技術において入力されているコラムアドレスＡ（ｋ＋１）、Ａ（ｋ＋２）に代えて、コラムアドレスＡ（ｋ＋１）とＡ（ｋ＋３）との排他的論理和、コラムアドレスＡ（ｋ＋２）とＡ（ｋ＋３）との排他的論理和が上位コラムアドレス１１に入力される。

排他的論理和は、論理レベルが一致する場合にローレベル信号を出力し不一致の場合にハイレベル信号を出力するので、最上位コラムアドレスＡ（ｋ＋３）の論理レベルに応じて残余の上位コラムアドレスＡ（ｋ＋１）、Ａ（ｋ＋２）の論理レベルが反転される。

具体的には、最上位コラムアドレスＡ（ｋ＋３）がローレベルの場合には、上位コラムアドレスＡ（ｋ＋１）、Ａ（ｋ＋２）と同じ論理レベルが上位コラムデコーダ１１に入力される。これにより、（Ａ（ｋ＋３）、Ａ（ｋ＋２）、Ａ（ｋ＋１））＝（０、０、０）〜（０、１、１）に対して、デコード信号ＹＤ１０〜ＹＤ１３がハイレベルとなり活性化される。ビット線ＢＬ０Ａ〜ＢＬ３Ａ、ＢＬ８Ａ〜ＢＬ１１Ａが物理配置に合わせて昇順に選択される。最上位コラムアドレスＡ（ｋ＋３）がハイレベルの場合には、上位コラムアドレスＡ（ｋ＋１）、Ａ（ｋ＋２）の論理レベルが反転されて上位コラムデコーダ１１に入力される。これにより、（Ａ（ｋ＋３）、Ａ（ｋ＋２）、Ａ（ｋ＋１））＝（１、０、０）〜（１、１、１）に対して、デコード信号ＹＤ１４〜ＹＤ１７がハイレベルとなり活性化される。ビット線ＢＬ４Ａ〜ＢＬ７Ａ、ＢＬ１２Ａ〜ＢＬ１５Ａが物理配置とは逆方向に降順に選択される。

下位コラムデコーダ１２は、ローレベルの下位コラムアドレスＡ（ｋ）に対してはデコード信号ＹＤ２０を出力し、サブアレイＡＡ内の左方領域ＡＡ０を選択する。ハイレベルの下位コラムアドレスＡ（ｋ）に対してはデコード信号ＹＤ２１を出力し、サブアレイＡＡ内の右方領域ＡＡ１を選択する。

ここで、各サブアレイＡＡ、ＡＢ、・・・に配置されている上位パスゲート２１０、２１１、・・・は、互いに同一構成を有しており、同一の物理位置にあるパスゲートトランジスタは同一のデコード信号ＹＤ１０〜ＹＤ１７で共通に導通制御される。同様に、各サブアレイＡＡ、ＡＢ、・・・に配置されている下位パスゲート２２０、・・・は互いに同一構成を有しており、互いに同じ物理位置にあるパスゲートトランジスタは同じデコード信号ＹＤ２０、ＹＤ２１で共通に導通制御される。従って、各サブアレイＡＡ、ＡＢ、・・・におけるビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂ、・・・のコラムアドレスＡ（ｋ）〜Ａ（ｋ＋３）による選択順序は、サブアレイ間で同一である（以下、この構成をシフト配置と称する。）。

上位／下位コラムデコーダ１１／１２により、サブアレイＡＡに配線されているビット線ＢＬ０Ａ〜ＢＬ１５Ａのうちの何れか１本が選択されデータ線ＤＢに接続される。選択される１本のビット線がデータ線ＤＢに接続されると、データ読み出しに先立ち、電流電圧変換回路３２０においてイコライズ信号ＥＱがハイレベルに活性化される。ＮＭＯＳトランジスタＭ２１が導通し、データ線ＤＢから下位パスゲート２２０、および上位パスゲート２１０あるいは２１１を介してビット線への充電が開始される。この場合、データ線ＤＢの電圧レベルがＮＭＯＳトランジスタＭ２３により検出されており、ＮＭＯＳトランジスタＭ２３を介してＮＭＯＳトランジスタＭ２２のゲート電圧レベルが調整される。その結果、データ線ＤＢからビット線に至る経路の充電電圧は略０．６Ｖ程度に制限される。読み出し時に不揮発性トランジスタに過度な電圧レベルが印加されることによる不要な書き込み動作である、いわゆるディスターブ現象が発生しないための電圧制限である。

選択されたビット線が所定電圧レベルにまで充電されると、イコライズ期間が終了しＮＭＯＳトランジスタＭ２１が非導通となる。その後、記憶セルに記憶されているデータに応じて、抵抗Ｒ２１から記憶セルを構成する不揮発性トランジスタを介して接地電圧に至る電流経路が形成されるか否かに応じて差動アンプ３３０への電圧レベルが設定され、データ読み出しのための差動増幅が行なわれる。

読み出し終了後は、リセット回路３１０によりデータ線ＤＢから上位／下位パスゲート２１０あるいは２１１／２２０を介して接続されているビット線を接地電圧に放電する。

バースト読み出しアクセスは、選択されたワード線ＷＬｎを活性化状態に維持した状態で、コラムアドレスＡ（ｋ）〜Ａ（Ｋ＋３）、更にバースト長によってはアドレスＡ（Ｋ＋４）および図示しないアドレスを、読み出しサイクルごとに順次インクリメントすることにより行われる。すなわち、アクセスごとに、サブアレイＡＡの左方領域ＡＡ０と右方領域ＡＡ１とが交互に選択されながら、更に左方／右方領域ＡＡ０／ＡＡ１内において、右半分の４本のビット線ＢＬ０Ａ〜ＢＬ３Ａ、ＢＬ８Ａ〜ＢＬ１１Ａが物理配置に応じて順次昇順に選択された後、左半分の４本のビット線ＢＬ４Ａ〜ＢＬ７Ａ、ＢＬ１２Ａ〜ＢＬ１５Ａが物理配置に対して順次降順に選択される。従って、隣り合うアクセスにおいて選択されるビット線は、左方／右方領域ＡＡ０／ＡＡ１を構成する８本のビット線ピッチの距離だけ離間することとなり、隣り合うアクセスにおいて選択されるビット線間の線間寄生容量は僅少な容量値となって問題とはならない。

更に、バースト読み出しアクセスがサブアレイを越えて継続する場合にも、隣り合うアクセスにおいて選択されるビット線は４本分のビット線ピッチの距離だけ離間することとなり、隣り合うアクセスにおいて選択されるビット線間の線間寄生容量は僅少な容量値となって問題とはならない。

第２図に示す回路図は、第1実施形態（第１図）と同様の作用・効果を奏する他の回路例である。第1実施形態（第１図）におけるアドレス変換回路２０に代えて、上位コラムデコーダ１１から出力されるデコード信号ＹＤ１４〜ＹＤ１７と、上位パスゲート２１０、２１１を構成するパスゲートトランジスタとの接続を変換する変換部２１、またはビット線ＢＬ４Ａ〜ＢＬ７Ａ／ＢＬ１２Ａ〜ＢＬ１５Ａと、上位パスゲート２１０／２１１との接続を変換する変換部２３、の何れか一方を備えれば、第１実施形態（第１図）と同様の作用・効果を奏することができる。

ここで、変換部２１、２３は、第２図に図示された構成に限定されるものではなく、コラムアドレスＡ（ｋ）〜Ａ（ｋ＋３）によるビット線の選択順序に応じて結線構成を適宜に変更して構成することができることは言うまでもない。更に、何れか一方の変換部２１、２３を備えれば第１実施形態（第１図）と同様の作用・効果を奏することができるほか、変換部２１および２３を適宜に組み合わせることによっても同様の作用・効果を奏することが可能である。

更に、第１３図に示す回路例は、第１実施形態（第１図）および第２図に示す他の回路例と、同様の作用・効果を奏する他の第２回路例である。第１図のアドレス変換回路２０または第２図の変換部２１に代えて、コラムデコーダのデコード部へのアドレス入力を入れ替える構成である。

第３図は、第１実施形態によるビット線の選択順序を模式的に示す図である。サブアレイＡＡ（ローレベルのアドレスＡ（ｋ＋４）で選択）、およびＡＢ（ハイレベルのアドレスＡ（ｋ＋４）で選択）の一部についてのビット線の物理配置について示している。複数のビット線ＢＬ０Ａ〜ＢＬ１５ＡおよびＢＬ０Ｂ〜ＢＬ３Ｂが示されている。この物理配置に対して、上位／下位コラムデコーダ１１／１２、およびアドレス変換部２０あるいは変換部２１、２３により選択順序が決定されて、（１）〜（２３）で示される順序でビット線が順次選択される。

具体的には、下位コラムデコーダ１２により出力されるデコード信号ＹＤ２０、ＹＤ２１により、サブアレイＡＡ内の１６本のビット線は、左方／右方領域ＡＡ０、ＡＢ０／ＡＡ１内の８本のビット線ごとに識別される。また、８本単位のビット線内での選択順序は、上位コラムデコーダ１１から順次出力されるデコード信号ＹＤ１０〜ＹＤ１７により選択される。コラムアドレスの遷移ごとにデコード信号ＹＤ２０、ＹＤ２１が交互に切り替わりながら、デコード信号ＹＤ１０〜ＹＤ１７が順次選択されていく。ビット線の選択順序は、２組の８本単位のビット線ＢＬ０Ａ〜ＢＬ７ＡおよびＢＬ８Ａ〜ＢＬ１５Ａにおける同じ物理位置を、アクセスごとに交互に選択すると共に、８本単位内の左側４本のビット線ＢＬ０Ａ〜ＢＬ３Ａ、ＢＬ８Ａ〜ＢＬ１１Ａに対しては昇順に、右側４本のビット線ＢＬ４Ａ〜ＢＬ７Ａ、ＢＬ１２Ａ〜ＢＬ１５Ａに対しては降順に選択される。また、サブアレイＡＡを越えてサブアレイＡＢにまでバースト読み出し動作が継続する場合、サブアレイＡＡにおいて最後に選択されるビット線ＢＬ１２Ａに引き続き、サブアレイＡＢにおけるビット線ＢＬ０Ｂが選択される。サブアレイを越えて連続アクセスされる際のビット線間の離間距離は、４本のビット線ピッチ分の距離となる。

第４図〜第６図に示す第１実施形態の第１〜第３変形例はアドレス変換回路２０（第１図）の変形例である。コラムアドレスＡ（ｋ＋１）〜Ａ（ｋ＋３）のうち、所定の上位ビット位置のコラムアドレスＡ（ｋ＋３）／Ａ（ｋ＋２）に応じて、論理レベルを反転する所定の下位ビット位置のコラムアドレスＡ（ｋ＋２）、Ａ（ｋ＋１）／Ａ（ｋ＋１）の組み合わせに関する変形例である。各変形例においては、対象となるコラムアドレスに対して排他的論理和ゲートを備えることにより実現することができる。

第４図の第１変形例は、最上位ビット位置のコラムアドレスＡ（ｋ＋３）がハイレベルである場合にコラムアドレスＡ（ｋ＋２）の論理レベルを反転する。８本単位のビット線における右側４本のビット線ＢＬ４Ａ〜ＢＬ７Ａ、ＢＬ１２Ａ〜ＢＬ１５Ａに対して選択順序が逆転する。すなわち、ビット線ＢＬ６Ａ／１４Ａ、ＢＬ７Ａ／１５Ａ、ビット線ＢＬ４Ａ／１２Ａ、ＢＬ５Ａ／１３Ａの順の選択順序とされる。隣接するアクセスで選択される２本のビット線は、サブアレイＡＡ内での選択では、８本のビット線ピッチの離間距離を維持すると共に、サブアレイＡＡとＡＢとの境界における選択では、３本のビット線ピッチの離間距離を維持することができる。

第５図の第２変形例は、最上位ビット位置のコラムアドレスＡ（ｋ＋３）がハイレベルである場合にコラムアドレスＡ（ｋ＋１）の論理レベルを反転する。８本単位のビット線における右側４本のビット線ＢＬ４Ａ〜ＢＬ７Ａ、ＢＬ１２Ａ〜ＢＬ１５Ａに対して選択順序が逆転する。すなわち、ビット線ＢＬ５Ａ／１３Ａ、ＢＬ４Ａ／１２Ａ、ＢＬ７Ａ／１５Ａ、ＢＬ６Ａ／１４Ａの順の選択順序とされる。隣接するアクセスで選択される２本のビット線は、サブアレイＡＡ内での選択では、８本のビット線ピッチの離間距離を維持すると共に、サブアレイＡＡとＡＢとの境界における選択では、２本のビット線ピッチの離間距離を維持することができる。

第６図の第３変形例は、最上位から１ビット下位のビット位置のコラムアドレスＡ（ｋ＋２）がハイレベルである場合にコラムアドレスＡ（ｋ＋１）の論理レベルを反転する。８本単位のビット線において２本ごとに昇順選択と降順選択とが繰り返される構成である。すなわち、隣接するアクセスで選択される２本のビット線は、サブアレイＡＡ内での選択では、８本のビット線ピッチの離間距離を維持すると共に、サブアレイＡＡとＡＢとの境界における選択では、２本のビット線ピッチの離間距離を維持することができる。

次に、第１実施形態の第４変形例として第７図に回路図を示す。第４変形例では、第１実施形態における上位／下位コラムデコーダ１１／１２に代えて、上位／下位コラムデコーダ１３Ｕ／１３Ｌを備えている。また上位パスゲート２１０、２１１、下位パスゲート２２０に代えて、上位パスゲート４１０〜４１３、下位パスゲート４２０を備えている。更に、アドレス変換回路２０に代えて、アドレス変換回路２５を備えている。

上位パスゲート４１０〜４１３、および下位パスゲート４２０は、何れも４つのパスゲートトランジスタで構成されており、サブアレイＡＡにおける１６本のビット線うちの４本ごとに備えられる４組の上位パスゲート４１０〜４１３により、４本単位のビット線から１本のビット線を選択し、更に下位パスゲート４２０により４組の上位パスゲート４１０〜４１３から１つを選択する。これにより、１６本のビット線から１本のビット線を選択する。上位コラムデコーダ１３Ｕは上位２ビットのコラムアドレスＡ（ｋ＋２）、Ａ（ｋ＋３）をデコードし、下位コラムデコーダ１３Ｌは下位２ビットのコラムアドレスＡ（ｋ）、Ａ（ｋ＋１）をデコードする。

アドレス変換回路２５により、上位コラムデコーダ１３Ｕに入力されるコラムアドレスは変換される。コラムアドレスＡ（ｋ＋２）とＡ（ｋ＋３）との排他的論理和制御を行う排他的論理和ゲートを備え、コラムアドレスＡ（ｋ＋２）の入力に代えて、排他的論理和ゲートの出力信号が入力される。

これにより、４本単位のビット線において左右２本ごとにビット線が分割され、左側２本のビット線については昇順選択がされ、右側２本のビット線については降順選択がされる（第７図中、（Ａ）の場合）。

ビット線の選択順序は第１実施形態の場合と同様に、４本のビット線ごとに備えられている上位パスゲート４１０〜４１３において同一物理位置のビット線を選択しながら、アクセスごとに下位パスゲート４２０により上パスゲート４１０〜４１３を順次切り替えていく。

サブアレイＡＡ内での隣接アクセス間で選択されるビット線は、４本ビット線ピッチの離間距離を有すると共に、隣接するサブアレイ間でも、４本ビット線ピッチの離間距離を有する。

第７図の第４変形例では、アドレス変換回路２５を、上位コラムデコーダ１３Ｕへのコラムアドレスの入力段に備える場合について説明したが、上位コラムデコーダ１３Ｕに代えて、または上位コラムデコーダ１３Ｕと共に、下位コラムデコーダ１３Ｌの入力段に備えても、同様の作用・効果を奏することができる。サブアレイＡＡにおいて、最初あるいは最終に選択されるビット線を、サブアレイＡＡの両端ビット位置とは異なる物理位置のビット線とすることができる。サブアレイＡＡ内で順次選択されるビット線間の距離を十分に離間させることができる（第７図中、（Ｂ）の場合）。

以上詳細に説明したように、第１実施形態の半導体記憶装置、および半導体記憶装置のビット線選択方法によれば、物理的に連続するビット線ＢＬ０Ａ〜ＢＬ１５Ａ、ＢＬ０Ｂ〜ＢＬ１５Ｂを区画する基本ビット線群の実施形態であるサブアレイＡＡ、ＡＢにおいて、個々のビット線を順次選択して増幅回路である差動アンプ３３０に接続することにより連続アクセスを行う際、下位識別アドレスの実施形態であるコラムアドレスＡ（ｋ）（第１、第２図）あるいはＡ（ｋ）、Ａ（ｋ＋１）（第７図）を、下位識別アドレスデコーダの実施形態である下位コラムデコーダ１２（第１、第２図）あるいは１３Ｌ（第７図）でデコードし、アクセスごとに基本デコード単位の実施形態である左方／右方領域ＡＡ０／ＡＡ１、ＡＢ０／ＡＢ１（第１、第２図）あるいは４本単位のビット線ごと（第７図）に順次切り替わり選択される。この間、左方／右方領域ＡＡ０／ＡＡ１、ＡＢ０／ＡＢ１あるいは４本単位のビット線において選択されるビット線は固定される。ここで、個々の左方／右方領域ＡＡ０／ＡＡ１、ＡＢ０／ＡＢ１あるいは４本単位のビット線には、８本あるいは４本単位でビット線が備えられているところ、ビット線識別順序は互いに同一であり、左方／右方領域ＡＡ０／ＡＡ１、ＡＢ０／ＡＢ１あるいは４本単位のビット線は互いに並行移動して配置（以下、シフト配置と称する。）されている。

このため、隣接するアクセス間で順次選択されるビット線がサブアレイＡＡ、ＡＢ内のビット線である場合には、順次選択されるビット線間の距離は、左方／右方領域ＡＡ０／ＡＡ１、ＡＢ０／ＡＢ１の構成単位である８本あるいは４本のビット線ピッチの距離だけ離間した物理位置に配置されているビット線となる。

また、隣接するアクセス間で順次選択されるビット線がサブアレイＡＡ、ＡＢを越えて選択される場合にも、アドレス変換回路２０（第１、第４〜第６図）、２５（第７図）、、変換部２１あるいは２３（第２図）により、上位ビット位置のコラムアドレスにおける論理レベルに応じて下位ビット位置のコラムアドレスの論理レベルを反転するので、サブアレイＡＡ、ＡＢ内の最初の選択ビット線または最終の選択ビット線を、両端ビット線とは異なる物理位置とすることができる。サブアレイ間で順次選択されるビット線間の距離を十分に確保することができる。

順次選択されるビット線間に存在する線間寄生容量が僅少となり、先行するアクセスで選択されたビット線に残存する電気的な状態が後行のアクセスで選択されるビット線に対して悪影響を及ぼすことはない。

また、線間寄生容量による悪影響を排除するために、隣接ビット線間にシールド線を備える必要はなく、また、隣接して配線されるビット線間の線間寄生容量に配慮することなくデザインルールで許容される最小間隙を有してビット線を配線することができる。メモリセルアレイにおいてビット線を必要最小限の領域に効率よく配線することができる。

高速アクセスの要請に応じてバースト読み出しアクセスにおいてサイクルタイムを短時間化する場合、ビット線のリセット時間が不十分となる場合も考えられる。半導体記憶装置の大容量化に伴いビット線の配線容量が増大した場合には配線抵抗とも相俟ってビット線がＣＲ除定数回路を構成してしまうことから、データ線ＤＢに配置されたリセット回路３１０による放電動作は益々困難になる可能性がある。リセット期間に放電しきれず残留した電荷は、フラッシュメモリ等の不揮発性半導体記憶装置においては、データ“１”が記憶されている不揮発性トランジスタを介して次アクセスサイクル以降に放電されることとなる。

フラッシュメモリ等の不揮発性半導体記憶装置では、データ読み出し時にディスターブ現象による不揮発性トランジスタへの誤書込みを防止するため、ビット線へのバイアス電圧が略０．６Ｖ程度の低電圧に制限されているが、この場合にも、残存電荷の放電動作の影響が容量結合により選択ビット線に及ぶことはなく、ビット線における低バイアス電圧にも関わらず容量結合による影響はなく安定した読み出し動作を行うことができる。

第８図に示す第２実施形態の回路図は、メモリセルアレイに複数配置されているビット線を、コラムアドレスＡ（ｋ＋２）で識別される、４本単位のビット線ＢＬ０Ａ〜ＢＬ３Ａ、ＢＬ０Ｂ〜ＢＬ３Ｂ（基本ビット線群）ごとに区画し、この中から１本のビット線を選択してデータ線ＤＢに接続するための回路構成とビット線の選択方法を示す回路図である。第１実施形態においてサブアレイＡＡ、ＡＢを左方／右方領域ＡＡ０／ＡＡ１、ＡＢ０／ＡＢ１に２分割し、アクセスごとに左方／右方領域から交互にビット線を選択する場合とは異なり、第２実施形態では、４本単位の基本ビット線群ごとにビット線の順次選択が行われる。

第２実施形態では、第１実施形態（第１図）の上位／下位パスゲート２１０、２１１／２２０に代えてパスゲート５１０、５１１が備えられており、４本単位の基本ビット線群ごとに備えられるパスゲートトランジスタを介してデータ線ＤＢに接続される。また、上位／下位コラムデコーダ１１／１２に代えてコラムデコーダ１３Ｕが備えられており、出力されるデコード信号ＹＤ１０〜ＹＤ１３によりパスゲート５１０、５１１ごとに１つのパスゲートトランジスタを選択する。

このとき、パスゲート５１０、５１１は共に同一の構成を有しており、各パスゲートトランジスタを導通制御するデコード信号ＹＤ１０〜ＹＤ１３も共通に接続されているので、所定のデコード信号に対して同じ物理位置のビット線が選択される（以下、基本ビット線群のシフト配置と称する。）。

更に、アドレス変換回路２０に代えて、アドレス変換回路２７が備えられている。コラムデコーダ１３Ｕに入力されるコラムアドレスＡ（ｋ）、Ａ（ｋ＋１）を、コラムアドレスＡ（ｋ）については反転した上で、ビット位置を逆転させて供給する。従って、コラムアドレスＡ（ｋ）、Ａ（ｋ＋１）の各論理レベルに応じて、コラムデコーダ１３Ｕで選択されるデコード信号ＹＤ１０〜ＹＤ１３の出力位置が変換される。これにより、４本単位の基本ビット線群の選択順序は、ＢＬ２Ａ、ＢＬ０Ａ、ＢＬ３Ａ、ＢＬ１Ａ、ＢＬ２Ｂ、ＢＬ０Ｂ、ＢＬ３Ｂ、ＢＬ１Ｂの順序となる。

隣接するアクセスにおいて選択されるビット線間の距離は、４本単位の基本ビット線群内では、２あるいは３ビット線ピッチ分の離間距離を有し、４本単位の基本ビット線群を越えるアクセスの場合には、５ビット線ピッチ分の離間距離を有することとなる。

第９図に示す第２実施形態の第１変形例では、第８図の第２実施形態におけるパスゲート５１１に代えて、パスゲートトランジスタを制御するデコード信号ＹＤ１０〜ＹＤ１３の供給順序が逆転されたパスゲート５１２が備えられている。従って、４本単位のビット線ＢＬ０Ａ〜ＢＬ３Ａと、ビット線ＢＬ０Ｂ〜ＢＬ３Ｂとでは、ビット線の選択順序が鏡面対称となる（以下、基本ビット線群のミラー配置と称する。）。すなわち、４本単位の基本ビット線群におけるビット線の選択順序は、ＢＬ２Ａ、ＢＬ０Ａ、ＢＬ３Ａ、ＢＬ１Ａ、ＢＬ１Ｂ、ＢＬ３Ｂ、ＢＬ０Ｂ、ＢＬ２Ｂの順序となる。

この場合にも隣接するアクセスにおいて選択されるビット線間の距離は、４本単位の基本ビット線群内では、２あるいは３ビット線ピッチ分の離間距離を有し、４本単位の基本ビット線群を越えるアクセスの場合には、４ビット線ピッチ分の離間距離を有することとなる。

第１０図に示す第２実施形態の第２変形例では、第８図の第２実施形態におけるアドレス変換回路２７に代えて、アドレス変換回路２９を備えている。アドレス変換回路２７（第８図）においてコラムアドレスＡ（ｋ＋１）が論理反転されているのに対して、コラムアドレスＡ（ｋ＋２）が論理反転されて供給される。加えて、パスゲート５１０、５１１を備えるシフト配置、またはパスゲート５１０、５１２を備えるミラー配置を選択することができる。

これにより、４本単位の基本ビット線群の選択順序は、シフト配置される場合には、ＢＬ１Ａ、ＢＬ３Ａ、ＢＬ０Ａ、ＢＬ２Ａ、ＢＬ１Ｂ、ＢＬ３Ｂ、ＢＬ０Ｂ、ＢＬ２Ｂの順序となる。ミラー配置される場合には、ＢＬ１Ａ、ＢＬ３Ａ、ＢＬ０Ａ、ＢＬ２Ａ、ＢＬ２Ｂ、ＢＬ０Ｂ、ＢＬ３Ｂ、ＢＬ１Ｂの順序となる。

隣接するアクセスにおいて選択されるビット線間の距離は、４本単位の基本ビット線群内では、２あるいは３ビット線ピッチ分の離間距離を有し、４本単位のビット線を越えるアクセスの場合には、３ビット線ピッチ分（シフト配置の場合）、または４ビット線ピッチ分（ミラー配置の場合）の離間距離を有することとなる。

以上詳細に説明したように、第２実施形態の半導体記憶装置、および半導体記憶装置のビット線選択方法によれば、ビット線の選択順序を識別する２ビットの識別アドレスの実施形態であるコラムアドレスＡ（ｋ）、Ａ（ｋ＋１）の一方については論理反転した上でビット位置の逆転させるので、基本ビット線群におけるビット線の選択順序は、第１選択順序（第８、第９図）または第２選択順序（第１０図）とすることができる。また、基本ビット線群間の配置は、シフト配置、ミラー配置の何れも可能である。

個々のビット線を順次選択して増幅回路に接続することにより連続アクセスを行う際、隣りあうアクセス間で順次選択されるビット線を、物理的に隣接することなく２乃至４ビット線ピッチ分の離間距離という十分な距離だけ離間した物理位置に配置されているビット線とすることができる。順次選択されるビット線間に存在する線間寄生容量は僅少となり、先行するアクセスで選択されたビット線に残存する電気的な状態が後行のアクセスで選択されるビット線に対して悪影響を及ぼすことはない。

半導体記憶装置の微細化・大容量化によるビット線の配線容量および隣接ビット線間の線間寄生容量の増大や、高速化によるアクセス後のビット線の残留電荷等が存在しても、後行のアクセスで選択されるビット線に対する悪影響を排除することができる。

また、線間寄生容量による悪影響を排除するために、隣接ビット線間にシールド線を備える必要はなく、メモリセルアレイにおいてビット線を効率よく配置することができ、チップ集積上好ましいものである。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

例えば、本実施形態では、半導体記憶装置の例としてフラッシュメモリ等の不揮発性半導体記憶装置を例にとり説明したが、本発明はこれに限定されるものではなく、複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスが行われる半導体記憶装置などであって、非選択ビット線の電気的な変動が線間寄生容量による容量結合により選択ビット線に作用する回路構成を有する場合には、同様に適用することが可能である。

また、本実施形態では半導体記憶装置について説明したが、実施形態における回路例は半導体記憶装置に特定される回路ではなく、半導体記憶装置以外の半導体集積回路装置に内蔵されているメモリマクロにおいても同様の回路構成を備えるものであり、本発明が適用できることは言うまでもない。

また、本実施形態では、連続アクセスの一例としてバースト読み出しアクセスを例にとり説明したが、本発明はこれに限定されるものではなく、非選択ビット線の電気的な変動が選択ビット線に作用しないことが必要となる書き込み動作においても同様に有効とすることができる。

第１実施形態の回路図である。 第１実施形態と同様の作用・効果を奏する他の回路例である。 第１実施形態におけるビット線の選択順序を示す模式図である。 第１実施形態の第１変形例である。 第１実施形態の第２変形例である。 第１実施形態の第３変形例である。 第１実施形態の第４変形例である。 第２実施形態の回路図である。 第２実施形態の第１変形例である。 第２実施形態の第２変形例である。 従来技術の回路図である。 従来技術におけるビット線の選択順序を示す模式図である。 第１実施形態と同様の作用・効果を奏する他の第２回路例である。

Claims (10)

1. 複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスを行う半導体記憶装置において、
   物理的に連続するビット線が、所定ビット数の上位識別アドレスにより識別されるビット線ごとに基本デコード単位とし、所定ビット数の下位識別アドレスにより識別される２以上の基本デコード単位を、基本デコード単位内のビット線識別順序を同一にして連続配置することにより構成される、基本ビット線群ごとに区画されており、
   基本デコード単位内の所定ビット線を選択する上位識別アドレスデコーダと、
   所定基本デコード単位を選択する下位識別アドレスデコーダと、
   基本ビット線群で区画されているビット線を識別する前記上位識別アドレスと前記下位識別アドレスとによる識別アドレスにおける、先頭アドレスまたは最終アドレスのうち少なくとも何れか一方を、前記基本ビット線群の両端ビット線以外の物理位置にあるビット線に割り付けるアドレス変換部とを備えることを特徴とする半導体記憶装置。
2. 基本デコード単位は、ｎビットの前記上位識別アドレスにより識別される２ｎ本のビット線を備え、
   基本ビット線群は、１ビットの前記下位識別アドレスにより識別される２つの基本デコード単位を備えており、
   前記アドレス変換部は、前記上位識別アドレスのうち、最上位ビット位置のアドレスの論理レベルに応じて残余ビット位置のアドレスの論理レベルを反転することを特徴とする請求項１に記載の半導体記憶装置。
3. 基本デコード単位は、ｎビットの前記上位識別アドレスにより識別される２ｎ本のビット線を備え、
   基本ビット線群は、ｍ（ｍ≧２）ビットの前記下位識別アドレスにより識別される２ｍの基本デコード単位を備え、
   前記アドレス変換部は、前記上位または下位識別アドレスのうち、最上位ビット位置のアドレスの論理レベルに応じて残余ビット位置のアドレスの論理レベルを反転することを特徴とする請求項１に記載の半導体記憶装置。
4. 基本デコード単位は、ｎビットの前記上位識別アドレスにより識別される２ｎ本のビット線を備え、
   基本ビット線群は、ｍ（ｍ≧２）ビットの前記下位識別アドレスにより識別される２ｍの基本デコード単位を備え、
   前記アドレス変換部は、前記上位または下位識別アドレスのうち、所定ビット位置のアドレスの論理レベルに応じて前記所定ビット位置より下位ビット位置にある少なくとも１つのアドレスの論理レベルを反転することを特徴とする請求項１に記載の半導体記憶装置。
5. 前記アドレス変換部は、排他的論理和演算部を備えており、
   前記最上位ビット位置のアドレスと前記残余ビット位置のアドレス、または前記所定ビット位置のアドレスと前記下位ビット位置のアドレス、の排他的論理和演算に基づき、前記残余ビット位置、または前記下位ビット位置のアドレスの論理レベルを反転することを特徴とする請求項２乃至４の少なくとも何れか１項に記載の半導体記憶装置。
6. 複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスを行う半導体記憶装置において、
   物理的に連続するビット線が、４本のビット線で構成される基本ビット線群ごとに区画されており、
   基本ビット線群におけるビット線の選択順序を識別する２ビットの識別アドレスのうち、上位識別アドレスをビット線の物理位置を識別する下位物理アドレスに割り当て、反転された下位識別アドレスをビット線の物理位置を識別する上位物理アドレスに割り当てる、アドレス変換部を備えることを特徴とする半導体記憶装置。
7. 複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスを行う半導体記憶装置において、
   物理的に連続するビット線が、４本のビット線で構成される基本ビット線群ごとに区画されており、
   基本ビット線群におけるビット線の選択順序を識別する２ビットの識別アドレスのうち、反転された上位識別アドレスをビット線の物理位置を識別する下位物理アドレスに割り当て、下位識別アドレスをビット線の物理位置を識別する上位物理アドレスに割り当てる、アドレス変換部を備えることを特徴とする半導体記憶装置。
8. 物理的に連続するビット線を区画する基本ビット線群は、隣接する基本ビット線群間で、ビット線識別順序を同一または反転させて配置されてなることを特徴とする請求項６または７に記載の半導体記憶装置。
9. 複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスが行われる際の半導体記憶装置のビット線選択方法において、
   物理的に連続したビット線が、所定ビット数の部分識別アドレスにより識別されるビット線ごとに基本デコード単位とし、２以上の基本デコード単位を、基本デコード単位内のビット線識別順序を同一にして連続配置することにより構成される、基本ビット線群ごとに区画されており、
   基本ビット線群に区画されているビット線の順次選択は、基本デコード単位内のビット線の物理位置を固定した上で、選択される基本デコード単位の順次変更を行う優先選択ステップと、
   基本ビット線群に区画されているビット線の順次選択のうち、最初の選択または最終の選択のうち少なくとも何れか一方を、前記基本ビット線群の両端ビット線以外の物理位置にあるビット線に割り付ける選択割付ステップとを有することを特徴とする半導体記憶装置のビット線選択方法。
10. 複数のビット線の各々に記憶セルが接続された状態で、ビット線が順次選択されて増幅回路に接続されることにより連続アクセスが行われる際の半導体記憶装置のビット線選択方法において、
    物理的に連続するビット線が、４本のビット線で構成される基本ビット線群ごとに区画されており、
    基本ビット線群に区画されているビット線について、物理位置に対する順次選択の順序が、
    第３物理位置、第１物理位置、第４物理位置、および第２物理位置の順に選択される第１選択順序、または
    第２物理位置、第４物理位置、第１物理位置、および第３物理位置の順に選択される第２選択順序である群内選択ステップと、
    物理的に連続するビット線が、
    第１または第２選択順序の何れか一方の選択順序を有する基本ビット線群により区画され、
    または、第１、第２選択順序を有する基本ビット線群が交互に配置されることにより区画される群間区画ステップを有することを特徴とする半導体記憶装置のビット線選択方法。

Images