JP4057990B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、論理信号に含まれるグリッチを除去するためのフィルタ回路を備えた半導体集積回路装置に関する。

半導体集積回路において、しばしば論理信号を内部回路に転送する際に、その論理信号に重畳されているグリッチを除去乃至抑圧することが必要になる。グリッチは、狭いパルス幅の電圧スパイクノイズであるから、これを除去するためには一般にフィルタ回路が用いられる。グリッチ除去のためのフィルタ回路としては例えば、積分回路が用いられる（例えば、特許文献１参照）。

図５は従来のフィルタ回路３０の構成例を示している。このフィルタ回路３０は、二系統の遅延回路３１ａ，３１ｂと、それらの遅延出力で交互に駆動されるＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１からなる出力ドライバ３２とを有する。一方の遅延回路３１ａは、入力ノードＩＮに接続されたインバータＩ３１ａ，Ｉ３２ａ，Ｉ３３ａの列を有し、そのインバータＩ３１ａとＩ３２ａの間には抵抗Ｒ１１ａとキャパシタＣ１ａからなる積分回路３２ａが配置されている。他方の遅延回路３１ｂは、同様に入力ノードＩＮに接続されたインバータＩ３１ｂ，Ｉ３２ｂ，Ｉ３３ｂの列を有し、そのインバータＩ３２ｂとＩ３３ｂの間に抵抗Ｒ１１ｂとキャパシタＣ１ｂからなる積分回路３２ｂが配置されている。

各遅延回路３１ａ，３１ｂ内に配置された積分回路３２ａ，３２ｂが内部回路に転送すべき入力論理信号のグリッチを除去するための低域通過フィルタ（ＬＰＦ）の働きをする。即ち、入力ノードＩＮが“Ｌ”から“Ｈ”或いは“Ｈ”から“Ｌ”に遷移する論理信号が入力されると、遅延回路３１ａ，３１ｂによりそれぞれ一定の遅延を受けて、ＰＭＯＳトランジスタＰ１１，ＮＭＯＳトランジスタＮ１１の一方がオン、他方がオフになり、出力ノードＯＵＴに遅延された論理信号が出力される。入力論理信号に重畳している正，負のグリッチパルスは、遅延回路３１ｂ，３１ｂの積分回路３２ｂ，３２ｂにより除去される。
特開平７−３３６２０１号公報

インバータと積分回路を組み合わせた従来のグリッチ除去フィルタ回路は、電源電圧依存性があり、またインバータを構成するトランジスタのしきい値電圧のばらつきの影響を受ける。

この発明は、消費電力を増大させることなく特性改善を図ったグリッチ除去フィルタを備えた半導体集積回路装置を提供することを目的とする。

この発明の一態様によれば、論理信号に含まれるグリッチを除去するフィルタ回路を備えた半導体集積回路装置において、前記フィルタ回路は、入力論理信号の各立ち上がりエッジのタイミング後一定時間活性化されてその立ち上がりエッジを遅延させる第１の遅延回路と、前記入力論理信号の各立ち下がりエッジのタイミング後一定時間活性化されてその立ち下がりエッジを遅延させる第２の遅延回路と、前記第１及び第２の遅延回路の出力により制御されて前記入力論理信号の遅延出力を出す出力ドライバとを有し、前記第１及び第２の遅延回路はそれぞれ、前記入力論理信号に基づいて生成された相補的レベルを持つ二系統の信号の一方が入力される、ゲートに参照電圧が与えられて出力の放電電流を制限する電流源トランジスタを備えた第１のインバータと、前記第１のインバータの出力に接続されたキャパシタと、前記第１のインバータの出力電圧を前記参照電圧と比較して検知するための、前記二系統の信号の一方の立ち上がりエッジから一定時間活性化されるカレントミラー型差動増幅器とを有する。

この発明によれば、消費電力を増大させることなく特性改善を図ったフィルタ回路を備えた半導体集積回路装置が得られる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の実施の形態による半導体集積回路に搭載されるフィルタ回路１０の構成を示している。フィルタ回路１０は、二つの遅延回路１１ａ，１１ｂとこれらの遅延出力により駆動される出力ドライバ１２を有する。二つの遅延回路１１ａ，１１ｂは同じ構成を有するから、図では対応する回路要素に対してサフィックス“ａ”，“ｂ”により区別した同じ符号を付してある。

第１の遅延回路１１ａは、入力ノードＩＮに供給される論理信号の各立ち上がりエッジのタイミング後一定時間活性化されてその立ち上がりエッジを遅延させて、出力ドライバ１２のＰＭＯＳトランジスタＰ１１をオン駆動するためのものである。その遅延処理のなかでグリッチ除去が行われる。入力ノードＩＮが“Ｈ”レベルを保つ間、第２の遅延回路１１ｂは非活性に保たれる。

第２の遅延回路１１ｂは、入力ノードＩＮの論理信号の各立ち下がりエッジのタイミング後一定時間活性化されてその立ち下がりエッジを遅延させて、出力ドライバ１２のＮＭＯＳトランジスタＮ１１をオン駆動するためのものである。その遅延処理のなかで、グリッチ除去が行われる。入力ノードＩＮが“Ｌ”レベルを保つ間、第１の遅延回路１１ａは非活性に保たれる。

二つの遅延回路１１ａ，１１ｂを入力論理信号に基づいて相補的に動作させるために、入力ノードＩＮには２段のインバータＩ１，Ｉ２が接続されている。これらのインバータの出力ノードＡＣＴ０，ＡＣＴ１には、入力論理信号に対応して相補的レベルを持つ二系統の信号が得られる。これらの二系統の信号がそれぞれ、第１の遅延回路１１ａと第２の遅延回路１１ｂに入力される。

以下、第１の遅延回路１１ａに着目してその構成を説明する。ノードＡＣＴ１に接続されたインバータＩ３ａのＮＭＯＳトランジスタＮ１ａと接地端子の間には、電源電圧Ｖｃｃより低くかつ電源電圧に依存しない参照電圧ＩＲＥＦＮにより駆動される電流源ＮＭＯＳトランジスタＮ２ａが設けられている。電流源ＮＭＯＳトランジスタＮ２ａには、チャネルドーピングが行われていないイントリンシック（Ｉ）型ＮＭＯＳトランジスタを用いている。インバータＩ３ａの出力ノードＭＯＮａにキャパシタＣａが接続されている。キャパシタＣａは、ＤタイプＭＯＳトランジスタを用いたＭＯＳキャパシタである。

このインバータＩ３ａとキャパシタＣａは、グリッチ除去のための低域通過フィルタ（ＬＰＦ）１ａを構成している。即ち、ノードＭＯＮａの“Ｈ”から“Ｌ”への遷移（立ち下がり）波形は、参照電圧ＩＲＥＦＮにより駆動される電流源ＮＭＯＳトランジスタＮ２ａのオン抵抗（Ｒ）とキャパシタＣａの容量（Ｃ）によるＣＲ時定数により遅延される。この時定数を最適設定することによって、一定パルス幅以下のグリッチ除去が可能となる。

インバータＩ３ａの出力ノードＭＯＮａには、カレントミラー型差動増幅器３ａが接続されている。差動増幅器３ａは、ドライバＮＭＯＳトランジスタＮ３ａ，Ｎ４ａと、それらのドレインにそれぞれドレインが接続されたカレントミラー負荷を構成するＰＭＯＳトランジスタＰ３ａ，Ｐ４ａを有する。差動トランジスタＮ３ａ，Ｎ４ａのうち、一方Ｎ３ａのゲートがノードＭＯＮａに接続され、他方Ｎ４ａのゲートには電源電圧に依存しない参照電圧ＩＲＥＦＮが与えられている。これらのＰＭＯＳトランジスタＰ３ａ，Ｐ４ａ及びＮＭＯＳトランジスタＮ３ａ，Ｎ４ａとしてもＩ型トランジスタが用いられている。

差動アンプ３ａのＰＭＯＳトランジスタ対Ｐ３ａ，Ｐ４ａの共通ソースと電源端子Ｖｃｃとの間、ＮＭＯＳトランジスタ対Ｎ３ａ，Ｎ４ａの共通ソースと接地端子Ｖｓｓとの間にはそれぞれ、活性化用ＰＭＯＳトランジスタＰ２ａ，ＮＭＯＳトランジスタＮ５ａが接続されている。これらの活性化用トランジスタＰ２ａ，Ｎ５ａを一定時間オン駆動するために、ＮＡＮＤゲート２ａが用意されている。

ＮＡＮＤゲート２ａの二入力には、この遅延回路１１ａの入力ノードＡＣＴ１と出力ノードＯＵＴａが接続されている。従って、ノードＡＣＴ１が“Ｈ”になった後、一定時間遅れて出力ノードＯＵＴａが“Ｌ”になるまでの間、ＮＡＮＤゲート２ａの出力ノードＡＣＴａは“Ｌ”となる。このノードＡＣＴａの“Ｌ”レベル電圧により、活性化ＰＭＯＳトランジスタＰ２ａ及びＮＭＯＳトランジスタＮ５ａがオンになり、差動アンプ３ａが活性状態になる。

差動アンプ３ａの出力ノードＡＯＵＴ０ａは、インバータＩ６ａを介してノードＡＯＵＴ１ａに、更にノードＡＯＵＴ１ａはインバータＩ７ａを介して出力ノードＯＵＴａに接続される。出力ノードＡＯＵＴ０ａには、ノードＡＣＴ１により制御されるインバータＩ５ａの出力も接続されている。このインバータＩ５ａのＮＭＯＳトランジスタＮ６ａには、ノードＡＯＵＴ１ａによりゲートが制御されるＮＭＯＳトランジスタＮ７ａが直列接続されている。

即ちインバータＩ５ａとＩ６ａとは、逆並列接続されて、ノードＡＣＴ１の信号をラッチ信号とするラッチ回路４ａを構成している。ノードＡＣＴ１が“Ｈ”になると、ＮＭＯＳトランジスタＮ６ａ，Ｎ７ａがオンになって、差動アンプ３ａの出力ノードＡＯＵＴ０ａを“Ｌ”レベルに設定する。差動アンプ３ａは、ノードＡＣＴａが“Ｌ”の間のみ活性でその後は非活性になるが、その後も、ＡＣＴ１＝“Ｈ”の間、これとＡＯＵＴ１ａ＝“Ｈ”とによって、ラッチ回路４ａが出力ノードＡＯＵＴ０ａを安定に“Ｌ”に保持する働きをする。

出力ドライバ１２は、ソースがそれぞれ電源端子Ｖｃｃ，接地端子Ｖｓｓに接続され、ドレインが出力ノードＯＵＴに共通接続されたＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１を有する。第１の遅延回路１１ａの出力ノードＯＵＴａは、ＰＭＯＳトランジスタＰ１１のゲートに接続される。第２の遅延回路１１ｂの出力ノードＯＵＴｂは、インバータＩ８を介してＮＭＯＳトランジスタＮ１１のゲートに接続される。この出力ドライバ１２の出力ノードＯＵＴがフィルタ出力ノードである。この出力ノードＯＵＴに、以下に具体的に説明するように、入力ノードＩＮに入る論理信号のグリッチが抑圧乃至除去されて、一定の遅延を受けた論理パルス信号が得られる。

インバータＩ６ａ，Ｉ７ａの接続ノードＡＯＵＴ１ａには、電源投入時にこのノードＡＯＵＴ１ａをプリチャージするためのＰＭＯＳトランジスタＰ６ａが設けられている。即ちＰＭＯＳトランジスタＰ６ａは、電源電圧Ｖｃｃに遅れて立ち上がる内部電源電圧ＬＶｄｄによりゲートが駆動されており、電源投入後一定時間オンになる。ノードＡＯＵＴ１ａにはまた、ノードＡＣＴ０により制御されるプルダウン用ＮＭＯＳトランジスタＮ８ａが接続されている。このＰＭＯＳトランジスタＰ６ａとプルダウン用ＮＭＯＳトランジスタＮ８ａは、ノードＡＯＵＴ１ａ、従って出力ノードＯＵＴａの電圧レベルを電源投入時に初期設定する初期設定回路５ａを構成している。

即ち電源投入時、ノードＡＣＴ０が“Ｌ”であれば、ノードＡＯＵＴ１ａはＰＭＯＳトランジスタＰ６ａにより充電されて、“Ｈ”となり、出力ノードＯＵＴａは“Ｌ”になる。ノードＡＣＴ０が“Ｈ”であれば、ノードＡＯＵＴ１ａはＮＭＯＳトランジスタＮ８ａにより放電されて“Ｌ”になる。

第２の遅延回路１１ｂ側でも対応するノードＡＯＵＴ１ｂには同様に、プリチャージ用ＰＭＯＳトランジスタＰ６ｂと、ノードＡＣＴ１により逝去されるプルダウン用ＮＭＯＳトランジスタＮ８ｂによる初期設定回路５ｂが接続されている。従って、電源投入時、ノードＡＣＴ１の“Ｌ”，“Ｈ”に応じて、出力ノードＯＵＴｂは“Ｌ”，“Ｈ”になる。

これにより電源投入初期に、出力ドライバ１２は、遅延回路１１ａ，１１ｂに遅延出力が得られる前に、入力ノードＩＮの論理信号レベルに応じた出力レベルに初期設定されることになる。具体的に入力ノードＩＮが“Ｈ”であれば、ＰＭＯＳトランジスタＰ１１がオン、ＮＭＯＳトランジスタＮ１１がオフとなり、出力ノードＯＵＴは“Ｈ”となる。入力ノードＩＮが“Ｌ”であれば、出力ノードＯＵＴは“Ｌ”となる。

出力ノードＯＵＴには、２段のインバータＩ１１，Ｉ１２によりその電位を正帰還制御する帰還回路１３が構成されている。第１の遅延回路１１ａの出力ノードＯＵＴａと第２の遅延回路１１ｂの出力ノードＯＵＴｂは、基本的には一方が“Ｈ”のとき他方が“Ｌ”になるという相補的な変化を示すが、共に“Ｈ”となる期間が存在する。この期間出力ノードＯＵＴは、高インピーダンス（ＨｉＺ）のフローティング状態となる。帰還回路１３は、出力ノードＯＵＴがフローティングになるときに、そのレベルを安定に保つための働きをする。

第２の遅延回路１１ｂは、前述のようにインバータＩ１の出力ノードＡＣＴ０を入力ノードとする（言い換えれば、第１の遅延回路１１ａとは論理反転した信号が入る）他、その構成は第１の遅延回路１１ａと同様である。従ってその構成の詳細説明は省く。

図１のインバータＩ３ａ，Ｉ３ｂ及び差動アンプ３ａ，３ｂに与えられる参照電圧ＩＲＥＦＮは、図２に示すような公知の参照電圧発生回路２０により発生される。この参照電圧発生回路２０は、ウィルソン型カレントミラー回路を用いた参照電流源回路２１を有する。この参照電流源回路２１の出力ＢＩＡＳＰにより駆動されるＰＭＯＳトランジスタＰ２３と、ダイオード接続されたＮＭＯＳトランジスタＮ２５の部分が定電圧出力回路２２を構成している。

参照電流源回路２１の出力ＢＩＡＳＰには、起動回路２３が接続されている。 起動回路２３のＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ２４からなるインバータは、電源電圧Ｖｃｃの立ち上がりに遅れて立ち上がる内部電源電圧ＬＶｄｄにより駆動される。従って電源投入初期、このインバータ出力によりＮＭＯＳトランジスタＮ２３がオン駆動されて、ノードＢＩＡＳＰが低レベルに初期設定される。

定電圧出力回路２２は、ノードＢＩＡＳＰにより制御されるＰＭＯＳトランジスタＰ２３の負荷曲線とＮＭＯＳトランジスタＮ２５のＩ−Ｖ曲線の交点位置により決まる定電圧を出力する。参照電流源回路２１のＰＭＯＳトランジスタＰ２２と定電圧発生回路２２のＰＭＯＳトランジスタＰ２３はカレントミラー回路を構成しているから、定電圧出力回路２２の出力電圧は、電源電圧に依存しない参照電圧ＩＲＥＦＮとなる。これが遅延回路１１ａ，１１ｂに共通に供給される。

次にフィルタ回路１０の動作を、図４のタイミング図を参照して具体的に説明する。図４では、入力ノードＩＮの論理信号が“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”とレベル変化する場合について、各部動作波形を示している。例えば、“Ｌ”，“Ｈ”レベルはそれぞれ、論理“０”，“１”データに対応する。この実施の形態では前述のように、遅延回路を構成する初段インバータＩ３ａ，Ｉ３ｂとそれらの出力ノードＭＯＮａ，ＭＯＮｂに接続されたキャパシタＣａ，Ｃｂにより、出力ノードＭＯＮａ，ＭＯＮｂの“Ｈ”レベルからの立ち下がり波形に一定の遅延を与えることで、グリッチ除去を行う。このために、入力ノードＩＮの“Ｌ”から“Ｈ”への立ち上がりに対する遅延処理とグリッチ除去を行う第１の遅延回路１１ａと、入力ノードＩＮの“Ｈ”から“Ｌ”への立ち下がりに対する遅延処理とグリッチ除去を行う第２の遅延回路１１ｂの二系統を併設している。

図４には、電源投入時、電源電圧Ｖｃｃに一定時間Ｔだけ遅れて内部電源電圧ＬＶｄｄが立ち上がる様子を示している。その遅延時間Ｔの間、遅延回路１１ａ，１１ｂでは、ＰＭＯＳトランジスタＰ６ａ，Ｐ６ｂがオンになる。また、ノードＡＣＴ０，ＡＣＴ１に応じて、ＮＭＯＳトランジスタＮ８ａ，Ｎ８ｂの一方がオンになる。即ち初期設定回路５ａ，５ｂにより、ノードＡＯＵＴ１ａ，ＡＯＵＴ１ｂのレベルが初期設定される。

図４の例では、タイミングｔ０以前、入力ノードＩＮが“Ｌ”の間、ノードＡＣＴ０が“Ｈ”，ノードＡＣＴ１が“Ｌ”である。従って、第１の遅延回路１１ａのノードＡＯＵＴ１ａが“Ｌ”、第２の遅延回路１１ｂのノードＡＯＵＴ１ｂが“Ｈ”になる。これを受けて、出力ノードＯＵＴは、入力ノードＩＮの“Ｌ”レベルに対応して“Ｌ”レベルに設定される。

タイミングｔ０で入力ノードＩＮが“Ｌ”から“Ｈ”にレベル遷移すると、これを受けて第１の遅延回路１１ａでは、ＮＡＮＤゲート２ａの出力ノードＡＣＴａが“Ｌ”レベルになる。これにより、差動アンプ３ａが活性化される。また、ＡＣＴ１＝“Ｈ”を受けて、インバータＩ３ａの出力ノードＭＯＮａが“Ｈ”から“Ｌ”に遷移する。その立ち下がり波形Ａは、放電電流が制限されるインバータＩ３ａにより、緩やかになる。このレベル遷移による一定の遅延時間をもって、差動アンプ３ａの出力ノードＡＯＵＴ０ａが“Ｌ”レベルになる。

出力ノードＡＯＵＴ０ａの“Ｌ”レベルは、ＡＣＴ１＝“Ｈ”とＡＯＵＴ１ａ＝“Ｈ”により制御されるＮＭＯＳトランジスタＮ６ａ，Ｎ７ａがオンになることで、その後差動アンプ３ａが非活性になっても保持される。

差動アンプ３ａの出力ノードＡＯＵＴ０ａの“Ｌ”を受けて、出力ノードＯＵＴａが“Ｌ”になると、これを受けて出力ドライバ１２のＰＭＯＳトランジスタＰ１１がオンになる。この間、第２の遅延回路１１ｂでは、ＮＡＮＤゲート２ｂの出力ノードＡＣＴｂは“Ｈ”であり、差動アンプ３ｂは非活性に保たれる。また、ＮＭＯＳトランジスタＮ８ｂがノードＡＣＴ１の“Ｈ”レベルを受けてオンであり、出力ノードＯＵＴｂは、入力ノードＩＮのレベル遷移から早いタイミングで“Ｈ”になっている。

従って、フィルタ出力ノードＯＵＴは、第１の遅延回路１１ａのノードＡＯＵＴａの“Ｌ”レベルへの遷移を受けて、“Ｈ”になる。言い換えれば、出力ノードＯＵＴは、タイミングｔ０から一定の遅延時間をもって立ち上がる。同時に、出力ノードＯＵＴａの“Ｌ”を受けて、ＮＡＮＤゲート２ａの出力ノードＡＣＴａは“Ｈ”になり、以後差動アンプ３ａは非活性になる。

この様にして、入力ノードＩＮの信号レベルが立ち上がると、第１の遅延回路１１ａが活性になって、インバータＩ３ａとキャパシタＣａによりグリッチが抑圧乃至除去される。そして、出力ノードＯＵＴには、入力ノードＩＮの立ち上がりエッジから一定の遅延を受けて立ち上がる“Ｈ”レベルが得られる。入力ノードＩＮが“Ｈ”の間、第２の遅延回路１１ｂは非活性である。

次に、入力ノードＩＮがタイミングｔ１で“Ｈ”から“Ｌ”に遷移すると、第２の遅延回路１１ｂにおいて差動アンプ３ｂが活性になる。また、第２の遅延回路１１ｂにおいて、インバータ１ｂの出力ノードＭＯＮｂの“Ｈ”から“Ｌ”への立ち下がり波形Ｂは、電流源トランジスタＮ２ｂとキャパシタＣｂにより決まる緩やかな放電波形となる。

そして、先の第１の遅延回路１１ａでの動作と同様に、一定の時間遅延を受けて、出力ノードＯＵＴｂが“Ｌ”になる。これを受けて、差動アンプ１１ｂは非活性になり、またフィルタ出力ノードＯＵＴが“Ｌ”になる。即ち入力ノードＩＮの信号レベルが立ち下がると、第２の遅延回路１１ｂが活性になって、そのインバータＩ３ｂとキャパシタＣｂによりグリッチが抑圧乃至除去される。

以上のようにこの実施の形態のフィルタ回路１０では、二系統の遅延回路１１ａ，１１ｂは、入力論理信号の各レベル遷移に応答して、その一方のみが動作状態になる。具体的に、差動増幅器３ａ，３ｂは、入力ノードＩＮのレベル遷移に応じて、遅延回路１１ａ，１１ｂの出力ノードＯＵＴａ，ＯＵＴｂのレベルが確定するまでの間のみ活性化され、それ以外は非活性に保たれる。従ってこれらの差動アンプ３ａ，３ｂでの貫通電流は必要最小限に抑えられており、無駄な消費電力のないフィルタ回路が得られる。

また入力ノードＩＮのレベル変化を受けるインバータＩ３ａ，Ｉ３ｂにおいて、それらの出力ノードＭＯＮａ，ＭＯＮｂの“Ｈ”から“Ｌ”への、大きい放電時定数による立ち下がり遅延を利用して、グリッチ除去を行っている。この出力ノードＭＯＮａ，ＭＯＮｂの放電動作は、電源電圧に依存しない参照電圧ＩＲＥＦＮにより駆動される電流源ＮＭＯＳトランジスタＮ２ａ，Ｎ２ｂの定電流による放電波形を利用している。またノードＭＯＮａ，ＭＯＮｂのレベル遷移を検出するカレントミラー型差動アンプ３ａ，３ｂにも、電源電圧に依存しない参照電圧ＩＲＥＦＮが用いられている。更に、インバータＩ３ａ，Ｉ３ｂの電流源ＮＭＯＳトランジスタＮ２ａ，Ｎ２ｂ及び差動アンプ３ａ，３ｂには、しきい値のばらつきの小さいＩ型トランジスタを用いている。これらの理由でこの実施の形態のフィルタ回路１０では、インバータチェーンと積分回路を組み合わせる従来のフィルタ回路と比べて、電源電圧依存性が少なく、しきい値のばらつきの影響が小さい特性が得られる。

上記実施の形態では、各遅延回路１１ａ，１１ｂに対して図２に示す共通の参照電圧発生回路２０が常時参照電圧ＩＲＥＦＮを供給している。これに対して、差動アンプ３ａ，３ｂの活性化と同期して、これらに参照電圧を与えるようにすることができる。例えば、差動アンプ３ａ及び３ｂに対してそれぞれ、図３Ａ及び図３Ｂに示す参照電圧発生回路２０ａ及び２０ｂを用意すればよい。

これらの参照電圧発生回路２０ａ，２０ｂはそれぞれ、ノードＡＣＴａ，ＡＣＴｂにより制御されるＩ型ＰＭＯＳトランジスタＰ３１ａ，Ｐ３１ｂの負荷と、ダイオード接続されたＩ型ＮＭＯＳトランジスタＮ３１ａ，Ｎ３１ｂを有する。それらの出力ノードにはリセット用ＮＭＯＳトランジスタＮ３２ａ，Ｎ３２ｂが接続されている。

図３Ａの参照電圧発生回路２０ａは、ノードＡＣＴａが“Ｌ”の間、ＰＭＯＳトランジスタＰ３１ａがオンになり、参照電圧ＩＲＥＦａを出力する。即ち遅延回路１１ａの差動アンプ３ａが活性化される間のみ活性化されて、参照電圧ＩＲＥＦａが差動アンプ３ａに与えられる。図３Ｂの参照電圧発生回路２０ｂは、ノードＡＣＴｂが“Ｌ”の間、ＰＭＯＳトランジスタＰ３１ｂがオンになり、参照電圧ＩＲＥＦｂを出力する。即ち遅延回路１１ｂの差動アンプ３ｂが活性化される間のみ活性化されて、参照電圧ＩＲＥＦｂが差動アンプ３ｂに与えられる。また差動アンプ３ａ，３ｂが非活性の間は、リセットトランジスタＮ３２ａ，Ｎ３２ｂがオンして、参照電圧発生回路２０ａ，２０ｂの出力は“Ｌ”を保つ。

このような参照電圧発生回路２０ａ，２０ｂを用いると、これらはスタンバイ時に貫通電流を流さないから、一層消費電力の削減が図られる。

この発明の一実施の形態によるフィルタ回路の構成を示す図である。 同フィルタ回路に用いられる参照電圧発生回路の構成を示す図である。 他の実施の形態によるフィルタ回路の一方の差動アンプに用いられる参照電圧発生回路の構成を示す図である。 同フィルタ回路の他方の差動アンプに用いられる参照電圧発生回路の構成を示す図である。 実施の形態によるフィルタ回路の動作タイミング図である。 従来のフィルタ回路の構成例を示す図である。

符号の説明

１０…フィルタ回路、１１ａ，１１ｂ…遅延回路、１２…出力ドライバ、１３…帰還回路、１ａ，１ｂ…ＬＰＦ、２ａ，２ｂ…ＮＡＮＤゲート、３ａ，３ｂ…カレントミラー型差動増幅器、４ａ，４ｂ…ラッチ回路、５ａ，５ｂ…初期設定回路、Ｉ３ａ，Ｉ３ｂ〜ＩＩ７ａ，Ｉ７ｂ…インバータ、Ｃａ，Ｃｂ…キャパシタ、ＩＮ…入力ノード、ＯＵＴ…出力ノード。

Claims (4)

1. 論理信号に含まれるグリッチを除去するフィルタ回路を備えた半導体集積回路装置において、
   前記フィルタ回路は、
   入力論理信号の各立ち上がりエッジのタイミング後一定時間活性化されてその立ち上がりエッジを遅延させる第１の遅延回路と、
   前記入力論理信号の各立ち下がりエッジのタイミング後一定時間活性化されてその立ち下がりエッジを遅延させる第２の遅延回路と、
   前記第１及び第２の遅延回路の出力により制御されて前記入力論理信号の遅延出力を出す出力ドライバとを有し、
   前記第１及び第２の遅延回路はそれぞれ、
   前記入力論理信号に基づいて生成された相補的レベルを持つ二系統の信号の一方が入力される、ゲートに参照電圧が与えられて出力の放電電流を制限する電流源トランジスタを備えた第１のインバータと、
   前記第１のインバータの出力に接続されたキャパシタと、
   前記第１のインバータの出力電圧を前記参照電圧と比較して検知するための、前記二系統の信号の一方の立ち上がりエッジから一定時間活性化されるカレントミラー型差動増幅器とを有する
   ことを特徴とする半導体集積回路装置。
2. 前記差動増幅器は、
   一方のゲートが前記第１のインバータの出力に接続され、他方のゲートに前記参照電圧が与えられる一対のドライバＮＭＯＳトランジスタと、
   前記ドライバＮＭＯＳトランジスタのドレインにそれぞれドレインが接続されてカレントミラー回路を構成する一対の負荷ＰＭＯＳトランジスタと、
   前記ドライバＮＭＯＳトランジスタの共通ソースと接地端子の間に介在する活性化用ＮＭＯＳトランジスタと、
   前記負荷ＰＭＯＳトランジスタの共通ソースと電源端子の間に介在する活性化用ＰＭＯＳトランジスタとを有する
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１及び第２の遅延回路はそれぞれ、
   前記差動増幅の出力と前記出力ドライバの間に介在させた第２及び第３のインバータと、
   前記差動増幅器の出力レベルをそれが非活性化された後にも保持するためのラッチ回路と、
   前記第２及び第３のインバータの接続ノードの電圧レベルを電源投入時に初期設定する初期設定回路とを更に備えた
   ことを特徴とする請求項１記載の半導体集積回路装置。
4. 前記出力ドライバは、
   ソースが電源端子に接続されドレインが前記出力ノードに接続されて、前記第１の遅延回路の出力によりゲートが駆動されるＰＭＯＳトランジスタと、
   ソースが接地端子に接続されドレインが前記出力ノードに接続されて、前記第２の遅延回路の出力によりゲートが駆動されるＮＭＯＳトランジスタと、
   前記出力ノードに接続されてその電圧レベルを正帰還制御する帰還回路とを有する
   ことを特徴とする請求項１記載の半導体集積回路装置。

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