JP4047075B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高誘電体からなるゲート絶縁膜を有する半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大等の問題が顕在化してくる。この問題を抑制するために、ＨｆＯ₂ 、ＺｒＯ₂ 、Ｌａ₂Ｏ₃、ＴｉＯ₂ 又はＴａ₂Ｏ₅等の高誘電率材料を用いたゲート絶縁膜（以下、high-kゲート絶縁膜と称する）により、小さいＳｉＯ₂ 換算膜厚（以下、ＥＯＴ（Equivalent Oxide Thickness）と称する）を実現しながら物理的膜厚を厚くするという手法が研究されている。
【０００３】
また、昨今のシステムＬＳＩにおいては、演算処理を行なう内部回路、入出力を受け持つ周辺回路、及びＤＲＡＭ等の複数の機能を持つ回路を１つのチップに集積することが一般的になっている。このようなシステムＬＳＩを構成するＭＯＳＦＥＴに対しては、高駆動力と低リーク電流とが求められる。
【０００４】
従来のhigh-kゲート絶縁膜の形成方法として、特開2000-058832号公報（United States Patent 6,013,553 ）に記載された方法が知られている。
【０００５】
図５は、前記公報に開示された従来の半導体装置、具体的には、オキシ窒化ジルコニウム又はオキシ窒化ハフニウムよりなるhigh-kゲート絶縁膜を有するＭＯＳＦＥＴの断面構成を示している。
【０００６】
図５に示すように、Ｓｉ基板１の上にエピタキシャルＳｉ層２が形成されている。エピタキシャルＳｉ層２の上部には不純物がドーピングされており、該上部は電圧印加時にチャネル領域３となる。チャネル領域３の上にはhigh-kゲート絶縁膜４を介して導電性のゲート電極５が形成されている。
【０００７】
high-kゲート絶縁膜４の形成方法は次の通りである。すなわち、Ｓｉ基板１の上に、チャネル領域３となる部分を含むエピタキシャルＳｉ層２を形成した後、圧力１．３３×１０^-1Ｐａ程度の酸素雰囲気内で、Ｓｉ基板１に対して６００〜７００℃程度の加熱処理を３０秒間程度行なうことによって、厚さ１ｎｍ未満の酸化物層を形成する。その後、この酸化物層に対して、そのまま残存させるか、希釈ＨＦにより取り除いてＳｉ表面を水素終端させるか、又は、クラスターツールを用いた超高真空状態（１．３３×１０^-6Ｐａ程度）での７８０℃程度の加熱処理により昇華して原子的に平滑なＳｉ表面を形成するかのいずれかの処理が行なわれる。酸化物層つまりシリコン酸化膜を残存させる代わりに、オキシ窒化シリコン膜の超薄膜よりなる保護障壁層を形成してもよい。
【０００８】
以上のようにクリーンなＳｉ表面、酸化物層又は保護障壁層のいずれかを持つＳｉ基板１を準備した後、Ｓｉ基板１の上に、スパッタ法、蒸着法、化学的気相成長（ＣＶＤ）法又はプラズマＣＶＤ法等により、ジルコニウム又はハフニウムよりなる金属層を堆積する。その後、該金属層に対して、ＮＯ若しくはＮ₂ Ｏ等の酸素及び窒素を含むガスを用いた酸窒化処理、Ｎ₂ 及びＯ₂ を用いた低温下での遠隔プラズマ処理（基板処理チャンバーとプラズマ生成チャンバーとが異なっている）、又は、ＮＨ₃ を用いた遠隔プラズマ窒化処理及びそれに引き続く酸化処理を行なうこと等により、オキシ窒化ジルコニウム又はオキシ窒化ハフニウムよりなるhigh-kゲート絶縁膜４を形成する。
【０００９】
その後、Ａｒ等の不活性ガス雰囲気中又は還元性ガス雰囲気中で、high-kゲート絶縁膜４に対して７５０℃程度のアニールを２０秒間行なうことにより、high-kゲート絶縁膜４を緻密化する。このように形成されたhigh-kゲート絶縁膜４は非晶質又は多結晶であり、ＳｉＯ₂ の比誘電率と比べて著しく高い比誘電率を有する。
【００１０】
【発明が解決しようとする課題】
しかしながら、前述の従来のＭＯＳＦＥＴにおいては、high-kゲート絶縁膜の信頼性寿命が短くなるという問題がある。
【００１１】
前記に鑑み、本発明は、長い信頼性寿命を持つhigh-kゲート絶縁膜を実現することを目的とする。
【００１２】
【課題を解決するための手段】
前記の目的を達成するため、本願発明者は、従来のhigh-kゲート絶縁膜の信頼性寿命が短くなる原因を検討した結果、次のような知見を得た。すなわち、前述の従来の方法を用いてシリコン基板上にhigh-kゲート絶縁膜を形成した場合、シリコン基板界面に、ＳｉＯ₂ の組成に近いシリケート（high-k材料（ジルコニウム酸化物等の金属酸化物）とシリコンとの３元系化合物）が形成される。一般的に、シリケートは、シリコンを含まない元のhigh-k材料よりも比誘電率が低い。また、high-kゲート絶縁膜堆積後のアニール（ゲート絶縁膜を緻密化するためのＰＤＡ（Post Deposition Anneal））によって、ゲート絶縁膜を構成するhigh-k材料の結晶化が進む結果、該high-k材料から結晶粒界を介して酸素がシリコン基板まで拡散し、それによりシリコン基板界面にＳｉＯ₂ が形成されてしまう。すなわち、high-kゲート絶縁膜は、比誘電率の低いＳｉＯ₂ 又はＳｉＯ₂ の組成に近いシリケートよりなる界面層と、比誘電率の高いhigh-k材料又はhigh-k材料の組成に近いシリケートよりなるhigh-k層との積層構造を持つ。ところが、このような積層構造においては、ゲート電極を介して電圧が印加されると低誘電率の界面層に電界集中が起こり、その結果、絶縁破壊が生じやすくなって、high-kゲート絶縁膜の重要な特性である信頼性が劣化してしまうと考えられる。
【００１３】
そこで、本願発明者は、high-kゲート絶縁膜の信頼性寿命の長さと、界面層厚さのhigh-kゲート絶縁膜全体の厚さに対する比Ｔ１／（Ｔ１＋Ｔ２）（但しＴ１は界面層の物理的厚さ、Ｔ２はhigh-k層の物理的厚さ）との相関をシミュレーションを用いて調べてみた。その結果を図１に示す。シミュレーションは、trap generation model（J.H.Stathis, Technical Digest of International Electron Device and Material (1998), p167.）をhigh-kゲート絶縁膜に応用することによって行なった。具体的には、high-kゲート絶縁膜について、リーク電流Ｊ_g 、ストレス印加直後のリーク電流Ｊ₀ 、注入電荷当たりの欠陥生成率Ｐ_g （＝絶縁破壊時の電流増加比ΔＪ_g／Ｊ₀）、及び絶縁破壊に至るときの臨界欠陥密度Ｎ_bdのそれぞれの値を求め、これらの値に基づいて、high-kゲート絶縁膜における絶縁破壊寿命Ｔ_bd（＝Ｎ_bd／Ｐ_g ）を求めた。また、シュミュレーションにおいては、high-kゲート絶縁膜のＥＯＴが常に１．５ｎｍを保つように各物理的厚さＴ１及びＴ２を調整しながら比Ｔ１／（Ｔ１＋Ｔ２）を変化させていった場合における、印加電圧１Ｖのストレス下（温度は室温）でのhigh-kゲート絶縁膜の信頼性寿命を算出した。但し、シュミュレーションにおいては、界面層の比誘電率ε１を３．９の一定値に固定したのに対して、high-k層の比誘電率ε２を８．０、１２．０、１８．０及び２４．０の複数の値に変化させた。ここで、ＥＯＴ＝Ｔ１＋（ε１／ε２）×Ｔ２の関係が成り立つ。
【００１４】
図１に示すように、比Ｔ１／（Ｔ１＋Ｔ２）、つまりhigh-kゲート絶縁膜全体の厚さに対する界面層厚さの比が０．２以下である場合、high-kゲート絶縁膜の信頼性を高く維持できる。また、比Ｔ１／（Ｔ１＋Ｔ２）が増加するに従い、high-kゲート絶縁膜の信頼性が劣化する傾向がある。さらに、図１の縦軸に対数目盛りを用いていることを考慮すると、比Ｔ１／（Ｔ１＋Ｔ２）を０．２以下に設定することは、high-kゲート絶縁膜の信頼性を飛躍的に向上させる効果を持っていることが分かる。具体的には、比Ｔ１／（Ｔ１＋Ｔ２）を０．２以下に設定することによって、例えば比Ｔ１／（Ｔ１＋Ｔ２）が０．５程度である場合と比べて、信頼性寿命を３桁以上も長くすることができる。
【００１５】
また、図１に示すように、比Ｔ１／（Ｔ１＋Ｔ２）が０．０〜０．２である構造を持つゲート絶縁膜においては、high-k層の比誘電率ε２が８．０から１２．０へ増加するに従って信頼性寿命の長さも増加し、ε２が１２．０から１８．０までの範囲で信頼性寿命の長さがほぼ飽和して最大値を示す。一方、ε２が１８．０から２４．０へ増加すると、信頼性寿命の長さは逆に減少してしまう。ところで、一般的に、high-k層における比誘電率ε２の値は厚さ方向に変化している。従って、high-k層における比誘電率ε２の平均値をε２_avとしたときには、ε２_avは１２．０以上で且つ１８．０以下であることが好ましい。また、high-k層として、一の金属とシリコンと酸素とを含むシリケート膜を用いた場合、high-k層の組成をＭ_XＳｉ_YＯ（但しＭは一の金属を表し、Ｘ＞０、Ｙ＞０である）とすると、前述の１２．０≦ε２_av≦１８．０の条件は、０．２０≦Ｙ／（Ｘ＋Ｙ）≦０．３０の条件と等価である。すなわち、high-kゲート絶縁膜の信頼性の観点からは、high-k層の材料としてシリコンを含まない完全な金属酸化物を用いるよりも、０．２０≦Ｙ／（Ｘ＋Ｙ）≦０．３０の関係を満たす、シリコン含有のシリケートＭ_XＳｉ_YＯを用いた方が好ましい。その理由は、high-k層と界面層との間の比誘電率の差を小さくすることによって、界面層への電界集中が緩和されるためと考えられる。尚、界面層もＭ_XＳｉ_YＯで表せるシリケートを含むことがあるが、このシリケートにおけるＹ／（Ｘ＋Ｙ）は０．９０以上であって、組成的にはＳｉＯ₂ とほぼ同等である。
【００１６】
さらに、本願発明者は、high-kゲート絶縁膜の信頼性寿命の長さと、界面層厚さＴ１のhigh-kゲート絶縁膜全体の厚さ（Ｔ１＋Ｔ２）（但しＴ２はhigh-k層の物理的厚さ）に対する比との相関を実験により調べてみた。その結果を図２に示す。尚、実験に用いた界面層は、組成がＳｉＯ₂ に近いＳｉＯＮ膜（比誘電率ε１＝３．９）であり、実験に用いたhigh-k層はＣＶＤ（chemical vapor deposition ）法により形成されたＳｉ₃Ｎ₄膜（比誘電率ε２＝７．５）である。また、実験においては、high-kゲート絶縁膜のＥＯＴが常に３．０ｎｍを保つように各物理的厚さＴ１及びＴ２を調整しながら比Ｔ１／（Ｔ１＋Ｔ２）を変化させていった場合における、印加電圧３．５Ｖのストレス下（温度は１００℃）で絶縁破壊が生じるまでに絶縁膜に注入された総電荷量（絶縁破壊総電荷量Ｑ_bd）を測定した。ここで、絶縁破壊総電荷量Ｑ_bdの大きさがhigh-kゲート絶縁膜の信頼性寿命の長さと対応する。
【００１７】
図２に示すように、比Ｔ１／（Ｔ１＋Ｔ２）が０．２以下である場合、high-kゲート絶縁膜の信頼性を高く維持できる一方、該比が０．３を越えると信頼性が急激に劣化することが実験的に実証された。また、図２の縦軸に対数目盛りを用いていることを考慮すると、比Ｔ１／（Ｔ１＋Ｔ２）を０．２以下に設定することは、high-kゲート絶縁膜の信頼性を飛躍的に向上させる効果を持っていることが分かる。
【００１８】
以上のように、図１及び図２に示す結果から、high-kゲート絶縁膜の信頼性の観点からは、界面層厚さＴ１の全体厚さ（Ｔ１＋Ｔ２）に対する比を０．３以下にすることが必須であり、また、比Ｔ１／（Ｔ１＋Ｔ２）を０．２以下にすることがより好ましい。
【００１９】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る半導体装置は、半導体基板上に形成された高誘電率絶縁膜を有する半導体装置を前提とし、高誘電率絶縁膜は、半導体基板との界面に形成された界面層と、界面層の上に形成され、界面層よりも比誘電率が高い高誘電率層とを有し、界面層の厚さＴ１及び高誘電率層の厚さＴ２は、Ｔ１／（Ｔ１＋Ｔ２）≦０．３の関係を満たす。
【００２０】
本発明の半導体装置によると、高誘電率絶縁膜における界面層厚さＴ１の全体厚さ（Ｔ１＋Ｔ２）に対する比を０．３以下にするため、高誘電率絶縁膜に電圧が印加された場合にも界面層への電界集中を抑制できる。従って、このような高誘電率絶縁膜を用いることによって、長い信頼性寿命を持つhigh-kゲート絶縁膜を実現することができる。また、このとき、比誘電率の低い界面層が薄く且つ比誘電率の高い高誘電率層が厚いので、high-kゲート絶縁膜のＥＯＴを小さくすることができる。
【００２１】
本発明の半導体装置において、Ｔ１及びＴ２は、Ｔ１／（Ｔ１＋Ｔ２）≦０．２の関係を満たすことが好ましい。
【００２２】
このようにすると、高誘電率絶縁膜の信頼性をより向上させることができる。
【００２３】
本発明の半導体装置において、界面層の比誘電率ε１は３．９以上で且つ７．０以下であると共に高誘電率層の比誘電率ε２は７．０よりも大きく、高誘電率層における比誘電率ε２の平均値ε２_avは１２．０以上で且つ１８．０以下であることが好ましい。
【００２４】
このようにすると、高誘電率層と界面層との間の比誘電率の差が所定の範囲内に制限されるため、電圧印加時の界面層への電界集中がより緩和され、高誘電率絶縁膜の信頼性をより向上させることができる。
【００２５】
本発明の半導体装置において、界面層の比誘電率ε１は３．９以上で且つ７．０以下であると共に高誘電率層の比誘電率ε２は７．０よりも大きく、高誘電率層は、一の金属とシリコンと酸素とを含むシリケートよりなり、高誘電率層の組成をＭ_XＳｉ_YＯ（但し、Ｍは一の金属を表し、Ｘ＞０、Ｙ＞０である）としたときに、Ｘ及びＹは、０．２０≦Ｙ／（Ｘ＋Ｙ）≦０．３０の関係を満たすことが好ましい。
【００２６】
このようにすると、高誘電率層の材料としてシリコンを含まない完全な金属酸化物を用いた場合と比べて、高誘電率層と界面層との間の比誘電率の差が小さくなるため、電圧印加時の界面層への電界集中がより緩和され、その結果、高誘電率絶縁膜の信頼性をより向上させることができる。
【００２７】
本発明の半導体装置において、高誘電率層は、ハフニウム又はジルコニウムとシリコンと酸素とを含むシリケートよりなることが好ましい。
【００２８】
このようにすると、長い信頼性寿命を持つhigh-kゲート絶縁膜を確実に実現することができる。
【００２９】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３０】
図３（ａ）〜（ｅ）は本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００３１】
図３（ａ）に示すように、例えばＳｉ（１００）基板１１上に素子分離用絶縁膜１２を形成し、それによってデバイス領域Ｒ_D を規定する。
【００３２】
次に、Ｓｉ基板１１に対して、標準ＲＣＡ洗浄及び希釈ＨＦ洗浄を順次行なった後、例えばＮＨ₃ ガス中でＳｉ基板１１に対して６００〜７００℃程度の熱処理を行なう。これにより、図３（ｂ）に示すように、デバイス領域Ｒ_D のＳｉ基板１１上にシリコン窒化膜（Ｓｉ₃Ｎ₄膜）１３が形成される。
【００３３】
次に、図３（ｃ）に示すように、例えばＣＶＤ法を用いて、Ｓｉ₃Ｎ₄膜１３の上にＨｆＯ₂ 膜１４を形成する。具体的には、液体ＨｆソースであるＨｆ t-butoxide （Ｃ₁₆Ｈ₃₆ＨｆＯ₄ ）中にＮ₂ 等のキャリアガスを吹き込んでバブリングを行なう。これにより、液体Ｈｆソースを気体状態にして該ソースガスをキャリアガスと共に反応炉内に導入し、５００℃程度の温度下でＲＴ−ＣＶＤ（Rapid Thermal CVD ）処理を使用してＨｆＯ₂ 膜１４を形成する。このとき、ＨｆＯ₂ 膜１４の成長速度又は膜質の向上のために乾燥Ｏ₂ ガスを反応炉内に導入する。このように形成されたＨｆＯ₂ 膜１４に対して組成分析を行なったところ、Ｈｆソース中にＨｆ、Ｏ、Ｃ及びＨが含まれているため、ＨｆＯ₂ 膜１４の内部に１〜２原子％程度以下の微量なＣ及びＨが含有されていた。尚、反応炉内にはＮ₂ ガスも導入されるが、５００℃程度の温度下ではＮ₂ ガスは非常に不活性であるため、Ｎ₂ ガスの寄与は非常に小さい。
【００３４】
次に、例えばＮ₂ ガス中で、ＨｆＯ₂ 膜１４に対して６００〜８００℃程度のＰＤＡ処理を３０秒間程度行なう。これにより、Ｓｉ基板１１の酸化、ＨｆＯ₂ 膜１４からの水素の脱離、ＨｆＯ₂ 膜１４の緻密化及び微結晶化、並びに、Ｓｉ基板１１又はＳｉ₃Ｎ₄膜１３とＨｆＯ₂ 膜１４との間におけるＳｉ及びＨｆの相互拡散等の反応が生じる。その結果、ＨｆＯ₂ 膜１４の堆積当初（図３（ｃ）参照）における、Ｓｉ基板１１上にＳｉ₃Ｎ₄膜１３が形成され且つＳｉ₃Ｎ₄膜１３上にＨｆＯ₂ 膜１４が形成された構造は、最終的に、図３（ｄ）に示すように、Ｓｉ基板１１上に比誘電率の低い界面層１５が形成され且つ界面層１５上に比誘電率の高いhigh-k層１６が形成された構造に変化する。ここで、界面層１５はＳｉＯ₂ 又はＳｉＯ₂ の組成に近いシリケートよりなり、high-k層１６はＨｆＯ₂ 又はＨｆＯ₂ の組成に近いシリケートよりなる。また、界面層１５及びhigh-k層１６にはそれぞれ微量のＮが含まれる。
【００３５】
次に、図３（ｅ）に示すように、界面層１５とhigh-k層１６との積層構造を有するhigh-kゲート絶縁膜の上に、例えばポリシリコンよりなるゲート電極１７を形成する。具体的には、ＳｉＨ₄ を用いて５４０℃程度の蒸着温度でポリシリコン膜を形成した後、該ポリシリコン膜に対して例えば５×１０¹⁵ｃｍー2のドーズ量でＰイオンを注入し、その後、イオン注入されたポリシリコン膜をパターン化することによりゲート電極１７を形成する。これにより、ｎＭＯＳＦＥＴ構造が完成する。尚、ゲート電極１７に注入された不純物に対する活性化アニールは、乾燥Ｎ₂ ガス中における９００℃、３０秒間のＲＴＰ（Rapid Thermal Process ）により行なった。
【００３６】
本実施形態の特徴は、例えばＨｆＯ₂ 膜１４の形成前にＳｉ基板１１上にＳｉ₃Ｎ₄膜１３を形成することにより、又は例えばＨｆＯ₂ 膜１４に対するＰＤＡの処理温度を低めに設定したり若しくは該ＰＤＡの処理時間を短めに設定すること等により、high-kゲート絶縁膜全体の厚さに対する界面層１５の厚さの比を所定の範囲内に設定することである。具体的には、high-kゲート絶縁膜全体の厚さ、つまり界面層１５の厚さＴ１とhigh-k層１６の厚さＴ２との合計厚さ（Ｔ１＋Ｔ２）に対する界面層１５の厚さＴ１の比を０．３以下、より好ましくは０．２以下に設定することである。これにより、本実施形態においては、ゲート電圧印加時にも界面層１５への電界集中を抑制できるので、長い信頼性寿命を持つhigh-kゲート絶縁膜を実現することができる。また、界面層１５とhigh-k層１６とが積層されてなるゲート絶縁膜を有するＭＯＳキャパシタに対して、ＬＣＲ（inductance - capacitance - resistance ）メータを用いてＣＶ（capacitance - voltage ）測定を行ない、その測定結果に基づいて、ゲート電極の空乏化又は基板の量子化効果等を考慮して、シミュレーションプログラムによりゲート絶縁膜のＥＯＴを算出したところ、十分に小さなＥＯＴが得られた。すなわち、本実施形態においては、比誘電率の低い界面層１５が薄く且つ比誘電率の高いhigh-k層１６が厚いので、high-kゲート絶縁膜のＥＯＴを小さくすることができる。
【００３７】
図４（ａ）は、本実施形態の半導体装置、つまりＨｆプレカーサーを用いて形成されたＨｆＯ₂ 誘電体をhigh-k材料とするゲート絶縁膜を備えたＭＯＳＦＥＴの高分解能断面ＴＥＭ（transmission electron microscope）像を示している。図４（ａ）に示すように、本実施形態の半導体装置におけるhigh-kゲート絶縁膜の全体厚さ（界面層１５の厚さＴ１とhigh-k層１６の厚さＴ２との合計（Ｔ１＋Ｔ２））は３．０〜３．３ｎｍ程度である。また、界面層１５の厚さＴ１は０．４〜０．５ｎｍ程度である。すなわち、high-kゲート絶縁膜全体の厚さに対する界面層１５の厚さの比Ｔ１／（Ｔ１＋Ｔ２）は０．１２〜０．１７程度であり、本発明で推奨する関係：Ｔ１／（Ｔ１＋Ｔ２）≦０．３（より好ましくはＴ１／（Ｔ１＋Ｔ２）≦０．２）を十分に満たしている。
【００３８】
図４（ｂ）は、比較例としての半導体装置、つまり本実施形態と同様の方法により形成されたＨｆＯ₂ 誘電体をhigh-k材料とするゲート絶縁膜を備えた他のＭＯＳＦＥＴの高分解能断面ＴＥＭ像を示している。図４（ｂ）に示すように、比較例の半導体装置においては、図４（ａ）に示す本実施形態のＭＯＳキャパシタ構造と対応するように、Ｓｉ基板２１上に、界面層２５とhigh-k層２６との積層構造からなるゲート絶縁膜を介して、Ｐｏｌｙ−Ｓｉよりなるゲート電極２７が形成されている。また、比較例の半導体装置においては、high-kゲート絶縁膜の全体厚さ（界面層２５の厚さＴ１’とhigh-k層２６の厚さＴ２’との合計（Ｔ１’＋Ｔ２’））は３．０〜３．３ｎｍ程度である。また、界面層２５の厚さＴ１’は１．０ｎｍ程度である。すなわち、high-kゲート絶縁膜全体の厚さに対する界面層２５の厚さの比Ｔ１’／（Ｔ１’＋Ｔ２’）は０．３０〜０．３３程度であり、前述の本発明で推奨する関係を満たしていない。
【００３９】
図４（ａ）に示す本実施形態のＭＯＳキャパシタ構造、及び、図４（ｂ）に示す比較例のＭＯＳキャパシタ構造のそれぞれについて、ゲート面積を５０００μｍ² として、印加電圧３．０Ｖ（ゲート電極側が低電位）のストレス下（温度は室温）でのゲート絶縁膜の信頼性寿命を算出した。その結果、界面層の相対厚さが小さい本実施形態のゲート絶縁膜の信頼性寿命は１×１０⁴ 秒程度であり、界面層の相対厚さが大きい比較例のゲート絶縁膜の信頼性寿命は１×１０² 秒程度であった。すなわち、high-kゲート絶縁膜全体の厚さに対する界面層の厚さの比Ｔ１／（Ｔ１＋Ｔ２）が０．２以下であると、high-kゲート絶縁膜の信頼性寿命が劇的に向上する。これは、Ｓｉ基板表面に形成される低誘電率の界面層を薄くできると、該界面層に集中する強い電界強度に起因して信頼性劣化が生じる事態を回避できるためと考えられる。
【００４０】
ところで、図４（ａ）及び（ｂ）に示すように、high-kゲート絶縁膜の高分解能断面ＴＥＭ像においては、界面層の像はhigh-k層の像と比べて明らかに白くなる。ここで、high-kゲート絶縁膜の組成をＨｆ_XＳｉ_YＯ（但しＸ＞０、Ｙ＞０）とすると、Ｙ／（Ｘ＋Ｙ）＝０．９０が界面層とhigh-k層との境界に対応する。尚、high-kゲート絶縁膜の組成は、Ｓｉ基板側から次第にＳｉ組成が減少するように、言い換えると、Ｙ／（Ｘ＋Ｙ）の値が１．０から次第に減少するように変化する。すなわち、０．９０≦Ｙ／（Ｘ＋Ｙ）≦１．０の関係を満たす範囲が界面層であり、Ｙ／（Ｘ＋Ｙ）＜０．９０の関係を満たす範囲がhigh-k層である。このとき、界面層の比誘電率ε１は３．９以上で且つ７．０以下であると共にhigh-k層の比誘電率ε２は７．０よりも大きい。
【００４１】
尚、本実施形態において、Ｓｉ基板１１上にＳｉ₃Ｎ₄膜１３を介してＨｆＯ₂ 膜１４を形成した後、ＨｆＯ₂ 膜１４に対してＰＤＡ処理を行ない、それにより、界面層１５とhigh-k層１６との積層構造を有するhigh-kゲート絶縁膜を形成したが、このとき、窒素原子がゲート絶縁膜のいずれかの部分（基板近傍、電極近傍、膜中央部等）に含まれていてもよい。また、ＰＤＡ処理条件は特に限定されるものではないが、ＰＤＡ処理温度は８００℃程度以下であり、ＰＤＡ処理温度は３０秒程度以下であることが好ましい。
【００４２】
また、本実施形態において、液体ＨｆソースであるHf t-butoxide を用いてＨｆＯ₂ 膜１４を形成したが、ＨｆＯ₂ 膜１４の形成方法は特に限定されるものではない。具体的には、例えば固体原料であるＨｆ nitrato（Ｈｆ（ＮＯ₃）₄）を加熱して液体状態にすると共に該液状の原料中にＡｒ等のキャリアガスを吹き込んでバブリングを行なった後、気化した原料をキャリアガスと共に、基板ヒーターとコールドウォールとを有するＣＶＤ装置の反応炉内に導入し、その後、２００℃程度の温度下でＲＴ−ＣＶＤ処理を使用してＨｆＯ₂ 膜１４を形成してもよい。このとき、ＨｆＯ₂ 膜１４の成長速度又は膜質の向上のために乾燥Ｏ₂ ガスを反応炉内に導入する。このように形成されたＨｆＯ₂ 膜１４に対して組成分析を行なった場合、Ｈｆソース中にＨｆ、Ｏ、及びＮが含まれているため、ＨｆＯ₂ 膜１４の内部に１〜２原子％程度以下の微量なＮが含有される。尚、反応炉内にはＡｒガスも導入されるが、２００℃程度の温度下ではＡｒガスは非常に不活性であるため、Ａｒガスの寄与は非常に小さい。
【００４３】
また、本実施形態において、high-kゲート絶縁膜（つまりその中のhigh-k層１６）の材料としてＨｆＯ₂ を用いた。しかし、これに代えて、他の金属酸化物、具体的には、Ｈｆと同様の性質を持つＺｒの酸化物（ＺｒＯ₂ ）、ＴｉＯ₂ 、Ｔａ₂Ｏ₅、Ｌａ₂Ｏ₃又はＡｌ₂Ｏ₃等を用いた場合にも、界面層１５の厚さＴ１及びhigh-k層１６の厚さＴ２がＴ１／（Ｔ１＋Ｔ２）≦０．３の関係（より好ましくはＴ１／（Ｔ１＋Ｔ２）≦０．２の関係）を満たす限り、high-kゲート絶縁膜の信頼性寿命について本実施形態と同様の劇的な向上効果が生じる。特に、界面層の比誘電率ε１が３．９以上で且つ７．０以下であると共にhigh-k層１６の比誘電率ε２が７．０よりも大きく、さらに、high-k層１６における比誘電率ε２の平均値ε２_avが１２．０以上で且つ１８．０以下である場合には、次のような特別な効果が得られる。すなわち、high-k層１６と界面層１５との間の比誘電率の差が所定の範囲内に制限されるため、電圧印加時の界面層１５への電界集中がより緩和され、high-kゲート絶縁膜の信頼性をより向上させることができる。
【００４４】
また、本実施形態において、high-kゲート絶縁膜（つまりその中のhigh-k層１６）の材料として、組成がＭ_XＳｉ_YＯ（但しＭは一の金属を表し、Ｘ＞０、Ｙ＞０である）で表される金属シリケート（金属、シリコン及び酸素以外の元素を含んでいてもよい）、例えばＨｆシリケート（Ｈｆ_XＳｉ_YＯ₂ ）又はＺｒシリケート（Ｚｒ_XＳｉ_YＯ₂ ）等を用いた場合にも、比Ｔ１／（Ｔ１＋Ｔ２）≦０．３の関係（好ましくはＴ１／（Ｔ１＋Ｔ２）≦０．２の関係）を満たす限り、high-kゲート絶縁膜の信頼性寿命について本実施形態と同様の劇的な向上効果が生じる。特に、界面層の比誘電率ε１が３．９以上で且つ７．０以下であると共にhigh-k層１６の比誘電率ε２が７．０よりも大きく、さらに、high-k層１６が０．２０≦Ｙ／（Ｘ＋Ｙ）≦０．３０の関係を満たす金属シリケートＭ_XＳｉ_YＯである場合には、次のような特別な効果が得られる。すなわち、シリコンを含まない完全な金属酸化物を用いた場合と比べて、high-k層１６と界面層１５との間の比誘電率の差が小さくなるため、電圧印加時の界面層１５への電界集中がより緩和され、その結果、high-kゲート絶縁膜の信頼性をより向上させることができる。
【００４５】
ところで、本実施形態のＨｆＯ₂ 膜１４に代えて例えばＨｆシリケート膜を形成する場合、次のような方法を用いることができる。すなわち、液体ＨｆソースであるＨｆ t-butoxide （Ｃ₁₆Ｈ₃₆ＨｆＯ₄ ）及びＳｉソースであるＴＤＥＡＳ（Tetrakis Diethyl Amino Silicon：Si[N(C₂H₅)₂]₄ ）を気化して、キャリアガスであるＮ₂ ガスと共に反応炉内に導入した後、３００〜５００℃程度の温度下でＣＶＤ処理を行なうことにより、Ｈｆシリケート膜を形成できる。このとき、ＨｆソースとＳｉソースとの混合比、又はＣＶＤ処理の温度を調節することによって、Ｈｆシリケート膜の組成を変化させることができる。また、Ｈｆシリケート膜の成長速度又は膜質の向上のために、乾燥Ｏ₂ ガスを反応炉内に導入してもよい。
【００４６】
また、本実施形態において、基板としてＳｉ基板１１を用いたが、これに代えて、他の半導体基板、例えばＳｉＧｅ基板又はＳｉＣ基板等を用いてもよい。
【００４７】
また、本実施形態において、ゲート電極１７としてＰｏｌｙ−Ｓｉゲート電極を用いたが、これに代えて、メタルゲート電極を用いてもよい。具体的には、例えばＡｒスパッタによるＰＶＤ（physical vapor deposition ）法を用いて、ＴｉＮ膜とＡｌ膜との積層構造、又はＴａＮ膜の単層構造を有するメタルゲート電極を形成してもよい。
【００４８】
【発明の効果】
本発明によると、high-kゲート絶縁膜における界面層厚さＴ１の全体厚さ（Ｔ１＋Ｔ２）に対する比を０．３以下、より好ましくは０．２以下にするため、ゲート電圧印加時における界面層への電界集中を抑制できるので、high-kゲート絶縁膜の信頼性寿命を向上させることができる。
【図面の簡単な説明】
【図１】 high-kゲート絶縁膜の信頼性寿命の長さと、界面層厚さＴ１のhigh-kゲート絶縁膜全体の厚さ（Ｔ１＋Ｔ２）（但しＴ２はhigh-k層の物理的厚さ）に対する比との相関をシミュレーションを用いて調べた結果を示す図である。
【図２】 high-kゲート絶縁膜の信頼性寿命の長さと、界面層厚さＴ１のhigh-kゲート絶縁膜全体の厚さ（Ｔ１＋Ｔ２）（但しＴ２はhigh-k層の物理的厚さ）に対する比との相関を実験により調べた結果を示す図である。
【図３】（ａ）〜（ｅ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）は本発明の一実施形態に係る半導体装置の高分解能断面ＴＥＭ像を示す図であり、（ｂ）は比較例に係る半導体装置の高分解能断面ＴＥＭ像を示す図である。
【図５】従来の半導体装置の断面図である。
【符号の説明】
１１ Ｓｉ基板
１２ 素子分離用絶縁膜
１３ Ｓｉ₃Ｎ₄膜
１４ ＨｆＯ₂ 膜
１５ 界面層
１６ high-k層
１７ ゲート電極
２１ Ｓｉ基板
２５ 界面層
２６ high-k層
２７ ゲート電極
Ｒ_D デバイス領域

Claims (28)

1. 半導体基板上に形成された高誘電率絶縁膜を有する半導体装置であって、
   前記高誘電率絶縁膜は、
   前記半導体基板との界面に形成された界面層と、
   前記界面層の上に形成され、前記界面層よりも比誘電率が高い高誘電率層とを有し、
   前記界面層の厚さＴ１及び前記高誘電率層の厚さＴ２は、
   Ｔ１／（Ｔ１＋Ｔ２）≦０．３の関係を満たし、
   前記界面層の比誘電率ε１は３．９以上で且つ７．０以下であると共に前記高誘電率層の比誘電率ε２は７．０よりも大きく、
   前記高誘電率層は、第１の金属とシリコンと酸素とを含むシリケートよりなり、
   前記高誘電率層の組成をＭ _X Ｓｉ _Y Ｏ（但し、Ｍは前記第１の金属を表し、Ｘ＞０、Ｙ＞０である）としたときに、
   Ｘ及びＹは、
   ０．２０≦Ｙ／（Ｘ＋Ｙ）≦０．３０の関係を満たすことを特徴とする半導体装置。
2. 前記高誘電率層の比誘電率ε２は７．０よりも大きく且つ１８．０以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記高誘電率層の比誘電率ε２は１２．０以上で且つ１８．０以下であることを特徴とする請求項２に記載の半導体装置。
4. 前記第１の金属はＨｆ又はＺｒであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第１の金属はＴｉ、Ｔａ、Ｌａ又はＡｌであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
6. Ｔ１及びＴ２は、
   Ｔ１／（Ｔ１＋Ｔ２）≦０．２の関係を満たすことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
7. 前記界面層は窒素を含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
8. 前記界面層の窒素濃度は原子数比で４／７以下であることを特徴とする請求項７に記載の半導体装置。
9. 前記高誘電率層は炭素及び水素を含むことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
10. 前記高誘電率層における炭素及び水素のそれぞれの濃度は２原子％以下であることを特徴とする請求項９に記載の半導体装置。
11. 前記高誘電率層のＳｉＯ ₂ 換算膜厚は３．０ｎｍ程度であることを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
12. 前記高誘電率層のＳｉＯ ₂ 換算膜厚は３．０ｎｍ以下であることを特徴とする請求項１〜１０のいずれかに記載の半導体装置。
13. 前記高誘電率層のＳｉＯ ₂ 換算膜厚は１．５ｎｍ以上で且つ３．０ｎｍ以下であることを特徴とする請求項１２に記載の半導体装置。
14. 前記高誘電率層のＳｉＯ ₂ 換算膜厚は１．５ｎｍ程度であることを特徴とする請求項１２に記載の半導体装置。
15. 前記高誘電率層のＳｉＯ ₂ 換算膜厚は１．５ｎｍ未満であることを特徴とする請求項１２に記載の半導体装置。
16. 前記高誘電率絶縁膜の厚さは３．３ｎｍ以下であることを特徴とする請求項１〜１５のいずれか１項に記載の半導体装置。
17. 前記高誘電率絶縁膜の厚さは３．０ｎｍ以上で且つ３．３ｎｍ以下であることを特徴とする請求項１６に記載の半導体装置。
18. 前記高誘電率絶縁膜の厚さは３．０ｎｍ以下であることを特徴とする請求項１６に記載の半導体装置。
19. 前記高誘電率絶縁膜の上にポリシリコンを含むゲート電極をさらに備えていることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
20. 前記高誘電率絶縁膜の上にメタルゲート電極をさらに備えていることを特徴とする請求項１〜１８のいずれか１項に記載の半導体装置。
21. 前記メタルゲート電極はＴｉ、Ａｌ又はＴａの少なくとも１つを含むことを特徴とする請求項２０に記載の半導体装置。
22. 前記メタルゲート電極はＴｉＮを含むことを特徴とする請求項２０に記載の半導体装置。
23. 前記メタルゲート電極はＴａＮを含むことを特徴とする請求項２０に記載の半導体装置。
24. 前記半導体基板はＳｉ基板であることを特徴とする請求項１〜２３のいずれか１項に記載の半導体装置。
25. 前記半導体基板はＳｉＣ基板であることを特徴とする請求項１〜２３のいずれか１項に記載の半導体装置。
26. 前記半導体基板はＧｅを含むことを特徴とする請求項１〜２３のいずれか１項に記載の半導体装置。
27. 前記半導体基板はＳｉＧｅ基板であることを特徴とする請求項２６に記載の半導体装置。
28. 前記高誘電率層は、結晶化した部分と結晶粒界とを有することを特徴とする請求項１〜２６のいずれか１項に記載の半導体装置。

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