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JP4041675B2 - 半導体集積回路装置 - Google Patents

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JP4041675B2
JP4041675B2 JP2001579357A JP2001579357A JP4041675B2 JP 4041675 B2 JP4041675 B2 JP 4041675B2 JP 2001579357 A JP2001579357 A JP 2001579357A JP 2001579357 A JP2001579357 A JP 2001579357A JP 4041675 B2 JP4041675 B2 JP 4041675B2
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multilayer wiring
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一郎 安生
永井　　晃
理 久保
宏美 阿部
均 赤嶺
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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Description

技術分野
本発明は、半導体集積回路装置およびその製造技術に関し、特に、集積回路の一部と他の一部とを異なる基板に形成する半導体集積回路装置に適用して有効な技術に関する。
背景技術
従来、ＬＳＩは、フォトリソグラフィの進歩に依存したスケーリング（シュリンク）を押し進めることによって、回路の高集積化とチップサイズの縮小とを実現してきた。
しかし最近は、素子の物理的限界とリソグラフィの限界とによって、従来のような速度でスケーリング（シュリンク）を押し進めることが困難あるいは不可能になり、半導体素子を作る土地である単結晶シリコン基板の表面が貴重になってきたことから、素子および配線をシリコン基板上に積み上げて作る傾向が顕著になっている。
また最近は、メモリＬＳＩとロジックＬＳＩとを混載したシステムＬＳＩに代表されるように、ＬＳＩの高集積化、高機能化が進み、これに伴って製造プロセスが複雑化すると共に、工程数も増加の一途を辿っている。
発明の開示
しかしながら、製造プロセスの複雑化や工程数の増加は、必然的に不良率の増加を引き起こし、製品の製造歩留まりを低下させている。また、製品の完成に要する期間（ＴＡＴ；Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）も長期化し、製造ラインでの工程仕掛かりが増えた結果、採算性の面でもリスクが大きくなっている。
このように、最近のＬＳＩの製造プロセスは、従来の製造プロセスの延長では解決できない困難な課題を抱えており、製造歩留まりの向上やＴＡＴの短縮を実現することのできる新たなプロセスの開発が最重要課題となっている。
本発明の目的は、ＬＳＩの製造歩留まりを向上させる技術を提供することにある。
本発明の他の目的は、ＬＳＩの開発期間（ＴＡＴ）を短縮する技術を提供することにある。
本発明の他の目的は、ＬＳＩの製造コストを低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下の通りである。
（１）本発明の半導体集積回路装置は、複数の半導体素子と、複数の配線層に形成された複数の配線とを含んで構成される集積回路を有し、
前記集積回路の一部が第１基板の主面上に形成され、前記集積回路の他の一部が第２基板の主面上に形成され、
前記第１基板と前記第２基板とはそれぞれの主面が対向して配置され、前記集積回路の一部と他の一部とは、前記第１基板の主面上に形成された複数の第１接続端子と前記第２の基板の主面上に形成された複数の第２接続端子とを介して電気的に接続されている。
（２）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）集積回路を製造する複数の工程を第１工程群と第２工程群とに分割する工程、
（ｂ）前記第１工程群によって実現される前記集積回路の一部を第１基板の主面上に形成し、前記第２工程群によって実現される前記集積回路の他の一部を第２基板の主面上に形成する工程、
（ｃ）前記集積回路の一部が形成された前記第１基板の主面上に複数の第１接続端子を形成し、前記集積回路の他の一部が形成された前記第２基板の主面上に複数の第２接続端子を形成する工程、
（ｄ）前記集積回路の一部が形成された前記第１基板と前記集積回路の他の一部が形成された前記第２基板とを、前記第１接続端子と前記第２接続端子とを介して電気的に接続する工程。
発明を実施するための最良の形態
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有するものには同一の符号を付し、その繰り返しの説明は省略する。
実施の形態１
本実施形態の半導体集積回路装置は、例えば７層配線を有するＣＭＯＳロジックＬＳＩであり、図１はその要部を示す断面図である。なお、ここでは配線層を７層とした場合について説明するが、配線層の数は７層に限定されるものではない。
例えば比抵抗が１０Ω程度の単結晶シリコンからなるｐ型のシリコン基板１の主面には、ｐ型ウエル２とｎ型ウエル３とが形成されている。ｐ型ウエル２およびｎ型ウエル３の素子分離領域には、素子分離溝４が形成されている。
ｐ型ウエル２のアクティブ領域には複数のｎチャネル型ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｅｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）Ｑｎが形成されており、ｎ型ウエル３のアクティブ領域には複数のｐチャネル型ＭＩＳＦＥＴＱｐが形成されている。ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート酸化膜５、ゲート電極６およびｎ型半導体領域（ソース、ドレイン）７によって構成されており、ｐチャネル型ＭＩＳＦＥＴＱｐは、主としてゲート酸化膜５、ゲート電極６およびｐ型半導体領域（ソース、ドレイン）８によって構成されている。
ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部には、下層から順に第１層配線１１、第２層配線１２、第３層配線１３、第４層配線１４、第５層配線１５、第６層配線１６および第７層配線１７が形成されている。これら７層の配線１１〜１７は、例えばＡｌ（アルミニウム）合金、Ｃｕ（銅）、Ｗ（タングステン）などのメタルによって構成されており、第１層配線１１〜第５層配線１５が主として信号配線を構成し、第６層配線１６および第７層配線が主として電源配線およびグランド（ＧＮＤ）配線を構成している。
上記７層の配線１１〜１７のうち、第１層配線１１は、酸化シリコンなどからなる層間絶縁膜９に形成されたスルーホール１０を通じてｎチャネル型ＭＩＳＦＥＴＱｎまたはｐチャネル型ＭＩＳＦＥＴＱｐと電気的に接続されている。また、第１層配線１１〜第３層配線１３は、層間絶縁膜９に形成されたスルーホール１０を通じて相互に電気的に接続されている。
第３層配線１３を覆う絶縁膜１９の上部には、複数のマイクロバンプ（接続端子）２０Ａが形成されている。これらのマイクロバンプ２０Ａは、例えば直径５〜１００μｍ程度のＡｕバンプまたはＳｎバンプなどによって構成され、絶縁膜１９に形成された開孔（図示せず）を通じて第３層配線１３と電気的に接続されている。
上記複数のマイクロバンプ２０Ａのそれぞれには、同じく直径５〜１００μｍ程度のＡｕバンプまたはＳｎバンプなどによって構成されたマイクロバンプ（接続端子）２０Ｂが接合されている。これらのマイクロバンプ２０Ｂは、絶縁膜１９に形成された開孔（図示せず）を通じて第４層配線１４と電気的に接続されている。すなわち、第３層配線１３と第４層配線１４とは、マイクロバンプ２０Ａ、２０Ｂを介して電気的に接続されている。
第４層配線１４〜第７層配線１７は、層間絶縁膜９に形成されたスルーホール１８を通じて相互に電気的に接続されている。第４層配線１４〜第７層配線１７は、下層の第１層配線１１〜第３層配線１３に比べて線幅および配線間隔が大きく、例えば第１層配線１１〜第３層配線１３の線幅および間隔は、それぞれ０．１μｍ〜１μｍ程度であるのに対し、第４層配線１４〜第７層配線１７の線幅および間隔は、それぞれ１．０μｍ〜３０μｍ程度である。同様に、第４層配線１４〜第７層配線１７を相互に接続するスルーホール１８の径は、ｎチャネル型ＭＩＳＦＥＴＱｎ（またはｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線１１とを接続するスルーホール１０や、第１層配線１１〜第３層配線１３を相互に接続するスルーホール１０の径よりも大きい。
最上層配線である第７層配線１７の上部には、ガラス基板３０が配置されている。このガラス基板３０の上面（裏面）には、ＣＭＯＳロジックＬＳＩの外部接続端子を構成する複数のバンプ電極３１が形成されている。これらのバンプ電極３１は、ガラス基板３０に形成された貫通孔３２を通じて第７層配線１７と電気的に接続されている。バンプ電極３１は、第３層配線１３と第４層配線１４とを電気的に接続している前記マイクロバンプ２０Ａ、２０Ｂよりも融点が低い半田などによって構成され、マイクロバンプ２０Ａ、２０Ｂよりも大きい、例えば数百μｍ程度の直径を有している。また、バンプ電極３１の数は、第３層配線１３と第４層配線１４とを電気的に接続しているマイクロバンプ２０Ａ、２０Ｂの数よりも少ない。
図２は、上記したｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐと７層の配線１１〜１７とによって構成されるＣＭＯＳロジックＬＳＩのうち、第４層配線１４〜第７層配線１７が形成された部分を示す要部断面図、図３は、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３が形成された部分を示す要部断面図である。
図２および図３に示すように、ＣＭＯＳロジックＬＳＩは、その一部であるｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３がシリコン基板１の主面上に形成され、他の一部である第４層配線１４〜第７層配線１７がシリコン基板１とは異なるガラス基板３０の主面上に形成されている。そして、シリコン基板１の最上部に形成された複数のマイクロバンプ２０Ａと、ガラス基板３０の最上部に形成された複数のマイクロバンプ２０Ｂとが前記図１に示すように重ね合わされ、相互に電気的に接続されることによって、ＣＭＯＳロジックＬＳＩの全体が構成されている。
シリコン基板１に形成されたマイクロバンプ２０Ａとガラス基板３０に形成されたマイクロバンプ２０Ｂとの位置合わせは、シリコン基板１に形成されたアライメントマーク２２とガラス基板３０に形成されたアライメントマーク３３とを使って行われる。シリコン基板１のアライメントマーク２２は、配線材料によって構成され、例えば第３層配線１３を形成する工程で同時に形成される。同様に、ガラス基板３０のアライメントマーク３３も配線材料によって構成され、例えば第７層配線１７を形成する工程で同時に形成される。
アライメントマーク２２とアライメントマーク３３とを結ぶ直線上には、ガラス基板３０の裏面側から２個のアライメントマーク２２、３３を同時に視認できるようにするために、配線（第４層配線１４〜第６層配線１６）が形成されていない。また、ガラス基板３０の裏面には、アライメントマーク２２、３３の視認を容易にするための開孔３４が形成されている。この開孔３４は、ガラス基板３０に貫通孔３２を形成する工程で同時に形成される。
次に、上記のように構成されたＣＭＯＳロジックＬＳＩの製造方法を図４〜図１７を用いて説明する。
前述したように、本実施形態のＣＭＯＳロジックＬＳＩは、その一部（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３）が形成されたシリコン基板１と、他の一部（第４層配線１４〜第７層配線１７）が形成されたガラス基板３０とが重ね合わされ、両者がマイクロバンプ２０Ａ、２０Ｂを介して接続されることにより、その全体が構成されている。
従って、本実施形態のＣＭＯＳロジックＬＳＩを製造するには、その製造工程を２分割し、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３を形成する前半の工程と、第４層配線１４〜第７層配線１７を形成する後半の工程とを、シリコン基板１とガラス基板３０とに分けて実現する。
シリコン基板１にｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３を形成する前半の工程は、周知のＣＭＯＳプロセスによって実現される。
具体的には、まず図４（ａ）に示すように、シリコンウエハ１Ａの主面に素子分離溝４を形成し、続いてｐ型ウエル２およびｎ型ウエル３を形成する。素子分離溝４は、シリコンウエハ１Ａをエッチングして形成した溝に酸化シリコンなどの絶縁膜を埋め込むことによって形成する。また、ｐ型ウエル２はシリコンウエハ１Ａの一部にＰ（リン）をイオン注入することによって形成し、ｎ型ウエル３はシリコンウエハ１Ａの他の一部にＢ（ホウ素）をイオン注入することによって形成する。
次に、図４（ｂ）に示すように、シリコンウエハ１Ａを熱処理することによって、ｐ型ウエル２およびｎ型ウエル３の表面にゲート酸化膜５を形成した後、ゲート酸化膜５の上部にゲート電極６を形成する。ゲート電極６は、例えばＰ（リン）をドープした低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜をこの順で積層した３層の導電膜によって構成する。続いて、ｐ型ウエル２にＰ（リン）またはＡｓ（ヒ素）をイオン注入することによってｎ型半導体領域（ソース、ドレイン）７を形成し、ｎ型ウエル３にＢ（ホウ素）をイオン注入することによってｐ型半導体領域（ソース、ドレイン）８を形成する。ここまでの工程でｐ型ウエル２にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウエル３にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
次に、図４（ｃ）に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に層間絶縁膜９を形成し、続いてフォトレジスト膜をマスクにして層間絶縁膜９をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）７およびｐ型半導体領域（ソース、ドレイン）８の上部にスルーホール１０を形成した後、層間絶縁膜９の上部に第１層配線１１を形成する。層間絶縁膜９は、例えば酸化シリコン膜をＣＶＤ法で堆積することによって形成する。また、第１層配線１１は、例えば層間絶縁膜９の上部にスパッタリング法でＷ、Ａｌ合金あるいはＣｕなどのメタル膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのメタル膜をパターニングすることによって形成する。
次に、図５（ａ）に示すように、上記図４（ｃ）に示した工程を複数回繰り返すことによって第２層配線１２および第３層配線１３を順次形成した後、第３層配線１３の上部に絶縁膜１９を形成する。絶縁膜１９は、ＣＶＤ法で堆積した酸化シリコン膜、室化シリコン膜または塗布法で堆積したポリイミド膜などによって構成する。なお、第３層配線１３を形成する工程で同時にアライメントマーク２２も形成する。
次に、図５（ｂ）に示すように、フォトレジスト膜をマスクにして絶縁膜１９をドライエッチングすることにより、第３層配線１３の上部に複数の開孔（図示せず）を形成し、続いてこれらの開孔の内部にバリアメタル層２１を形成した後、バリアメタル層２１の上部にマイクロバンプ２０Ａを形成する。バリアメタル層２１は、例えば開孔の内部を含む絶縁膜１９上にスパッタリング法でＣｒ膜およびＮｉ膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで絶縁膜１９上の不要なＣｒ膜およびＮｉ膜を除去することによって形成する。また、マイクロバンプ２０Ａは、例えばバリアメタル層２１の上部を含む絶縁膜１９上にスパッタリング法またはメッキ法でＡｕ膜（またはＳｎ膜）を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで絶縁膜１９上の不要なＡｕ膜（またはＳｎ膜）を除去することによって形成する。
次に、マイクロバンプ２０Ａにプローブを当てて電気的特性の試験を行った後、シリコンウエハ１Ａをダイシングして複数のシリコン基板（チップ）１に分割することにより、前記図３に示したシリコン基板１が得られる。
このように、本実施形態の製造方法は、シリコンウエハ１Ａにｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３を形成した後、すなわちＣＭＯＳプロセスの全工程の約半分の工程をシリコンウエハ１Ａに実現した段階でマイクロバンプ２０Ａにプローブを当てて電気的特性の試験を行う。この方法によれば、ＣＭＯＳプロセスの全工程が終了した段階で電気的特性の試験を行う方法に比べてより早い段階で良品と不良品とを選別することができるので、ＣＭＯＳロジックＬＳＩの製造歩留まりを大幅に向上させることができ、その製造コストを低減することができる。
また、外部接続端子よりも数の多いマイクロバンプ２０Ａにプローブを当てて電気的特性の試験を行うことにより、ボンディングパッドなどの外部接続端子にプローブを当てて電気的特性の試験を行う方法に比べて精度の高い試験を行うことができるので、シリコン基板１に形成される埋め込みテスト回路（図示せず）の面積を大幅に低減もしくは削除することができる。これにより、シリコン基板１のサイズを小さくすることができるので、シリコンウエハ１Ａから取得されるシリコン基板１の数が増えると共に製造歩留まりが向上し、ＣＭＯＳロジックＬＳＩの製造コストを低減することができる。
また、マイクロバンプ２０Ａにプローブを当てて電気的特性の試験を行うことにより、テストパターンの長さを大幅に短縮することができるので、電気的特性の試験に要する時間を短縮することができ、試験工程のスループットが向上する。
マイクロバンプ２０Ａを使った電気的特性の検査精度を向上させる方法として、ガラス基板３０のマイクロバンプ２０Ｂには接続されない検査専用のマイクロバンプ２０Ａをシリコン基板１の最上部に別途形成してもよい。この場合は、シリコン基板１のマイクロバンプ２０Ａの数がガラス基板３０のマイクロバンプ２０Ｂの数よりも多くなる。
一方、ガラス基板３０に第４層配線１４〜第７層配線１７を形成する後半の工程は、シリコンウエハ１Ａに半導体素子や下層配線を形成する前半の工程とは異なる製造ラインを使用して実現され、前半の工程と並行して進められる。ただし、前半の工程で使用される製造設備の一部が後半の工程で使用される場合もある。
後半の工程では、例えば図６（ａ）、（ｂ）に示すようなガラス板３０Ａを使用する。このガラス板３０Ａは、破線で示すスクライブラインＳによって区画された矩形の領域がガラス基板３０の一個分に相当し、後述する製造工程の最終段階でガラス板３０ＡをスクライブラインＳに沿ってダイシングすることによって、多数のガラス基板３０に分割される。ガラス板３０Ａは、矩形のものを使用してもよいが、図６（ａ）に示すように、シリコンウエハと同じディスク（円盤）状とすることにより、シリコンウエハの製造ラインでの取り扱いが容易になる。
ガラス板３０Ａは、例えばＴＦＴ液晶用基板などに使用されている無アルカリガラス（組成：ＳｉＯ２／Ｂ２Ｏ３／Ａｌ２Ｏ３／ＲＯ（アルカリ土類金属酸化物）＝５０〜６０／５〜１５／１０〜１５／１５〜２５（重量％）、歪み点：６００〜７００℃、熱膨張率：３．５〜５．０ｐｐｍ／Ｋ）によって構成され、その板厚は０．５ｍｍ程度である。
無アルカリガラスは、反りや寸法変動が小さいので、フォトリソグラフィ技術を使ってガラス板３０Ａの主面上に微細な配線、スルーホール、マイクロバンプなどを高い寸法精度で形成することができる。また、無アルカリガラスは、シリコンに比べて安価であるため、シリコンウエハに第４層配線１４〜第７層配線１７を形成した場合に比べてＣＭＯＳロジックＬＳＩの製造コストを低減することができる。また、一般にガラスは、シリコンに比べて絶縁特性に優れ、渦電流損失が無いといった利点もある。
ガラス板３０Ａの材料としては、上記した無アルカリガラスに限らず、半導体センサなどの透明ガラス部分に一般的に使用されているホウケイ酸ガラスを使用することもできる。ホウケイ酸ガラスは、数％のアルカリ成分を含有している（無アルカリガラスは０．１重量％以下）ので、素子の電気的特性に及ぼす影響を考慮して使用する必要があるが、反りや寸法変動が無アルカリガラスと同程度に小さいので、フォトリソグラフィ技術を使った微細なパターンの形成に適している。また、ホウケイ酸ガラスの原価は無アルカリガラスの１／３〜１／５程度であるため、ＣＭＯＳロジックＬＳＩの製造コストをさらに低減することができる。
反りや寸法変動が小さく、アルカリ成分を含まないガラス材料として、石英ガラスを使用することもできるが、無アルカリガラスよりも高価であるという不利益がある。なお、ソーダガラスは、ホウケイ酸ガラスよりもさらに安価であるが、アルカリ成分の含有量が高く、素子の電気的特性を変動させる虞れがあるので好ましくない。また、ガラスに代えてシリコンウエハを使用することもできるが、前述したように、ガラスを使用した場合に比べて製造コストが高くなるなどの不利益がある。
なお、ガラスに含まれるアルカリ成分はその表面に析出し易いため、経時変化によってガラス基板３０の表面のアルカリ濃度が高くなる傾向がある。その対策としては、ＣＶＤ法などによってガラス板３０Ａの表面に窒化シリコン膜をコーティングし、アルカリ成分をバリアする方法が有効である。
上記ガラス板３０Ａを使って第４層配線１４〜第７層配線１７を形成するには、まず図７（ａ）に示すように、ガラス板３０Ａの主面にガラスと配線材料との接着力を増すための接着層３５を形成する。接着層３５は、例えばスパッタリング法で堆積したＴｉＮ（窒化チタン）膜やＴｉＷ（チタンタングステン）膜などによって構成する。
次に、図７（ｂ）に示すように、接着層３５の上部にスパッタリング法でＡｌ合金膜１７Ａを堆積した後、図７（ｃ）に示すように、フォトレジスト膜をマスクにしたドライエッチングでＡｌ合金膜１７Ａをパターニングすることによって、第７層配線１７およびアライメントマーク３３を形成する。
次に、図７（ｄ）に示すように、第７層配線１７の上部に層間絶縁膜９を形成した後、図７（ｅ）に示すように、フォトレジスト膜をマスクにして層間絶縁膜９をドライエッチングすることにより、第７層配線１７の上部にスルーホール１８を形成する。層間絶縁膜９は、ＣＶＤ法で堆積した酸化シリコン膜や塗布法で堆積したポリイミド膜などによって構成する。
次に、図８に示すように、上記図７（ｂ）〜図７（ｅ）に示す工程を複数回繰り返すことによって、第６層配線１６、第５層配線１５および第４層配線１４を順次形成した後、第４層配線１４の上部に絶縁膜１９を形成する。絶縁膜１９は、ＣＶＤ法で堆積した酸化シリコン膜、窒化シリコン膜または塗布法で堆積したポリイミド膜などによって構成する。
ガラス板３０Ａに形成された第７層配線１７〜第４層配線１４の線幅および配線間隔は、前述したように、シリコンウエハ１Ａに形成された第１層配線１１〜第３層配線１３の線幅および配線間隔よりも大きい。同様に、ガラス板３０Ａに形成されたスルーホール１８の径は、シリコンウエハ１Ａに形成されたスルーホール１０の径よりも大きい。
このように、本実施形態の製造方法は、幅の狭い微細な配線（第１層配線１１〜第３層配線１３）や径の小さいスルーホール１０をシリコンウエハ１Ａに形成し、幅の広い配線（第４層配線１４〜第７層配線１７）や径の大きいスルーホール１８をガラス板３０Ａに形成する。これにより、シリコン基板１のサイズを小さくすることができるので、シリコンウエハ１Ａから取得されるシリコン基板１の数が増えると共に製造歩留まりが向上し、ＣＭＯＳロジックＬＳＩの製造コストを低減することができる。
また、本実施形態の製造方法は、第４層配線１４〜第７層配線１７を通常のプロセスとは逆の順序で形成する。すなわち、通常のＣＭＯＳプロセスでは、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に第１層配線１１〜第３層配線１３を順次形成した後、第３層配線１３の上部に第４層配線１４、第５層配線１５、第６層配線１６および第７層配線１７をこの順序で形成する。これに対し、本実施形態の製造方法では、ガラス板３０Ａ上にまず最上層配線として機能する第７層配線１７を形成し、続いてその上部に第６層配線１６、第５層配線１５および第４層配線１４を順次形成する。
図９（ａ）は、このような本実施形態の製造方法を概念的を示す図であり、図９（ｂ）は、従来行われている製造方法を概念的に示す図である。ここでは、一つの工程を１枚のフォトマスクによって表し、複数の連続した工程を複数枚のフォトマスクの重ね合わせによって表している。
本実施形態の製造方法は、まずウエハプロセスの全工程（Ｍ０〜Ｍｎ）を前半の工程Ａ（Ｍ０〜Ｍｍ）と後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）とに分割し、前半の工程Ａ（Ｍ０〜Ｍｍ）は、第１基板（ここではシリコンウエハ１Ａ）に通常の順序（Ｍ０→Ｍｍ）で実現し、後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）は、第２基板（ここではガラス板３０Ａ）に通常の順序とは逆の順序（Ｍｎ→Ｍｍ＋１）で実現する。この後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）で第２基板にフォトマスクの回路パターンを転写する際には、後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）を通常の順序で実現するときに使用するフォトマスクのパターンを１８０°反転させたフォトマスクを使用する。
そして、工程Ａ（Ｍ０→Ｍｍ）の最終段階で電気特性の試験を行って良品の第１基板を抽出し、工程Ｂ（Ｍｎ→Ｍｍ＋１）の最終段階で電気特性の試験を行って良品の第２基板を抽出した後、良品の第１基板と良品の第２基板とを接続端子（ここではマイクロバンプ２０Ａ、２０Ｂ）を介して電気的に接続することによって、ウエハプロセスの全工程（Ｍ０〜Ｍｎ）が実現されたＬＳＩを得る。
上記のような製造方法によれば、２つの製造ラインを使って前半の工程Ａ（Ｍ０→Ｍｍ）と後半の工程Ｂ（Ｍｎ→Ｍｍ＋１）とを同時に並行して進めることができるので、全工程（Ｍ０〜Ｍｎ）を単一の基板に実現する場合に比べて製品の完成に要する期間（ＴＡＴ；Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を最大で半分程度まで短縮することができる。
また、前半の工程Ａ（Ｍ０〜Ｍｍ）と後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）とを第１基板と第２基板とに分けて実現することにより、それぞれの基板に実現される工程数は、単一の基板に全工程（Ｍ０〜Ｍｎ）を実現される比べてほぼ半分になる。これにより、工程数の増加につれて累積的に増加する不良率が大幅に低減されるので、製品の製造歩留まりを大幅に向上させることができる。
また、前半の工程Ａ（Ｍ０〜Ｍｍ）と後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）とで設計ルールを異ならせ、例えば微細なパターンを前半の工程Ａ（Ｍ０〜Ｍｍ）で第１基板に形成し、広いパターンを後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）で第２基板に形成する。これにより、微細なパターンを形成する前半の工程Ａ（Ｍ０〜Ｍｍ）では使用できなくなった１〜数世代前の製造設備を、広いパターンを形成する後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）で再利用することができるので、製品１個当りに転嫁される製造設備の原価償却費を低減し、製品の製造コストを低減することができる。
さらに、本実施形態の製造方法は、７層の配線１１〜１７の一部（第１層配線１１〜第３層配線１３）をシリコン基板１に形成し、他の一部をガラス基板３０に形成するので、それぞれの基板１、３０に形成される配線層の数は、７層の配線１１〜１７を単一の基板に形成する場合に比べて約半分となる。これにより、配線層の増加につれて累積的に増大する下地段差が緩和され、配線形成工程の歩留まりや上下の配線間の接続信頼性が向上する。これにより、層間絶縁膜に形成した溝の内部に配線材料を埋め込んだ後、層間絶縁膜上に残った不要な配線材料をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；化学的機械研磨）法で除去することによって埋込み配線を形成する、いわゆるダマシン（Ｄａｍａｓｃｅｎｅ）プロセスのような複雑でコストのかかる配線形成プロセスが不要となる。
次に、図１０に示すように、フォトレジスト膜をマスクにして絶縁膜１９をドライエッチングすることにより、第４層配線１４の上部に開孔（図示せず）を形成し、続いて開孔の内部にバリアメタル層２１を形成する。バリアメタル層２１は、例えば開孔の内部を含む絶縁膜１９上に蒸着法またはスパッタリング法でＣｒ膜およびＮｉ膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで絶縁膜１９上の不要なＣｒ膜およびＮｉ膜を除去することによって形成する。
次に、図１１に示すように、バリアメタル層２１の上部にマイクロバンプ２０Ｂを形成する。マイクロバンプ２０Ｂは、例えばバリアメタル層２１の上部を含む絶縁膜１９上に蒸着法、スパッタリング法またはメッキ法などでＡｕ膜（またはＳｎ膜）を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングで絶縁膜１９上の不要なＡｕ膜（またはＳｎ膜）を除去することによって形成する。
ガラス板３０Ａ上の配線（第４層配線１４〜第７層配線１７）は、スパッタリング法で堆積したＷ膜やメッキ法で形成したＣｕ膜で構成することもできる。メッキ法で形成したＣｕ膜を配線材料に用いる場合、ガラス板３０Ａと第７層配線１７との間に形成する接着層３５には、例えばスパッタリング法で堆積したＴｉＮ（窒化チタン）膜やＣｒ膜を使用する。また、上層の配線と下層の配線とを異なるメタル材料で構成することもできる。
ここまでの工程で、ガラス板３０Ａ上に第４層配線１４〜第７層配線１７およびマイクロバンプ２０Ｂが形成される。続いて、以下のような方法でガラス板３０Ａの裏面加工を行い、ＣＭＯＳロジックＬＳＩの外部接続端子を構成するバンプ電極３１を形成する。
まず、図１２に示すように、フッ酸を含むエッチング液を用いてガラス板３０Ａの裏面（下面）を板厚の半分程度までウェットエッチングすることにより、後の工程でバンプ電極３１が接続される領域に開孔３２Ａを形成する。また、このとき同時にアライメントマーク３３の直下のガラス板３０Ａに開孔３４を形成し、スクライブ領域のガラス板３０Ａにスクライブガイド３６を形成する。
ガラス板３０Ａの裏面をウェットエッチングする際は、開孔３２Ａ、３４およびスクライブガイド３６が形成される領域を除き、ガラス板３０Ａの裏面をフォトレジスト膜などで覆っておく。また、マイクロバンプ２０Ｂおよび配線（第４層配線１４〜第７層配線１７）が形成されたガラス板３０Ａの主面側もレジスト膜、カバーレイフィルム、紫外線の照射によって剥離が生じるＵＶフィルムなどで覆っておくことが望ましい。
次に、図１３に示すように、開孔３２Ａの内部のガラス板３０Ａをさらにウェットエッチングすることによって第７層配線１７に達する貫通孔３２を形成する。このウェットエッチングを行う際は、貫通孔３２を形成する領域を除き、ガラス板３０Ａの裏面をフォトレジスト膜などで覆っておく。また、ガラス板３０Ａの主面側もレジスト膜、カバーレイフィルム、ＵＶフィルムなどで覆っておく。
次に、図１４に示すように、貫通孔３２の底部にバリアメタル層３７を形成した後、貫通孔３２の内部にバンプ電極３１を形成する。バリアメタル層３７は、例えば貫通孔３２の内部を含むガラス板３０Ａの裏面に蒸着法またはスパッタリング法でＣｒ膜、Ｎｉ膜およびＡｕ膜を堆積し、続いてフォトレジスト膜をマスクにしたドライエッチングまたはウェットエッチングで不要なＣｒ膜、Ｎｉ膜およびＡｕ膜を除去することによって形成する。バリアメタル層３７は、貫通孔３２の内壁全体を覆うように形成してもよい。
また、バンプ電極３１は、マイクロバンプ２０Ａ、２０Ｂよりも低融点の共晶半田（Ｐｂ３７／Ｓｎ６３：１８３℃）や低温半田（Ｓｎ１７／Ｂｉ５７／Ｉｎ２６：７８．９℃）などで構成し、半田ボール供給法やスクリーン印刷法で貫通孔３２の内部に供給した半田をリフローすることによって形成する。バンプ電極３１の形状は、ボール状に限らず、ランド状とすることもできる。
次に、マイクロバンプ２０Ｂにプローブを当てて電気的特性の試験を行った後、ガラス板３０ＡをスクライブラインＳ（図６参照）に沿ってダイシングし、複数のガラス基板３０に分割することにより、前記図２に示したようなガラス基板３０が得られる。
ガラス板３０Ａのダイシング工程では、ガラス板３０ＡのスクライブラインＳに前述したスクライブガイド３６が形成されているので、ダイシングを容易に行うことができ、ダイシング時のガラス板３０Ａの欠けやバリの発生を抑制することができる。また、例えば図１５に示すように、スクライブラインＳの交点に位置するガラス板３０Ａにスクライブガイド３６よりも径の大きい丸穴３８などを形成しておくことにより、ダイシングをさらに容易に行うことができる。この丸穴３８は、ウェットエッチングでスクライブガイド３６を形成する工程で同時に形成する。
マイクロバンプ２０Ｂにプローブを当てて電気的特性の試験を行う際には、例えば図１６に示すような、ガラス板３０の主面上にプローブ回路（図示せず）とＮｉなどの硬質金属からなる突起状のコンタクト部２３とを形成し、裏面にはテスタに接続されるバンプ電極３１を形成したプローバ２４を使用してもよい。このプローバ２４は、前記シリコンウエハ１Ａの電気的特性を試験する際にも使用することができる。
ガラス板３０Ａの裏面をウェットエッチングして開孔３２Ａ、３４およびスクライブガイド２２を形成する工程（図１２参照）では、ウェットエッチングを２回に分けてもよい。この場合は、まず図１７（ａ）に示すように、フォトレジスト膜４０をマスクにしたウェットエッチングでガラス板３０Ａに浅い溝４４ａ、４４ｂ、４４ｃを形成する。続いて図１７（ｂ）に示すように、溝４４ａ、４４ｂ、４４ｃの側壁を覆う第２のフォトレジスト膜４１をマスクにして溝４４ａ、４４ｂ、４４ｃの底部のガラス板３０Ａをさらにウェットエッチングすることにより、開孔３２Ａ、３４およびスクライブガイド３６を形成する。
上記の方法によれば、工程は増えるが、溝４４ａ、４４ｂ、４４ｃの側壁をフォトレジスト膜４１で覆った状態で第２のウェットエッチングを行うので、開孔３２Ａ、３４およびスクライブガイド３６の内部のガラスがサイドエッチングされる量が低減され、貫通孔３２、開孔３４およびスクライブガイド３６を微細な寸法で精度よく形成することができる。
ガラス板３０Ａの裏面加工は、ドライエッチングとウェットエッチングとを組み合わせて行うこともできる。この場合は、まずフォトレジスト膜をマスクにしたドライエッチングでガラス板３０Ａに浅い溝を形成し、続いてこのフォトレジスト膜をマスクにしたウェットエッチングでガラス板３０Ａをさらにエッチングする。この方法によれば、ウェットエッチングに比べてスループットは低いが異方性の高いドライエッチングで浅い溝を形成した後、溝の内部のガラスをウェットエッチングするので、貫通孔３２、開孔３４およびスクライブガイド３６を微細な寸法で精度よく形成することができ、かつスループットの低下も僅かで済む。
ガラス板３０Ａの裏面加工は、レーザを用いて行うこともできる。レーザ光源としては、ガラスに吸収される波長（１０．６μｍ付近）の光源を持った炭酸ガスレーザを使用する。
ガラス板３０Ａの裏面加工は、アルミナなどの研磨剤をガラス基板に高圧で吹き付けるサンドブラスト法を用いて行うこともできる。この方法は、まず図１８（ａ）に示すように、ガラス板３０Ａの裏面の一部をメタルマスク４２で覆い、メタルマスク４２で覆われていない領域のガラス板３０Ａにアルミナなどの研磨剤４３を高圧で吹き付けることによって、開孔３２Ａ、３４およびスクライブガイド３６を形成する。ただし、サンドブラスト法による加工のみでは、ガラス板３０Ａの表面の荒れが大きいので、その後、さらにガラス板３０Ａの裏面をフッ酸、フッ酸／硝酸混液、アルカリなどのエッチング液で化学エッチングする。これにより、図１８（ｂ）に示すように、内壁面が滑らかな開孔３２Ａ、３４およびスクライブガイド３６を形成することができる。
ガラス板３０Ａの主面の加工（第４層配線１４〜第７層配線１７およびマイクロバンプ２０Ｂの形成）と裏面の加工（貫通孔３２、開孔１５、スクライブガイド２２の形成およびバンプ電極３１の接続）とは、上記した順序と異なる順序で行うこともできる。すなわち、例えばガラス板３０Ａの裏面に貫通孔３２、開孔３４、スクライブガイド３６を形成し、続いてガラス板３０Ａの主面に第４層配線１４〜第７層配線１７およびマイクロバンプ２０Ｂを形成した後、貫通孔３２にバンプ電極３１を接続してもよい。また、ガラス板３０Ａの裏面に開孔３２Ａ、３４およびスクライブガイド３６を形成し、続いてガラス板３０Ａの主面に第４層配線１４〜第７層配線１７およびマイクロバンプ２０Ｂを形成した後、開孔３２Ａをエッチングして貫通孔３２を形成し、その後、貫通孔３２にバンプ電極３１を接続してもよい。
本実施形態のＣＭＯＳロジックＬＳＩは、上記のような方法で製造されたシリコン基板１とガラス基板３０とをそれらの主面同士が対向するように重ね合わせてマイクロバンプ２０Ａ、２０Ｂを接合し、シリコン基板１に形成された回路（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線１１〜第３層配線１３）回路と、ガラス基板３０に形成された回路（第４層配線１４〜第７層配線１７）とを電気的に接続することによって、そのウエハプロセスが完了する。
シリコン基板１のマイクロバンプ２０Ａとガラス基板３０のマイクロバンプ２０Ｂとの接続は、Ａｕ／Ｓｎ共晶（Ａｕ８０／Ｓｎ２０：２８０℃、Ａｕ１０／Ｓｎ９０：２１７℃）接合あるいはＡｕ／Ａｕ熱圧着（４５０〜５５０℃）によって行う。
また、Ａｕ／Ｓｉ共晶（Ａｕ９８／Ｓｉ２：３７０℃）接合、Ａｕ／Ｇｅ共晶（Ａｕ８８／Ｓｉ１２：３５６℃）接合、高温半田（Ｐｂ９７．５／Ａｇ２．５：３０４℃）リフロー、Ｐｂフリー半田（Ｓｎ９６／Ａｇ３．５／Ｃｕ０．５：２６０℃）リフロー、Ｗプラグ／Ｉｎプール（Ｉｎ融点：１５６．６℃）埋め込み法などによって行うこともできる。
さらに、表面が清浄な金属同士を高真空下で接近させると常温で互いに接合する性質を利用した表面活性化接合法を用いることもできる。この場合の金属材料の組み合わせとしては、Ａｌ−Ａｌ、Ａｌ−Ｓｉ、Ｃｕ−Ｓｎ、Ｓｉ−ＧａＡｓ、Ｓｉ−ＩｎＰ、ＧａＡｓ−ＩｎＰなどを挙げることができる。
上記のようにして製造されたＣＭＯＳロジックＬＳＩは、シリコン基板１とガラス基板３０とをパッケージで封止することによって最終製品となる。封止の形態は、既存のパッケージを用いた種々の封止形態を適用することができる。
例えば図１９は、マイクロバンプ２０Ａ、２０Ｂの接続信頼性を向上させるために、シリコン基板１の主面とガラス基板３０の主面との隙間に封止樹脂（アンダーフィル樹脂）５１を充填した例である。
また、図２０に示すように、シリコン基板１の裏面（上面）側に放熱フィン５２を取り付けることにより、熱抵抗を低減することができる。また、本実施の形態のＣＭＯＳロジックＬＳＩは、ガラス基板３０に形成されたバンプ電極３１を放熱経路（サーマルビア）として利用することができるので、シリコン基板１で発生した熱の一部を、バンプ電極３１を通じてガラス基板３０の裏面側から外部に放散させることもできる。
実施の形態２
図２１は、本実施形態のＣＭＯＳロジックＬＳＩを示す断面図である。図示のように、このＣＭＯＳロジックＬＳＩは、動作特性や耐雑音特性の改善を目的として、ガラス基板３０の主面上にキャパシタ（Ｃ）を形成したものである。キャパシタ（Ｃ）の電極２５はスパッタリング法で堆積したＡｌ合金膜などの配線材料を使って形成し、容量絶縁膜２６は、ＣＶＤ法や陽極酸化法で堆積したＴａ２Ｏ５（酸化タンタル）膜などを使って形成する。また、図示は省略するが、インダクタンス（Ｌ）や抵抗（Ｒ）など、キャパシタ（Ｃ）以外の受動素子を形成することによって、動作特性や耐雑音特性をさらに改善することもできる。インダクタンス（Ｌ）は、スパッタリング法で堆積したＡｌ合金膜などの配線材料を使って形成し、抵抗（Ｒ）は、ＣＶＤ法で堆積した多結晶シリコン膜などを使って形成する。
キャパシタ（Ｃ）、インダクタンス（Ｌ）、抵抗（Ｒ）などの受動素子は、ガラス基板３０側に形成することが好ましい。すなわち、微細な配線（第１層配線１１〜第３層配線１３）や径の小さいスルーホール１０をシリコン基板１側に形成し、面積の大きい受動素子をガラス基板３０側に形成することにより、シリコン基板１のサイズを小さくすることができる。
なお、ガラスはシリコンに比べて帯電し易いため、特にガラス基板３０に受動素子（Ｌ、Ｃ、Ｒ）を形成するような場合は、素子を静電破壊から防ぐための対策が必要となる。
帯電防止対策としては、ガラス板３０Ａの主面や裏面に加工を施す際、例えば図２２や図２３に示すような除電装置６０を使ってガラス板３０Ａに付着した帯電粒子を除去することが有効である。図２２は、ガラス板３０Ａを支持する金属板６１の上方に除電装置６０を配置した例であり、図２３は、金属板６１の側方に除電装置６０を配置し、ガラス板３０Ａと金属板６１との間を効率よく除電できるようにした例である。除電装置６０としては、波長０．１３〜０．１４μｍの軟Ｘ線によって除電対象物近傍の気体分子を励起させて正負にイオン化し、帯電物表面の電荷を中和するものなどを使用する。
実施の形態３
本実施形態の半導体集積回路装置は、メモリセルの情報蓄積容量部であるキャパシタＣをメモリセル選択用ＭＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシタ（Ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ）構造を採用したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、図２４はその要部（メモリセルアレイ）を示す断面図である。また、図２５は、メモリセルの一部を構成するメモリセル選択用ＭＩＳＦＥＴＱｓと、メモリセルの情報を読み出すビット線ＢＬとが形成された部分を示す要部断面図、図２６は、メモリセルの他の一部を構成するキャパシタＣと、第１層配線７１および第２層配線７２が形成された部分を示す要部断面図である。
図示のように、このＤＲＡＭは、その一部であるメモリセル選択用ＭＩＳＦＥＴＱｓおよびビット線ＢＬがシリコン基板１の主面上に形成され、他の一部であるキャパシタＣ、第１層配線７１および第２層配線７２がシリコン基板１とは異なるガラス基板３０の主面上に形成されている。そして、シリコン基板１の最上部に形成された複数のマイクロバンプ２０Ａと、ガラス基板３０の最上部に形成された複数のマイクロバンプ２０Ｂとが図２５に示すように重ね合わされ、両者が電気的に接続されることによって、ＤＲＡＭの全体が構成されている。
すなわち、このＤＲＡＭは、その製造工程（ウエハプロセス）が２分割され、メモリセル選択用ＭＩＳＦＥＴＱｓおよびビット線ＢＬを形成する前半の工程と、キャパシタＣ、第１層配線７１および第２層配線７２を形成する後半の工程とが、シリコン基板１とガラス基板３０とに分けて実現される。
シリコン基板１にメモリセル選択用ＭＩＳＦＥＴＱｓおよびビット線ＢＬを形成する前半の工程は、周知のＤＲＡＭプロセスによって実現される。このプロセスについては、例えば特願平１１−１６６３２０号などに詳細な記載がある。また、メモリセル選択用ＭＩＳＦＥＴＱｓおよびビット線ＢＬが形成されたシリコン基板１の最上部に複数のマイクロバンプ２０Ａを形成する工程は、前記実施の形態１で説明した工程と同一である。そして、これらのマイクロバンプ２０Ａにプローブを当てて電気的特性の試験を行った後、シリコンウエハ１Ａをダイシングして複数のシリコン基板１に分割することにより、前記図２６に示したシリコン基板（チップ）１が得られる。
一方、ガラス基板３０にキャパシタＣ、第１層配線７１および第２層配線７２を形成する後半の工程は、通常のＤＲＡＭの製造工程とは逆の順序で行われる。すなわち、通常のＤＲＡＭの製造方法では、まずキャパシタＣの下部電極７３、容量絶縁膜７４および上部電極７５をこの順序で形成し、次にキャパシタＣの上部に第１層配線７１および第２層配線７２をこの順序で形成する。
これに対し、本実施形態の製造方法では、まずガラス基板３０上に最上層配線として機能する第２層配線７２を形成し、続いて第２層配線７２の上部に第１層配線７１を形成した後、第１層配線７１の上部にキャパシタＣの上部電極７５、容量絶縁膜７４および下部電極７３をこの順序で形成する。
第１層配線７１および第２層配線７２は、例えばＡｌ合金、Ｃｕ、Ｗ（などのメタルによって構成される。また、キャパシタＣの上部電極７５および下部電極７３は多結晶シリコン、ＴｉＮ、Ｒｕ（ルテニウム）、Ｗなどによって構成され、容量絶縁膜７４は、Ｔａ２Ｏ５（酸化タンタル）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）、ＰＺＴ（ＰｂＺｒＸＴｉ１−ＸＯ３）、ＰＬＴ（ＰｂＬａＸＴｉ１−ＸＯ３）、ＰＬＺＴ、ＰｂＴｉＯ３、ＳｒＴｉＯ３、ＢａＴｉＯ３などの高（強）誘電体によって構成される。
キャパシタＣの容量絶縁膜７４を上記のような高（強）誘電体で構成する場合は、高（強）誘電体膜を堆積した後に約７００℃以上の酸素雰囲気中で熱処理（アニール）を行い、膜中の酸素欠陥などを修復する必要がある。従来のＤＲＡＭの製造工程では、この高温熱処理によってメモリセル選択用ＭＩＳＦＥＴＱｓの特性が劣化する虞れがあったが、本実施形態の製造方法では、メモリセル選択用ＭＩＳＦＥＴＱｓとキャパシタＣとが異なる基板上に形成されるので、このような不具合を回避することができる。すなわち、メモリセル選択用ＭＩＳＦＥＴＱｓとキャパシタＣとを異なる基板上に形成する本実施形態の製造方法によれば、ＤＲＡＭの特性を向上させることができるので、その信頼性および製造歩留まりが向上する。
ガラス基板１の最上部に複数のマイクロバンプ２０Ｂを形成する工程およびガラス基板１の裏面にバンプ電極３１を形成する工程は、前記実施の形態１で説明した工程と同一である。そして、これらのマイクロバンプ２０Ｂにプローブを当てて電気的特性の試験を行った後、ガラス板３０Ａをダイシングして複数のガラス基板３０に分割することにより、前記図２６に示したガラス基板３０が得られる。
図２７（ａ）は、このような本実施形態の製造方法を概念的を示す図であり、図２７（ｂ）は、通常行われているＤＲＡＭの製造方法を概念的に示す図である。ここでは、一つの工程を１枚のフォトマスクによって表し、複数の連続した工程を複数枚のフォトマスクの重ね合わせによって表している。
本実施形態の製造方法は、前記実施の形態１と同様、まずウエハプロセスの全工程（Ｍ１〜Ｍｎ）を前半の工程Ａ（Ｍ１〜Ｍｍ）と後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）とに分割し、前半の工程Ａ（Ｍ１〜Ｍｍ）は、第１基板（ここではシリコン基板１）に通常の順序（Ｍ１〜Ｍｍ）で実現し、後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）は、第２基板（ここではガラス基板３０）に通常の順序とは逆の順序（Ｍｎ→Ｍｍ＋１）で実現する。
そして、工程Ａ（Ｍ１→Ｍｍ）の最終段階で電気特性の試験を行って良品の第１基板を抽出し、工程Ｂ（Ｍｎ→Ｍｍ＋１）の最終段階で電気特性の試験を行って良品の第２基板を抽出した後、良品の第１基板と良品の第２基板とをマイクロバンプを介して電気的に接続することによって、ウエハプロセスの全工程（Ｍ１〜Ｍｎ）が実現された完成品を得る。
上記のような製造方法によれば、２つの製造ラインを使って前半の工程Ａ（Ｍ１→Ｍｍ）と後半の工程Ｂ（Ｍｎ→Ｍｍ＋１）とを同時に並行して進めることができるので、製品の完成に要する期間（ＴＡＴ）を大幅に短縮することができる。また、前半の工程Ａ（Ｍ１〜Ｍｘ）と後半の工程Ｂ（Ｍｍ＋１〜Ｍｎ）とを第１基板と第２基板とに分けて実現することにより、工程数の増加につれて累積的に増加する不良率が大幅に低減されるので、製品の製造歩留まりを大幅に向上させることができる。
メモリセル選択用ＭＩＳＦＥＴＱｓとキャパシタＣとを異なる基板上に形成する本実施形態の製造方法は、ＤＲＡＭの他、例えば強誘電体の分極反転を記憶保持に利用する強誘電体メモリの製造方法に適用することもできる。
上記のようにして製造されたＤＲＡＭは、シリコン基板１とガラス基板３０とをパッケージで封止することによって最終製品となる。封止の形態は、既存のパッケージを用いた種々の封止形態を適用することができる。
なお、ガラス基板３０の側面から入射する光によってシリコン基板１に形成されたメモリが誤作動する虞れがあるような場合は、図２８に示すように、ガラス基板３０の側面を覆うキャップ５３でシリコン基板１を封止することが有効である。
実施の形態４
本実施形態の半導体集積回路装置は、高周波用バイポーラ−ＣＭＯＳＬＳＩであり、図２９はその要部を示す断面図である。また、図３０は、このＬＳＩの一部を構成するバイポーラ・トランジスタＱｂ、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線８１が形成された部分を示す要部断面図、図３１は、このＬＳＩの他の一部を構成する第２層配線８２および第３層配線８３が形成された部分を示す要部断面図である。
図示のように、このバイポーラ−ＣＭＯＳＬＳＩは、その一部であるバイポーラ・トランジスタＱｂ、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線８１がシリコン基板１の主面上に形成され、他の一部である第２層配線８２および第３層配線８３がシリコン基板１とは異なるガラス基板３０の主面上に形成されている。そして、シリコン基板１の最上部に形成された複数のマイクロバンプ２０Ａと、ガラス基板３０の最上部に形成された複数のマイクロバンプ２０Ｂとが図３１に示すように重ね合わされ、両者が電気的に接続されることによって、バイポーラ−ＣＭＯＳＬＳＩの全体が構成されている。
すなわち、このＬＳＩは、その製造工程が２分割され、シリコン基板１にバイポーラ・トランジスタＱｂ、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線８１を形成する前半の工程と、ガラス基板３０に第２層配線８２および第３層配線８３を形成する後半の工程とが、異なる製造ラインを使って同時に並行して行われる。
シリコン基板１にバイポーラ・トランジスタＱｂ、ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐおよび第１層配線８１を形成する前半の工程、周知のバイポーラ−ＣＭＯＳプロセスに従って行われる。また、シリコン基板１の最上部に複数のマイクロバンプ２０Ａを形成する工程は、前記実施の形態１で説明した工程と同一である。
一方、ガラス基板３０に第２層配線８２および第３層配線８３を形成する後半の工程は、通常とは逆の順序で行われる。すなわち、本実施形態の製造工程では、まずガラス基板３０上に第３層配線８３を形成し、続いて第３層配線８３の上部に第２層配線８２を形成する。なお、ガラス基板１の最上部に複数のマイクロバンプ２０Ｂを形成する工程およびガラス基板１の裏面にバンプ電極３１を形成する工程は、前記実施の形態１で説明した工程と同一である。
本実施形態によれば、アナログ特性の揃ったシリコン基板１とガラス基板３０とを組み合わせることができるので、高周波特性の向上したバイポーラ−ＣＭＯＳＬＳＩを低コストで実現することができる。
実施の形態５
本実施形態の半導体集積回路装置は、ロジックＬＳＩとメモリＬＳＩとによって構成されるシステムＬＳＩであり、図３２はその全体平面図、図３３は図３２のＡ−Ａ線に沿った概略断面図である。
このシステムＬＳＩは、例えばロジックＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）（１）、ロジックＩＰ（２）、ＤＲＡＭＩＰおよびフラッシュメモリＩＰからなる４つの機能ブロックによって構成されている。これら４つの機能ブロックのそれぞれは、４個のシリコン基板（チップ）９０Ａ、９０Ｂ、９０Ｃ、９０Ｄに分割されて形成され、これら４個のシリコン基板９０Ａ〜９０Ｄがガラス基板１００上に実装されることによって、システムＬＳＩの全体が構成されている。
シリコン基板９０Ａ〜９０Ｄとガラス基板１００との電気的接続は、シリコン基板９０Ａ〜９０Ｄの主面上に形成された複数のマイクロバンプ２０Ａとガラス基板１００の主面上に形成された複数のマイクロバンプ２０Ｂとを接合することによって行われている。
ガラス基板１００の主面上には、例えば２層の配線１０３、１０４が形成されている。また、ガラス基板１００の裏面（下面）には、システムＬＳＩの外部接続端子を構成する複数のバンプ電極１０１が形成されている。これらのバンプ電極１０１は、ガラス基板１００に形成された貫通孔１０２を通じて配線１０４と電気的に接続されている。
システムＬＳＩの機能ブロックの１つであるロジックＩＰ（１）は、その製造工程（ウエハプロセス）が２分割され、例えばＭＩＳＦＥＴなどの半導体素子および多層配線の一部を形成する工程と、多層配線の他の一部を形成する工程とがシリコン基板９０Ａとガラス基板１００とに分けて実現されている。同様に、その他の機能ブロックであるロジックＩＰ（２）、ＤＲＡＭＩＰおよびフラッシュメモリＩＰのそれぞれも、製造工程（ウエハプロセス）が２分割され、例えば半導体素子および多層配線の一部を形成する工程と、多層配線の他の一部を形成する工程とがシリコン基板９０Ｂ、９０Ｃ、９０Ｄとガラス基板１００とに分けて実現されている。
上記システムＬＳＩは、例えば図３４に示すような設計フローに従って、４個のシリコン基板９０Ａ〜９０Ｄに実現される工程（Ｍ０〜Ｍｍ）で使用されるフォトマスクと、１個のガラス基板１００に実現される工程（Ｍｍ＋１〜Ｍｎ）で使用されるフォトマスクとが作成される。
また、図３５は、このような本実施形態の製造方法を概念的を示す図であり、図３６は、製造フローを示す図である。ここでは、一つの工程を１枚のフォトマスクによって表し、複数の連続した工程を複数枚のフォトマスクの重ね合わせによって表している。また、シリコン基板９０Ａ〜９０Ｄに実現される工程数は機能ブロック毎に異なるが、ここでは説明を簡単にするため、シリコン基板９０Ａ〜９０Ｄに実現される工程数はすべて同じ（Ｍ０〜Ｍｍ）であるとする。
本実施形態の製造方法は、１つの機能ブロック（例えばロジックＩＰ（１））のウエハプロセスの全工程（Ｍ０〜Ｍｎ）を工程Ａ（Ｍ０〜Ｍｍ）と工程Ｂ（Ｍｍ＋１〜Ｍｎ）とに分割し、工程Ａ（Ｍ０〜Ｍｍ）は、第１基板（例えばシリコン基板９０Ａ）に通常の順序（Ｍ０□Ｍｍ）で実現し、工程Ｂ（Ｍｍ＋１〜Ｍｎ）は、第２基板（ここではガラス基板１００）に通常の順序とは逆の順序（Ｍｎ□Ｍｍ＋１）で実現する。また、工程Ａ（Ｍ０〜Ｍｍ）の最終段階でマイクロバンプ２０Ａにプローブを当てて電気特性の試験を行い、良品の第１基板（シリコン基板９０Ａ）を抽出する。
同様に、他のすべての機能ブロックについても、ウエハプロセスの全工程を工程Ａ（Ｍ０〜Ｍｘ）と工程Ｂ（Ｍｘ〜Ｍｎ）とに分割し、工程Ａ（Ｍ０〜Ｍｍ）は、第１基板（例えばシリコン基板９０Ｂ、９０Ｃ、９０Ｄ）に通常の順序（Ｍ０□Ｍｍ）で実現し、工程Ｂ（Ｍｍ＋１〜Ｍｎ）は、第２基板（ここではガラス基板１００）に通常の順序とは逆の順序（Ｍｎ□Ｍｍ＋１）で実現する。また、工程Ａ（Ｍ０〜Ｍｍ）の最終段階でマイクロバンプ２０Ａにプローブを当てて電気特性の試験を行い、良品の第１基板（シリコン基板９０Ｂ、９０Ｃ、９０Ｄ）を抽出する。
そして、工程Ｂ（Ｍｎ□Ｍｘ）の最終段階で電気特性の試験を行って良品の第２基板（ガラス基板１００）を抽出した後、良品の第１基板（シリコン基板９０Ａ、９０Ｂ、９０Ｃ、９０Ｄ）と良品の第２基板（ガラス基板１００）とをマイクロバンプ２０Ａ、２０Ｂを介して電気的に接続する。
上記のような製造方法によれば、複数の製造ラインを使って各機能ブロックの工程Ａ（Ｍ０〜Ｍｍ）と工程Ｂ（Ｍｍ＋１〜Ｍｎ）とを同時に並行して進めることができるので、製品の完成に要する期間（ＴＡＴ）を大幅に短縮することができる。また、各機能ブロックの工程Ａ（Ｍ０〜Ｍｍ）と工程Ｂ（Ｍｍ＋１〜Ｍｎ）とを第１基板と第２基板とに分けて実現することにより、工程数の増加につれて累積的に増加する不良率が大幅に低減されるので、製品の製造歩留まりを大幅に向上させることができる。
さらに、複数の機能ブロックのそれぞれの工程Ａ（Ｍ０〜Ｍｍ）を複数の第１基板に分けて実現することにより、複数の機能ブロックのそれぞれの工程Ａ（Ｍ０〜Ｍｍ）を単一の第１基板に混載して実現する場合に比べて、それぞれの第１基板の工程数が低減されると共に、それぞれの機能ブロックのプロセスを最適化することができるので、製品の信頼性および製造歩留まりをさらに向上させることができる。
それぞれの機能ブロックの製造工程をシリコン基板９０Ａ〜９０Ｄとガラス基板１００とに分けて実現する場合は、微細な設計ルールで形成される能動素子および配線をシリコン基板９０Ａ〜９０Ｄに形成し、幅の広い配線や大面積の受動素子をガラス基板１００に形成する。これにより、シリコン基板９０Ａ〜９０Ｄのサイズを小さくすることができるので、ガラス基板１００上に機能ブロックを高密度に実装することができる。また、４つの機能ブロックに共通する工程は、可能な限りガラス基板１００で実現することにより、工程数を減らすことができる。
図３７に示すように、シリコン基板９０Ａ、９０Ｂ、９０Ｃ、９０Ｄのそれぞれの主面には、クランプダイオードや抵抗素子などからなる保護回路を備えた入出力回路（Ｉ／Ｏ）が形成される。この場合、マイクロバンプ２０Ａ、２０Ｂを介してガラス基板１００の外部接続端子（バンプ電極１０１）に接続される入出力回路部分には、図３８に示すような高耐圧の保護回路が形成されるが、例えば機能ブロック間信号入出力回路のような外部接続端子（バンプ電極１０１）には接続されない入出力回路部分の保護回路は、より簡略な保護回路とすることにより、入出力回路（Ｉ／Ｏ）の占有面積を小さくしてシリコン基板９０Ｂ、９０Ｃ、９０Ｄのサイズを縮小することができる。
また、図３９に示すように、シリコン基板９０Ａ、９０Ｂ、９０Ｃ、９０Ｄの一部（例えばメモリＬＳＩが形成されたシリコン基板９０Ｂ、９０Ｃ）には入出力回路（Ｉ／Ｏ）を設けないようにすることもできる。この場合、入出力回路（Ｉ／Ｏ）を設けないシリコン基板（９０Ｂ、９０Ｃ）と外部接続端子（バンプ電極１０１）との接続は、シリコン基板９０Ａ、９０Ｄの入出力回路（Ｉ／Ｏ）を経由して行うようにする。これにより、例えばメモリＬＳＩが形成されたシリコン基板９０Ｂ、９０Ｃのサイズを縮小したり、メモリＬＳＩを大容量化したりすることができる。
また、ガラス基板１００の主面上には、上記したシリコン基板９０Ａ〜９０Ｄと共に、チップコンデンサなどの受動素子や、通常のウエハプロセスで製造されたＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）などを実装してもよい。
さらに、図４０に示すように、システムＬＳＩの外部接続端子を構成するバンプ電極１０１をガラス基板１００の主面側に配置してもよい。
また、前記実施の形態５において、それぞれの機能ブロックのプロセスを最適化するために、それぞれの機能ブロックを構成する信号配線を、シリコン基板９０Ａ〜９０Ｄの上にそれぞれ形成された多層配線によって接続し、異なる機能ブロックの間を接続する信号配線は、ガラス基板１００上に形成された多層配線によって接続するように、製造工程を２分割して多層配線を形成してもよい。
また、ガラス基板上に多層配線を形成するプロセスは、各シリコン基板９０Ａ〜９０Ｄ上に多層配線を形成するプロセスと異なってもよく、例えば層間絶縁膜をＣＶＤ法で堆積した酸化シリコン膜で構成する替わりに、塗布法で堆積したエポキシ系の樹脂で構成してもよい。
また、各シリコン基板９０Ａ〜９０Ｄの工程（Ｍ０〜Ｍｍ）を実現することによって形成されたＭＩＳＦＥＴや多層配線の上には、これらを保護する目的で、通常のウエハプロセスで形成される最終保護膜（ｐａｓｓｉｖａｔｉｏｎ ｆｉｌｍ）を形成してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
集積回路の一部が形成された第１基板の主面と、前記集積回路の他の一部が形成された第２基板の主面とを対向して配置し、前記第１基板に形成された第１接続端子と前記第２基板に形成された複数の第２接続端子とを介して前記集積回路の一部と他の一部とを電気的に接続した構造とすることにより、半導体集積回路装置の製造歩留まりの向上、開発期間（ＴＡＴ）の短縮を実現することができる。
【図面の簡単な説明】
図１は、本発明の実施の形態１である半導体集積回路装置を示す要部断面図である。
図２は、図１に示す半導体集積回路装置の一部を示すガラス基板の要部断面図である。
図３は、図１に示す半導体集積回路装置の他の一部を示すシリコン基板の要部断面図である。
図４（ａ）〜（ｃ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すシリコン基板の要部断面図である。
図５（ａ）、（ｂ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すシリコン基板の要部断面図である。
図６（ａ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の平面図、（ｂ）は、同じく断面図である。
図７（ａ）〜（ｅ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図８は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図９（ａ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を概念的を示す図であり、（ｂ）は、従来の製造方法を概念的に示す図である。
図１０は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１１は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１２は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１３は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１４は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１５は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の平面図である。
図１６は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１７（ａ）、（ｂ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１８（ａ）、（ｂ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を示すガラス板の要部断面図である。
図１９は、本発明の実施の形態１である半導体集積回路装置をパッケージに封止した状態示す断面図である。
図２０は、本発明の実施の形態１である半導体集積回路装置をパッケージに封止した状態示す断面図である。
図２１は、本発明の実施の形態２である半導体集積回路装置を示す要部断面図である。
図２２は、本発明で用いる除電装置の一例を示す説明図である。
図２３は、本発明で用いる除電装置の他の一例を示す説明図である。
図２４は、本発明の実施の形態３である半導体集積回路装置を示す要部断面図である。
図２５は、図２４に示す半導体集積回路装置の一部を示すシリコン基板の要部断面図である。
図２６は、図２４に示す半導体集積回路装置の他の一部を示すガラス基板の要部断面図である。
図２７は、（ａ）は、本発明の実施の形態１である半導体集積回路装置の製造方法を概念的に示す図であり、（ｂ）は、従来の製造方法を概念的に示す図である。
図２８は、本発明の実施の形態３である半導体集積回路装置をパッケージに封止した状態示す断面図である。
図２９は、本発明の実施の形態４である半導体集積回路装置を示す要部断面図である。
図３０は、図２９に示す半導体集積回路装置の一部を示すシリコン基板の要部断面図である。
図３１は、図２９に示す半導体集積回路装置の他の一部を示すガラス基板の要部断面図である。
図３２は、本発明の実施の形態５である半導体集積回路装置の概略平面図である。
図３３は、図３２のＡ−Ａ線に沿った断面図である
図３４は、本発明の実施の形態５である半導体集積回路装置の設計フローチャートを示す図である。
図３５は、本発明の実施の形態５である半導体集積回路装置の製造方法を概念的に示す図である。
図３６は、本発明の実施の形態５である半導体集積回路装置の製造フローチャートを示す図である。
図３７は、本発明の実施の形態５である半導体集積回路装置の入出力回路の一例を示す平面図である。
図３８は、図３７に示す入出力回路に形成された保護回路の説明図である。
図３９は、本発明の実施の形態５である半導体集積回路装置の入出力回路の他の一例を示す平面図である。
図４０は、本発明の他の実施の形態である半導体集積回路装置を示す要部断面図である。

Claims (12)

  1. 主面および裏面を有するガラス基板と、前記ガラス基板の主面上に形成された多層配線と、前記ガラス基板の裏面上に形成された第１の複数の接続端子と、主面を有する複数の半導体チップと、前記複数の半導体チップのそれぞれの主面上に形成された第２の複数の接続端子とを有する半導体集積回路装置であって、
    前記ガラス基板の主面上に形成された多層配線の各層は、層間絶縁膜に形成されたスルーホールを通じて電気的に接続され、
    前記多層配線と前記第１の複数の接続端子とは、前記ガラス基板に設けられた複数の貫通孔を通じて電気的に接続され、
    前記ガラス基板の主面上の上層に、前記多層配線と接続された第３の複数の接続端子を備え、
    前記複数の半導体チップの主面には、配線層を用いた第１アライメントマークが形成され、
    前記ガラス基板には、主面上に形成された配線層を用いた第２アライメントマークが形成され、
    前記複数の半導体チップの主面は、前記第１アライメントマークと前記第２アライメントマークを基準として、前記ガラス基板の主面と対向して配置されており、前記第２の複数の接続端子の少なくとも一部は、前記第３の複数の接続端子と前記多層配線を介して前記第１の複数の接続端子と電気的に接続されていることを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、前記ガラス基板は、無アルカリガラスによって構成されていることを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、前記複数の貫通孔は、前記ガラス基板をサンドブラスト法で処理することにより形成されたものであることを特徴とする半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、前記複数の貫通孔は、前記ガラス基板をサンドブラスト法およびエッチング法で処理することにより形成されたものであることを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、前記多層配線を介して接続された前記第２の複数の接続端子は、前記複数の半導体チップのうちの別々の半導体チップの主面上に形成された信号配線用の接続端子であることを特徴とする半導体集積回路装置。
  6. 主面および裏面を有するガラス基板と、前記ガラス基板の主面上に形成された多層配線と、前記ガラス基板の裏面上に形成された第１の複数の接続端子と、主面を有する半導体チップと、前記半導体チップの主面上に形成された第２の複数の接続端子とを有する半導体集積回路装置であって、
    前記ガラス基板の主面上に形成された多層配線の各層は、層間絶縁膜に形成されたスルーホールを通じて電気的に接続され、
    前記多層配線と前記第１の複数の接続端子とは、前記ガラス基板に設けられた複数の貫通孔を通じて電気的に接続され、
    前記ガラス基板の主面上の上層に、前記多層配線と接続された第３の複数の接続端子を備え、
    前記半導体チップの主面には、配線層を用いた第１アライメントマークが形成され、
    前記ガラス基板には、配線層を用いた第２アライメントマークが形成され、
    前記半導体チップの主面は、前記第１アライメントマークと前記第２アライメントマークを基準として、前記ガラス基板の主面と対向して配置されており、前記第２の複数の接続端子の少なくとも一部は、前記第３の複数の接続端子と前記多層配線を介して前記第１の複数の接続端子と電気的に接続されており、前記第１の複数の接続端子のそれぞれは、半田突起電極であることを特徴とする半導体集積回路装置。
  7. 請求項６記載の半導体集積回路装置において、前記第１の複数の接続端子の径は、前記第２の複数の接続端子の径よりも大きいことを特徴とする半導体集積回路装置。
  8. 主面および裏面を有するガラス基板と、前記ガラス基板の主面上に形成された多層配線と、前記ガラス基板の裏面上に形成された第１の複数の接続端子と、主面を有する半導体チップと、前記半導体チップの主面上に形成された第２の複数の接続端子とを有する半導体集積回路装置であって、
    前記ガラス基板の主面上に形成された多層配線の各層は、層間絶縁膜に形成されたスルーホールを通じて電気的に接続され、
    前記多層配線と前記第１の複数の接続端子とは、前記ガラス基板に設けられた複数の貫通孔を通じて電気的に接続され、
    前記半導体チップの主面には、配線層を用いた第１アライメントマークが形成され、
    前記ガラス基板には、主面上に形成された配線層を用いた第２アライメントマークが形成され、
    前記半導体チップの主面は、前記第１アライメントマークと前記第２アライメントマークを基準として、前記ガラス基板の主面と対向して配置されており、前記多層配線上には第３の複数の接続端子が形成されており、前記第２の複数の接続端子は、前記第３の複数の接続端子を介して前記多層配線と電気的に接続されており、前記第２の複数の接続端子と前記第３の複数の接続端子とは、Ａｕ／Ｓｎ共晶合金またはＡｕ／Ａｕ熱圧着によって互いに接合されていることを特徴とする半導体集積回路装置。
  9. 主面および裏面を有するガラス基板と、前記ガラス基板の主面上に形成された多層配線と、前記ガラス基板の裏面上に形成された第１の複数の接続端子と、主面を有する半導体チップと、前記半導体チップの主面上に形成された第２の複数の接続端子とを有する半導体集積回路装置であって、
    前記ガラス基板の主面上に形成された多層配線の各層は、層間絶縁膜に形成されたスルーホールを通じて電気的に接続され、
    前記多層配線と前記第１の複数の接続端子とは、前記ガラス基板に設けられた複数の貫通孔を通じて電気的に接続され、
    前記ガラス基板の主面上の上層に、前記多層配線と接続された第３の複数の接続端子を備え、
    前記半導体チップの主面には、配線層を用いた第１アライメントマークが形成され、
    前記ガラス基板には、主面上に形成された配線層を用いた第２アライメントマークが形成され、
    前記半導体チップの主面は、前記第１アライメントマークと前記第２アライメントマークを基準として、前記ガラス基板の主面と対向して配置されており、前記第２の複数の接続端子の少なくとも一部は、前記第３の複数の接続端子と前記多層配線を介して前記第１の複数の接続端子と電気的に接続されており、前記ガラス基板は、無アルカリガラスからなることを特徴とする半導体集積回路装置。
  10. 主面および裏面を有するガラス基板と、前記ガラス基板の主面上に形成された多層配線と、前記ガラス基板の裏面上に形成された第１の複数の接続端子と、主面を有する半導体チップと、前記半導体チップの主面上に形成された第２の複数の接続端子とを有する半導体集積回路装置であって、
    前記ガラス基板の主面上に形成された多層配線の各層は、層間絶縁膜に形成されたスルーホールを通じて電気的に接続され、
    前記多層配線と前記第１の複数の接続端子とは、前記ガラス基板に設けられた複数の貫通孔を通じて電気的に接続され、
    前記ガラス基板の主面上の上層に、前記多層配線と接続された第３の複数の接続端子を備え、
    前記半導体チップの主面には、配線層を用いた第１アライメントマークが形成され、
    前記ガラス基板には、主面上に形成された配線層を用いた第２アライメントマークが形成され、
    前記半導体チップの主面は、前記第１アライメントマークと前記第２アライメントマークを基準として、前記ガラス基板の主面と対向して配置されており、前記第２の複数の接続端子の少なくとも一部は、前記第３の複数の接続端子と前記多層配線を介して前記第１の複数の接続端子と電気的に接続されており、前記ガラス基板のアルカリ成分含有量は、０．１ｗ％以下であることを特徴とする半導体集積回路装置。
  11. 主面および裏面を有するガラス基板と、前記ガラス基板の主面上に形成された多層配線と、前記ガラス基板の裏面上に形成された第１の複数の接続端子と、主面を有する半導体チップと、前記半導体チップの主面上に形成された第２の複数の接続端子とを有する半導体集積回路装置であって、
    前記ガラス基板の主面上に形成された多層配線の各層は、層間絶縁膜に形成されたスルーホールを通じて電気的に接続され、
    前記多層配線と前記第１の複数の接続端子とは、前記ガラス基板に設けられた複数の貫通孔を通じて電気的に接続され、
    前記ガラス基板の主面上の上層に、前記多層配線と接続された第３の複数の接続端子を備え、
    前記半導体チップの主面には、配線層を用いた第１アライメントマークが形成され、
    前記ガラス基板には、主面上に形成された配線層を用いた第２アライメントマークが形成され、
    前記半導体チップの主面は、前記第１アライメントマークと前記第２アライメントマークを基準として、前記ガラス基板の主面と対向して配置されており、前記第２の複数の接続端子の少なくとも一部は、前記第３の複数の接続端子と前記多層配線を介して前記第１の複数の接続端子と電気的に接続されており、前記ガラス基板の一部には、受動素子が形成されていることを特徴とする半導体集積回路装置。
  12. 請求項１１記載の半導体集積回路装置において、前記ガラス基板の熱伝導度は、前記半導体チップを構成するシリコン基板よりも小さいことを特徴とする半導体集積回路装置。
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