[go: up one dir, main page]

JP3994980B2 - 素子搭載用基板及びその製造方法並びに半導体素子実装方法 - Google Patents

素子搭載用基板及びその製造方法並びに半導体素子実装方法 Download PDF

Info

Publication number
JP3994980B2
JP3994980B2 JP2004093999A JP2004093999A JP3994980B2 JP 3994980 B2 JP3994980 B2 JP 3994980B2 JP 2004093999 A JP2004093999 A JP 2004093999A JP 2004093999 A JP2004093999 A JP 2004093999A JP 3994980 B2 JP3994980 B2 JP 3994980B2
Authority
JP
Japan
Prior art keywords
layer
element mounting
solder layer
mounting substrate
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004093999A
Other languages
English (en)
Other versions
JP2005285882A (ja
Inventor
猛 藤永
一弘 廣瀬
英昭 竹盛
俊晃 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2004093999A priority Critical patent/JP3994980B2/ja
Priority to CNB200510006752XA priority patent/CN100369530C/zh
Priority to US11/056,169 priority patent/US7476977B2/en
Publication of JP2005285882A publication Critical patent/JP2005285882A/ja
Priority to US11/747,344 priority patent/US7452798B2/en
Application granted granted Critical
Publication of JP3994980B2 publication Critical patent/JP3994980B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B23K1/0008—Soldering, e.g. brazing, or unsoldering specially adapted for particular articles or work
    • B23K1/0016—Brazing of electronic components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/83815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Engineering (AREA)
  • Die Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

本発明は、素子搭載用基板及びその製造方法並びに半導体素子実装方法に関する。
基板上へ半導体回路素子を接続するはんだ技術として特許文献１があげられる。表面にメタライズ層を備えた基板上に半導体回路素子を接続する際、はんだ層をＣＣＤカメラ等で撮影しながら、はんだの融点以上の温度に基板を加熱して、はんだ層を溶解させている。ＣＣＤカメラの画像より、はんだ層の溶融に伴う表面状態の変化を読み取ることから搭載を開始する時間を決定している。
特開２００１−５７４６８号公報
しかしながら、共晶点の組成のＡｕ−Ｓｎはんだは、溶融の前後でともに、はんだ層表面が平滑であり、表面状態の変化をＣＣＤカメラ等の撮影により得られた画像データからでは識別がしづらく、実装する位置と時間を誤って認識してしまう場合があった。これにより、接合精度や接合性などの接合不良という課題があった。
本発明の目的は、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法並びに半導体素子実装方法を提供することにある。
半導体回路素子と接続する側のはんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設ける。
本発明によると、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法並びに半導体素子実装方法を提供することができる。
表面にメタライズ層を備えた基板上に半導体回路素子を接続する方法として、共晶点の組成のＡｕ−Ｓｎ合金（Ａｕ−Ｓｎ共晶はんだ）等を用いた、はんだ付け技術がある。そのはんだ付け手順を説明する。
まず、予めメタライズ層を蒸着やスパッタなどの成膜方法で、基板の半導体回路素子を搭載したい面上に形成する。その後、メタライズ層上に、ホトリソグラフィー技術によりパターンニングしたホトレジストを形成する。その上に蒸着やスパッタなどの成膜方法ではんだ層を形成し、リフトオフ工程を経て、はんだ層のパターンニングを行う。最後に基板上のはんだ層と半導体回路素子の実装面を接続する。このとき、一般には機械によって自動的に素子を搭載するが、はんだを加熱及び溶解する前に素子を搭載する場合と、加熱及び溶解した後で搭載する場合がある。後者の場合においては、機械自体で素子を搭載する位置と搭載を開始する時間を決定する必要がある。そこで、基板上のはんだ層を実装用の機械と連動しているＣＣＤカメラ等で撮影しながら、はんだの融点以上の温度に基板を加熱して、はんだ層を溶解させる。このとき、ＣＣＤカメラの画像より、はんだ層の位置から搭載する位置を、はんだ層の溶融に伴う表面状態の変化を読み取ることによって、搭載を開始する時間を決定する。
但し、共晶点の組成のＡｕ−Ｓｎはんだは、溶融の前後で、はんだ層表面が平滑である。そして、ＣＣＤカメラ等の撮影によって、その表面状態を画像データとしても、表面が平滑であるため、表面状態の変化の識別が困難である。つまり、実装する位置と時間を誤って認識してしまう場合がある。このような不具合があると、機械が半導体回路素子をはんだ層からずれて搭載したり、はんだ層が溶融しているにもかかわらず、搭載を開始しない等の実装時の不具合が発生してしまう。さらには、はんだ層が溶解してから時間が経過してから素子を実装してしまう。また、はんだが溶解してから時間が経過するに伴い、はんだ層中にメタライズ層中のＡｕの拡散が進行してしまい、はんだ組成が、共晶組成よりもＡｕリッチとなる。このようにＡｕリッチの組成となると、融点の高いζ相ＡｕＳｎ合金が析出する組成領域にはいるため、液相線の温度は、共晶点から離れるのに伴い急上昇する。このため、通常の接続温度（３３０〜３５０℃）ではζ相(Ａｕ5Ｓｎ) と液相の共存領域となり、ζ相が析出し、はんだの一部が凝固する現象が発生する。よって、はんだ層の溶解から遅れて半導体回路素子が搭載されると、一部のはんだが凝固しているために、素子表面の電極層とはんだ層が十分に濡れ合わずに、素子と基板とが強固に接続されないという不具合も発生する。
本発明の実施の形態では、表面に半導体回路素子を接続するためのはんだ層を備えた基板であって、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識することができ、実装時の接続不良を低減させるために、素子搭載用基板に特別な工夫をした。
具体的には、基板と半導体回路素子とを接続するためのはんだ層の最表面に、Ａｕ−
Ｓｎ合金のδ相の結晶粒子を含む層を形成した。例えば、表面にメタライズ層を備えた基板上にはんだ層を形成する。そして、そのはんだ層は、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む固相リッチ層とＡｕ−Ｓｎ合金における共晶点の共晶組成である液相リッチ層からなり、それぞれの層が縦に３層、基板に近い方から、固相リッチ層，液相リッチ層，固相リッチ層の順に構成する。このとき、特定の温度域において、各層が平衡状態となるように設定されている。さらに、メタライズ層とはんだ層の問にＡｕの拡散防止用のバリア層として、ＰｔやＮｉ等の金属層を設ける。
本発明の実施例を、図１，図２，図３を用い以下に説明する。図１は、本発明の実施例である半導体回路素子搭載用基板の断面図を示し、図２は、Ａｕ−Ｓｎの二元系平衡状態図を示し、図３は、本発明の実施例である半導体回路素子搭載用基板の製造工程及び半導体素子実装工程を示す。
図１に示すように、素子搭載用基板は、基板２０上にメタライズ層２１を有し、そのメタライズ層２１上に、はんだ層３１を設けるものである。
メタライズ層２１は、基板２０の表面に、基板との接着性の高い金属材料であるＴｉ層あるいはＣｒ層等の接着層２、その上に配置されたＰｔ，Ｎｉ，Ｃｕなどの金属層３、さらにその上に酸化防止のために配置されたＡｕ層４等により構成されている。つまり、基板２０側から順次、接着層２，金属層３，酸化防止層であるＡｕ層４が形成される。
はんだ層３１は、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む固相リッチ層６，固相リッチ層８とＡｕ−Ｓｎ合金における共晶点の共晶組成である液相リッチ層７とを備えている。つまり、縦に３層、メタライズ層２１に近い方から、固相リッチ層６，液相リッチ層７，固相リッチ層８の順に縦に３層構成されている。
図２に示すように、Ａｕ−Ｓｎ合金には、δ相と液相との共存領域が存在する。このことから明らかなように、２７８℃以上４１９.３℃ 以下の任意の温度のδ相のＡｕ−Ｓｎ合金（固相）は、液相線上の組成のＡｕ−Ｓｎ合金（液相）と平衡である。すなわち、
２７８℃以上４１９.３℃ 以下の範囲内の任意の温度においては、液相線上の組成のＡｕ−Ｓｎ合金（液相）とδ相のＡｕ−Ｓｎ合金（固相）とがお互いに接触していても、固相が液相に溶けることはなく、液相が凝固することもなく、固相と液相が共存する。よって、基板２０上へ半導体回路素子を実装する際に２７８℃以上４１９.３℃ 以下の任意の所望の温度にて加熱すると、固相リッチ層中のδ相の結晶粒子は溶けることなく、また、液相リッチ層中の液相部分も凝固することなく存在することができる。
本実施の形態では、固相リッチ層６，固相リッチ層８の具体的な組成は、δ相の組成領域である、Ａｕ５０at.％−Ｓｎ５０at.％を中心とした幅の狭い領域内に入るような組成範囲である（図２を参照）。
このように、半導体回路素子と接続する側のはんだ層の表面である固相リッチ層８に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設けたことにより、実装時の加熱によって、はんだ層が溶融すると、最表面の固相リッチ層８では、δ相の結晶粒子（固体）が析出し、そのδ相の結晶粒子（固体）が表面に凹凸をつくり、はんだ層の表面状態を変化させる。このように表面状態の変化を起こす最表層の固相リッチ層８は、はんだの溶融開始を示すマーカーとして働き、ＣＣＤカメラ等の撮影からの画像認識を容易とする。
また、下部層の固相リッチ層６では、δ相の結晶粒子（固体）が液相リッチ層７中の融液のメタライズ層２１への到達を妨げ、なおかつ、メタライズ層２１中のＡｕ層４中への拡散を防ぐバリア層として機能する。仮に、はんだ層中にＡｕが拡散すると、はんだ組成がＡｕリッチとなるので、各はんだ層間の平衡状態を保持できなくなる。
はんだ層が、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層である固相リッチ層６及び固相リッチ層８によって、Ａｕ−Ｓｎ合金の共晶点の共晶組成である液相リッチ層７を上下で挟み込む構造としているので、前述の効果が得られる。
なお、固相リッチ層６及び固相リッチ層８の組成は、上記に示したδ層の組成領域から多少ずれた組成であってもよい。具体的には、Ｓｎ：４５at.％以上５５at.％以下、残部ＡｕのＡｕ−Ｓｎ合金により、固相リッチ層６及び固相リッチ層８を形成することが可能である。このような組成にした場合、実装時に加熱すると、例えば、固相リッチ層６及び固相リッチ層８では、δ相（固体）の結晶粒子と液相とが共存する状態となる。しかしながら、上記したＳｎ：４５at.％以上５５at.％以下組成範囲であれば、生じる液相の量が少ないため、δ相の結晶粒子が、最表層では溶融開始を示すマーカーとして、下部層ではバリア層として機能できる。
また、液相はんだ層である液相リッチ層７は、本実施の形態では、共晶点の組成のＡｕ−Ｓｎ合金からなり、具体的な組成は、Ａｕ７１at.％−Ｓｎ２９at.％としている（図２を参照）。はんだ層の最表面である固相リッチ層８以外のはんだ層部分が、ＡｕとＳｎの組成の異なる層である液相リッチ層７を設け、上下に２層重なった構造としている。この液相リッチ層７は、固相リッチ層８と平衡状態を保つだけでなく、半導体回路素子の電極層へ濡れ広がり、基板と素子とを強固に接続させるという働きも有する。
なお、液相リッチ層７は、この共晶組成に限定されるものではなく、これ以外の組成であってもよい。すなわち、図２のように２７８℃以上４１９.３℃ 以下の液相線上の組成及び温度のＡｕ−Ｓｎ合金は固相リッチ層のδ相と平衡であるから、Ｓｎ：２９at.％以上５０at.％未満のＡｕ−Ｓｎ合金によりはんだ層を形成することができる。この場合、接続時に接続温度をそのはんだ層の組成の液相線温度に設定する。これにより、接続時に、上記平衡状態が得られ、固相リッチ層が最表面では、溶融時にはんだの表面状態を凹凸にする、溶融状態を示すマーカーとして働き、下部層では液相リッチ層中の融液のメタライズ層への到達、およびメタライズ中のＡｕの拡散を防止するバリア層としての役割を果たす。
ただし、Ｓｎ：２９at.％以上５０at.％未満であっても、Ｓｎの割合が多くなるにつれて液相線温度が高くなり、接続温度を高くする必要があるため、接続温度を低くするためにも、Ｓｎ４５at.％程度以下にすることが望ましい。
本実施例では、はんだ層３１とメタライズ層２１との間にバリア層としてＰｔ層５を配置している。このＰｔ層５は、はんだ層３１中にＡｕ層４中のＡｕが拡散していくのを防止することで、はんだ層３１のＡｕ−Ｓｎ組成を安定に保つ役割をする。はんだ層３１が、上述したように固相リッチ層６，固相リッチ層８，液相リッチ層７の３層を保持し、それぞれの界面で平衡状態を保つためにも、はんだ層外からのＡｕの拡散を防ぐ役割果たすＰｔ層５は重要なバリア層である。
また、上述のように、はんだ層下部の固相リッチ層６が同様にバリア層として働くが、Ｐｔ層を設けたほうが更に効果が得られる。上記バリア層として、同様にＡｕが拡散することを防止する効果が得られるＮｉ等の金属層も含まれる。
また、構造として、金属層によるバリア層自体がない場合も含まれるが、はんだ層３１の組成を保持し、はんだ層中の各層での平衡状態を安定して保つという点では、バリア層を配置した方が望ましい。
次に上述してきた図１の半導体回路素子搭載用基板の製造方法及び半導体素子実装方法を図３に基づいて説明する。図３に示す製造及び実装工程である（ａ）〜（ｄ）の工程に従って、半導体回路素子搭載用基板が製造される。
基板工程（ａ）では、まず、基板２０を準備する。
メタライズ工程（ｂ）では、基板２０のうち半導体回路素子を接続する面にメタライズ層２１を、接着層２，金属層３，Ａｕ層４の順に、蒸着法により形成する。
ホトレジスト工程（ｃ−１）では、メタライズ層２１を形成した面上にホトレジスト９を全面塗布する。
ホトリソグラフィー工程（ｃ−２）では、塗布されたホトレジスト９のパターンを、ホトリソグラフィー技術を用いて形成する。
はんだ層形成工程（ｃ−３）では、ホトレジスト９のパターン及びメタライズ層２１の上に、バリア層であるＰｔ層５，はんだ層３１の順でそれぞれを蒸着法により全面に形成する。このとき、はんだ層３１は、メタライズ層２１側から、固相リッチ層６，液相リッチ層７，固相リッチ層８の順の構造となるように形成する。このとき、固相リッチ層６，固相リッチ層８は上述したようにＡｕ−Ｓｎ合金のδ相領域の組成（Ａｕ５０at.％−
Ｓｎ５０at.％ ）となるように蒸着時のＡｕとＳｎのソース量を制御する。また、液相リッチ層７についても、Ａｕ−Ｓｎの共晶組成（Ａｕ７１at.％−Ｓｎ２９at.％）となるようにソース量を制御する。
リフトオフ工程（ｃ−４）では、リフトオフを実施し、バリア層であるＰｔ層５，はんだ層３１のパターンを形成する。
接続工程（ｄ）では、半導体回路素子を基板と接続するために、基板を予め定められた接続温度に加熱する。このとき、はんだ層の溶解を画像認識するため、実装用の機械と連動しているＣＣＤカメラにてはんだ層を撮影する。接続温度は、はんだ層３１を溶解することのできる温度である。本実施例では、はんだ層３１の液相線温度が共晶点２７８℃であるため、接続温度を２７８℃とした。このとき液相リッチ層７は溶解するが２７８℃のδ相のＡｕ−Ｓｎ合金である固相リッチ層６，固相リッチ層８は、固体のままで、両者は平衡する。そして、最表層の固相リッチ層８では、δ相の結晶粒子（固体）が表面に凹凸をつくり、はんだ層の表面状態を変化させる。このときの変化をＣＣＤカメラにて読み取り、実装用の機械が半導体回路素子４０を基板上に搭載を開始する。つまり、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を加熱して溶融し、その溶融状態を画像認識により確認しながらはんだ付けすることで、δ相の結晶粒子（固体）が形成する表面の凹凸によって、容易に溶融状態を確認でき、半導体素子実装の際の位置や時期を適切にすることができる。従い、接続不良等の実装時の不具合を抑制できる。
ここで、半導体回路素子４０の接続面には、あらかじめ、電極層４１が形成されており、その電極層４１は、メタライズ層２１と同じく、接着層２，金属層３，Ａｕ層４の３層により構成されている。搭載されたときに、最表面の固相リッチ層８中の融液部が素子のメタライズ層４０へ濡れ広がる。また、下部層の固相リッチ層６ではδ相の結晶粒子（固体）がバリア層の役割をし、固相リッチ層６，固相リッチ層８と液相リッチ層７の平衡状態を保持するとともに、液相リッチ層７へのメタライズ中のＡｕの拡散を防止することで、組成のＡｕリッチ化を抑制し、接続不良の原因となるζ相(Ａｕ5Ｓｎ) の析出を防ぐ。そして、液相リッチ層７は、組成を変化させることなく、安定した溶融状態を維持する。その後、基板を冷却する。これにより、液相リッチ層７の融液からはδ相とζ相の共晶が析出し、液相リッチ層７は共晶組織の固相となり、上下の固相リッチ層６，固相リッチ層８と接合する。このとき、液相リッチ層７と固相リッチ層６，固相リッチ層８は組成が異なるが、いずれもＡｕ−Ｓｎ合金であるため、液相リッチ層７と固相リッチ層６，固相リッチ層８とは密着性がよく、強固に接合する。さらに、メタライズ層２１のＡｕ層４へ濡れ広がった最表面の固相リッチ層８中の融液も同様にδ相とζ相の共晶が析出し、共晶組織の固相となり、メタライズ層２１と接着する。
本実施例では、以上のような製造工程及び実装工程により、半導体回路素子を基板上に実装することができる。そして、表面上にはんだ層を備えた素子搭載用基板であって、基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動を容易に画像認識することができ、実装時の接続不良を低減させる構造を備えた基板を提供することができる。
基板上へ半導体回路素子を実装する際に、はんだ層の表面状態から溶融挙動をＣＣＤカメラ等で容易に画像認識し、実装時の接続不良を低減できる素子搭載用基板及びその製造方法を提供することができる。
本発明の実施例である半導体回路素子搭載用基板の断面図を示す。 Ａｕ−Ｓｎの二元系平衡状態図を示す。 本発明の実施例である半導体回路素子搭載用基板の製造工程を示す。
符号の説明
２…接着層、３…金属層、４…Ａｕ層、５…Ｐｔ層、６，８…固相リッチ層、７…液相リッチ層、２０…基板、２１…メタライズ層、３１…はんだ層。

Claims (11)

  1. 半導体回路素子と接続するためのはんだ層を有する素子搭載用基板であって、前記半導体回路素子と接続する側の該はんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を設けたことを特徴とする素子搭載用基板。
  2. 基板と半導体回路素子とを接続するはんだ層の基板側最表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を形成することを特徴とする素子搭載用基板。
  3. 請求項１又は請求項２に記載の素子搭載用基板において、
    該はんだ層の最表面以外のはんだ層部分が、ＡｕとＳｎの組成の異なる層を上下に２層重なった構造となっていることを特徴とする素子搭載用基板。
  4. 請求項１又は請求項２に記載の素子搭載用基板において、
    該はんだ層が、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層によって、Ａｕ−Ｓｎ合金の共晶点の共晶組成である層を上下で挟み込む構造となる素子搭載用基板。
  5. 請求項１又は請求項２に記載の素子搭載用基板において、
    最表層のはんだ層の平均組成が、Ｓｎ４５at.％以上，Ｓｎ５５at.％以下、残部ＡｕのＡｕＳｎ合金からなることを特徴とする素子搭載用基板。
  6. 請求項１又は請求項２に記載の素子搭載用基板において、
    基板表面上のメタライズ層と接する下部層のはんだ層の平均組成が、Ｓｎ４５at.％ 以上，Ｓｎ５５at.％ 以下、残部ＡｕのＡｕＳｎ合金からなることを特徴とする素子搭載用基板。
  7. 請求項１又は請求項２に記載の素子搭載用基板において、
    最表層と下部層の間にある中間層のはんだ層の平均組成は、Ｓｎ２９at.％ 以上，Ｓｎ４５at.％ 以下、残部ＡｕのＡｕＳｎ合金からなることを特徴とする素子搭載用基板。
  8. 請求項１又は請求項２に記載の素子搭載用基板において、
    はんだ層中の各層が、任意の所望の温度でそれぞれの界面にて平衡状態となる材料により構成されていることを特徴とする素子搭載用基板。
  9. 請求項１又は請求項２に記載の素子搭載用基板において、
    メタライズ層とはんだ層の間にＡｕの拡散防止用のバリア層として、金属層が設けられていることを特徴とする素子搭載用基板。
  10. 半導体回路素子と接続するためのはんだ層を有する素子搭載用基板の製造方法であって、蒸着法により、前記半導体回路素子と接続する側の該はんだ層の表面に、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を形成することを特徴とする素子搭載用基板の製造方法。
  11. はんだ層を有する素子搭載用基板に半導体回路素子をはんだ付けする半導体回路素子実装方法であって、前記半導体回路素子と接続する側の該はんだ層の表面には、Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層が形成され、前記Ａｕ−Ｓｎ合金のδ相の結晶粒子を含む層を加熱して溶融し、その溶融状態を画像認識により確認しながらはんだ付けすることを特徴とする半導体回路素子実装方法。
JP2004093999A 2004-03-29 2004-03-29 素子搭載用基板及びその製造方法並びに半導体素子実装方法 Expired - Fee Related JP3994980B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004093999A JP3994980B2 (ja) 2004-03-29 2004-03-29 素子搭載用基板及びその製造方法並びに半導体素子実装方法
CNB200510006752XA CN100369530C (zh) 2004-03-29 2005-02-04 元件装载用基板及其制造方法与半导体元件安装方法
US11/056,169 US7476977B2 (en) 2004-03-29 2005-02-14 Semiconductor chip mounting substrate, a method of producing the same, and a method of mounting a semiconductor chip
US11/747,344 US7452798B2 (en) 2004-03-29 2007-05-11 Semiconductor chip mounting substrate, a method of producing the same, and a method of mounting a semiconductor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004093999A JP3994980B2 (ja) 2004-03-29 2004-03-29 素子搭載用基板及びその製造方法並びに半導体素子実装方法

Publications (2)

Publication Number Publication Date
JP2005285882A JP2005285882A (ja) 2005-10-13
JP3994980B2 true JP3994980B2 (ja) 2007-10-24

Family

ID=34988823

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004093999A Expired - Fee Related JP3994980B2 (ja) 2004-03-29 2004-03-29 素子搭載用基板及びその製造方法並びに半導体素子実装方法

Country Status (3)

Country Link
US (2) US7476977B2 (ja)
JP (1) JP3994980B2 (ja)
CN (1) CN100369530C (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005024430B4 (de) * 2005-05-24 2009-08-06 Infineon Technologies Ag Verfahren zum Beschichten eines Siliziumwafers oder Siliziumchips
DE102006053146A1 (de) * 2006-04-13 2007-10-18 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Goldhaltiges Lotdepot, Verfahren zu dessen Herstellung, Lötverfahren und Verwendung
EP1976004B1 (en) * 2005-12-28 2017-02-15 A.L.M.T. Corp. Semiconductor element mounting substrate, semiconductor device using the same, and process for producing semiconductor element mounting substrate
EP2009971B1 (en) * 2006-04-17 2015-01-07 DOWA Electronics Materials Co., Ltd. Solder layer, substrate for device junction utilizing the same, and process for manufacturing the substrate
JP5526336B2 (ja) 2007-02-27 2014-06-18 Ｄｏｗａエレクトロニクス株式会社 半田層及びそれを用いたデバイス接合用基板並びにその製造方法
JP4341693B2 (ja) * 2007-05-16 2009-10-07 ウシオ電機株式会社 Ｌｅｄ素子およびその製造方法
JP5131438B2 (ja) * 2007-08-27 2013-01-30 セイコーエプソン株式会社 圧電デバイスの製造方法
US8698925B2 (en) 2010-04-21 2014-04-15 Intevac, Inc. Collimator bonding structure and method
US9166364B2 (en) * 2011-02-14 2015-10-20 Spectrasensors, Inc. Semiconductor laser mounting with intact diffusion barrier layer
JP5716627B2 (ja) * 2011-10-06 2015-05-13 オムロン株式会社 ウエハの接合方法及び接合部の構造
US8573469B2 (en) 2011-11-18 2013-11-05 LuxVue Technology Corporation Method of forming a micro LED structure and array of micro LED structures with an electrically insulating layer
US8349116B1 (en) 2011-11-18 2013-01-08 LuxVue Technology Corporation Micro device transfer head heater assembly and method of transferring a micro device
US8333860B1 (en) 2011-11-18 2012-12-18 LuxVue Technology Corporation Method of transferring a micro device
WO2013074370A1 (en) * 2011-11-18 2013-05-23 LuxVue Technology Corporation Method of forming a micro led structure and array of micro led structures with an electrically insulating layer
US8426227B1 (en) 2011-11-18 2013-04-23 LuxVue Technology Corporation Method of forming a micro light emitting diode array
US8963305B2 (en) * 2012-09-21 2015-02-24 Freescale Semiconductor, Inc. Method and apparatus for multi-chip structure semiconductor package
US9024205B2 (en) 2012-12-03 2015-05-05 Invensas Corporation Advanced device assembly structures and methods
US20160339538A1 (en) * 2015-05-18 2016-11-24 Toyota Motor Engineering & Manufacturing North America, Inc. High temperature bonding processes incorporating traces
EP3450945B1 (en) * 2016-04-26 2022-10-12 KYOCERA Corporation Sensor substrate and sensor apparatus
DE102017112866B4 (de) * 2017-06-12 2024-12-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Befestigen eines Halbleiterchips auf einem Substrat und elektronisches Bauelement
JP7168280B2 (ja) * 2018-06-26 2022-11-09 住友電工デバイス・イノベーション株式会社 半導体装置、および、半導体チップの搭載方法
JP7223772B2 (ja) * 2018-12-26 2023-02-16 京セラ株式会社 電子部品の接合方法および接合構造体
DE102021131940A1 (de) * 2021-12-03 2023-06-07 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung LÖTVERBINDUNG AUF AuSn-BASIS MIT NIEDRIGER VERBINDUNGSTEMPERATUR
CN118099927B (zh) * 2024-04-17 2024-07-30 化合积电(厦门)半导体科技有限公司 一种金刚石芯片及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4929516A (en) * 1985-03-14 1990-05-29 Olin Corporation Semiconductor die attach system
DE3705258A1 (de) * 1987-02-19 1988-09-01 Vdo Schindling Loetfaehiges schichtsystem
JP2771651B2 (ja) * 1989-12-15 1998-07-02 三洋電機株式会社 光起電力素子の製造方法
JP2716355B2 (ja) * 1993-11-25 1998-02-18 日本電気株式会社 半導体装置の製造方法
US6268114B1 (en) * 1998-09-18 2001-07-31 Taiwan Semiconductor Manufacturing Company, Ltd Method for forming fine-pitched solder bumps
US6342442B1 (en) * 1998-11-20 2002-01-29 Agere Systems Guardian Corp. Kinetically controlled solder bonding
JP3718380B2 (ja) * 1999-08-18 2005-11-24 株式会社日立製作所 はんだ接続構造を有する回路装置およびその製造方法
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
DE10152408A1 (de) * 2000-10-25 2002-05-16 Matsushita Electric Industrial Co Ltd System und Verfahren zur Bauteilmontage
DE10308275A1 (de) * 2003-02-26 2004-09-16 Advanced Micro Devices, Inc., Sunnyvale Strahlungsresistentes Halbleiterbauteil

Also Published As

Publication number Publication date
JP2005285882A (ja) 2005-10-13
US7476977B2 (en) 2009-01-13
CN100369530C (zh) 2008-02-13
US7452798B2 (en) 2008-11-18
CN1678165A (zh) 2005-10-05
US20050212140A1 (en) 2005-09-29
US20070207557A1 (en) 2007-09-06

Similar Documents

Publication Publication Date Title
JP3994980B2 (ja) 素子搭載用基板及びその製造方法並びに半導体素子実装方法
JP5604665B2 (ja) 銅の追加によるハンダ相互接続の改良
KR0144805B1 (ko) 개선된 고온 특성을 갖는 주석-비스무트 납땜 연결 및 그 형성 공정
KR101332532B1 (ko) 전자 장치의 제조 방법, 전자 부품 탑재용 기판 및 반도체 소자 탑재용 기판의 제조 방법
JPS588960B2 (ja) ろう付け方法
JPH04273453A (ja) 直接チップ取り付け方法
JP2000210767A (ja) ２つの部品の接合方法
JP2000114301A (ja) 半田バンプの形成方法および半田バンプの実装方法
CN100470779C (zh) 电子部件搭载用基板和电子部件
JPH0788679A (ja) 無鉛すずアンチモン・ビスマス銅はんだ合金
JP4200325B2 (ja) 半田接合用ペーストおよび半田接合方法
CN105103287A (zh) 借助于等温凝固反应来连接接合配对件以形成In-Bi-Ag连接层的方法和接合配对件的相应装置
JP3718380B2 (ja) はんだ接続構造を有する回路装置およびその製造方法
JPS58107295A (ja) ろう合金
TWI302722B (en) Ubm pad, solder contact and methods for creating a solder joint
JP5576627B2 (ja) 半導体装置の製造方法
JP4011214B2 (ja) 半導体装置及び半田による接合方法
CN113767469B (zh) 芯材料、电子部件和凸点电极的形成方法
JP2009277777A (ja) はんだボール搭載方法及び電子部品実装用部材
JP2001062561A (ja) ろう付け方法
JP2011071152A (ja) 半導体装置及びその製造方法
JP3586363B2 (ja) 電子部品の製造方法
JP2953111B2 (ja) 半導体装置の電極形成方法と実装方法
JP5604995B2 (ja) 半導体装置の製造方法
JP4825403B2 (ja) サブマウントおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051024

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060301

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070710

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070723

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 3994980

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100810

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110810

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120810

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130810

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees