JP3993818B2 - 再生信号処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光ディスク等の記録媒体に記録されたデータや伝送されたデータを再生する再生信号処理装置に関する技術に属するものである。
【０００２】
【従来の技術】
近年、インターネットの急速な普及等に伴って、個人が扱う情報などの情報量が膨大なものとなってきている。このため、情報を記録するためのストレージ装置の大容量化への要求が急速に増大している。上記ストレージ装置の大容量化を図るためには、記録媒体への記録密度を高くする必要がある。ところが、記録密度が高くなるほど、符号間干渉の影響が大きくなり、再生される信号波形の品質が劣化しがちになる。それゆえ、分解能を高くして記録密度を大幅に高くすることが困難である。
【０００３】
そこで、高い分解能および再生能力を得るために、ＰＲＭＬ(Partial Response Maximum Likelihood)と呼ばれる再生信号処理方式が知られている。この種の再生信号処理装置は、例えば図２４に示すような構成を有している。同図において、
ピックアップ９０１は、スピンドルモータ９０２によって回転駆動される記録媒体９０３に記録されている記録データを読み取り、これに応じた再生信号を出力するようになっている。
【０００４】
可変利得増幅器９０４（ＶＧＡ）は、再生信号の振幅を、後述するＡ／Ｄ変換器９０９の入力ダイナミックレンジに適合するように自動調整するものである。この可変利得増幅器９０４は、ゲイン調整回路９０５により、Ａ／Ｄ変換器９０９からの出力に基づいて制御されるようになっている。
【０００５】
アナログフィルタ９０６は、高域雑音除去、およびシステム（再生信号処理装置）のＰＲ等化特性に応じたプリイコライジング処理（具体的には例えば高域強調）を行うようになっている。
【０００６】
加算回路９０７は、Ａ／Ｄ変換器９０９からの出力に基づいたオフセット調整回路９０８の制御によって、再生信号の平均のレベルが０になるように、再生信号をオフセットさせるようになっている。
【０００７】
Ａ／Ｄ変換器９０９は、再生信号を量子化して、ディジタルの再生信号データを出力するようになっている。
【０００８】
ディジタル信号処理部９１０は、適応等化フィルタ９１１とビタビ復号器９１２とを備え、Ａ／Ｄ変換器９０９から出力された再生信号データに基づいて、２値の記録データ（抽出データ）を抽出するようになっている。
【０００９】
ＰＬＬ回路９１３（ＰＬＬ：Phase Locked Loop）は、Ａ／Ｄ変換器９０９から出力された再生信号データに基づいて、抽出データに同期したクロック信号を生成し、Ａ／Ｄ変換器９０９およびディジタル信号処理部９１０に供給するとともに、図示しない抽出データの処理部に出力するようになっている。
【００１０】
また、上記ディジタル信号処理部９１０を構成する適応等化フィルタ９１１は、例えば図２５に示すように、フィルタ部９２１と、タップ係数制御部９２２とを備えている。
【００１１】
フィルタ部９２１は、シフトレジスタ９２１ａ、乗算器９２１ｂ…、および加算器９２１ｃを有するＦＩＲフィルタによって構成されている。
【００１２】
タップ係数制御部９２２は、上記乗算器９２１ｂ…にそれぞれ入力されるタップ係数を制御するもので、期待値推定部９２２ａと、加算器９２２ｂと、タップ係数更新部９２２ｃとを有し、上記タップ係数を等化誤差が小さくなる最適値に自動的に更新（補正）することにより、ビタビ復号器９１２の特性に対応した所定のＰＲ等化が行われるようになっている。上記タップ係数補正のアルゴリズムとしては、例えばＬＭＳ(Least Mean Square)が用いられる。
【００１３】
上記のように構成された再生信号処理装置では、アナログフィルタ９０６によって、アナログの再生信号に対する高域雑音除去、およびプリイコライジング処理が行われる。このような処理が施された再生信号をＡ／Ｄ変換して得られる再生信号データに基づいて、ＰＬＬ回路９１３によるクロック信号の生成がなされることにより、Ａ／Ｄ変換器９０９による適切なサンプリング等が行われるとともに、適応等化フィルタ９１１によるＰＲ等化も適切に行われる。これによって、高精度な記録データの再生を行わせることができ、誤り率の増大を招くことなく、記録密度の高密度化を図ることが比較的容易になる。
【００１４】
ところが、上記のようなアナログフィルタ９０６によるプリイコライジングを行う方式では、特性の調整が困難であるため、記録媒体９０３などの経時変化や環境条件の変動に起因する再生信号の特性変化に追従させて確実に記録データを再生させることが容易ではない。そこで、例えば特許文献１に記載されているように、Ａ／Ｄ変換器とＰＬＬ回路との間に適応等化器を設け、ＰＬＬ回路に入力される再生信号データに対してのイコライジング特性を高めるようにした構成が知られている。
【００１５】
【特許文献１】
特開２００１−１８４７９５号公報（段落００１８、第２１図）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記のように適応等化器からの出力に基づいてＰＬＬ回路を動作させる構成では、パラメータの設定等が、アナログフィルタ９０６の調整よりは比較的容易であるものの、やはり複雑、困難なものであり、必ずしも確実に記録データの再生を行わせることができない場合があるという問題点を有していた。これは、適応等化器もＰＬＬ回路も共にフィードバックループを構成するものであり、これらの２つのループが２重に存在することになるために、互いに影響を及ぼし合ってフィードバックループが発散してしまうことがあるためではないかと推定される。
【００１７】
上記の問題に鑑み、本発明は、高精度な記録データの再生を確実、かつ容易に行わせ得るようにして、記録密度の大幅な向上を可能にすることを課題とする。
【００１８】
【課題を解決するための手段】
上記の課題を解決するために、請求項１の発明が講じた解決手段は、
入力されたアナログの再生信号を量子化してディジタルの再生信号データを出力するＡ／Ｄ変換器と、
等化前後のデータに応じて制御される特性で上記再生信号データを等化する適応等化器と、
上記再生信号データに同期したクロック信号を出力するＰＬＬ回路と、
を備えた再生信号処理装置であって、
上記再生信号に含まれるノイズを除去するアナログフィルタと、
上記Ａ／Ｄ変換器と上記適応等化器との間に設けられ、固定された特性で上記再生信号データを等化するディジタルフィルタと、
上記ディジタルフィルタにおける上記固定された特性を設定する制御部とを備え、
上記制御部は、学習期間中に学習によって決定し上記ディジタルフィルタに設定した特性と、学習期間中に上記適応等化器を動作させて収束させた上記適応等化器の特性とが合成された特性を、学習期間後に上記ディジタルフィルタに設定し、
上記ＰＬＬ回路は、上記ディジタルフィルタの出力に基づいて、上記クロック信号を出力するように構成されたことを特徴とする。
【００１９】
また、請求項２の発明は、
請求項１の再生信号処理装置であって、
上記アナログフィルタは、ローパス特性を有するフィルタであることを特徴とする。
【００２０】
また、請求項３の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタは、高域強調特性を有するフィルタであることを特徴とする。
【００２１】
これらによれば、ディジタルフィルタによって等化（プリイコライジング）された再生信号データがＰＬＬ回路に入力されるので、クロック信号を高い精度で再生信号データに同期させることができ、Ａ／Ｄ変換器によるサンプリングや適応等化器による等化などを適切に行わせることが容易にできる。しかも、ディジタルフィルタの特性は固定されているので、ＰＬＬ回路におけるフィードバックループの発散なども容易に抑制することができる。したがって、高精度な記録データの再生を確実、かつ容易に行わせることができる。
【００２２】
また、請求項４の発明は、
請求項３の再生信号処理装置であって、
上記ディジタルフィルタは、さらに、上記アナログフィルタよりも低い周波数成分を通過させるローパス特性を有することを特徴とする。
【００２３】
これにより、例えばアナログフィルタにはＡ／Ｄ変換による折り返しノイズの影響を抑制し得る程度のローパス特性を持たせ、ディジタルフィルタに、より厳密なローパス特性を持たせることによって、全体として適切な特性が得られるようにすることができるとともに、アナログフィルタの構成を簡素化して、半導体集積回路を構成する場合のチップ面積を小さく抑えることも容易にできる。
【００２４】
また、請求項５の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタは、設定される１つ以上のタップ係数に応じた特性を有するＦＩＲフィルタであることを特徴とする。
【００２５】
これにより、ディジタルフィルタを容易に構成することができる。
【００２７】
また、請求項６の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタは、設定される１つ以上のタップ係数に応じた特性を有するＦＩＲフィルタであり、
上記制御部は、複数種類のタップ係数のうちの何れかを選択して上記ディジタルフィルタに設定することにより、上記固定された特性を設定するように構成されていることを特徴とする。
【００２８】
また、請求項７の発明は、
請求項１の再生信号処理装置であって、
上記制御部は、上記ＰＬＬ回路における位相誤差に応じた値に基づいて、上記ディジタルフィルタの上記固定された特性を設定するように構成されたことを特徴とする。
【００２９】
また、請求項８の発明は、
請求項１の再生信号処理装置であって、
上記制御部は、上記適応等化器における等化誤差に基づいて、上記ディジタルフィルタの上記固定された特性を設定するように構成されたことを特徴とする。
【００３０】
また、請求項９の発明は、
請求項１の再生信号処理装置であって、
上記制御部は、上記適応等化器における等化前後のデータの差に基づいて、上記ディジタルフィルタの上記固定された特性を設定するように構成されたことを特徴とする。
【００３１】
これらによれば、再生信号データの品質がより確実に高くなるようにディジタルフィルタの特性が設定されるので、高精度な記録データの再生を一層、確実、かつ容易に行わせることができる。
【００３３】
また、請求項１０の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタ、および上記適応等化器は、それぞれ、設定される１つ以上のタップ係数に応じた特性を有するＦＩＲフィルタを含み、
上記制御部は、上記ディジタルフィルタにおける上記所定の特性を有する場合の上記タップ係数と、上記適応等化器における上記収束させた特性を有する場合の上記タップ係数との積和演算によって得られる値を上記ディジタルフィルタの上記タップ係数として設定するように構成されていることを特徴とする。
【００３４】
これらによれば、ディジタルフィルタに、ローパス機能や高域強調機能等に加えて、再生信号の群遅延の補正機能なども併せ持たせることなどができるので、例えばディジタルフィルタを備えていない従来の装置における適応等化器から出力されるのに近い高品質な再生信号データがＰＬＬ回路に入力されるようにすることができる。それゆえ、より正確なクロック信号を得ることができ、さらに高精度な記録データの再生を確実、かつ容易に行わせることができる。
【００３５】
また、請求項１１の発明は、
請求項１の再生信号処理装置であって、
上記ＰＬＬ回路は、上記適応等化器を駆動する第１のクロック信号と、上記Ａ／Ｄ変換器、および上記ディジタルフィルタを駆動する、上記第１のクロック信号の２倍以上の整数倍の周波数の第２のクロック信号とを出力するように構成されていることを特徴とする。
【００３６】
このように、いわゆるオーバサンプリングを行わせることによって、Ａ／Ｄ変換、およびディジタルフィルタによる等化をより高精度に行わせることが容易にできる。
【００３７】
また、請求項１２の発明は、
記録媒体に記録された記録データを読み出す請求項１の再生信号処理装置であって、
上記アナログフィルタはローパス特性を有するフィルタであり、
上記アナログフィルタにおける通過させる周波数成分の上限が、上記記録データの読み出し速度に応じて変化するように構成されていることを特徴とする。
【００３８】
これにより、記録データの読み出し速度に応じて、折り返しノイズの影響を容易に排除することができる。
【００３９】
また、請求項１３の発明は、
記録媒体に記録された記録データを読み出す請求項１の再生信号処理装置であって、
上記ＰＬＬ回路は、上記適応等化器を駆動する第１のクロック信号と、上記Ａ／Ｄ変換器、および上記ディジタルフィルタを駆動する第２のクロック信号とを出力するように構成され、
上記第１のクロック信号の周波数は、上記記録データの読み出し速度に応じた周波数に設定される一方、
上記第２のクロック信号の周波数は、上記記録データの読み出し速度に係らずほぼ一定になるように設定されることを特徴とする。
【００４０】
このように、上記Ａ／Ｄ変換器のサンプリング周波数が一定になるようにすることにより、アナログフィルタの特性を可変にしなくても、記録データの種々の読み出し速度に対しても、折り返しノイズの影響を容易に排除することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態として、ＤＶＤ（Digital Versatile Disc）等のリムーバブルな記録媒体に記録されたデータを再生する再生信号処理装置について、図面を参照しながら説明する。
【００４２】
（実施の形態１）
（再生信号処理装置の構成）
図１は本発明の実施の形態１に係る再生信号処理装置の要部の構成を示すブロック図である。
【００４３】
図１の構成において、
可変利得増幅器１０１（ＶＧＡ）は、例えば光ディスク等の記録媒体に記録された記録データを読み取るピックアップからの再生信号が入力され、その再生信号の振幅を、後述するＡ／Ｄ変換器１０６の入力ダイナミックレンジに適合するように自動調整するものである。この可変利得増幅器１０１は、ゲイン調整回路１０２により、Ａ／Ｄ変換器１０６からの出力に基づいて制御されるようになっている。
【００４４】
アナログフィルタ１０３は、ローパスフィルタによって構成され、高域雑音を除去するようになっている。
【００４５】
加算回路１０４は、Ａ／Ｄ変換器１０６からの出力に基づいたオフセット調整回路１０５の制御によって、再生信号の平均のレベルが０になるように、再生信号をオフセットさせるようになっている。
【００４６】
Ａ／Ｄ変換器１０６は、再生信号を量子化して、ディジタルの再生信号データを出力するようになっている。
【００４７】
ディジタルフィルタ１０７は、後述するコントローラ部１１２によって特性が制御され、アナログフィルタ１０３よりも低いカットオフ周波数でさらに高域雑音の除去をするとともに、システム（再生信号処理装置）のＰＲ等化特性に応じたプリイコライジング処理（具体的には例えば高域強調）を行うようになっている。
【００４８】
ディジタル信号処理部１０８は、適応等化フィルタ１０９とビタビ復号器１１０とを備え、ディジタルフィルタ１０７から出力された再生信号データに基づいて、２値の記録データ（抽出データ）を抽出するようになっている。
【００４９】
コントローラ部１１２は、上記ＰＬＬ回路１１１から出力されるジッタ値に応じて、ディジタルフィルタ１０７の特性を制御するものである。すなわち、記録媒体が装填された場合などに行われる予備的な再生動作の際（学習期間）に、ＰＬＬ回路１１１から出力されるジッタ値が最も小さくなるタップ係数を決定し、その後の通常の再生動作時に、上記決定されたタップ係数をディジタルフィルタ１０７に出力するようになっている。
【００５０】
ＰＬＬ回路１１１（ＰＬＬ：Phase Locked Loop）は、ディジタルフィルタ１０７から出力された再生信号データに基づいて、抽出データに同期したクロック信号を生成し、Ａ／Ｄ変換器１０６、ディジタルフィルタ１０７、およびディジタル信号処理部１０８に供給するとともに、図示しない抽出データの処理部に出力するようになっている。
【００５１】
以下、上記ディジタルフィルタ１０７、適応等化フィルタ１０９、コントローラ部１１２、およびＰＬＬ回路１１１について、より詳しく説明する。
【００５２】
（ディジタルフィルタ１０７）
ディジタルフィルタ１０７は、具体的には例えば図２に示すように、シフトレジスタ１０７ａと、乗算器１０７ｂ…と、加算器１０７ｃとを有するトランスバーサル型のＦＩＲフィルタによって構成されている。上記乗算器１０７ｂ…にコントローラ部１１２からタップ係数が入力されることによって、フィルタ特性が制御されるようになっている。
【００５３】
（適応等化フィルタ１０９）
上記ディジタル信号処理部１０８を構成する適応等化フィルタ１０９は、例えば図３に示すように、フィルタ部１２１と、タップ係数制御部１２２とを備えている。
【００５４】
フィルタ部１２１は、シフトレジスタ１２１ａ、乗算器１２１ｂ…、および加算器１２１ｃを有するＦＩＲフィルタによって構成されている。
【００５５】
タップ係数制御部１２２は、上記乗算器１０７ｂ…にそれぞれ入力されるタップ係数を制御するもので、期待値推定部１２２ａと、減算器１２２ｂと、タップ係数更新部１２２ｃとを有している。上記期待値推定部１２２ａは、フィルタ部１２１から出力される再生信号データに応じて、その再生信号データの正確な値として予想される期待値を出力し、減算器１２２ｂは、上記期待値とフィルタ部１２１の出力との差（等化誤差）を求め、タップ係数更新部１２２ｃは、上記等化誤差とフィルタ部１２１に入力される再生信号データとの関係に応じて、フィルタ部１２１の乗算器１２１ｂ…に出力するタップ係数を更新（補正）するようになっている。上記タップ係数補正のアルゴリズムとしては、例えばＬＭＳ(Least Mean Square)が用いられる。上記のようにして、タップ係数が、等化誤差が小さくなるような最適値に自動的に更新されることにより、ビタビ復号器１１０の特性に対応した所定のＰＲ等化（例えばＰＲ（１，１）等化やＰＲ（１，２，１）等化など）が行われる。
【００５６】
（コントローラ部１１２）
コントローラ部１１２は、例えば図４に示すように、タップ係数テーブル１３１と、タップ係数制御部１３２と、最小値保持レジスタ１３３と、比較器１３４と、アドレス保持レジスタ１３５とを備えて構成されている。
【００５７】
上記タップ係数テーブル１３１には、例えば図５に示すように、種々のカットオフ特性と高域強調特性との組み合わせた応じた複数組のタップ係数の組が、各記憶アドレスの領域に記憶されたデータ値として保持されている。
【００５８】
タップ係数制御部１３２は、記録媒体が装填された場合などの学習期間に、上記タップ係数テーブル１３１に保持されている各組のタップ係数を順次読み出して、ディジタルフィルタ１０７に出力するようになっている。一方、学習期間終了後の通常の再生動作時には、アドレス保持レジスタ１３５に保持されているアドレスに応じた組のタップ係数を読み出して、ディジタルフィルタ１０７に出力するようになっている。
【００５９】
最小値保持レジスタ１３３は、上記タップ係数制御部１３２から出力される各タップ係数に応じてＰＬＬ回路１１１から出力されるジッタ値の最小値を保持するようになっている。
【００６０】
比較器１３４は、最小値保持レジスタ１３３に保持されている値と、ＰＬＬ回路１１１から出力されたジッタ値とを比較し、ＰＬＬ回路１１１から出力されたジッタ値の方が小さい場合に、ラッチ信号（ラッチパルス）を出力して、上記ジッタ値を新たな最小値として最小値保持レジスタ１３３に保持させるようになっている。
【００６１】
アドレス保持レジスタ１３５は、上記比較器１３４から出力されるラッチ信号に応じて、タップ係数制御部１３２から出力されているアドレス、すなわちタップ係数テーブル１３１におけるジッタ値の最小値を与えるタップ係数の組が記憶されている領域のアドレスを保持するようになっている。
【００６２】
なお、コントローラ部１１２は、上記のようにハードウェアによって構成されるのに限らず、マイクロコンピュータとソフトウェアとによって同様の機能を持たせるようにしてもよい。
【００６３】
（ＰＬＬ回路１１１）
ＰＬＬ回路１１１は、例えば図６に示すように、位相比較器１４１と、ＰＬＰＦ１４２（Phase Loop Filter）と、Ｄ／Ａ変換器１４３と、ＶＣＯ１４４（Voltage-Controlled Oscillator）と、分周回路１４５と、積算器１４６を備えている。上記積算器１４６は、位相比較器１４１から出力される位相誤差の絶対値（または２乗値）を積算し、その平均値をジッタ値としてコントローラ部１１２に出力するようになっている。なお、上記のように位相誤差の平均値をコントローラ部１１２に出力することは、一般的に位相誤差のばらつきの影響の低減が容易になる点で好ましいが、これに限らず、位相誤差が直接出力されるようにするなど、位相誤差に応じた値が出力されるようにすればよい。また、ＰＬＬ回路１１１は位相誤差を直接出力し、コントローラ部１１２によって平均値の算出などがなされるようにしてもよい。さらに、例えば位相誤差のばらつき（標準偏差）が所定値以上の場合には、（例え平均値が小さかったとしても）コントローラ部１１２での最小値の判定がなされないようにしてもよい。また、上記分周回路１４５は必ずしも設けなくてもよいが、ＶＣＯ１４４に高い周波数のクロックを発振させて分周する方が、周波数のゆらぎの影響を低減することが容易になる。
【００６４】
（再生信号処理装置の動作）
上記のように構成された再生信号処理装置では、記録媒体に記録されたデータの再生に先立って、記録媒体が装填された際などの学習期間に以下のような予備的な再生動作が行われ、ディジタルフィルタ１０７に与えられるタップ数が決定される。
【００６５】
すなわち、コントローラ部１１２のタップ係数制御部１３２は、タップ係数テーブル１３１に保持されているタップ係数（の組）を順次読み出してディジタルフィルタ１０７に出力する。一方、可変利得増幅器１０１等は通常の再生が行われる場合と同様に動作する。すなわち、光ピックアップ等から出力された再生信号は、可変利得増幅器１０１によるゲイン調整、アナログフィルタ１０３による高域雑音の除去、加算回路１０４によるオフセット調整がなされ、Ａ／Ｄ変換器１０６は、ＰＬＬ回路１１１から出力されるクロック信号に応じてアナログの再生信号をサンプリングし、ディジタルの再生信号データに変換してディジタルフィルタ１０７に出力する。ディジタルフィルタ１０７は、コントローラ部１１２から出力されたタップ係数によって定まるカットオフ特性およびブースト特性で再生信号データのプリイコライジングを行う。
【００６６】
上記プリイコライジングがなされた再生信号データは、ＰＬＬ回路１１１に入力され、位相比較器１４１によって、分周回路１４５から出力されるクロック信号との位相誤差が検出される。この検出は、例えば再生信号データにおけるゼロクロスポイント付近のタイミングでの値に基づいて行われる。より詳しくは、例えば、図７に示すようにゼロクロスポイント付近でサンプリングされた再生信号データの値をａ０〜ａ２とすると、ａ１／（ａ０−ａ２）を求めることにより、再生信号における実際のゼロクロスポイントのタイミングと値ａ１のサンプリングタイミングとのずれが位相誤差として求められる。そこで、この位相誤差に応じてＶＣＯ１４４の発振周波数が制御されることによって、クロック信号の位相が再生信号のゼロクロスポイントに同期するように制御される。また、上記位相誤差の絶対値が積算器１４６により平均化されて、ジッタ値が求められ、コントローラ部１１２に入力される。
【００６７】
コントローラ部１１２では、最小値保持レジスタ１３３に保持されている値よりも小さいジッタ値がＰＬＬ回路１１１から入力されるごとに、そのジッタ値が最小値として最小値保持レジスタ１３３に保持されるとともに、その際に加算回路１０４に出力していたタップ係数に対応するアドレス（そのタップ係数がタップ係数テーブル１３１に保持されていた領域のアドレス）がアドレス保持レジスタ１３５に保持される。
【００６８】
上記のような動作が、タップ係数テーブル１３１に保持されている各タップ係数の組について行われることにより、最もジッタ値が小さくなるタップ係数の組が求められる。このようにジッタ値が最も小さくなるということは、ディジタルフィルタ１０７によるプリイコライジングが適切になされ、ディジタルフィルタ１０７から出力される再生信号データにおけるゼロクロスポイントのタイミングが安定していることを意味する。また、そのような再生信号データに基づいてＰＬＬ動作が行われることにより、Ａ／Ｄ変換器１０６によって適切なタイミングでサンプリングされた再生信号データが得られることにもなる。
【００６９】
そこで、その後の通常の再生時に、上記のようなタップ係数がディジタルフィルタ１０７に与えられることにより、適切なタイミングでサンプリングおよびプリイコライジングのなされた再生信号データが適応等化フィルタ１０９に入力される。それゆえ、適応等化フィルタ１０９によるＰＲ等化も適切に行われ、ビタビ復号器１１０による記録データの再生が行われる。
【００７０】
上記のように、ジッタ値を指標としてディジタルフィルタ１０７のタップ係数が決定されることにより、記録媒体や環境条件のばらつきなどに応じた適切なタップ係数が容易に求められ、そのようなタップ係数が固定的にディジタルフィルタ１０７に設定されることによって、フィードバックループの不安定な状態を招くことなくプリイコライジングおよびＰＬＬ動作を行わせて、高精度な記録データの再生を行わせることができる。
【００７１】
また、アナログフィルタ１０３として、周波数に応じてゲインが比較的緩やかに変化し、折り返しノイズを抑制するための最低限のローパス特性を有するものを用い、ディジタルフィルタ１０７の特性との合成によって最適な特性が得られるようにすることができる。このため、アナログフィルタ１０３に急峻なカットオフ特性を持たせた場合の群遅延によってＰＬＬがロックしにくいような状態を回避することができ、また、高域ブーストの限界の制約を受けることもない。それゆえ、半導体集積回路を微細化すると困難になるようなアナログフィルタ１０３の高機能化、高性能化を必要とすることなく、アナログフィルタ１０３の構成を簡素化して、半導体集積回路のチップ面積を小さく抑えることなども容易にできる。
【００７２】
（実施の形態２）
実施の形態２の再生信号処理装置について説明する。なお、以下の実施の形態において、前記実施の形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００７３】
この再生信号処理装置は、例えば図８に示すように、前記実施の形態１の再生信号処理装置（図１）における適応等化フィルタ１０９（図３）に代えて、適応等化フィルタ２０９を備え、この適応等化フィルタ２０９から出力される等化誤差がコントローラ部１１２に入力されるようになっている。上記等化誤差は、具体的には、図９に示すように、適応等化フィルタ２０９におけるフィルタ部１２１の出力と期待値推定部１２２ａの出力との差として求められるものである。
【００７４】
上記等化誤差に基づいて行われるコントローラ部１１２の動作は、前記実施の形態１と同じである。すなわち、学習期間に、ディジタルフィルタ１０７に種々のタップ係数が設定され、等化誤差が最も小さくなるものが求められるようになっている。このように等化誤差が最も小さくなるということは、定常的な波形の歪みなどに対する（ＰＲ等化に近い）プリイコライジングがディジタルフィルタ１０７によってほぼ確実に行われ、適応等化フィルタ２０９では主として動的な変動等に応じた等化処理がなされることを意味する。したがって、上記のように、適応等化フィルタ２０９における等化誤差がディジタルフィルタ１０７の最適なタップ係数を求めるための指標として用いられることによって、やはり、適切にプリイコライジングおよびＰＬＬ動作を行わせて、高精度な記録データの再生を行わせることができる。
【００７５】
（実施の形態３）
実施の形態３の再生信号処理装置は、例えば図１０に示すように、適応等化フィルタ１０９の入出力再生信号データ、すなわちディジタルフィルタ１０７から適応等化フィルタ１０９に入力される再生信号データと、適応等化フィルタ１０９から出力される再生信号データとが、コントローラ部３１２に入力されるようになっている。コントローラ部３１２は、実施の形態１のコントローラ部１１２（図４）に加えて差分積算部３１２ａを備えたもので、上記適応等化フィルタ１０９の入出力再生信号データの差分の絶対値（または２乗値）の平均値が算出される。この差分積算部３１２ａから出力される平均値に対して、その最小値を与えるようなタップ係数が求められる点は、実施の形態１のコントローラ部１１２と同じである。
【００７６】
上記のように、適応等化フィルタ１０９の入出力再生信号データの差分が最も小さくなるようにディジタルフィルタ１０７のタップ係数が決定されることによって、やはり、ディジタルフィルタ１０７によるプリイコライジングを適切に行わせることができ、したがって、高精度な記録データの再生を行わせることができる。
【００７７】
なお、上記のように適応等化フィルタ１０９の入出力再生信号データの差分の平均値が最も小さいものが求められるのに代えて、所定の期間内で、上記差分が所定の基準値以下になる頻度が最も多いものや、所定の基準値以上になる頻度が最も少ないものなどが求められるようにしてもよい。
【００７８】
（実施の形態４）
実施の形態４の再生信号処理装置は、実施の形態１の再生信号処理装置（図１）と比べて、例えば図１１に示すように、適応等化フィルタ１０９およびコントローラ部１１２に代えて、適応等化フィルタ４０９およびコントローラ部４１２を備えている点が異なっている。
【００７９】
上記適応等化フィルタ４０９は、学習期間の終了時点で用いられているタップ係数、すなわち適切なＰＲ等化が行われるように収束したタップ係数を出力するようになっている。また、コントローラ部４１２は、図１２に示すように、コントローラ部１１２の構成に加えて、タップ係数合成部４３６を備えている。このタップ係数合成部４３６は、学習期間終了後に、上記適応等化フィルタ４０９から出力されたタップ係数と、実施の形態１と同様にして求められたタップ係数とを合成（畳み込み）して合成タップ係数を求め、その合成タップ係数を通常の再生動作時にディジタルフィルタ１０７に設定するようになっている。
【００８０】
より詳しくは、例えばディジタルフィルタ１０７のタップ数が５タップ、適応等化フィルタ４０９のタップ数が３タップだとすると、まず、学習期間には、上記ディジタルフィルタ１０７の５タップのうち例えばセンタータップとその両隣の３タップだけが用いられて（例えば両端のタップ係数が０にされる）、実施の形態１と同様にＰＬＬ回路１１１によって検出されるジッタ値が最小となるタップ係数が求められる。また、このとき、上記ディジタルフィルタ１０７のタップ係数と対応して、適応等化フィルタ４０９においても、最適なＰＲ等化が行われるタップ係数が得られる。そこで、コントローラ部４１２のタップ係数合成部４３６は、上記２組のタップ係数を合成し、得られたタップ係数をディジタルフィルタ１０７に設定する。具体的には、例えば図１３に示すように、学習期間の終了時点におけるディジタルフィルタ１０７および適応等化フィルタ４０９のタップ係数がそれぞれ（０、２、１０、２、０）または（１、８、２）だとすると、各タップ係数の積和が算出されることによって、合成タップ係数（２、２６、８６、３６、４）が得られ、この合成タップ係数がディジタルフィルタ１０７に設定される。ここで、同図に示す演算は、左端の数値から順に積が求められているが、基本的には、通常の５桁と３桁の数値の乗算と同様の演算である。
【００８１】
上記のような合成タップ係数がディジタルフィルタ１０７に設定されることによって、ディジタルフィルタ１０７に、ローパス機能および高域強調機能に加えて、再生信号の群遅延の補正機能も併せ持たせる得ることになる。それゆえ、例えば従来の技術について説明した図２４の構成と比べれば、適応等化フィルタ９１１から出力されるのに近い高品質な再生信号データがＰＬＬ回路１１１に入力されるので、より正確なクロック信号を得ることができる一方、上記のようなプリイコライジングは固定的に設定されたタップ係数によって行われるので、特開２００１−１８４７９５のように適応等化フィルタのフィードバック制御による影響をＰＬＬ回路が受けて動作が不安定になるおそれもない。
【００８２】
なお、上記ディジタルフィルタ１０７等のタップ数や合成演算の方法は、説明の便宜上の一例であり、これに限るものではない。例えば適応等化フィルタ４０９のタップ数も５タップである場合に、図１４に示すように、フィルタ特性への影響が大きいセンタータップ付近の３タップについてだけ積和演算が行われるようにしてもよいし、また、図１５に示すように、５タップの全てのタップ係数について積和演算が行われ、その演算結果における、フィルタ特性への影響が大きい、センタータップを中央とする５タップ分のタップ係数が用いられるようにしてもよい。さらに、ディジタルフィルタ１０７についても、学習期間において例えば全てのタップに有効なタップ係数が設定される場合に、センタータップ付近のタップ係数だけが積和演算に用いられるようにしたり、演算結果における一部のタップ係数だけがディジタルフィルタ１０７に設定されるようにしたりしてもよい。
【００８３】
（変形例１）
上記の例では、Ａ／Ｄ変換器１０６、ディジタルフィルタ１０７、およびディジタル信号処理部１０８に同じ（周波数の）クロック信号が入力される例を示したが、図１６に示すように、ＰＬＬ回路５１１に２種類の周波数のクロック信号、すなわち、チャネルクロックＣＬＫ−ｃｈと、その２倍以上の整数倍の周波数のサンプリングクロックＣＬＫ−ｓとを出力させ、上記チャネルクロックＣＬＫ−ｃｈをディジタル信号処理部１０８に入力する一方、サンプリングクロックＣＬＫ−ｓをＡ／Ｄ変換器１０６およびディジタルフィルタ１０７に入力するようにしてもよい。上記のようなＰＬＬ回路５１１は、例えば要部を図１７に示すように、実施の形態１のＰＬＬ回路１１１（図６）における分周回路１４５に加えて、それよりも分周比の小さい（高い周波数のクロック信号を出力する）分周回路５４５を備えて構成される。また、上記分周回路１４５・５４５の分周比を制御する分周比設定回路５４６が備えられる。（なお、上記のような構成に限らず、まず、サンプリングクロックＣＬＫ−ｓを生成した後、これをさらに分周してチャネルクロックＣＬＫ−ｃｈを生成するなどしてもよい。）
すなわち、チャネルクロックＣＬＫ−ｃｈの周波数は、ＰＲ等化やビタビ復号、およびその後のデータ処理のタイミングを制御するために用いられるので、記録データの再生速度に応じて定まる。一方、Ａ／Ｄ変換器１０６によるサンプリングやディジタルフィルタ１０７によるプリイコライジングに用いられるサンプリングクロックＣＬＫ−ｓについては、クロック周期が短いほど（オーバサンプリング率が高いほど）、時間軸方向に対してより細かな等化処理を施すことになり、離散データ信号処理がアナログ的な処理に近づくこととなる。それゆえ、例えば分周回路５４５の分周比を分周回路１４５の１／２にすると、図１８に示すように、ＰＲ等化等の動作周期Ｔに対してＴ／２の周期でサンプリングおよびプリイコライジングが行われ、適応等化フィルタ１０９に入力されるデータよりも多くの段階のデータがディジタルフィルタ１０７に入力されるので、前記実施の形態１〜４で説明したようなプリイコライジングをより高精度に行わせることができる。
【００８４】
（変形例２）
再生倍速が異なるときにアナログフィルタの特性を変化させるようにした再生信号処理装置について説明する。この再生信号処理装置は、図１９に示すように、コントローラ部６１２のカットオフ制御部６１２ａによって、アナログフィルタ６０３の周波数特性が制御されるようになっている。具体的には、例えば２倍速再生（例えば再生速度がＣＤ：Compact Discの２倍）の場合には、図２０に実線で示すような特性に対し、１倍速再生の場合には同図に破線で示すような特性に切り替えられるようになっている。このようなアナログフィルタ６０３の周波数特性の制御は、アナログフィルタ６０３を構成する抵抗素子や容量素子等を切り替えることによって行うことができる。
【００８５】
ここで、アナログ信号をサンプリングしてディジタル信号に変換する場合、サンプリングクロック周波数の１／２の周波数を境に折り返しが発生する。また、上記サンプリングクロック周波数は、オーバサンプリング率が一定であれば、再生倍速に比例したものとなる。そこで、２倍速再生の場合に、図２０に示すように、サンプリングクロック周波数をｆｓ２とし、その１／２の周波数でのアナログフィルタ１０３のゲインを折り返しノイズの抑制に充分な−Ａ（ｄＢ）とすると、１倍速再生時には、破線で示すような特性に切り替えることによって、サンプリングクロック周波数ｆｓ１の１／２の周波数でのゲインを２倍速再生時と同じく−Ａにすることができる。（なお、ディジタルフィルタ１０７の遮断特性・ブースト特性も、再生倍速に応じて、すなわちディジタルフィルタ１０７が駆動されるクロック信号の周波数に応じて制御されるが、この制御は前記のようなタップ係数の設定によって容易に行われる。）
このように、再生倍速に応じて、アナログフィルタ１０３の特性を変化させ、サンプリングクロック周波数の１／２以上の周波数成分（Ａ／Ｄ変換器１０６への入力として不必要な帯域の周波数成分）を所定以下のゲインで減衰させることによって、Ａ／Ｄ変換される際の折り返しノイズの影響を低減するとともに、前記実施の形態１等で説明したようにディジタルフィルタ１０７により適切なプリイコライジングを行うことによって、高精度な記録データの再生を行わせることができる。
【００８６】
なお、アナログフィルタ６０３の特性は、上記のように再生倍速に応じて切り替えるだけでなく、例えば記録媒体に記録されている記録媒体の種類を示す情報等（例えばＣＤであるかＤＶＤであるかなど）に応じても切り替えるようにしてもよい。
【００８７】
（実施の形態５）
アナログフィルタの特性を変化させることなく、種々の再生倍速での再生を行わせるようにすることができる再生信号処理装置について説明する。
【００８８】
実施の形態５の再生信号処理装置は、例えば図２１に示すように、変形例１（図１６）のＰＬＬ回路５１１（図１７）と同様に、
チャネルクロックＣＬＫ−ｃｈおよびサンプリングクロックＣＬＫ−ｓを出力するＰＬＬ回路７１１と、クロック比制御部７１２ａを有するコントローラ部７１２とを備えている。
【００８９】
上記ＰＬＬ回路７１１は、ＰＬＬ回路５１１とほぼ同様の構成を有しているが、チャネルクロックＣＬＫ−ｃｈの周波数は、クロック比制御部７１２ａによって再生倍速に応じた周波数に制御される一方、サンプリングクロックＣＬＫ−ｓの周波数は、再生倍速に係らず一定の周波数に制御されるようになっている。（ここで、上記一定の周波数というのは、厳密に一定の周波数を意味するのではなく、フィードバックループによる変動等の範囲内の周波数であることを意味する。）
すなわち、例えば２倍速再生時のサンプリングクロック周波数ｆｓ２と１倍速再生時のサンプリングクロック周波数ｆｓ１とが等しければ、図２２、２３に示すように、これらの１／２の周波数におけるアナログフィルタ１０３のゲインは共に−Ａ（ｄＢ）となり、これが折り返しノイズの抑制に充分な大きさだとすると、２倍速再生時と１倍速再生時とで、同じ（フィルタ特性の）アナログフィルタ１０３を用い得ることになる。
【００９０】
一方、１倍速再生時のチャネルクロック周波数ｆｃｈ１は、２倍速再生時のチャネルクロック周波数ｆｃｈ２の１／２になる。そこで、例えば２倍速再生時のオーバサンプリング率が４（ｆｓ２／ｆｃｈ２＝４）だとすると、１倍速再生時のオーバサンプリング率は、ｆｓ１／ｆｃｈ１＝ｆｓ２／（ｆｃｈ２／２）＝８、すなわち２倍速再生時の２倍になる。
【００９１】
この場合、例えば２倍速再生時にディジタルフィルタ１０７でのプリイコライジング処理に必要なタップ数が５タップであるとすると、１倍速再生時に同様のプリイコライジング処理を行わせるためには、１０タップ必要になる。そこで、ディジタルフィルタ１０７にはあらかじめ１０タップ分の回路を設けるとともに、コントローラ部７１２のタップ係数テーブルに、１０タップ用のタップ係数（１倍速再生用）と、５タップ用のタップ係数（２倍速再生用：１０タップのうちの５タップ分のタップ係数の値を０にしたもの）とを保持させておいて、再生倍速に応じて何れかが選択されて用いられるようにすればよい。
【００９２】
上記のようにタップ係数テーブルに保持されたタップ係数に基づいて、前記実施の形態１等で説明したようにディジタルフィルタ１０７に最適なタップ係数が設定されることにより、図２２、２３に併せて示すように、アナログフィルタ１０３とディジタルフィルタ１０７との合成の周波数特性として、それぞれの再生倍速に応じた適切なプリイコライジングを行う特性を得ることができる。また、前記変形例２のようにアナログフィルタ１０３の特性を可変にする必要がないので、構成を簡素化することができ、半導体集積回路を構成する場合のチップ面積を小さく抑えることも容易に可能になる。
【００９３】
なお、上記各実施の形態や変形例で示した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施の形態２、または実施の形態３で説明したような適応等化フィルタ１０９における等化誤差や入出力データの差に応じてディジタルフィルタ１０７のタップ係数を設定する構成に、実施の形態４で説明したようなディジタルフィルタ１０７と適応等化フィルタ１０９のタップ係数を合成する構成を適用するようにしてもよい。また、上記実施の形態２、３の構成に、変形例１、２で説明したようなオーバサンプリングをする構成や再生倍速に応じてアナログフィルタ１０３の特性を変化させる構成を適用してもよい。
【００９４】
また、変形例２や実施の形態５では、再生倍速が１倍速と２倍速との場合について説明したが、これに限らず、例えば１〜１６倍速などでの再生が適切に行われるように、ディジタルフィルタ１０７のフィルタ係数が設定されるようにすることも容易にできる。この場合、ディジタルフィルタ１０７に設定されるタップ係数に関しては、図５に示したようなタップ係数の複数の組み合わせを各再生倍速ごとに対応させて複数種類保持させ、再生倍速に応じて選択的に用いられるようにすればよい。
【００９５】
また、タップ係数の複数の組み合わせは、例えば記録媒体に記録されている、その記録媒体の種類を示す情報等（例えばＣＤであるかＤＶＤであるかや、読み出し専用（ＲＯＭ系）か読み書き可能（ＲＡＭ系）かなど）にも対応させて、複数種類保持させて選択的に用いられるようにしてもよい。
【００９６】
また、ディジタルフィルタ１０７や適応等化フィルタ１０９のタップ数は、説明の便宜上、３タップまたは５タップとして説明したが、これに限るものではなく、上記記録媒体の種類や再生倍速などに応じて設定すればよい。この場合、ハードウェアとしては、例えば、一般にＳ／Ｎ比が小さいＲＡＭ系の記録媒体に対して充分なマージンを持たせたタップ数（例えば２０タップ）で構成し、ＲＯＭ系の記録媒体に記録されたデータが再生される場合には、必要なタップ数（例えば１０タップ）のタップに対してだけ、有効なタップ係数を設定し、他のタップには値が０のタップ係数を設定するなどすればよい。
【００９７】
また、上記の再生信号処理装置では、ＰＲＭＬ方式およびビタビ復号方式が用いられる例を示したが、これに限るものではない。
【００９８】
また、光ディスク等のリムーバブルな記録媒体に記録されたデータを再生する再生信号処理装置を例に挙げたが、本発明は、これに限らず、例えばハードディスクドライブなどの記録装置に適用することもできるし、さらに、伝送路等を介して伝送されたデータの再生装置などに適用することもできる。
【００９９】
【発明の効果】
以上のように本発明によると、Ａ／Ｄ変換器と、適応等化フィルタおよびＰＬＬ回路との間にディジタルフィルタを設けるとともに、再生動作に先立つ学習期間にＰＬＬ回路のジッタ値などに基づいて決定されたタップ係数を上記ディジタルフィルタに設定してプリイコライジングを行わせることにより、高精度な記録データの再生を確実、かつ容易に行わせることができるので、記録密度を大幅に向上させることができる。また、アナログフィルタにローパス機能だけを持たせるようにして構成を簡素化することもできるので、半導体集積回路を構成する場合のチップ面積を小さく抑えることも容易に可能になる。
【図面の簡単な説明】
【図１】実施の形態１の再生信号処理装置の要部の構成を示すブロック図である。
【図２】同、ディジタルフィルタ１０７の構成を示すブロック図である。
【図３】同、適応等化フィルタ１０９の構成を示すブロック図である。
【図４】同、コントローラ部１１２の構成を示すブロック図である。
【図５】同、タップ係数テーブル１３１の記憶内容の例を示す説明図である。
【図６】同、ＰＬＬ回路１１１の構成を示すブロック図である。
【図７】同、位相誤差の検出の例を示す説明図である。
【図８】実施の形態２の再生信号処理装置の要部の構成を示すブロック図である。
【図９】同、適応等化フィルタ２０９の構成を示すブロック図である。
【図１０】実施の形態３の再生信号処理装置の要部の構成を示すブロック図である。
【図１１】実施の形態４の再生信号処理装置の要部の構成を示すブロック図である。
【図１２】同、コントローラ部４１２の構成を示すブロック図である。
【図１３】同、タップ係数の合成の例を示す説明図である。
【図１４】同、タップ係数の合成の他の例を示す説明図である。
【図１５】同、タップ係数の合成のさらに他の例を示す説明図である。
【図１６】変形例１の再生信号処理装置の要部の構成を示すブロック図である。
【図１７】同、ＰＬＬ回路５１１の要部の構成を示すブロック図である。
【図１８】同、オーバサンプリング動作の例を示す説明図である。
【図１９】変形例２の再生信号処理装置の要部の構成を示すブロック図である。
【図２０】同、アナログフィルタ６０３の特性の例を示すグラフである。
【図２１】実施の形態５の再生信号処理装置の要部の構成を示すブロック図である。
【図２２】同、２倍速再生時のアナログフィルタ１０３およびディジタルフィルタ１０７の特性の例を示すグラフである。
【図２３】同、１倍速再生時のアナログフィルタ１０３およびディジタルフィルタ１０７の特性の例を示すグラフである。
【図２４】従来の再生信号処理装置の要部の構成を示すブロック図である。
【図２５】同、適応等化フィルタ９１１の構成を示すブロック図である。
【符号の説明】
１０１ 可変利得増幅器
１０２ ゲイン調整回路
１０３ アナログフィルタ
１０４ 加算回路
１０５ オフセット調整回路
１０６ Ａ／Ｄ変換器
１０７ ディジタルフィルタ
１０７ａ シフトレジスタ
１０７ｂ 乗算器
１０７ｃ 加算器
１０８ ディジタル信号処理部
１０９ 適応等化フィルタ
１１０ ビタビ復号器
１１１ ＰＬＬ回路
１１２ コントローラ部
１２１ フィルタ部
１２１ａ シフトレジスタ
１２１ｂ 乗算器
１２１ｃ 加算器
１２２ タップ係数制御部
１２２ａ 期待値推定部
１２２ｂ 減算器
１２２ｃ タップ係数更新部
１３１ タップ係数テーブル
１３２ タップ係数制御部
１３３ 最小値保持レジスタ
１３４ 比較器
１３５ アドレス保持レジスタ
１４１ 位相比較器
１４２ ＰＬＰＦ
１４３ Ｄ／Ａ変換器
１４４ ＶＣＯ
１４５ 分周回路
１４６ 積算器
２０９ 適応等化フィルタ
３１２ コントローラ部
３１２ａ 差分積算部
４０９ 適応等化フィルタ
４１２ コントローラ部
４３６ タップ係数合成部
５１１ ＰＬＬ回路
５４５ 分周回路
５４６ 分周比設定回路
６０３ アナログフィルタ
６１２ コントローラ部
６１２ａ カットオフ制御部
７１１ ＰＬＬ回路
７１２ コントローラ部
７１２ａ クロック比制御部
【発明の属する技術分野】
本発明は、光ディスク等の記録媒体に記録されたデータや伝送されたデータを再生する再生信号処理装置に関する技術に属するものである。
【０００２】
【従来の技術】
近年、インターネットの急速な普及等に伴って、個人が扱う情報などの情報量が膨大なものとなってきている。このため、情報を記録するためのストレージ装置の大容量化への要求が急速に増大している。上記ストレージ装置の大容量化を図るためには、記録媒体への記録密度を高くする必要がある。ところが、記録密度が高くなるほど、符号間干渉の影響が大きくなり、再生される信号波形の品質が劣化しがちになる。それゆえ、分解能を高くして記録密度を大幅に高くすることが困難である。
【０００３】
そこで、高い分解能および再生能力を得るために、ＰＲＭＬ(Partial Response Maximum Likelihood)と呼ばれる再生信号処理方式が知られている。この種の再生信号処理装置は、例えば図２４に示すような構成を有している。同図において、
ピックアップ９０１は、スピンドルモータ９０２によって回転駆動される記録媒体９０３に記録されている記録データを読み取り、これに応じた再生信号を出力するようになっている。
【０００４】
可変利得増幅器９０４（ＶＧＡ）は、再生信号の振幅を、後述するＡ／Ｄ変換器９０９の入力ダイナミックレンジに適合するように自動調整するものである。この可変利得増幅器９０４は、ゲイン調整回路９０５により、Ａ／Ｄ変換器９０９からの出力に基づいて制御されるようになっている。
【０００５】
アナログフィルタ９０６は、高域雑音除去、およびシステム（再生信号処理装置）のＰＲ等化特性に応じたプリイコライジング処理（具体的には例えば高域強調）を行うようになっている。
【０００６】
加算回路９０７は、Ａ／Ｄ変換器９０９からの出力に基づいたオフセット調整回路９０８の制御によって、再生信号の平均のレベルが０になるように、再生信号をオフセットさせるようになっている。
【０００７】
Ａ／Ｄ変換器９０９は、再生信号を量子化して、ディジタルの再生信号データを出力するようになっている。
【０００８】
ディジタル信号処理部９１０は、適応等化フィルタ９１１とビタビ復号器９１２とを備え、Ａ／Ｄ変換器９０９から出力された再生信号データに基づいて、２値の記録データ（抽出データ）を抽出するようになっている。
【０００９】
ＰＬＬ回路９１３（ＰＬＬ：Phase Locked Loop）は、Ａ／Ｄ変換器９０９から出力された再生信号データに基づいて、抽出データに同期したクロック信号を生成し、Ａ／Ｄ変換器９０９およびディジタル信号処理部９１０に供給するとともに、図示しない抽出データの処理部に出力するようになっている。
【００１０】
また、上記ディジタル信号処理部９１０を構成する適応等化フィルタ９１１は、例えば図２５に示すように、フィルタ部９２１と、タップ係数制御部９２２とを備えている。
【００１１】
フィルタ部９２１は、シフトレジスタ９２１ａ、乗算器９２１ｂ…、および加算器９２１ｃを有するＦＩＲフィルタによって構成されている。
【００１２】
タップ係数制御部９２２は、上記乗算器９２１ｂ…にそれぞれ入力されるタップ係数を制御するもので、期待値推定部９２２ａと、加算器９２２ｂと、タップ係数更新部９２２ｃとを有し、上記タップ係数を等化誤差が小さくなる最適値に自動的に更新（補正）することにより、ビタビ復号器９１２の特性に対応した所定のＰＲ等化が行われるようになっている。上記タップ係数補正のアルゴリズムとしては、例えばＬＭＳ(Least Mean Square)が用いられる。
【００１３】
上記のように構成された再生信号処理装置では、アナログフィルタ９０６によって、アナログの再生信号に対する高域雑音除去、およびプリイコライジング処理が行われる。このような処理が施された再生信号をＡ／Ｄ変換して得られる再生信号データに基づいて、ＰＬＬ回路９１３によるクロック信号の生成がなされることにより、Ａ／Ｄ変換器９０９による適切なサンプリング等が行われるとともに、適応等化フィルタ９１１によるＰＲ等化も適切に行われる。これによって、高精度な記録データの再生を行わせることができ、誤り率の増大を招くことなく、記録密度の高密度化を図ることが比較的容易になる。
【００１４】
ところが、上記のようなアナログフィルタ９０６によるプリイコライジングを行う方式では、特性の調整が困難であるため、記録媒体９０３などの経時変化や環境条件の変動に起因する再生信号の特性変化に追従させて確実に記録データを再生させることが容易ではない。そこで、例えば特許文献１に記載されているように、Ａ／Ｄ変換器とＰＬＬ回路との間に適応等化器を設け、ＰＬＬ回路に入力される再生信号データに対してのイコライジング特性を高めるようにした構成が知られている。
【００１５】
【特許文献１】
特開２００１−１８４７９５号公報（段落００１８、第２１図）
【００１６】
【発明が解決しようとする課題】
しかしながら、上記のように適応等化器からの出力に基づいてＰＬＬ回路を動作させる構成では、パラメータの設定等が、アナログフィルタ９０６の調整よりは比較的容易であるものの、やはり複雑、困難なものであり、必ずしも確実に記録データの再生を行わせることができない場合があるという問題点を有していた。これは、適応等化器もＰＬＬ回路も共にフィードバックループを構成するものであり、これらの２つのループが２重に存在することになるために、互いに影響を及ぼし合ってフィードバックループが発散してしまうことがあるためではないかと推定される。
【００１７】
上記の問題に鑑み、本発明は、高精度な記録データの再生を確実、かつ容易に行わせ得るようにして、記録密度の大幅な向上を可能にすることを課題とする。
【００１８】
【課題を解決するための手段】
上記の課題を解決するために、請求項１の発明が講じた解決手段は、
入力されたアナログの再生信号を量子化してディジタルの再生信号データを出力するＡ／Ｄ変換器と、
等化前後のデータに応じて制御される特性で上記再生信号データを等化する適応等化器と、
上記再生信号データに同期したクロック信号を出力するＰＬＬ回路と、
を備えた再生信号処理装置であって、
上記再生信号に含まれるノイズを除去するアナログフィルタと、
上記Ａ／Ｄ変換器と上記適応等化器との間に設けられ、固定された特性で上記再生信号データを等化するディジタルフィルタと、
上記ディジタルフィルタにおける上記固定された特性を設定する制御部とを備え、
上記制御部は、学習期間中に学習によって決定し上記ディジタルフィルタに設定した特性と、学習期間中に上記適応等化器を動作させて収束させた上記適応等化器の特性とが合成された特性を、学習期間後に上記ディジタルフィルタに設定し、
上記ＰＬＬ回路は、上記ディジタルフィルタの出力に基づいて、上記クロック信号を出力するように構成されたことを特徴とする。
【００１９】
また、請求項２の発明は、
請求項１の再生信号処理装置であって、
上記アナログフィルタは、ローパス特性を有するフィルタであることを特徴とする。
【００２０】
また、請求項３の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタは、高域強調特性を有するフィルタであることを特徴とする。
【００２１】
これらによれば、ディジタルフィルタによって等化（プリイコライジング）された再生信号データがＰＬＬ回路に入力されるので、クロック信号を高い精度で再生信号データに同期させることができ、Ａ／Ｄ変換器によるサンプリングや適応等化器による等化などを適切に行わせることが容易にできる。しかも、ディジタルフィルタの特性は固定されているので、ＰＬＬ回路におけるフィードバックループの発散なども容易に抑制することができる。したがって、高精度な記録データの再生を確実、かつ容易に行わせることができる。
【００２２】
また、請求項４の発明は、
請求項３の再生信号処理装置であって、
上記ディジタルフィルタは、さらに、上記アナログフィルタよりも低い周波数成分を通過させるローパス特性を有することを特徴とする。
【００２３】
これにより、例えばアナログフィルタにはＡ／Ｄ変換による折り返しノイズの影響を抑制し得る程度のローパス特性を持たせ、ディジタルフィルタに、より厳密なローパス特性を持たせることによって、全体として適切な特性が得られるようにすることができるとともに、アナログフィルタの構成を簡素化して、半導体集積回路を構成する場合のチップ面積を小さく抑えることも容易にできる。
【００２４】
また、請求項５の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタは、設定される１つ以上のタップ係数に応じた特性を有するＦＩＲフィルタであることを特徴とする。
【００２５】
これにより、ディジタルフィルタを容易に構成することができる。
【００２７】
また、請求項６の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタは、設定される１つ以上のタップ係数に応じた特性を有するＦＩＲフィルタであり、
上記制御部は、複数種類のタップ係数のうちの何れかを選択して上記ディジタルフィルタに設定することにより、上記固定された特性を設定するように構成されていることを特徴とする。
【００２８】
また、請求項７の発明は、
請求項１の再生信号処理装置であって、
上記制御部は、上記ＰＬＬ回路における位相誤差に応じた値に基づいて、上記ディジタルフィルタの上記固定された特性を設定するように構成されたことを特徴とする。
【００２９】
また、請求項８の発明は、
請求項１の再生信号処理装置であって、
上記制御部は、上記適応等化器における等化誤差に基づいて、上記ディジタルフィルタの上記固定された特性を設定するように構成されたことを特徴とする。
【００３０】
また、請求項９の発明は、
請求項１の再生信号処理装置であって、
上記制御部は、上記適応等化器における等化前後のデータの差に基づいて、上記ディジタルフィルタの上記固定された特性を設定するように構成されたことを特徴とする。
【００３１】
これらによれば、再生信号データの品質がより確実に高くなるようにディジタルフィルタの特性が設定されるので、高精度な記録データの再生を一層、確実、かつ容易に行わせることができる。
【００３３】
また、請求項１０の発明は、
請求項１の再生信号処理装置であって、
上記ディジタルフィルタ、および上記適応等化器は、それぞれ、設定される１つ以上のタップ係数に応じた特性を有するＦＩＲフィルタを含み、
上記制御部は、上記ディジタルフィルタにおける上記所定の特性を有する場合の上記タップ係数と、上記適応等化器における上記収束させた特性を有する場合の上記タップ係数との積和演算によって得られる値を上記ディジタルフィルタの上記タップ係数として設定するように構成されていることを特徴とする。
【００３４】
これらによれば、ディジタルフィルタに、ローパス機能や高域強調機能等に加えて、再生信号の群遅延の補正機能なども併せ持たせることなどができるので、例えばディジタルフィルタを備えていない従来の装置における適応等化器から出力されるのに近い高品質な再生信号データがＰＬＬ回路に入力されるようにすることができる。それゆえ、より正確なクロック信号を得ることができ、さらに高精度な記録データの再生を確実、かつ容易に行わせることができる。
【００３５】
また、請求項１１の発明は、
請求項１の再生信号処理装置であって、
上記ＰＬＬ回路は、上記適応等化器を駆動する第１のクロック信号と、上記Ａ／Ｄ変換器、および上記ディジタルフィルタを駆動する、上記第１のクロック信号の２倍以上の整数倍の周波数の第２のクロック信号とを出力するように構成されていることを特徴とする。
【００３６】
このように、いわゆるオーバサンプリングを行わせることによって、Ａ／Ｄ変換、およびディジタルフィルタによる等化をより高精度に行わせることが容易にできる。
【００３７】
また、請求項１２の発明は、
記録媒体に記録された記録データを読み出す請求項１の再生信号処理装置であって、
上記アナログフィルタはローパス特性を有するフィルタであり、
上記アナログフィルタにおける通過させる周波数成分の上限が、上記記録データの読み出し速度に応じて変化するように構成されていることを特徴とする。
【００３８】
これにより、記録データの読み出し速度に応じて、折り返しノイズの影響を容易に排除することができる。
【００３９】
また、請求項１３の発明は、
記録媒体に記録された記録データを読み出す請求項１の再生信号処理装置であって、
上記ＰＬＬ回路は、上記適応等化器を駆動する第１のクロック信号と、上記Ａ／Ｄ変換器、および上記ディジタルフィルタを駆動する第２のクロック信号とを出力するように構成され、
上記第１のクロック信号の周波数は、上記記録データの読み出し速度に応じた周波数に設定される一方、
上記第２のクロック信号の周波数は、上記記録データの読み出し速度に係らずほぼ一定になるように設定されることを特徴とする。
【００４０】
このように、上記Ａ／Ｄ変換器のサンプリング周波数が一定になるようにすることにより、アナログフィルタの特性を可変にしなくても、記録データの種々の読み出し速度に対しても、折り返しノイズの影響を容易に排除することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態として、ＤＶＤ（Digital Versatile Disc）等のリムーバブルな記録媒体に記録されたデータを再生する再生信号処理装置について、図面を参照しながら説明する。
【００４２】
（実施の形態１）
（再生信号処理装置の構成）
図１は本発明の実施の形態１に係る再生信号処理装置の要部の構成を示すブロック図である。
【００４３】
図１の構成において、
可変利得増幅器１０１（ＶＧＡ）は、例えば光ディスク等の記録媒体に記録された記録データを読み取るピックアップからの再生信号が入力され、その再生信号の振幅を、後述するＡ／Ｄ変換器１０６の入力ダイナミックレンジに適合するように自動調整するものである。この可変利得増幅器１０１は、ゲイン調整回路１０２により、Ａ／Ｄ変換器１０６からの出力に基づいて制御されるようになっている。
【００４４】
アナログフィルタ１０３は、ローパスフィルタによって構成され、高域雑音を除去するようになっている。
【００４５】
加算回路１０４は、Ａ／Ｄ変換器１０６からの出力に基づいたオフセット調整回路１０５の制御によって、再生信号の平均のレベルが０になるように、再生信号をオフセットさせるようになっている。
【００４６】
Ａ／Ｄ変換器１０６は、再生信号を量子化して、ディジタルの再生信号データを出力するようになっている。
【００４７】
ディジタルフィルタ１０７は、後述するコントローラ部１１２によって特性が制御され、アナログフィルタ１０３よりも低いカットオフ周波数でさらに高域雑音の除去をするとともに、システム（再生信号処理装置）のＰＲ等化特性に応じたプリイコライジング処理（具体的には例えば高域強調）を行うようになっている。
【００４８】
ディジタル信号処理部１０８は、適応等化フィルタ１０９とビタビ復号器１１０とを備え、ディジタルフィルタ１０７から出力された再生信号データに基づいて、２値の記録データ（抽出データ）を抽出するようになっている。
【００４９】
コントローラ部１１２は、上記ＰＬＬ回路１１１から出力されるジッタ値に応じて、ディジタルフィルタ１０７の特性を制御するものである。すなわち、記録媒体が装填された場合などに行われる予備的な再生動作の際（学習期間）に、ＰＬＬ回路１１１から出力されるジッタ値が最も小さくなるタップ係数を決定し、その後の通常の再生動作時に、上記決定されたタップ係数をディジタルフィルタ１０７に出力するようになっている。
【００５０】
ＰＬＬ回路１１１（ＰＬＬ：Phase Locked Loop）は、ディジタルフィルタ１０７から出力された再生信号データに基づいて、抽出データに同期したクロック信号を生成し、Ａ／Ｄ変換器１０６、ディジタルフィルタ１０７、およびディジタル信号処理部１０８に供給するとともに、図示しない抽出データの処理部に出力するようになっている。
【００５１】
以下、上記ディジタルフィルタ１０７、適応等化フィルタ１０９、コントローラ部１１２、およびＰＬＬ回路１１１について、より詳しく説明する。
【００５２】
（ディジタルフィルタ１０７）
ディジタルフィルタ１０７は、具体的には例えば図２に示すように、シフトレジスタ１０７ａと、乗算器１０７ｂ…と、加算器１０７ｃとを有するトランスバーサル型のＦＩＲフィルタによって構成されている。上記乗算器１０７ｂ…にコントローラ部１１２からタップ係数が入力されることによって、フィルタ特性が制御されるようになっている。
【００５３】
（適応等化フィルタ１０９）
上記ディジタル信号処理部１０８を構成する適応等化フィルタ１０９は、例えば図３に示すように、フィルタ部１２１と、タップ係数制御部１２２とを備えている。
【００５４】
フィルタ部１２１は、シフトレジスタ１２１ａ、乗算器１２１ｂ…、および加算器１２１ｃを有するＦＩＲフィルタによって構成されている。
【００５５】
タップ係数制御部１２２は、上記乗算器１０７ｂ…にそれぞれ入力されるタップ係数を制御するもので、期待値推定部１２２ａと、減算器１２２ｂと、タップ係数更新部１２２ｃとを有している。上記期待値推定部１２２ａは、フィルタ部１２１から出力される再生信号データに応じて、その再生信号データの正確な値として予想される期待値を出力し、減算器１２２ｂは、上記期待値とフィルタ部１２１の出力との差（等化誤差）を求め、タップ係数更新部１２２ｃは、上記等化誤差とフィルタ部１２１に入力される再生信号データとの関係に応じて、フィルタ部１２１の乗算器１２１ｂ…に出力するタップ係数を更新（補正）するようになっている。上記タップ係数補正のアルゴリズムとしては、例えばＬＭＳ(Least Mean Square)が用いられる。上記のようにして、タップ係数が、等化誤差が小さくなるような最適値に自動的に更新されることにより、ビタビ復号器１１０の特性に対応した所定のＰＲ等化（例えばＰＲ（１，１）等化やＰＲ（１，２，１）等化など）が行われる。
【００５６】
（コントローラ部１１２）
コントローラ部１１２は、例えば図４に示すように、タップ係数テーブル１３１と、タップ係数制御部１３２と、最小値保持レジスタ１３３と、比較器１３４と、アドレス保持レジスタ１３５とを備えて構成されている。
【００５７】
上記タップ係数テーブル１３１には、例えば図５に示すように、種々のカットオフ特性と高域強調特性との組み合わせた応じた複数組のタップ係数の組が、各記憶アドレスの領域に記憶されたデータ値として保持されている。
【００５８】
タップ係数制御部１３２は、記録媒体が装填された場合などの学習期間に、上記タップ係数テーブル１３１に保持されている各組のタップ係数を順次読み出して、ディジタルフィルタ１０７に出力するようになっている。一方、学習期間終了後の通常の再生動作時には、アドレス保持レジスタ１３５に保持されているアドレスに応じた組のタップ係数を読み出して、ディジタルフィルタ１０７に出力するようになっている。
【００５９】
最小値保持レジスタ１３３は、上記タップ係数制御部１３２から出力される各タップ係数に応じてＰＬＬ回路１１１から出力されるジッタ値の最小値を保持するようになっている。
【００６０】
比較器１３４は、最小値保持レジスタ１３３に保持されている値と、ＰＬＬ回路１１１から出力されたジッタ値とを比較し、ＰＬＬ回路１１１から出力されたジッタ値の方が小さい場合に、ラッチ信号（ラッチパルス）を出力して、上記ジッタ値を新たな最小値として最小値保持レジスタ１３３に保持させるようになっている。
【００６１】
アドレス保持レジスタ１３５は、上記比較器１３４から出力されるラッチ信号に応じて、タップ係数制御部１３２から出力されているアドレス、すなわちタップ係数テーブル１３１におけるジッタ値の最小値を与えるタップ係数の組が記憶されている領域のアドレスを保持するようになっている。
【００６２】
なお、コントローラ部１１２は、上記のようにハードウェアによって構成されるのに限らず、マイクロコンピュータとソフトウェアとによって同様の機能を持たせるようにしてもよい。
【００６３】
（ＰＬＬ回路１１１）
ＰＬＬ回路１１１は、例えば図６に示すように、位相比較器１４１と、ＰＬＰＦ１４２（Phase Loop Filter）と、Ｄ／Ａ変換器１４３と、ＶＣＯ１４４（Voltage-Controlled Oscillator）と、分周回路１４５と、積算器１４６を備えている。上記積算器１４６は、位相比較器１４１から出力される位相誤差の絶対値（または２乗値）を積算し、その平均値をジッタ値としてコントローラ部１１２に出力するようになっている。なお、上記のように位相誤差の平均値をコントローラ部１１２に出力することは、一般的に位相誤差のばらつきの影響の低減が容易になる点で好ましいが、これに限らず、位相誤差が直接出力されるようにするなど、位相誤差に応じた値が出力されるようにすればよい。また、ＰＬＬ回路１１１は位相誤差を直接出力し、コントローラ部１１２によって平均値の算出などがなされるようにしてもよい。さらに、例えば位相誤差のばらつき（標準偏差）が所定値以上の場合には、（例え平均値が小さかったとしても）コントローラ部１１２での最小値の判定がなされないようにしてもよい。また、上記分周回路１４５は必ずしも設けなくてもよいが、ＶＣＯ１４４に高い周波数のクロックを発振させて分周する方が、周波数のゆらぎの影響を低減することが容易になる。
【００６４】
（再生信号処理装置の動作）
上記のように構成された再生信号処理装置では、記録媒体に記録されたデータの再生に先立って、記録媒体が装填された際などの学習期間に以下のような予備的な再生動作が行われ、ディジタルフィルタ１０７に与えられるタップ数が決定される。
【００６５】
すなわち、コントローラ部１１２のタップ係数制御部１３２は、タップ係数テーブル１３１に保持されているタップ係数（の組）を順次読み出してディジタルフィルタ１０７に出力する。一方、可変利得増幅器１０１等は通常の再生が行われる場合と同様に動作する。すなわち、光ピックアップ等から出力された再生信号は、可変利得増幅器１０１によるゲイン調整、アナログフィルタ１０３による高域雑音の除去、加算回路１０４によるオフセット調整がなされ、Ａ／Ｄ変換器１０６は、ＰＬＬ回路１１１から出力されるクロック信号に応じてアナログの再生信号をサンプリングし、ディジタルの再生信号データに変換してディジタルフィルタ１０７に出力する。ディジタルフィルタ１０７は、コントローラ部１１２から出力されたタップ係数によって定まるカットオフ特性およびブースト特性で再生信号データのプリイコライジングを行う。
【００６６】
上記プリイコライジングがなされた再生信号データは、ＰＬＬ回路１１１に入力され、位相比較器１４１によって、分周回路１４５から出力されるクロック信号との位相誤差が検出される。この検出は、例えば再生信号データにおけるゼロクロスポイント付近のタイミングでの値に基づいて行われる。より詳しくは、例えば、図７に示すようにゼロクロスポイント付近でサンプリングされた再生信号データの値をａ０〜ａ２とすると、ａ１／（ａ０−ａ２）を求めることにより、再生信号における実際のゼロクロスポイントのタイミングと値ａ１のサンプリングタイミングとのずれが位相誤差として求められる。そこで、この位相誤差に応じてＶＣＯ１４４の発振周波数が制御されることによって、クロック信号の位相が再生信号のゼロクロスポイントに同期するように制御される。また、上記位相誤差の絶対値が積算器１４６により平均化されて、ジッタ値が求められ、コントローラ部１１２に入力される。
【００６７】
コントローラ部１１２では、最小値保持レジスタ１３３に保持されている値よりも小さいジッタ値がＰＬＬ回路１１１から入力されるごとに、そのジッタ値が最小値として最小値保持レジスタ１３３に保持されるとともに、その際に加算回路１０４に出力していたタップ係数に対応するアドレス（そのタップ係数がタップ係数テーブル１３１に保持されていた領域のアドレス）がアドレス保持レジスタ１３５に保持される。
【００６８】
上記のような動作が、タップ係数テーブル１３１に保持されている各タップ係数の組について行われることにより、最もジッタ値が小さくなるタップ係数の組が求められる。このようにジッタ値が最も小さくなるということは、ディジタルフィルタ１０７によるプリイコライジングが適切になされ、ディジタルフィルタ１０７から出力される再生信号データにおけるゼロクロスポイントのタイミングが安定していることを意味する。また、そのような再生信号データに基づいてＰＬＬ動作が行われることにより、Ａ／Ｄ変換器１０６によって適切なタイミングでサンプリングされた再生信号データが得られることにもなる。
【００６９】
そこで、その後の通常の再生時に、上記のようなタップ係数がディジタルフィルタ１０７に与えられることにより、適切なタイミングでサンプリングおよびプリイコライジングのなされた再生信号データが適応等化フィルタ１０９に入力される。それゆえ、適応等化フィルタ１０９によるＰＲ等化も適切に行われ、ビタビ復号器１１０による記録データの再生が行われる。
【００７０】
上記のように、ジッタ値を指標としてディジタルフィルタ１０７のタップ係数が決定されることにより、記録媒体や環境条件のばらつきなどに応じた適切なタップ係数が容易に求められ、そのようなタップ係数が固定的にディジタルフィルタ１０７に設定されることによって、フィードバックループの不安定な状態を招くことなくプリイコライジングおよびＰＬＬ動作を行わせて、高精度な記録データの再生を行わせることができる。
【００７１】
また、アナログフィルタ１０３として、周波数に応じてゲインが比較的緩やかに変化し、折り返しノイズを抑制するための最低限のローパス特性を有するものを用い、ディジタルフィルタ１０７の特性との合成によって最適な特性が得られるようにすることができる。このため、アナログフィルタ１０３に急峻なカットオフ特性を持たせた場合の群遅延によってＰＬＬがロックしにくいような状態を回避することができ、また、高域ブーストの限界の制約を受けることもない。それゆえ、半導体集積回路を微細化すると困難になるようなアナログフィルタ１０３の高機能化、高性能化を必要とすることなく、アナログフィルタ１０３の構成を簡素化して、半導体集積回路のチップ面積を小さく抑えることなども容易にできる。
【００７２】
（実施の形態２）
実施の形態２の再生信号処理装置について説明する。なお、以下の実施の形態において、前記実施の形態１等と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００７３】
この再生信号処理装置は、例えば図８に示すように、前記実施の形態１の再生信号処理装置（図１）における適応等化フィルタ１０９（図３）に代えて、適応等化フィルタ２０９を備え、この適応等化フィルタ２０９から出力される等化誤差がコントローラ部１１２に入力されるようになっている。上記等化誤差は、具体的には、図９に示すように、適応等化フィルタ２０９におけるフィルタ部１２１の出力と期待値推定部１２２ａの出力との差として求められるものである。
【００７４】
上記等化誤差に基づいて行われるコントローラ部１１２の動作は、前記実施の形態１と同じである。すなわち、学習期間に、ディジタルフィルタ１０７に種々のタップ係数が設定され、等化誤差が最も小さくなるものが求められるようになっている。このように等化誤差が最も小さくなるということは、定常的な波形の歪みなどに対する（ＰＲ等化に近い）プリイコライジングがディジタルフィルタ１０７によってほぼ確実に行われ、適応等化フィルタ２０９では主として動的な変動等に応じた等化処理がなされることを意味する。したがって、上記のように、適応等化フィルタ２０９における等化誤差がディジタルフィルタ１０７の最適なタップ係数を求めるための指標として用いられることによって、やはり、適切にプリイコライジングおよびＰＬＬ動作を行わせて、高精度な記録データの再生を行わせることができる。
【００７５】
（実施の形態３）
実施の形態３の再生信号処理装置は、例えば図１０に示すように、適応等化フィルタ１０９の入出力再生信号データ、すなわちディジタルフィルタ１０７から適応等化フィルタ１０９に入力される再生信号データと、適応等化フィルタ１０９から出力される再生信号データとが、コントローラ部３１２に入力されるようになっている。コントローラ部３１２は、実施の形態１のコントローラ部１１２（図４）に加えて差分積算部３１２ａを備えたもので、上記適応等化フィルタ１０９の入出力再生信号データの差分の絶対値（または２乗値）の平均値が算出される。この差分積算部３１２ａから出力される平均値に対して、その最小値を与えるようなタップ係数が求められる点は、実施の形態１のコントローラ部１１２と同じである。
【００７６】
上記のように、適応等化フィルタ１０９の入出力再生信号データの差分が最も小さくなるようにディジタルフィルタ１０７のタップ係数が決定されることによって、やはり、ディジタルフィルタ１０７によるプリイコライジングを適切に行わせることができ、したがって、高精度な記録データの再生を行わせることができる。
【００７７】
なお、上記のように適応等化フィルタ１０９の入出力再生信号データの差分の平均値が最も小さいものが求められるのに代えて、所定の期間内で、上記差分が所定の基準値以下になる頻度が最も多いものや、所定の基準値以上になる頻度が最も少ないものなどが求められるようにしてもよい。
【００７８】
（実施の形態４）
実施の形態４の再生信号処理装置は、実施の形態１の再生信号処理装置（図１）と比べて、例えば図１１に示すように、適応等化フィルタ１０９およびコントローラ部１１２に代えて、適応等化フィルタ４０９およびコントローラ部４１２を備えている点が異なっている。
【００７９】
上記適応等化フィルタ４０９は、学習期間の終了時点で用いられているタップ係数、すなわち適切なＰＲ等化が行われるように収束したタップ係数を出力するようになっている。また、コントローラ部４１２は、図１２に示すように、コントローラ部１１２の構成に加えて、タップ係数合成部４３６を備えている。このタップ係数合成部４３６は、学習期間終了後に、上記適応等化フィルタ４０９から出力されたタップ係数と、実施の形態１と同様にして求められたタップ係数とを合成（畳み込み）して合成タップ係数を求め、その合成タップ係数を通常の再生動作時にディジタルフィルタ１０７に設定するようになっている。
【００８０】
より詳しくは、例えばディジタルフィルタ１０７のタップ数が５タップ、適応等化フィルタ４０９のタップ数が３タップだとすると、まず、学習期間には、上記ディジタルフィルタ１０７の５タップのうち例えばセンタータップとその両隣の３タップだけが用いられて（例えば両端のタップ係数が０にされる）、実施の形態１と同様にＰＬＬ回路１１１によって検出されるジッタ値が最小となるタップ係数が求められる。また、このとき、上記ディジタルフィルタ１０７のタップ係数と対応して、適応等化フィルタ４０９においても、最適なＰＲ等化が行われるタップ係数が得られる。そこで、コントローラ部４１２のタップ係数合成部４３６は、上記２組のタップ係数を合成し、得られたタップ係数をディジタルフィルタ１０７に設定する。具体的には、例えば図１３に示すように、学習期間の終了時点におけるディジタルフィルタ１０７および適応等化フィルタ４０９のタップ係数がそれぞれ（０、２、１０、２、０）または（１、８、２）だとすると、各タップ係数の積和が算出されることによって、合成タップ係数（２、２６、８６、３６、４）が得られ、この合成タップ係数がディジタルフィルタ１０７に設定される。ここで、同図に示す演算は、左端の数値から順に積が求められているが、基本的には、通常の５桁と３桁の数値の乗算と同様の演算である。
【００８１】
上記のような合成タップ係数がディジタルフィルタ１０７に設定されることによって、ディジタルフィルタ１０７に、ローパス機能および高域強調機能に加えて、再生信号の群遅延の補正機能も併せ持たせる得ることになる。それゆえ、例えば従来の技術について説明した図２４の構成と比べれば、適応等化フィルタ９１１から出力されるのに近い高品質な再生信号データがＰＬＬ回路１１１に入力されるので、より正確なクロック信号を得ることができる一方、上記のようなプリイコライジングは固定的に設定されたタップ係数によって行われるので、特開２００１−１８４７９５のように適応等化フィルタのフィードバック制御による影響をＰＬＬ回路が受けて動作が不安定になるおそれもない。
【００８２】
なお、上記ディジタルフィルタ１０７等のタップ数や合成演算の方法は、説明の便宜上の一例であり、これに限るものではない。例えば適応等化フィルタ４０９のタップ数も５タップである場合に、図１４に示すように、フィルタ特性への影響が大きいセンタータップ付近の３タップについてだけ積和演算が行われるようにしてもよいし、また、図１５に示すように、５タップの全てのタップ係数について積和演算が行われ、その演算結果における、フィルタ特性への影響が大きい、センタータップを中央とする５タップ分のタップ係数が用いられるようにしてもよい。さらに、ディジタルフィルタ１０７についても、学習期間において例えば全てのタップに有効なタップ係数が設定される場合に、センタータップ付近のタップ係数だけが積和演算に用いられるようにしたり、演算結果における一部のタップ係数だけがディジタルフィルタ１０７に設定されるようにしたりしてもよい。
【００８３】
（変形例１）
上記の例では、Ａ／Ｄ変換器１０６、ディジタルフィルタ１０７、およびディジタル信号処理部１０８に同じ（周波数の）クロック信号が入力される例を示したが、図１６に示すように、ＰＬＬ回路５１１に２種類の周波数のクロック信号、すなわち、チャネルクロックＣＬＫ−ｃｈと、その２倍以上の整数倍の周波数のサンプリングクロックＣＬＫ−ｓとを出力させ、上記チャネルクロックＣＬＫ−ｃｈをディジタル信号処理部１０８に入力する一方、サンプリングクロックＣＬＫ−ｓをＡ／Ｄ変換器１０６およびディジタルフィルタ１０７に入力するようにしてもよい。上記のようなＰＬＬ回路５１１は、例えば要部を図１７に示すように、実施の形態１のＰＬＬ回路１１１（図６）における分周回路１４５に加えて、それよりも分周比の小さい（高い周波数のクロック信号を出力する）分周回路５４５を備えて構成される。また、上記分周回路１４５・５４５の分周比を制御する分周比設定回路５４６が備えられる。（なお、上記のような構成に限らず、まず、サンプリングクロックＣＬＫ−ｓを生成した後、これをさらに分周してチャネルクロックＣＬＫ−ｃｈを生成するなどしてもよい。）
すなわち、チャネルクロックＣＬＫ−ｃｈの周波数は、ＰＲ等化やビタビ復号、およびその後のデータ処理のタイミングを制御するために用いられるので、記録データの再生速度に応じて定まる。一方、Ａ／Ｄ変換器１０６によるサンプリングやディジタルフィルタ１０７によるプリイコライジングに用いられるサンプリングクロックＣＬＫ−ｓについては、クロック周期が短いほど（オーバサンプリング率が高いほど）、時間軸方向に対してより細かな等化処理を施すことになり、離散データ信号処理がアナログ的な処理に近づくこととなる。それゆえ、例えば分周回路５４５の分周比を分周回路１４５の１／２にすると、図１８に示すように、ＰＲ等化等の動作周期Ｔに対してＴ／２の周期でサンプリングおよびプリイコライジングが行われ、適応等化フィルタ１０９に入力されるデータよりも多くの段階のデータがディジタルフィルタ１０７に入力されるので、前記実施の形態１〜４で説明したようなプリイコライジングをより高精度に行わせることができる。
【００８４】
（変形例２）
再生倍速が異なるときにアナログフィルタの特性を変化させるようにした再生信号処理装置について説明する。この再生信号処理装置は、図１９に示すように、コントローラ部６１２のカットオフ制御部６１２ａによって、アナログフィルタ６０３の周波数特性が制御されるようになっている。具体的には、例えば２倍速再生（例えば再生速度がＣＤ：Compact Discの２倍）の場合には、図２０に実線で示すような特性に対し、１倍速再生の場合には同図に破線で示すような特性に切り替えられるようになっている。このようなアナログフィルタ６０３の周波数特性の制御は、アナログフィルタ６０３を構成する抵抗素子や容量素子等を切り替えることによって行うことができる。
【００８５】
ここで、アナログ信号をサンプリングしてディジタル信号に変換する場合、サンプリングクロック周波数の１／２の周波数を境に折り返しが発生する。また、上記サンプリングクロック周波数は、オーバサンプリング率が一定であれば、再生倍速に比例したものとなる。そこで、２倍速再生の場合に、図２０に示すように、サンプリングクロック周波数をｆｓ２とし、その１／２の周波数でのアナログフィルタ１０３のゲインを折り返しノイズの抑制に充分な−Ａ（ｄＢ）とすると、１倍速再生時には、破線で示すような特性に切り替えることによって、サンプリングクロック周波数ｆｓ１の１／２の周波数でのゲインを２倍速再生時と同じく−Ａにすることができる。（なお、ディジタルフィルタ１０７の遮断特性・ブースト特性も、再生倍速に応じて、すなわちディジタルフィルタ１０７が駆動されるクロック信号の周波数に応じて制御されるが、この制御は前記のようなタップ係数の設定によって容易に行われる。）
このように、再生倍速に応じて、アナログフィルタ１０３の特性を変化させ、サンプリングクロック周波数の１／２以上の周波数成分（Ａ／Ｄ変換器１０６への入力として不必要な帯域の周波数成分）を所定以下のゲインで減衰させることによって、Ａ／Ｄ変換される際の折り返しノイズの影響を低減するとともに、前記実施の形態１等で説明したようにディジタルフィルタ１０７により適切なプリイコライジングを行うことによって、高精度な記録データの再生を行わせることができる。
【００８６】
なお、アナログフィルタ６０３の特性は、上記のように再生倍速に応じて切り替えるだけでなく、例えば記録媒体に記録されている記録媒体の種類を示す情報等（例えばＣＤであるかＤＶＤであるかなど）に応じても切り替えるようにしてもよい。
【００８７】
（実施の形態５）
アナログフィルタの特性を変化させることなく、種々の再生倍速での再生を行わせるようにすることができる再生信号処理装置について説明する。
【００８８】
実施の形態５の再生信号処理装置は、例えば図２１に示すように、変形例１（図１６）のＰＬＬ回路５１１（図１７）と同様に、
チャネルクロックＣＬＫ−ｃｈおよびサンプリングクロックＣＬＫ−ｓを出力するＰＬＬ回路７１１と、クロック比制御部７１２ａを有するコントローラ部７１２とを備えている。
【００８９】
上記ＰＬＬ回路７１１は、ＰＬＬ回路５１１とほぼ同様の構成を有しているが、チャネルクロックＣＬＫ−ｃｈの周波数は、クロック比制御部７１２ａによって再生倍速に応じた周波数に制御される一方、サンプリングクロックＣＬＫ−ｓの周波数は、再生倍速に係らず一定の周波数に制御されるようになっている。（ここで、上記一定の周波数というのは、厳密に一定の周波数を意味するのではなく、フィードバックループによる変動等の範囲内の周波数であることを意味する。）
すなわち、例えば２倍速再生時のサンプリングクロック周波数ｆｓ２と１倍速再生時のサンプリングクロック周波数ｆｓ１とが等しければ、図２２、２３に示すように、これらの１／２の周波数におけるアナログフィルタ１０３のゲインは共に−Ａ（ｄＢ）となり、これが折り返しノイズの抑制に充分な大きさだとすると、２倍速再生時と１倍速再生時とで、同じ（フィルタ特性の）アナログフィルタ１０３を用い得ることになる。
【００９０】
一方、１倍速再生時のチャネルクロック周波数ｆｃｈ１は、２倍速再生時のチャネルクロック周波数ｆｃｈ２の１／２になる。そこで、例えば２倍速再生時のオーバサンプリング率が４（ｆｓ２／ｆｃｈ２＝４）だとすると、１倍速再生時のオーバサンプリング率は、ｆｓ１／ｆｃｈ１＝ｆｓ２／（ｆｃｈ２／２）＝８、すなわち２倍速再生時の２倍になる。
【００９１】
この場合、例えば２倍速再生時にディジタルフィルタ１０７でのプリイコライジング処理に必要なタップ数が５タップであるとすると、１倍速再生時に同様のプリイコライジング処理を行わせるためには、１０タップ必要になる。そこで、ディジタルフィルタ１０７にはあらかじめ１０タップ分の回路を設けるとともに、コントローラ部７１２のタップ係数テーブルに、１０タップ用のタップ係数（１倍速再生用）と、５タップ用のタップ係数（２倍速再生用：１０タップのうちの５タップ分のタップ係数の値を０にしたもの）とを保持させておいて、再生倍速に応じて何れかが選択されて用いられるようにすればよい。
【００９２】
上記のようにタップ係数テーブルに保持されたタップ係数に基づいて、前記実施の形態１等で説明したようにディジタルフィルタ１０７に最適なタップ係数が設定されることにより、図２２、２３に併せて示すように、アナログフィルタ１０３とディジタルフィルタ１０７との合成の周波数特性として、それぞれの再生倍速に応じた適切なプリイコライジングを行う特性を得ることができる。また、前記変形例２のようにアナログフィルタ１０３の特性を可変にする必要がないので、構成を簡素化することができ、半導体集積回路を構成する場合のチップ面積を小さく抑えることも容易に可能になる。
【００９３】
なお、上記各実施の形態や変形例で示した構成は、論理的に可能な範囲で種々組み合わせてもよい。具体的には、例えば実施の形態２、または実施の形態３で説明したような適応等化フィルタ１０９における等化誤差や入出力データの差に応じてディジタルフィルタ１０７のタップ係数を設定する構成に、実施の形態４で説明したようなディジタルフィルタ１０７と適応等化フィルタ１０９のタップ係数を合成する構成を適用するようにしてもよい。また、上記実施の形態２、３の構成に、変形例１、２で説明したようなオーバサンプリングをする構成や再生倍速に応じてアナログフィルタ１０３の特性を変化させる構成を適用してもよい。
【００９４】
また、変形例２や実施の形態５では、再生倍速が１倍速と２倍速との場合について説明したが、これに限らず、例えば１〜１６倍速などでの再生が適切に行われるように、ディジタルフィルタ１０７のフィルタ係数が設定されるようにすることも容易にできる。この場合、ディジタルフィルタ１０７に設定されるタップ係数に関しては、図５に示したようなタップ係数の複数の組み合わせを各再生倍速ごとに対応させて複数種類保持させ、再生倍速に応じて選択的に用いられるようにすればよい。
【００９５】
また、タップ係数の複数の組み合わせは、例えば記録媒体に記録されている、その記録媒体の種類を示す情報等（例えばＣＤであるかＤＶＤであるかや、読み出し専用（ＲＯＭ系）か読み書き可能（ＲＡＭ系）かなど）にも対応させて、複数種類保持させて選択的に用いられるようにしてもよい。
【００９６】
また、ディジタルフィルタ１０７や適応等化フィルタ１０９のタップ数は、説明の便宜上、３タップまたは５タップとして説明したが、これに限るものではなく、上記記録媒体の種類や再生倍速などに応じて設定すればよい。この場合、ハードウェアとしては、例えば、一般にＳ／Ｎ比が小さいＲＡＭ系の記録媒体に対して充分なマージンを持たせたタップ数（例えば２０タップ）で構成し、ＲＯＭ系の記録媒体に記録されたデータが再生される場合には、必要なタップ数（例えば１０タップ）のタップに対してだけ、有効なタップ係数を設定し、他のタップには値が０のタップ係数を設定するなどすればよい。
【００９７】
また、上記の再生信号処理装置では、ＰＲＭＬ方式およびビタビ復号方式が用いられる例を示したが、これに限るものではない。
【００９８】
また、光ディスク等のリムーバブルな記録媒体に記録されたデータを再生する再生信号処理装置を例に挙げたが、本発明は、これに限らず、例えばハードディスクドライブなどの記録装置に適用することもできるし、さらに、伝送路等を介して伝送されたデータの再生装置などに適用することもできる。
【００９９】
【発明の効果】
以上のように本発明によると、Ａ／Ｄ変換器と、適応等化フィルタおよびＰＬＬ回路との間にディジタルフィルタを設けるとともに、再生動作に先立つ学習期間にＰＬＬ回路のジッタ値などに基づいて決定されたタップ係数を上記ディジタルフィルタに設定してプリイコライジングを行わせることにより、高精度な記録データの再生を確実、かつ容易に行わせることができるので、記録密度を大幅に向上させることができる。また、アナログフィルタにローパス機能だけを持たせるようにして構成を簡素化することもできるので、半導体集積回路を構成する場合のチップ面積を小さく抑えることも容易に可能になる。
【図面の簡単な説明】
【図１】実施の形態１の再生信号処理装置の要部の構成を示すブロック図である。
【図２】同、ディジタルフィルタ１０７の構成を示すブロック図である。
【図３】同、適応等化フィルタ１０９の構成を示すブロック図である。
【図４】同、コントローラ部１１２の構成を示すブロック図である。
【図５】同、タップ係数テーブル１３１の記憶内容の例を示す説明図である。
【図６】同、ＰＬＬ回路１１１の構成を示すブロック図である。
【図７】同、位相誤差の検出の例を示す説明図である。
【図８】実施の形態２の再生信号処理装置の要部の構成を示すブロック図である。
【図９】同、適応等化フィルタ２０９の構成を示すブロック図である。
【図１０】実施の形態３の再生信号処理装置の要部の構成を示すブロック図である。
【図１１】実施の形態４の再生信号処理装置の要部の構成を示すブロック図である。
【図１２】同、コントローラ部４１２の構成を示すブロック図である。
【図１３】同、タップ係数の合成の例を示す説明図である。
【図１４】同、タップ係数の合成の他の例を示す説明図である。
【図１５】同、タップ係数の合成のさらに他の例を示す説明図である。
【図１６】変形例１の再生信号処理装置の要部の構成を示すブロック図である。
【図１７】同、ＰＬＬ回路５１１の要部の構成を示すブロック図である。
【図１８】同、オーバサンプリング動作の例を示す説明図である。
【図１９】変形例２の再生信号処理装置の要部の構成を示すブロック図である。
【図２０】同、アナログフィルタ６０３の特性の例を示すグラフである。
【図２１】実施の形態５の再生信号処理装置の要部の構成を示すブロック図である。
【図２２】同、２倍速再生時のアナログフィルタ１０３およびディジタルフィルタ１０７の特性の例を示すグラフである。
【図２３】同、１倍速再生時のアナログフィルタ１０３およびディジタルフィルタ１０７の特性の例を示すグラフである。
【図２４】従来の再生信号処理装置の要部の構成を示すブロック図である。
【図２５】同、適応等化フィルタ９１１の構成を示すブロック図である。
【符号の説明】
１０１ 可変利得増幅器
１０２ ゲイン調整回路
１０３ アナログフィルタ
１０４ 加算回路
１０５ オフセット調整回路
１０６ Ａ／Ｄ変換器
１０７ ディジタルフィルタ
１０７ａ シフトレジスタ
１０７ｂ 乗算器
１０７ｃ 加算器
１０８ ディジタル信号処理部
１０９ 適応等化フィルタ
１１０ ビタビ復号器
１１１ ＰＬＬ回路
１１２ コントローラ部
１２１ フィルタ部
１２１ａ シフトレジスタ
１２１ｂ 乗算器
１２１ｃ 加算器
１２２ タップ係数制御部
１２２ａ 期待値推定部
１２２ｂ 減算器
１２２ｃ タップ係数更新部
１３１ タップ係数テーブル
１３２ タップ係数制御部
１３３ 最小値保持レジスタ
１３４ 比較器
１３５ アドレス保持レジスタ
１４１ 位相比較器
１４２ ＰＬＰＦ
１４３ Ｄ／Ａ変換器
１４４ ＶＣＯ
１４５ 分周回路
１４６ 積算器
２０９ 適応等化フィルタ
３１２ コントローラ部
３１２ａ 差分積算部
４０９ 適応等化フィルタ
４１２ コントローラ部
４３６ タップ係数合成部
５１１ ＰＬＬ回路
５４５ 分周回路
５４６ 分周比設定回路
６０３ アナログフィルタ
６１２ コントローラ部
６１２ａ カットオフ制御部
７１１ ＰＬＬ回路
７１２ コントローラ部
７１２ａ クロック比制御部
Claims (1)
- 入力されたアナログの再生信号を量子化してディジタルの再生信号データを出力するＡ／Ｄ変換器と、
等化前後のデータに応じて制御される特性で上記再生信号データを等化する適応等化器と、
上記再生信号データに同期したクロック信号を出力するＰＬＬ回路と、
を備えた再生信号処理装置であって、
上記再生信号に含まれるノイズを除去するアナログフィルタと、
上記Ａ／Ｄ変換器と上記適応等化器との間に設けられ、固定された特性で上記再生信号データを等化するディジタルフィルタと、
上記ディジタルフィルタにおける上記固定された特性を設定する制御部とを備え、
上記制御部は、学習期間中に学習によって決定し上記ディジタルフィルタに設定した特性と、学習期間中に上記適応等化器を動作させて収束させた上記適応等化器の特性とが合成された特性を、学習期間後に上記ディジタルフィルタに設定し、
上記ＰＬＬ回路は、上記ディジタルフィルタの出力に基づいて、上記クロック信号を出力するように構成されたことを特徴とする再生信号処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002363615A JP3993818B2 (ja) | 2002-12-16 | 2002-12-16 | 再生信号処理装置 |
| CNA031602088A CN1508790A (zh) | 2002-12-16 | 2003-09-27 | 再生信号处理装置 |
| US10/678,080 US20040114912A1 (en) | 2002-12-16 | 2003-10-06 | Reproduction signal processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002363615A JP3993818B2 (ja) | 2002-12-16 | 2002-12-16 | 再生信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004199727A JP2004199727A (ja) | 2004-07-15 |
| JP3993818B2 true JP3993818B2 (ja) | 2007-10-17 |
Family
ID=32501082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002363615A Expired - Fee Related JP3993818B2 (ja) | 2002-12-16 | 2002-12-16 | 再生信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20040114912A1 (ja) |
| JP (1) | JP3993818B2 (ja) |
| CN (1) | CN1508790A (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8425549B2 (en) | 2002-07-23 | 2013-04-23 | Reverse Medical Corporation | Systems and methods for removing obstructive matter from body lumens and treating vascular defects |
| JP2005135561A (ja) * | 2003-10-31 | 2005-05-26 | Sanyo Electric Co Ltd | データ再生装置 |
| KR100528878B1 (ko) * | 2004-02-16 | 2005-11-16 | 삼성전자주식회사 | 데이터 저장을 위한 고속 혼성 아날로그/디지털 ｐｒｍｌ데이터 검출 및 클럭 복원 장치 |
| JP2005276289A (ja) * | 2004-03-24 | 2005-10-06 | Sanyo Electric Co Ltd | スライスレベル制御回路 |
| US7644424B2 (en) * | 2004-06-15 | 2010-01-05 | Sony Corporation | Location detector for digital cable television appliances |
| WO2006013660A1 (ja) * | 2004-08-03 | 2006-02-09 | Matsushita Electric Industrial Co., Ltd. | 再生信号処理装置 |
| JP4045269B2 (ja) * | 2004-10-20 | 2008-02-13 | 株式会社日立製作所 | 記録方法及び光ディスク装置 |
| JP2006127679A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Corp | 光ディスク装置及び光ディスク再生方法 |
| US20060109940A1 (en) * | 2004-11-22 | 2006-05-25 | Troy Beukema | Timing bias compensation for a data receiver with decision-feedback equalizer |
| JP4613657B2 (ja) * | 2005-03-23 | 2011-01-19 | 日本ビクター株式会社 | 再生装置 |
| JP2007294011A (ja) * | 2006-04-25 | 2007-11-08 | Hitachi Global Storage Technologies Netherlands Bv | ディスク・ドライブ装置 |
| KR100825741B1 (ko) * | 2006-11-06 | 2008-04-29 | 한국전자통신연구원 | 광트랜시버 및 그 광트랜시버를 이용한 광출력 지터제어방법 |
| JP4795208B2 (ja) * | 2006-11-28 | 2011-10-19 | キヤノン株式会社 | 画像処理装置及び方法 |
| US8660171B1 (en) * | 2007-08-15 | 2014-02-25 | Marvell International Ltd. | Method and apparatus for timing jitter measurement |
| US10123803B2 (en) | 2007-10-17 | 2018-11-13 | Covidien Lp | Methods of managing neurovascular obstructions |
| US9220522B2 (en) | 2007-10-17 | 2015-12-29 | Covidien Lp | Embolus removal systems with baskets |
| US9198687B2 (en) | 2007-10-17 | 2015-12-01 | Covidien Lp | Acute stroke revascularization/recanalization systems processes and products thereby |
| US8585713B2 (en) | 2007-10-17 | 2013-11-19 | Covidien Lp | Expandable tip assembly for thrombus management |
| US8066757B2 (en) | 2007-10-17 | 2011-11-29 | Mindframe, Inc. | Blood flow restoration and thrombus management methods |
| US8926680B2 (en) | 2007-11-12 | 2015-01-06 | Covidien Lp | Aneurysm neck bridging processes with revascularization systems methods and products thereby |
| US8088140B2 (en) | 2008-05-19 | 2012-01-03 | Mindframe, Inc. | Blood flow restorative and embolus removal methods |
| JP5096179B2 (ja) * | 2008-01-28 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 適応等化装置 |
| KR101819554B1 (ko) | 2008-02-22 | 2018-01-17 | 마이크로 테라퓨틱스 인코포레이티드 | 혈류를 회복하는 방법 및 기구 |
| WO2009126935A2 (en) | 2008-04-11 | 2009-10-15 | Mindframe, Inc. | Monorail neuro-microcatheter for delivery of medical devices to treat stroke, processes and products thereby |
| JP5188920B2 (ja) * | 2008-10-02 | 2013-04-24 | 株式会社日立製作所 | 光ディスク装置 |
| US8270605B2 (en) * | 2009-09-01 | 2012-09-18 | Sony Corporation | Location authentication |
| US8874633B2 (en) * | 2011-08-23 | 2014-10-28 | Lsi Corporation | Determining coefficients for digital low pass filter given cutoff and boost values for corresponding analog version |
| JP5680215B2 (ja) * | 2011-10-20 | 2015-03-04 | 三菱電機株式会社 | 予等化光送信機および予等化光送信方法 |
| US9129647B2 (en) * | 2013-12-19 | 2015-09-08 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Servo channel with equalizer adaptation |
| JP2015179998A (ja) * | 2014-03-19 | 2015-10-08 | 富士通株式会社 | ディジタルフィルタ，タイミング信号生成回路および半導体集積回路 |
| CN112713941A (zh) * | 2019-10-24 | 2021-04-27 | 富士通株式会社 | 静态均衡器系数的确定装置及方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5381359A (en) * | 1992-08-27 | 1995-01-10 | Quantum Corporation | Adaptation and training of digital finite impulse response filter within PRML sampling data detection channel |
| JPH10334616A (ja) * | 1997-05-30 | 1998-12-18 | Sony Corp | 光ディスク装置およびデータ記録方法 |
| JP3607048B2 (ja) * | 1997-06-26 | 2005-01-05 | 株式会社東芝 | ディスク再生装置及びデータスライス回路 |
| JPH11185386A (ja) * | 1997-12-25 | 1999-07-09 | Toshiba Corp | 磁気記録再生装置及び同装置に適用されるフィルタ調整方法 |
| JP3725340B2 (ja) * | 1998-07-31 | 2005-12-07 | パイオニア株式会社 | オーディオ信号処理装置 |
| US7362957B2 (en) * | 2000-01-25 | 2008-04-22 | Canon Kabushiki Kaisha | Reproducing apparatus |
-
2002
- 2002-12-16 JP JP2002363615A patent/JP3993818B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-27 CN CNA031602088A patent/CN1508790A/zh active Pending
- 2003-10-06 US US10/678,080 patent/US20040114912A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CN1508790A (zh) | 2004-06-30 |
| JP2004199727A (ja) | 2004-07-15 |
| US20040114912A1 (en) | 2004-06-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070607 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070727 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100803 Year of fee payment: 3 |
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| LAPS | Cancellation because of no payment of annual fees |