JP3993458B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係わり、特に複数の縦型ＭＩＳＦＥＴセルを備えた半導体装置におけるトレンチ分離領域の構造に関するもので、例えばパワーＭＯＳＦＥＴに使用されるものである。
【０００２】
【従来の技術】
従来のプレーナ型のパワーＭＯＳＦＥＴは、電流経路と耐圧を維持する領域が同一であり、高耐圧化のためにエピ厚をとるとオン抵抗が上がり、逆にエピ厚を薄くしてオン抵抗を下げると耐圧も下がるという、相反する関係が存在しており、両者を満足させることは困難であった。これに対して、Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を有するパワーＭＯＳＦＥＴが提案されている。
【０００３】
図１８は、従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を有する６００Ｖ系のパワーＭＯＳＦＥＴの素子部の断面構造の一部を概略的に示す。
【０００４】
このＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を製造する際、Ｓｉ基板上に５〜８μｍのＳｉエピタキシャル成長を行った後、Ｐ+ 領域を形成するためのパターニング、ボロン（Ｂ）のインプラを行い、続いてＮ+ 部のパターニング、リン（Ｐ）のインプラを行う。このような基本工程を５〜６回行う。
【０００５】
このような製造方法は、エピタキシャル成長を６回、Ｐ+ 領域を形成するためのパターニングを１２回、インプラを１２回も行うので、工程数が大幅に増加し、製造価格が上昇する。具体的には、チップ価格的にはプレーナ型の大面積チップ（低オン抵抗タイプ）と同等になってしまう。
【０００６】
さらに、素子のユニットセルの横方向の寸法（チャネル長方向の寸法）の微細化が困難である。具体的には、６００Ｖ系のパワーＭＯＳＦＥＴでは、素子のユニットセル幅が３０μｍ程度となる。
【０００７】
このような事情に鑑みて、本願出願人は、特願2001-285472 の「半導体装置およびその製造方法」により、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす三層ピラー（例えばＮＰＮ層）を形成することにより、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができ、大幅な低価格化を図り得るパワーＭＯＳＦＥＴを備えた半導体装置とその製造方法を提案した。
【０００８】
上記提案においては、三層ピラーを形成する際、半導体基板上のエピタキシャル半導体層にトレンチを開口し、イオン注入法を用いてトレンチの側面に第１導電型の不純物およびそれよりも拡散係数の小さい第２導電型の不純物を注入し、拡散係数の違いを利用してトレンチ間領域のエピタキシャル層を三層ピラー構造に変えることを特徴としている。
【０００９】
この際、第１導電型不純物および第２導電型不純物をそれぞれ１回だけエピタキシャル層に注入することで三層ピラーを形成することができる。なお、三層ピラー中のＰ層とＮ層とのｐｎ接合面は半導体基板の主面に対してほぼ垂直に形成される。
【００１０】
上記提案においては、ＭＯＳＦＥＴセル相互間のトレンチ分離構造として、半導体基板上に形成された多結晶シリコン層およびその底面および側面のみ、あるいは、底面、側面および上面を覆う絶縁膜（酸化膜と窒化膜）を分離部材として用いた例を示した。
【００１１】
また、特開平8-222735号の「縦型トレンチＭＩＳＦＥＴおよびその製造方法」には、ＭＯＳＦＥＴセル相互間のトレンチ内部に単に酸化膜のみが充填されている構造が開示されているが、その詳細については言及されていない。
【００１２】
【発明が解決しようとする課題】
本発明は、上記事情を考慮してなされたもので、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす三層ピラーを用いたＭＩＳＦＥＴセル相互間のトレンチ分離構造として、ＭＩＳＦＥＴの基板にかかる応力を抑制し得る具体的な構造を備えた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状の金属酸化物とを有することを特徴とする。
【００１４】
本発明の半導体装置は、複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれ、チタン、ジルコニウム、アルミニウムのいずれか１つの金属を含む粒状の金属酸化物とを有することを特徴とする。
【００１５】
本発明の半導体装置は、複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコンカーバイト（ＳｉＣ）とを有することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２６】
＜本発明に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１〜図６は、本発明に係る半導体装置の製造方法を概略的に示す断面図である。ここでは、２００Ｖ以上の中高耐圧を確保できる耐圧構造を有する縦型のパワーＭＯＳＦＥＴ（ＤＴＭＯＳ：Deep Trench MOSFET）について説明する。
【００２７】
まず、図１に示すように、パワーＭＯＳＦＥＴの共通ドレイン層となる高不純物濃度のｎ+ 型Ｓｉ基板１上に低不純物濃度（高抵抗）のｎ- 型エピタキシャルＳｉ層２を成長させる。
【００２８】
ｎ+ 型Ｓｉ基板１の不純物濃度は例えば１×１０19（ａｔｏｍｓ/ ｃｍ3 ）以上で、抵抗率は例えば０．００６（Ω・ｃｍ）以下である。ｎ- 型エピタキシャルＳｉ層２の厚さは例えば５０μｍであり、その不純物濃度は５×１０13〜３×１０14（ａｔｏｍｓ／ｃｍ3 ）である。
【００２９】
次に図２（ａ）に示すように、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、ｎ+ 型Ｓｉ基板１に達する深いトレンチ３をｎ- 型エピタキシャルＳｉ層２に開口する。
【００３０】
トレンチ３の深さは例えば５１〜５５μｍ程度、トレンチ３の幅Ｗは例えば８μｍ、トレンチ３の間隔Ｌは例えば１５μｍである。６００Ｖ系の耐圧を得るためには、トレンチ３の深さは例えば５０μｍ以上とする。また、図では、トレンチ３は一様の幅の形状になっているが、ＲＩＥを用いた場合、実際の形状は先細りの形状になる。即ち、基板表面に対してほぼ垂直な形状になる。
【００３１】
さらに、実際には、トレンチ３がｎ+ 型Ｓｉ基板１に確実に達成するように、オーバーエッチングを行うため、トレンチ３の底の位置は、図２（ｂ）に示すように、ｎ- 型エピタキシャルＳｉ層２の下のｎ+ 型Ｓｉ基板１の表面よりも低い位置になる。
【００３２】
次に図３に示すように、回転イオン注入法を用いて、ＡｓおよびＢを注入角度５゜から７゜にてトレンチ３の側壁に注入する。
【００３３】
その後、１１５０℃、２４時間のアニールを行って、トレンチ３で挟まれたメサ構造のｎ- 型エピタキシャルＳｉ層２の両側からＡｓおよびＢを同時に拡散させる。
【００３４】
この時、１１５０℃でのＡｓの拡散係数は９×１０-3μｍ2 ／ｈ、Ｂの拡散係数は５．５×１０-2μｍ2 ／ｈ程度であり、Ｂの拡散係数が一桁大きいことによりＡｓは約２．５μｍ拡散し、Ｂは約７．５μｍ拡散する。
【００３５】
その結果、図４に示すように、上記アニールによって、トレンチ３で挟まれたメサ構造のｎ- 型エピタキシャルＳｉ層２の中央部には左側から拡散したＢと右側から拡散したＢとが重なって、断面短冊状のｐ型ピラー領域４が形成され、その左右の外側にはそれぞれ断面短冊状のｎ型ピラー領域５が自己整合的に形成される。
【００３６】
このように形成されたｐ型ピラー領域４の横方向の寸法は１０μｍ程度、ｎ型ピラー領域５の横方向の寸法は２．５μｍ程度である。したがって、ユニットセル幅は１５μｍ程度となり、従来の約半分になる。これにより素子の微細化を容易に図れるようになる。
【００３７】
本実施形態のｎｐｎピラー構造はＢおよびＡｓを横方向に積極的に拡散させて形成するので、従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造とは異なり、Ｂの横方向拡散が素子の微細化の妨げになることはない。
【００３８】
これらの横方向に並んだｎ型ピラー領域５／ｐ型ピラー領域４／ｎ型ピラー領域５からなるｎｐｎピラー構造は、実質的に従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす。したがって、低オン抵抗化および高耐圧化の両立が可能となり、ピラー側面へのＡｓ、Ｂのイオン注入のみによって達成できる。
【００３９】
ここで、ｐ型ピラー領域４中のＢの総量をＮB と、ｐ型ピラー領域４の両側を挟む２つのｎ型ピラー領域５中のＡｓの総量をＮAsとした場合に、１００×｜ＮB −ＮAs｜／ＮAs≦５に設定することが望ましい。具体的には、ｐ型ピラー領域４中の不純物濃度は３〜１８×１０15（ａｔｏｍｓ／ｃｍ3 ）、ｎ型ピラー領域５中の不純物濃度は０．２〜８×１０15（ａｔｏｍｓ／ｃｍ3 ）の範囲に設定することが望ましい。
【００４０】
このような高精度の不純物量コントロールは、トレンチ側面へのＡｓ、Ｂのイオン注入のみによって達成できる。これにより、ｐ型ピラー領域４およびｎ型ピラー領域５中の不純物濃度のばらつきを十分に抑制でき、その結果として素子特性のばらつきの増加を効果的に抑制できるようになる。
【００４１】
なお、図４では、ｎ型ピラー領域５／ｐ型ピラー領域４のｐｎ接合面はｎ+ 型Ｓｉ基板１の表面に対して垂直になっているが、実際にはトレンチ３をＲＩＥ加工で形成するので、トレンチ３の側壁の傾きに対応した分だけ垂直からずれることになる。即ち、ｎ型ピラー領域５／ｐ型ピラー領域４のｐｎ接合面は基板表面に対してほぼ垂直になる。
【００４２】
次に図５に示すように、トレンチ３内に絶縁物６を形成してトレンチ構造の素子分離（Deep Trench Isolation ）領域を形成するとともにＣＭＰ（Chemical Mechanical Etching ）あるいはエッチングなどを用いて表面を平坦化する。その結果、ｎｐｎピラーがトレンチ分離構造で取り囲まれたセルが形成される。なお、前記トレンチを形成する際、図２（ｂ）に示したようにオーバーエッチングを行った場合、絶縁物６の底面は、ｎｐｎピラー構造の下のｎ+ 型Ｓｉ基板１の表面よりも低い位置になる。
【００４３】
上記トレンチ分離領域の構造およびその形成工程の詳細については、後で各実施形態で説明する。
【００４４】
次に図６に示すように、ｐ型ピラー領域４の表面に高不純物濃度のｐ+ 型ベース層７を形成し、ｐ型ベース層７の表面に選択的に高不純物濃度のｎ+ 型ソース拡散層８を形成する。
【００４５】
そして、ｎ+ 型ソース拡散層８とｎ型ピラー領域５とで挟まれたｐ+ 型ベース層７上にゲート絶縁膜９を介してゲート電極１０を形成する。このゲート電極１０は、例えばポリシリコンゲート、金属シリサイドゲート（例えばポリサイドゲート）または金属ゲートが用いられる。
【００４６】
さらに、全面に層間絶縁膜９を形成し、コンタクトホールを開口し、ソース電極１１およびドレイン電極１２を形成する。
【００４７】
図１〜図６に示した工程により製造されたパワーＭＯＳＦＥＴは、従来のプレーナ型パワーＭＯＳＦＥＴの製造工程に若干の工程を追加することで形成できる。具体的には、深いトレンチ３の形成工程と、ＡｓおよびＢをイオン注入する工程と、アニールによりイオン注入したＡｓおよびＢを活性化する工程と、素子分離構造を形成する工程である。即ち、上記したパワーＭＯＳＦＥＴは、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たすＮＰＮピラー層を、工程数が大幅に少ない製造方法で得ることができるので製造コストの大幅な低減化を実現することができる。
【００４８】
図７は、図１〜図６に示した工程においてｎ+ 型ソース拡散層８までを形成した段階の断面構造の一例を示す斜視図である。なお、図６中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【００４９】
この例では、ｎｐｎピラー構造の平面パターンはストライプである。
【００５０】
図８は、図１〜図６に示した工程においてｎ+ 型ソース拡散層８までを形成した段階の断面構造の他の例を示す斜視図である。なお、図６中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【００５１】
図８に示す構造が図７に示した構造と異なる点は、ｎｐｎピラー構造の平面パターンがいわゆるオフセットメッシュ状であることである。このような構成によれば、素子寸法によってはチャンネル密度を高めることが可能となる。
【００５２】
また、ｎｐｎピラー構造の平面パターンをいわゆるメッシュ状（図８において上下の２つのｎｐｎピラー構造が横方向にずれていない形状）にしても良い。
【００５３】
図９は、図６に示した工程の変形例を示す断面図である。なお、図６中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【００５４】
図９に示す構造が図７に示した構造と異なる点は、ｎ型ピラー領域５の表面に高不純物濃度のｎ+ 型拡散層１７が形成されていることである。
【００５５】
図７に示したようにｎ+ 型拡散層１７が無い構造の場合、ソース・ドレイン間に電圧を印加した時にｎ型ピラー領域５の表面に空乏層が広がる。そのため、ｎ型ピラー領域５の表面にＮａイオン等の電荷が付着すると、部分的に空乏化が妨げられ、その空乏化が妨げられた部分に電界が集中し、ブレークタウンが起こる可能性がある。
【００５６】
これに対して、図９に示すようにｎ型ピラー領域５の表面にｎ+ 型拡散層１７を形成すれば、ｎ型ピラー領域５の表面に空乏層が広がるのを防止でき、上述した不都合を回避することができる。また、ｎ+ 型拡散層１７はイオン注入およびアニールによるｎ+ 型ソース拡散層８の形成時に同時に形成できるので、工程の増加は無い。また、同じイオン注入およびアニールにより形成することになるので、ｎ+ 型拡散層１７の不純物濃度とｎ+ 型ソース拡散層８の不純物濃度はほぼ同じになる。
【００５７】
＜第１の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１０は、図１〜図６に示した工程により製造されたパワーＭＯＳＦＥＴの一部（３つのユニットセル）を示す断面図である。
【００５８】
Ｎ++型基板（シリコン基板）１上にエピタキシャル法によって形成されたＮ-層（シリコン層）の表面から選択的にＮ++基板１にまで到達するような深い溝（トレンチ）が形成されている。
【００５９】
このトレンチの側壁に約２〜７°の角度でＮ型／Ｐ型の不純物が注入され、これらの不純物の拡散係数の違いにより断面短冊状のＮＰＮ層（Ｎピラー領域５／Ｐピラー領域４／Ｎピラー領域５）からなる三層ピラー領域が形成されている。そして、トレンチは絶縁物によって埋め戻されてトレンチ分離領域となっており、Ｎ- 層表面の平坦化が行われている。
【００６０】
三層ピラー領域におけるＰピラー領域４の上部表面にＰベース領域７が形成され、このＰベース領域７内に選択的にＮ+ ソース領域８が形成され、Ｎ+ ソース領域８とＮピラー領域５とに挟まれたＰベース領域上にゲート絶縁膜（ＳｉＯ2 膜）９を介してゲート電極（ポリシリコンあるいは金属シリサイドあるいは金属）１０が形成されることによって、二重拡散型ＭＯＳＦＥＴが形成されている。
【００６１】
この場合、前記ゲート絶縁膜９およびゲート電極１０は、トレンチ分離領域を挟んで隣り合う２つの三層ピラー領域のＮピラー領域５上にわたって連続するように、トレンチ分離領域上にも形成されている。
【００６２】
前記トレンチ領域を絶縁物によって埋め戻す際、まず、トレンチの内面（底面および側面）に熱酸化により熱酸化膜（ＳｉＯ2 膜）１３を形成した後、このＳｉＯ2 膜１３の応力を緩和するために、窒化膜（ＳｉＮ膜）１４をＣＶＤ（Chemical Vapor Deposition ）により全面に堆積することによりトレンチ内部を充填する。そして、ＣＭＰを用いて表面を平坦化するとともに、トレンチの外部の不要な絶縁膜を除去する
この際、前記した幅８μｍ程度のトレンチの深さが例えば２５μｍである場合、トレンチ内壁のＳｉＯ2 膜１３の膜厚を１．０μｍ、ＳｉＮ膜１４の膜厚を約０．３μｍ（ＳｉＯ2 膜厚とＳｉＮ膜厚の比を３．３：１）にすれば、シリコン基板の応力は最も低く抑えられる。このようにシリコン基板にかかる応力を抑制することは、後工程でＭＯＳＦＥＴを容易に形成することができる。
【００６３】
図１１は、図１０中のトレンチ領域の絶縁物であるＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比に対するシリコン基板の反り量の一例を示す特性図である。
【００６４】
ここでは、ｎ+ 型Ｓｉ基板１およびｎ- 型エピタキシャルＳｉ層２の厚さが例えば５０〜μｍであった場合に、ＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比が２：１〜５：１の範囲で形成されていれば、シリコン基板の反り量を＋２５〜−４０μｍ以内に抑えることができることが分る。
【００６５】
即ち、図１０のパワーＭＯＳＦＥＴによれば、トレンチを熱酸化膜１３と窒化膜１４で埋め戻しても、熱酸化膜１３の持つ圧縮応力と窒化膜１４の持つ引っ張り応力でシリコン基板にかかる応力を相殺できる。この際、熱酸化膜１３と窒化膜１４の膜厚比が２：１〜５：１の範囲であれば、応力を所望値以下に抑制することができる。さらに、窒化膜１４が存在することにより、ドレイン・ソース間に電圧が印加された時に熱酸化膜１３と窒化膜１４の界面に電子がトラップされ、トレンチ側壁面にかかる電位が固定され、ドレイン・ソース間の逆方向耐圧のドリフト現象を抑制することができる。
【００６６】
＜第２の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１２は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００６７】
図１２のパワーＭＯＳＦＥＴは、第１の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００６８】
図１２中のトレンチ分離領域は、深いトレンチの全てが絶縁物で埋め込まれるのではなく、トレンチの内面（底面および側面）上に堆積法または熱酸化により形成されたＳｉＯ2 膜等の第１の酸化膜１３と、トレンチ内部に空洞を残した状態で第１の酸化膜１３上に薄く形成された窒化膜１４と、トレンチ内部で空洞の上面を塞ぐように形成された第２の酸化膜（キャップ絶縁膜）１５からなる。
【００６９】
図１２中のトレンチ内部に分離領域を形成する際、トレンチ内部にＳｉ表面まで空洞領域を残すように、第１の実施形態と同様に酸化膜１３と窒化膜１４の膜厚比を保ちながら酸化膜１３と窒化膜１４をそれぞれ薄く形成し、ＣＭＰまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。
【００７０】
このようにトレンチ内部にＳｉ表面まで到達した空洞領域を有したままでは、トレンチ内に汚染物質が侵入した場合に信頼性面で障害となる。そこで、空洞領域をシリコン基板表面に露出させないように、この後、空洞部表面を埋め戻す。この際、シリコン表面から１μｍ以上深い位置までの領域にわたって第２の酸化膜１５を形成する、つまり、シリコン表面から１μｍ以上深い位置から下方に空洞１６領域を存在させるように空洞領域表面に蓋をする。
【００７１】
この第２の酸化膜１５の１μｍの膜厚は、後で形成する二重拡散型ＭＯＳＦＥＴを形成する間に付加される熱処理に十分耐える、つまり、フィールド酸化によりＳｉ表面から０．５μｍ程度の深さ位置までの酸化処理にも十分耐えることができる。
【００７２】
なお、上記工程が通常のプロセスで行われる場合は、空洞１６内は大気状態になるが、やや特殊なプロセスで行われる場合は、空洞１６内は真空状態になる。
【００７３】
図１２のパワーＭＯＳＦＥＴによれば、基本的には図１０のパワーＭＯＳＦＥＴと同様の効果（シリコン基板にかかる応力を抑制する）が得られるほか、図１０のパワーＭＯＳＦＥＴと比べて、トレンチ内部に空洞領域を残すので工程を簡略化することができる。
【００７４】
＜第３の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１３は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００７５】
図１３のパワーＭＯＳＦＥＴは、第１の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００７６】
図１３中のトレンチ分離領域は、トレンチの内面上に形成された熱酸化膜１３と、トレンチ内部に空洞を残した状態で熱酸化膜上に形成された窒化膜１３と、窒化膜１４で囲まれたトレンチ内部を充填した状態で形成され、ボロンとリンがドープされた酸化膜（ＢＰＳＧ膜）１７とからなることを特徴とする。
【００７７】
図１３中のトレンチ分離領域を形成する際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれぞれ薄く形成してＳｉ表面まで空洞領域を残す。この後、空洞部を埋め戻すために、ＢＰＳＧ膜１７をＣＶＤ法で堆積し、ＣＭＰまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。
【００７８】
図１３のパワーＭＯＳＦＥＴによれば、基本的には図１０のパワーＭＯＳＦＥＴと同様の効果を保った（シリコン基板にかかる応力を抑制した）状態でＢＰＳＧ膜１７を埋め戻すので、図１２のパワーＭＯＳＦＥＴと比べて、シリコン基板の強度をより強く保つことができる。
【００７９】
この際、ＢＰＳＧ膜１７は容易に厚膜化することができるので、埋め戻しが容易となる。また、埋め戻し以降の熱処理によってＢＰＳＧ膜１７から不純物が染み出したとしても、窒化膜１４が不純物の侵入を防ぐ。
【００８０】
＜第４の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１４は、本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００８１】
図１４のパワーＭＯＳＦＥＴは、第２の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１２中と同一部分には同一符号を付してその説明を省略する。
【００８２】
図１４中のトレンチ分離領域は、トレンチの内面上に形成された熱酸化膜１３と、熱酸化膜上に形成された窒化膜１４と、トレンチ内部に空洞を残した状態で窒化膜上に形成されたＢＰＳＧ膜１７と、トレンチ内部で空洞の上面を塞ぐように形成された酸化膜１６からなることを特徴とする。この場合、Ｓｉ表面から１μｍ以上深い位置までの領域にわたって酸化膜１６が形成されている。
【００８３】
図１４中のトレンチ分離領域を形成する際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれぞれ薄く形成してＳｉ表面まで空洞領域を残す。この後、トレンチ内部にＳｉ表面まで空洞領域を残すように、ＢＰＳＧ膜１７をＣＶＤ法で堆積し、ＣＭＰまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。さらに、空洞領域をシリコン基板表面に露出させないように空洞部表面を埋め戻す。この際、シリコン表面から１μｍ以上深い位置までの領域にわたって酸化膜１６を形成する、つまり、シリコン表面から１μｍ以上深い位置から下方に空洞領域を存在させるように空洞領域表面に蓋をする。
【００８４】
図１４のパワーＭＯＳＦＥＴによれば、基本的には、図１２のパワーＭＯＳＦＥＴと同様の効果（シリコン基板にかかる応力を抑制する、工程を簡略化する、トレンチ内に汚染物質が侵入することを防ぐ）および図１３のパワーＭＯＳＦＥＴと同様の効果（埋め戻し以降の熱処理によってＢＰＳＧ膜１７から不純物が染み出したとしても、窒化膜１４が不純物の侵入を防ぐ）が得られる。
【００８５】
＜第５の実施形態に係るパワーＭＯＳＦＥＴ＞
図１５は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００８６】
図１５のパワーＭＯＳＦＥＴは、第１の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００８７】
図１５中のトレンチ分離領域は、トレンチ内部を充填した状態で形成されたシリコン２０からなることを特徴とする。
【００８８】
図１５のパワーＭＯＳＦＥＴによれば、トレンチ内部をシリコン基板１１と同じシリコン（シリコン層）２０で埋め戻しており、このシリコン層２０はｎ型ピラー領域５およびｐ型ピラー領域４と熱膨張係数が等しい。そのため、図１０のパワーＭＯＳＦＥＴのようにトレンチの内部全体を酸化膜１３と窒化膜１４で埋め込んだ場合に比べて、素子分離後に熱工程を経てもトレンチ下のシリコン基板部分に大きな熱応力はかからない。これにより、シリコン基板部分に結晶欠陥が発生してリーク電流が増加するなどの不都合を防止することができる。
【００８９】
＜第６の実施形態に係るパワーＭＯＳＦＥＴ＞
図１６は、本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００９０】
図１６のパワーＭＯＳＦＥＴは、第５の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１５中と同一部分には同一符号を付してその説明を省略する。
【００９１】
図１６中のトレンチ分離領域は、トレンチの内面上に膜状に形成されたシリコン（シリコン膜）２１と、トレンチ内部に空洞１６を残した状態で空洞の上面を塞ぐように形成された酸化膜２２からなることを特徴とする。この場合、Ｓｉ表面から１μｍ以上深い位置までの領域にわたって酸化膜２２が形成されている。
【００９２】
図１６のパワーＭＯＳＦＥＴによれば、トレンチ内部に空洞領域が存在しても、基本的には、図１５のパワーＭＯＳＦＥＴと同様の効果が得られる。また、空洞の上面を塞ぐように、シリコン表面から１μｍ以上深い位置までの領域にわたって酸化膜２２が形成されているので、図１２のパワーＭＯＳＦＥＴと同様に、後で二重拡散型ＭＯＳＦＥＴを形成する間に付加される熱処理に十分耐えることができる。
【００９３】
＜第５および第６の実施形態における数値例＞
パワーＭＯＳＦＥＴのドレイン・ソース間逆方向耐圧を安定に確保するためには、Ｎピラー領域５／Ｐピラー領域４／Ｎピラー領域５の不純物量が等しくバランスがとれていることが理想であるが、前記分離領域内におけるシリコン層２０あるいはシリコン膜２１に含まれる不純物がピラー領域に拡散された時にピラー領域の不純物量のバランスを崩し、耐圧の劣化をまねくおそれがある。
【００９４】
そこで、シリコン層２０あるいはシリコン膜２１に含まれる不純物量をピラー領域の不純物量の１／１０以下にすることにより、ピラー領域の不純物量のバランスの崩れを±１０％以内に収めることが可能になり、耐圧の劣化を抑制することができる。
【００９５】
＜第７の実施形態に係るパワーＭＯＳＦＥＴ＞
第７の実施形態に係るパワーＭＯＳＦＥＴは、図１５を参照して前述した第５の実施形態のパワーＭＯＳＦＥＴにおけるトレンチ分離領域のシリコン層２０が、外部から供給されてトレンチ内部に埋め込まれた多孔質シリカに変更されている点が異なり、その他は同じである。
【００９６】
このようなパワーＭＯＳＦＥＴによれば、トレンチ内部を多孔質シリカで埋め戻しており、多孔質シリカはＳｉＯ2 膜に比べて低誘電率であるので、ＭＯＳＦＥＴのゲート・ドレイン間の低容量化を実現することができ、ＭＯＳＦＥＴの動作速度の向上を図ることができる。また、多孔質シリカは、トレンチ内面との接触面積が少ないので、シリコン基板にかかる応力を抑制することができる。
【００９７】
なお、前記多孔質シリカの相互間に酸化膜系材料を介在させることにより、粒子を安定させることができ、脆弱な粒子間結合に起因するダストの発生を抑制することが可能になる。
【００９８】
＜第７の実施形態の変形例１に係るパワーＭＯＳＦＥＴ＞
第７の実施形態において、トレンチ内部に酸化膜（図示せず）を介して多孔質シリカが埋め込まれた場合でも、第７の実施形態に準じた効果が得られる。
【００９９】
＜第７の実施形態の変形例２に係るパワーＭＯＳＦＥＴ＞
第７の実施形態またはその変形例１において、前記多孔質シリカが熱処理によって溶融された酸化物として埋め込まれた場合でも、第７の実施形態に準じた効果が得られる。
【０１００】
＜第７の実施形態の変形例３に係るパワーＭＯＳＦＥＴ＞
第７の実施形態の変形例３に係るパワーＭＯＳＦＥＴは、図１５を参照して前述した第５の実施形態のパワーＭＯＳＦＥＴにおけるトレンチ分離領域のシリコン層２０が、外部から供給されてトレンチ内部に埋め込まれた粒状の物質に変更されている点が異なり、その他は同じである。
【０１０１】
ここで、粒状の物質は、例えば半導体装置の製造に際して研磨工程で研磨材として用いられるシリカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト（ＳｉＣ）のいずれか１つである。
【０１０２】
このようなパワーＭＯＳＦＥＴによれば、トレンチ内部を粒状の物質で埋め戻しており、他の酸化膜やシリコンで空洞の内部が埋め込まれる場合よりも埋め戻しが簡単になり、埋め戻し工程を簡略化することができる。
【０１０３】
なお、前記粒状の物質の相互間に酸化膜系材料を介在させることにより、粒子を安定させることができ、脆弱な粒子間結合に起因するダストの発生を抑制することが可能になる。
【０１０４】
＜第７の実施形態の変形例４に係るパワーＭＯＳＦＥＴ＞
第７の実施形態の変形例３において、トレンチ内部に酸化膜（図示せず）を介して粒状の物質が埋め込まれた場合でも、第７の実施形態の変形例３に準じた効果が得られる。
【０１０５】
＜第８の実施形態に係るパワーＭＯＳＦＥＴ＞
図１７は、本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【０１０６】
図１７のパワーＭＯＳＦＥＴは、図１４を参照して前述した第４の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１４中と同一部分には同一符号を付してその説明を省略する。
【０１０７】
図１７中のトレンチ分離領域は、トレンチの内面（底面および側面）に、第１の実施形態と同様に酸化膜１３と窒化膜１４の膜厚比を保ちながらトレンチ内部に空洞を残した状態で形成された第１の酸化膜（熱酸化膜）１３および窒化膜１４と、外部から供給されて空洞の内部に埋め込まれた粒状の物質２３と、トレンチ内部で粒状の物質２３および窒化膜１４の上面を塞ぐように形成された第２の酸化膜（キャップ絶縁膜）２５からなる点が異なる。
【０１０８】
ここで、粒状の物質２３は、前述したようなシリカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト（ＳｉＣ）のいずれか１つである。
【０１０９】
図１７のパワーＭＯＳＦＥＴによれば、外部から供給された粒状の物質２３が空洞の内部に埋め込まれているので、空洞の内部が他の酸化膜やシリコンで埋め込まれる場合に比べて、埋め戻し工程を簡略化することができる。
【０１１０】
なお、粒状の物質２３を埋め戻す前に、トレンチ内に酸化膜１３および窒化膜１４が存在していても、酸化膜１３および窒化膜１４の膜厚比が前記したようなシリコン基板にかかる応力を抑制できる範囲であれば良好な特性が得られる。
【０１１１】
＜第８の実施形態の変形例１に係るパワーＭＯＳＦＥＴ＞
第８の実施形態において、トレンチ内部に空洞を残した状態で窒化膜１４上にさらにＢＰＳＧ膜（図示せず）が形成され、この空洞に粒状の物質が埋め込まれた場合でも、第８の実施形態に準じた効果が得られる。
【０１１２】
＜第８の実施形態の変形例２に係るパワーＭＯＳＦＥＴ＞
第８の実施形態の変形例２に係るパワーＭＯＳＦＥＴは、図１７を参照して前述した第８の実施形態のパワーＭＯＳＦＥＴにおける粒状の物質２３に代えて多孔質シリカが用いられている点が異なる。
【０１１３】
このようなパワーＭＯＳＦＥＴによれば、外部から供給された多孔質シリカが空洞の内部に埋め込まれており、多孔質シリカはＳｉＯ2 膜に比べて低誘電率であるので、ＭＯＳＦＥＴの低容量化を実現することができる。また、図１３のパワーＭＯＳＦＥＴのように空洞の内部がＢＰＳＧ膜の堆積により埋め込まれる場合と比べて、埋め戻し工程を簡略化することができる。
【０１１４】
なお、多孔質シリカを埋め戻す前に、トレンチ内に酸化膜１３および窒化膜１４が存在していても、酸化膜１３および窒化膜１４の膜厚比が前記したようなシリコン基板にかかる応力を抑制できる範囲であれば良好な特性が得られる。
【０１１５】
＜第８の実施形態の変形例３に係るパワーＭＯＳＦＥＴ＞
第８の実施形態において、窒化膜１４上にさらにＢＰＳＧ膜（図示せず）がトレンチ内部に空洞を残した状態で形成され、この空洞に多孔質シリカが埋め込まれた場合でも、第８の実施形態の変形例２に準じた効果が得られる。
【０１１６】
＜第８の実施形態の変形例４に係るパワーＭＯＳＦＥＴ＞
第８の実施形態の変形例２または変形例３において、多孔質シリカが熱処理によって溶融された酸化物として埋め込まれた場合でも、第８の実施形態の変形例２または変形例３に準じた効果が得られる。
【０１１７】
＜分離領域内に窒化膜とＢＰＳＧ膜を有する実施形態における数値例＞
前記各実施形態のうち、分離領域内においてシリコン酸化膜および窒化膜の内側にＢＰＳＧ膜を有する場合に、窒化膜中における不純物拡散は、シリコン酸化膜中における不純物拡散と比較して極めて遅いので、ＢＰＳＧ膜からの不純物の染み出しは窒化膜中で留まる。
【０１１８】
例えばシリコン基板上にシリコン酸化膜を介してＢＰＳＧ膜を堆積して熱拡散を行った場合のシリコン基板表面のボロン濃度、リン濃度と比較して、シリコン基板上にシリコン酸化膜および例えば２０ｎｍの厚さの窒化膜を介してＢＰＳＧ膜を堆積して熱拡散を行った場合のシリコン基板表面のボロン濃度は２／１００、リン濃度は４／１０００であった。
【０１１９】
このことから、前記窒化膜の厚さを２０ｎｍ以上にすることにより、ＢＰＳＧ膜からの不純物の染み出しをブロックし、ピラー領域における不純物量のバランスを保つことができ、パワーＭＯＳＦＥＴのドレイン・ソース間逆方向耐圧を安定に確保することが可能になる。
【０１２０】
なお、本願発明は、上記各実施形態に限定されるものではなく、例えばチャネルタイプはｎタイプではなく、ｐタイプであっても良い。さらにパワーＭＯＳトランジスタとその制御回路や保護回路などの他の回路を同一チップ内に形成しても良い。
【０１２１】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１２２】
【発明の効果】
上述したように本発明によれば、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができるパワーＭＩＳＦＥＴを備え、基板にかかる応力を抑制し得るトレンチ分離構造を有する半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図１〜図６に示した工程においてｎ+ 型ソース拡散層までを形成した段階の断面構造の一例を示す斜視図。
【図８】図１〜図６に示した工程においてｎ+ 型ソース拡散層までを形成した段階の断面構造の他の例を示す斜視図。
【図９】図６に示した工程の変形例を示す断面図。
【図１０】図１〜図６に示した工程により製造された第１の実施形態に係るパワーＭＯＳＦＥＴの一部（３つのユニットセル）を示す断面図。
【図１１】図１０中のトレンチ領域の絶縁物であるＳｉＯ2 膜とＳｉＮ膜の膜厚比に対するシリコン基板の反り量の一例を示す特性図。
【図１２】本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１３】本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１４】本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１５】本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１６】本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１７】本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１８】従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を有するパワーＭＯＳＦＥＴの素子部の一部を概略的に示す断面図。
【符号の説明】
１…Ｎ++型基板（シリコン基板）、
４…Ｐピラー領域、
５…Ｎピラー領域、
７…Ｐベース領域、
８…Ｎ+ ソース領域、
９…ゲート絶縁膜（ＳｉＯ2 膜）、
１０…ゲート電極（ポリシリコンあるいは金属シリサイドあるいは金属）、
１３…熱酸化膜（ＳｉＯ2 膜）、
１４…窒化膜（ＳｉＮ膜）。
【発明の属する技術分野】
本発明は、半導体装置に係わり、特に複数の縦型ＭＩＳＦＥＴセルを備えた半導体装置におけるトレンチ分離領域の構造に関するもので、例えばパワーＭＯＳＦＥＴに使用されるものである。
【０００２】
【従来の技術】
従来のプレーナ型のパワーＭＯＳＦＥＴは、電流経路と耐圧を維持する領域が同一であり、高耐圧化のためにエピ厚をとるとオン抵抗が上がり、逆にエピ厚を薄くしてオン抵抗を下げると耐圧も下がるという、相反する関係が存在しており、両者を満足させることは困難であった。これに対して、Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を有するパワーＭＯＳＦＥＴが提案されている。
【０００３】
図１８は、従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を有する６００Ｖ系のパワーＭＯＳＦＥＴの素子部の断面構造の一部を概略的に示す。
【０００４】
このＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を製造する際、Ｓｉ基板上に５〜８μｍのＳｉエピタキシャル成長を行った後、Ｐ+ 領域を形成するためのパターニング、ボロン（Ｂ）のインプラを行い、続いてＮ+ 部のパターニング、リン（Ｐ）のインプラを行う。このような基本工程を５〜６回行う。
【０００５】
このような製造方法は、エピタキシャル成長を６回、Ｐ+ 領域を形成するためのパターニングを１２回、インプラを１２回も行うので、工程数が大幅に増加し、製造価格が上昇する。具体的には、チップ価格的にはプレーナ型の大面積チップ（低オン抵抗タイプ）と同等になってしまう。
【０００６】
さらに、素子のユニットセルの横方向の寸法（チャネル長方向の寸法）の微細化が困難である。具体的には、６００Ｖ系のパワーＭＯＳＦＥＴでは、素子のユニットセル幅が３０μｍ程度となる。
【０００７】
このような事情に鑑みて、本願出願人は、特願2001-285472 の「半導体装置およびその製造方法」により、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす三層ピラー（例えばＮＰＮ層）を形成することにより、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができ、大幅な低価格化を図り得るパワーＭＯＳＦＥＴを備えた半導体装置とその製造方法を提案した。
【０００８】
上記提案においては、三層ピラーを形成する際、半導体基板上のエピタキシャル半導体層にトレンチを開口し、イオン注入法を用いてトレンチの側面に第１導電型の不純物およびそれよりも拡散係数の小さい第２導電型の不純物を注入し、拡散係数の違いを利用してトレンチ間領域のエピタキシャル層を三層ピラー構造に変えることを特徴としている。
【０００９】
この際、第１導電型不純物および第２導電型不純物をそれぞれ１回だけエピタキシャル層に注入することで三層ピラーを形成することができる。なお、三層ピラー中のＰ層とＮ層とのｐｎ接合面は半導体基板の主面に対してほぼ垂直に形成される。
【００１０】
上記提案においては、ＭＯＳＦＥＴセル相互間のトレンチ分離構造として、半導体基板上に形成された多結晶シリコン層およびその底面および側面のみ、あるいは、底面、側面および上面を覆う絶縁膜（酸化膜と窒化膜）を分離部材として用いた例を示した。
【００１１】
また、特開平8-222735号の「縦型トレンチＭＩＳＦＥＴおよびその製造方法」には、ＭＯＳＦＥＴセル相互間のトレンチ内部に単に酸化膜のみが充填されている構造が開示されているが、その詳細については言及されていない。
【００１２】
【発明が解決しようとする課題】
本発明は、上記事情を考慮してなされたもので、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす三層ピラーを用いたＭＩＳＦＥＴセル相互間のトレンチ分離構造として、ＭＩＳＦＥＴの基板にかかる応力を抑制し得る具体的な構造を備えた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状の金属酸化物とを有することを特徴とする。
【００１４】
本発明の半導体装置は、複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれ、チタン、ジルコニウム、アルミニウムのいずれか１つの金属を含む粒状の金属酸化物とを有することを特徴とする。
【００１５】
本発明の半導体装置は、複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型の半導体層と、前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコンカーバイト（ＳｉＣ）とを有することを特徴とする。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２６】
＜本発明に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１〜図６は、本発明に係る半導体装置の製造方法を概略的に示す断面図である。ここでは、２００Ｖ以上の中高耐圧を確保できる耐圧構造を有する縦型のパワーＭＯＳＦＥＴ（ＤＴＭＯＳ：Deep Trench MOSFET）について説明する。
【００２７】
まず、図１に示すように、パワーＭＯＳＦＥＴの共通ドレイン層となる高不純物濃度のｎ+ 型Ｓｉ基板１上に低不純物濃度（高抵抗）のｎ- 型エピタキシャルＳｉ層２を成長させる。
【００２８】
ｎ+ 型Ｓｉ基板１の不純物濃度は例えば１×１０19（ａｔｏｍｓ/ ｃｍ3 ）以上で、抵抗率は例えば０．００６（Ω・ｃｍ）以下である。ｎ- 型エピタキシャルＳｉ層２の厚さは例えば５０μｍであり、その不純物濃度は５×１０13〜３×１０14（ａｔｏｍｓ／ｃｍ3 ）である。
【００２９】
次に図２（ａ）に示すように、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、ｎ+ 型Ｓｉ基板１に達する深いトレンチ３をｎ- 型エピタキシャルＳｉ層２に開口する。
【００３０】
トレンチ３の深さは例えば５１〜５５μｍ程度、トレンチ３の幅Ｗは例えば８μｍ、トレンチ３の間隔Ｌは例えば１５μｍである。６００Ｖ系の耐圧を得るためには、トレンチ３の深さは例えば５０μｍ以上とする。また、図では、トレンチ３は一様の幅の形状になっているが、ＲＩＥを用いた場合、実際の形状は先細りの形状になる。即ち、基板表面に対してほぼ垂直な形状になる。
【００３１】
さらに、実際には、トレンチ３がｎ+ 型Ｓｉ基板１に確実に達成するように、オーバーエッチングを行うため、トレンチ３の底の位置は、図２（ｂ）に示すように、ｎ- 型エピタキシャルＳｉ層２の下のｎ+ 型Ｓｉ基板１の表面よりも低い位置になる。
【００３２】
次に図３に示すように、回転イオン注入法を用いて、ＡｓおよびＢを注入角度５゜から７゜にてトレンチ３の側壁に注入する。
【００３３】
その後、１１５０℃、２４時間のアニールを行って、トレンチ３で挟まれたメサ構造のｎ- 型エピタキシャルＳｉ層２の両側からＡｓおよびＢを同時に拡散させる。
【００３４】
この時、１１５０℃でのＡｓの拡散係数は９×１０-3μｍ2 ／ｈ、Ｂの拡散係数は５．５×１０-2μｍ2 ／ｈ程度であり、Ｂの拡散係数が一桁大きいことによりＡｓは約２．５μｍ拡散し、Ｂは約７．５μｍ拡散する。
【００３５】
その結果、図４に示すように、上記アニールによって、トレンチ３で挟まれたメサ構造のｎ- 型エピタキシャルＳｉ層２の中央部には左側から拡散したＢと右側から拡散したＢとが重なって、断面短冊状のｐ型ピラー領域４が形成され、その左右の外側にはそれぞれ断面短冊状のｎ型ピラー領域５が自己整合的に形成される。
【００３６】
このように形成されたｐ型ピラー領域４の横方向の寸法は１０μｍ程度、ｎ型ピラー領域５の横方向の寸法は２．５μｍ程度である。したがって、ユニットセル幅は１５μｍ程度となり、従来の約半分になる。これにより素子の微細化を容易に図れるようになる。
【００３７】
本実施形態のｎｐｎピラー構造はＢおよびＡｓを横方向に積極的に拡散させて形成するので、従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造とは異なり、Ｂの横方向拡散が素子の微細化の妨げになることはない。
【００３８】
これらの横方向に並んだｎ型ピラー領域５／ｐ型ピラー領域４／ｎ型ピラー領域５からなるｎｐｎピラー構造は、実質的に従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たす。したがって、低オン抵抗化および高耐圧化の両立が可能となり、ピラー側面へのＡｓ、Ｂのイオン注入のみによって達成できる。
【００３９】
ここで、ｐ型ピラー領域４中のＢの総量をＮB と、ｐ型ピラー領域４の両側を挟む２つのｎ型ピラー領域５中のＡｓの総量をＮAsとした場合に、１００×｜ＮB −ＮAs｜／ＮAs≦５に設定することが望ましい。具体的には、ｐ型ピラー領域４中の不純物濃度は３〜１８×１０15（ａｔｏｍｓ／ｃｍ3 ）、ｎ型ピラー領域５中の不純物濃度は０．２〜８×１０15（ａｔｏｍｓ／ｃｍ3 ）の範囲に設定することが望ましい。
【００４０】
このような高精度の不純物量コントロールは、トレンチ側面へのＡｓ、Ｂのイオン注入のみによって達成できる。これにより、ｐ型ピラー領域４およびｎ型ピラー領域５中の不純物濃度のばらつきを十分に抑制でき、その結果として素子特性のばらつきの増加を効果的に抑制できるようになる。
【００４１】
なお、図４では、ｎ型ピラー領域５／ｐ型ピラー領域４のｐｎ接合面はｎ+ 型Ｓｉ基板１の表面に対して垂直になっているが、実際にはトレンチ３をＲＩＥ加工で形成するので、トレンチ３の側壁の傾きに対応した分だけ垂直からずれることになる。即ち、ｎ型ピラー領域５／ｐ型ピラー領域４のｐｎ接合面は基板表面に対してほぼ垂直になる。
【００４２】
次に図５に示すように、トレンチ３内に絶縁物６を形成してトレンチ構造の素子分離（Deep Trench Isolation ）領域を形成するとともにＣＭＰ（Chemical Mechanical Etching ）あるいはエッチングなどを用いて表面を平坦化する。その結果、ｎｐｎピラーがトレンチ分離構造で取り囲まれたセルが形成される。なお、前記トレンチを形成する際、図２（ｂ）に示したようにオーバーエッチングを行った場合、絶縁物６の底面は、ｎｐｎピラー構造の下のｎ+ 型Ｓｉ基板１の表面よりも低い位置になる。
【００４３】
上記トレンチ分離領域の構造およびその形成工程の詳細については、後で各実施形態で説明する。
【００４４】
次に図６に示すように、ｐ型ピラー領域４の表面に高不純物濃度のｐ+ 型ベース層７を形成し、ｐ型ベース層７の表面に選択的に高不純物濃度のｎ+ 型ソース拡散層８を形成する。
【００４５】
そして、ｎ+ 型ソース拡散層８とｎ型ピラー領域５とで挟まれたｐ+ 型ベース層７上にゲート絶縁膜９を介してゲート電極１０を形成する。このゲート電極１０は、例えばポリシリコンゲート、金属シリサイドゲート（例えばポリサイドゲート）または金属ゲートが用いられる。
【００４６】
さらに、全面に層間絶縁膜９を形成し、コンタクトホールを開口し、ソース電極１１およびドレイン電極１２を形成する。
【００４７】
図１〜図６に示した工程により製造されたパワーＭＯＳＦＥＴは、従来のプレーナ型パワーＭＯＳＦＥＴの製造工程に若干の工程を追加することで形成できる。具体的には、深いトレンチ３の形成工程と、ＡｓおよびＢをイオン注入する工程と、アニールによりイオン注入したＡｓおよびＢを活性化する工程と、素子分離構造を形成する工程である。即ち、上記したパワーＭＯＳＦＥＴは、実質的にＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造と同じ役割を果たすＮＰＮピラー層を、工程数が大幅に少ない製造方法で得ることができるので製造コストの大幅な低減化を実現することができる。
【００４８】
図７は、図１〜図６に示した工程においてｎ+ 型ソース拡散層８までを形成した段階の断面構造の一例を示す斜視図である。なお、図６中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【００４９】
この例では、ｎｐｎピラー構造の平面パターンはストライプである。
【００５０】
図８は、図１〜図６に示した工程においてｎ+ 型ソース拡散層８までを形成した段階の断面構造の他の例を示す斜視図である。なお、図６中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【００５１】
図８に示す構造が図７に示した構造と異なる点は、ｎｐｎピラー構造の平面パターンがいわゆるオフセットメッシュ状であることである。このような構成によれば、素子寸法によってはチャンネル密度を高めることが可能となる。
【００５２】
また、ｎｐｎピラー構造の平面パターンをいわゆるメッシュ状（図８において上下の２つのｎｐｎピラー構造が横方向にずれていない形状）にしても良い。
【００５３】
図９は、図６に示した工程の変形例を示す断面図である。なお、図６中と対応する部分には同一符号を付してあり、詳細な説明は省略する。
【００５４】
図９に示す構造が図７に示した構造と異なる点は、ｎ型ピラー領域５の表面に高不純物濃度のｎ+ 型拡散層１７が形成されていることである。
【００５５】
図７に示したようにｎ+ 型拡散層１７が無い構造の場合、ソース・ドレイン間に電圧を印加した時にｎ型ピラー領域５の表面に空乏層が広がる。そのため、ｎ型ピラー領域５の表面にＮａイオン等の電荷が付着すると、部分的に空乏化が妨げられ、その空乏化が妨げられた部分に電界が集中し、ブレークタウンが起こる可能性がある。
【００５６】
これに対して、図９に示すようにｎ型ピラー領域５の表面にｎ+ 型拡散層１７を形成すれば、ｎ型ピラー領域５の表面に空乏層が広がるのを防止でき、上述した不都合を回避することができる。また、ｎ+ 型拡散層１７はイオン注入およびアニールによるｎ+ 型ソース拡散層８の形成時に同時に形成できるので、工程の増加は無い。また、同じイオン注入およびアニールにより形成することになるので、ｎ+ 型拡散層１７の不純物濃度とｎ+ 型ソース拡散層８の不純物濃度はほぼ同じになる。
【００５７】
＜第１の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１０は、図１〜図６に示した工程により製造されたパワーＭＯＳＦＥＴの一部（３つのユニットセル）を示す断面図である。
【００５８】
Ｎ++型基板（シリコン基板）１上にエピタキシャル法によって形成されたＮ-層（シリコン層）の表面から選択的にＮ++基板１にまで到達するような深い溝（トレンチ）が形成されている。
【００５９】
このトレンチの側壁に約２〜７°の角度でＮ型／Ｐ型の不純物が注入され、これらの不純物の拡散係数の違いにより断面短冊状のＮＰＮ層（Ｎピラー領域５／Ｐピラー領域４／Ｎピラー領域５）からなる三層ピラー領域が形成されている。そして、トレンチは絶縁物によって埋め戻されてトレンチ分離領域となっており、Ｎ- 層表面の平坦化が行われている。
【００６０】
三層ピラー領域におけるＰピラー領域４の上部表面にＰベース領域７が形成され、このＰベース領域７内に選択的にＮ+ ソース領域８が形成され、Ｎ+ ソース領域８とＮピラー領域５とに挟まれたＰベース領域上にゲート絶縁膜（ＳｉＯ2 膜）９を介してゲート電極（ポリシリコンあるいは金属シリサイドあるいは金属）１０が形成されることによって、二重拡散型ＭＯＳＦＥＴが形成されている。
【００６１】
この場合、前記ゲート絶縁膜９およびゲート電極１０は、トレンチ分離領域を挟んで隣り合う２つの三層ピラー領域のＮピラー領域５上にわたって連続するように、トレンチ分離領域上にも形成されている。
【００６２】
前記トレンチ領域を絶縁物によって埋め戻す際、まず、トレンチの内面（底面および側面）に熱酸化により熱酸化膜（ＳｉＯ2 膜）１３を形成した後、このＳｉＯ2 膜１３の応力を緩和するために、窒化膜（ＳｉＮ膜）１４をＣＶＤ（Chemical Vapor Deposition ）により全面に堆積することによりトレンチ内部を充填する。そして、ＣＭＰを用いて表面を平坦化するとともに、トレンチの外部の不要な絶縁膜を除去する
この際、前記した幅８μｍ程度のトレンチの深さが例えば２５μｍである場合、トレンチ内壁のＳｉＯ2 膜１３の膜厚を１．０μｍ、ＳｉＮ膜１４の膜厚を約０．３μｍ（ＳｉＯ2 膜厚とＳｉＮ膜厚の比を３．３：１）にすれば、シリコン基板の応力は最も低く抑えられる。このようにシリコン基板にかかる応力を抑制することは、後工程でＭＯＳＦＥＴを容易に形成することができる。
【００６３】
図１１は、図１０中のトレンチ領域の絶縁物であるＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比に対するシリコン基板の反り量の一例を示す特性図である。
【００６４】
ここでは、ｎ+ 型Ｓｉ基板１およびｎ- 型エピタキシャルＳｉ層２の厚さが例えば５０〜μｍであった場合に、ＳｉＯ2 膜１３とＳｉＮ膜１４の膜厚比が２：１〜５：１の範囲で形成されていれば、シリコン基板の反り量を＋２５〜−４０μｍ以内に抑えることができることが分る。
【００６５】
即ち、図１０のパワーＭＯＳＦＥＴによれば、トレンチを熱酸化膜１３と窒化膜１４で埋め戻しても、熱酸化膜１３の持つ圧縮応力と窒化膜１４の持つ引っ張り応力でシリコン基板にかかる応力を相殺できる。この際、熱酸化膜１３と窒化膜１４の膜厚比が２：１〜５：１の範囲であれば、応力を所望値以下に抑制することができる。さらに、窒化膜１４が存在することにより、ドレイン・ソース間に電圧が印加された時に熱酸化膜１３と窒化膜１４の界面に電子がトラップされ、トレンチ側壁面にかかる電位が固定され、ドレイン・ソース間の逆方向耐圧のドリフト現象を抑制することができる。
【００６６】
＜第２の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１２は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００６７】
図１２のパワーＭＯＳＦＥＴは、第１の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００６８】
図１２中のトレンチ分離領域は、深いトレンチの全てが絶縁物で埋め込まれるのではなく、トレンチの内面（底面および側面）上に堆積法または熱酸化により形成されたＳｉＯ2 膜等の第１の酸化膜１３と、トレンチ内部に空洞を残した状態で第１の酸化膜１３上に薄く形成された窒化膜１４と、トレンチ内部で空洞の上面を塞ぐように形成された第２の酸化膜（キャップ絶縁膜）１５からなる。
【００６９】
図１２中のトレンチ内部に分離領域を形成する際、トレンチ内部にＳｉ表面まで空洞領域を残すように、第１の実施形態と同様に酸化膜１３と窒化膜１４の膜厚比を保ちながら酸化膜１３と窒化膜１４をそれぞれ薄く形成し、ＣＭＰまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。
【００７０】
このようにトレンチ内部にＳｉ表面まで到達した空洞領域を有したままでは、トレンチ内に汚染物質が侵入した場合に信頼性面で障害となる。そこで、空洞領域をシリコン基板表面に露出させないように、この後、空洞部表面を埋め戻す。この際、シリコン表面から１μｍ以上深い位置までの領域にわたって第２の酸化膜１５を形成する、つまり、シリコン表面から１μｍ以上深い位置から下方に空洞１６領域を存在させるように空洞領域表面に蓋をする。
【００７１】
この第２の酸化膜１５の１μｍの膜厚は、後で形成する二重拡散型ＭＯＳＦＥＴを形成する間に付加される熱処理に十分耐える、つまり、フィールド酸化によりＳｉ表面から０．５μｍ程度の深さ位置までの酸化処理にも十分耐えることができる。
【００７２】
なお、上記工程が通常のプロセスで行われる場合は、空洞１６内は大気状態になるが、やや特殊なプロセスで行われる場合は、空洞１６内は真空状態になる。
【００７３】
図１２のパワーＭＯＳＦＥＴによれば、基本的には図１０のパワーＭＯＳＦＥＴと同様の効果（シリコン基板にかかる応力を抑制する）が得られるほか、図１０のパワーＭＯＳＦＥＴと比べて、トレンチ内部に空洞領域を残すので工程を簡略化することができる。
【００７４】
＜第３の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１３は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００７５】
図１３のパワーＭＯＳＦＥＴは、第１の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００７６】
図１３中のトレンチ分離領域は、トレンチの内面上に形成された熱酸化膜１３と、トレンチ内部に空洞を残した状態で熱酸化膜上に形成された窒化膜１３と、窒化膜１４で囲まれたトレンチ内部を充填した状態で形成され、ボロンとリンがドープされた酸化膜（ＢＰＳＧ膜）１７とからなることを特徴とする。
【００７７】
図１３中のトレンチ分離領域を形成する際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれぞれ薄く形成してＳｉ表面まで空洞領域を残す。この後、空洞部を埋め戻すために、ＢＰＳＧ膜１７をＣＶＤ法で堆積し、ＣＭＰまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。
【００７８】
図１３のパワーＭＯＳＦＥＴによれば、基本的には図１０のパワーＭＯＳＦＥＴと同様の効果を保った（シリコン基板にかかる応力を抑制した）状態でＢＰＳＧ膜１７を埋め戻すので、図１２のパワーＭＯＳＦＥＴと比べて、シリコン基板の強度をより強く保つことができる。
【００７９】
この際、ＢＰＳＧ膜１７は容易に厚膜化することができるので、埋め戻しが容易となる。また、埋め戻し以降の熱処理によってＢＰＳＧ膜１７から不純物が染み出したとしても、窒化膜１４が不純物の侵入を防ぐ。
【００８０】
＜第４の実施形態に係るパワーＭＯＳＦＥＴおよびその製造方法＞
図１４は、本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００８１】
図１４のパワーＭＯＳＦＥＴは、第２の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１２中と同一部分には同一符号を付してその説明を省略する。
【００８２】
図１４中のトレンチ分離領域は、トレンチの内面上に形成された熱酸化膜１３と、熱酸化膜上に形成された窒化膜１４と、トレンチ内部に空洞を残した状態で窒化膜上に形成されたＢＰＳＧ膜１７と、トレンチ内部で空洞の上面を塞ぐように形成された酸化膜１６からなることを特徴とする。この場合、Ｓｉ表面から１μｍ以上深い位置までの領域にわたって酸化膜１６が形成されている。
【００８３】
図１４中のトレンチ分離領域を形成する際、第１の実施形態と同様に熱酸化膜１３と窒化膜１４の膜厚比を保ちながら熱酸化膜１３と窒化膜１４をそれぞれ薄く形成してＳｉ表面まで空洞領域を残す。この後、トレンチ内部にＳｉ表面まで空洞領域を残すように、ＢＰＳＧ膜１７をＣＶＤ法で堆積し、ＣＭＰまたはエッチングによりトレンチの外部の不要な絶縁膜を除去する。さらに、空洞領域をシリコン基板表面に露出させないように空洞部表面を埋め戻す。この際、シリコン表面から１μｍ以上深い位置までの領域にわたって酸化膜１６を形成する、つまり、シリコン表面から１μｍ以上深い位置から下方に空洞領域を存在させるように空洞領域表面に蓋をする。
【００８４】
図１４のパワーＭＯＳＦＥＴによれば、基本的には、図１２のパワーＭＯＳＦＥＴと同様の効果（シリコン基板にかかる応力を抑制する、工程を簡略化する、トレンチ内に汚染物質が侵入することを防ぐ）および図１３のパワーＭＯＳＦＥＴと同様の効果（埋め戻し以降の熱処理によってＢＰＳＧ膜１７から不純物が染み出したとしても、窒化膜１４が不純物の侵入を防ぐ）が得られる。
【００８５】
＜第５の実施形態に係るパワーＭＯＳＦＥＴ＞
図１５は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００８６】
図１５のパワーＭＯＳＦＥＴは、第１の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１０中と同一部分には同一符号を付してその説明を省略する。
【００８７】
図１５中のトレンチ分離領域は、トレンチ内部を充填した状態で形成されたシリコン２０からなることを特徴とする。
【００８８】
図１５のパワーＭＯＳＦＥＴによれば、トレンチ内部をシリコン基板１１と同じシリコン（シリコン層）２０で埋め戻しており、このシリコン層２０はｎ型ピラー領域５およびｐ型ピラー領域４と熱膨張係数が等しい。そのため、図１０のパワーＭＯＳＦＥＴのようにトレンチの内部全体を酸化膜１３と窒化膜１４で埋め込んだ場合に比べて、素子分離後に熱工程を経てもトレンチ下のシリコン基板部分に大きな熱応力はかからない。これにより、シリコン基板部分に結晶欠陥が発生してリーク電流が増加するなどの不都合を防止することができる。
【００８９】
＜第６の実施形態に係るパワーＭＯＳＦＥＴ＞
図１６は、本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【００９０】
図１６のパワーＭＯＳＦＥＴは、第５の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１５中と同一部分には同一符号を付してその説明を省略する。
【００９１】
図１６中のトレンチ分離領域は、トレンチの内面上に膜状に形成されたシリコン（シリコン膜）２１と、トレンチ内部に空洞１６を残した状態で空洞の上面を塞ぐように形成された酸化膜２２からなることを特徴とする。この場合、Ｓｉ表面から１μｍ以上深い位置までの領域にわたって酸化膜２２が形成されている。
【００９２】
図１６のパワーＭＯＳＦＥＴによれば、トレンチ内部に空洞領域が存在しても、基本的には、図１５のパワーＭＯＳＦＥＴと同様の効果が得られる。また、空洞の上面を塞ぐように、シリコン表面から１μｍ以上深い位置までの領域にわたって酸化膜２２が形成されているので、図１２のパワーＭＯＳＦＥＴと同様に、後で二重拡散型ＭＯＳＦＥＴを形成する間に付加される熱処理に十分耐えることができる。
【００９３】
＜第５および第６の実施形態における数値例＞
パワーＭＯＳＦＥＴのドレイン・ソース間逆方向耐圧を安定に確保するためには、Ｎピラー領域５／Ｐピラー領域４／Ｎピラー領域５の不純物量が等しくバランスがとれていることが理想であるが、前記分離領域内におけるシリコン層２０あるいはシリコン膜２１に含まれる不純物がピラー領域に拡散された時にピラー領域の不純物量のバランスを崩し、耐圧の劣化をまねくおそれがある。
【００９４】
そこで、シリコン層２０あるいはシリコン膜２１に含まれる不純物量をピラー領域の不純物量の１／１０以下にすることにより、ピラー領域の不純物量のバランスの崩れを±１０％以内に収めることが可能になり、耐圧の劣化を抑制することができる。
【００９５】
＜第７の実施形態に係るパワーＭＯＳＦＥＴ＞
第７の実施形態に係るパワーＭＯＳＦＥＴは、図１５を参照して前述した第５の実施形態のパワーＭＯＳＦＥＴにおけるトレンチ分離領域のシリコン層２０が、外部から供給されてトレンチ内部に埋め込まれた多孔質シリカに変更されている点が異なり、その他は同じである。
【００９６】
このようなパワーＭＯＳＦＥＴによれば、トレンチ内部を多孔質シリカで埋め戻しており、多孔質シリカはＳｉＯ2 膜に比べて低誘電率であるので、ＭＯＳＦＥＴのゲート・ドレイン間の低容量化を実現することができ、ＭＯＳＦＥＴの動作速度の向上を図ることができる。また、多孔質シリカは、トレンチ内面との接触面積が少ないので、シリコン基板にかかる応力を抑制することができる。
【００９７】
なお、前記多孔質シリカの相互間に酸化膜系材料を介在させることにより、粒子を安定させることができ、脆弱な粒子間結合に起因するダストの発生を抑制することが可能になる。
【００９８】
＜第７の実施形態の変形例１に係るパワーＭＯＳＦＥＴ＞
第７の実施形態において、トレンチ内部に酸化膜（図示せず）を介して多孔質シリカが埋め込まれた場合でも、第７の実施形態に準じた効果が得られる。
【００９９】
＜第７の実施形態の変形例２に係るパワーＭＯＳＦＥＴ＞
第７の実施形態またはその変形例１において、前記多孔質シリカが熱処理によって溶融された酸化物として埋め込まれた場合でも、第７の実施形態に準じた効果が得られる。
【０１００】
＜第７の実施形態の変形例３に係るパワーＭＯＳＦＥＴ＞
第７の実施形態の変形例３に係るパワーＭＯＳＦＥＴは、図１５を参照して前述した第５の実施形態のパワーＭＯＳＦＥＴにおけるトレンチ分離領域のシリコン層２０が、外部から供給されてトレンチ内部に埋め込まれた粒状の物質に変更されている点が異なり、その他は同じである。
【０１０１】
ここで、粒状の物質は、例えば半導体装置の製造に際して研磨工程で研磨材として用いられるシリカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト（ＳｉＣ）のいずれか１つである。
【０１０２】
このようなパワーＭＯＳＦＥＴによれば、トレンチ内部を粒状の物質で埋め戻しており、他の酸化膜やシリコンで空洞の内部が埋め込まれる場合よりも埋め戻しが簡単になり、埋め戻し工程を簡略化することができる。
【０１０３】
なお、前記粒状の物質の相互間に酸化膜系材料を介在させることにより、粒子を安定させることができ、脆弱な粒子間結合に起因するダストの発生を抑制することが可能になる。
【０１０４】
＜第７の実施形態の変形例４に係るパワーＭＯＳＦＥＴ＞
第７の実施形態の変形例３において、トレンチ内部に酸化膜（図示せず）を介して粒状の物質が埋め込まれた場合でも、第７の実施形態の変形例３に準じた効果が得られる。
【０１０５】
＜第８の実施形態に係るパワーＭＯＳＦＥＴ＞
図１７は、本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図である。
【０１０６】
図１７のパワーＭＯＳＦＥＴは、図１４を参照して前述した第４の実施形態のパワーＭＯＳＦＥＴと比べて、トレンチ分離領域が異なり、その他は同じであるので、図１４中と同一部分には同一符号を付してその説明を省略する。
【０１０７】
図１７中のトレンチ分離領域は、トレンチの内面（底面および側面）に、第１の実施形態と同様に酸化膜１３と窒化膜１４の膜厚比を保ちながらトレンチ内部に空洞を残した状態で形成された第１の酸化膜（熱酸化膜）１３および窒化膜１４と、外部から供給されて空洞の内部に埋め込まれた粒状の物質２３と、トレンチ内部で粒状の物質２３および窒化膜１４の上面を塞ぐように形成された第２の酸化膜（キャップ絶縁膜）２５からなる点が異なる。
【０１０８】
ここで、粒状の物質２３は、前述したようなシリカ（Ｓｉ０2 ）、チタニア（ＴｉＯ2 ）、ジルコニア（ＺｒＯ2 ）、アルミナ（ＡｌＯ2 ）、シリコンカーバイト（ＳｉＣ）のいずれか１つである。
【０１０９】
図１７のパワーＭＯＳＦＥＴによれば、外部から供給された粒状の物質２３が空洞の内部に埋め込まれているので、空洞の内部が他の酸化膜やシリコンで埋め込まれる場合に比べて、埋め戻し工程を簡略化することができる。
【０１１０】
なお、粒状の物質２３を埋め戻す前に、トレンチ内に酸化膜１３および窒化膜１４が存在していても、酸化膜１３および窒化膜１４の膜厚比が前記したようなシリコン基板にかかる応力を抑制できる範囲であれば良好な特性が得られる。
【０１１１】
＜第８の実施形態の変形例１に係るパワーＭＯＳＦＥＴ＞
第８の実施形態において、トレンチ内部に空洞を残した状態で窒化膜１４上にさらにＢＰＳＧ膜（図示せず）が形成され、この空洞に粒状の物質が埋め込まれた場合でも、第８の実施形態に準じた効果が得られる。
【０１１２】
＜第８の実施形態の変形例２に係るパワーＭＯＳＦＥＴ＞
第８の実施形態の変形例２に係るパワーＭＯＳＦＥＴは、図１７を参照して前述した第８の実施形態のパワーＭＯＳＦＥＴにおける粒状の物質２３に代えて多孔質シリカが用いられている点が異なる。
【０１１３】
このようなパワーＭＯＳＦＥＴによれば、外部から供給された多孔質シリカが空洞の内部に埋め込まれており、多孔質シリカはＳｉＯ2 膜に比べて低誘電率であるので、ＭＯＳＦＥＴの低容量化を実現することができる。また、図１３のパワーＭＯＳＦＥＴのように空洞の内部がＢＰＳＧ膜の堆積により埋め込まれる場合と比べて、埋め戻し工程を簡略化することができる。
【０１１４】
なお、多孔質シリカを埋め戻す前に、トレンチ内に酸化膜１３および窒化膜１４が存在していても、酸化膜１３および窒化膜１４の膜厚比が前記したようなシリコン基板にかかる応力を抑制できる範囲であれば良好な特性が得られる。
【０１１５】
＜第８の実施形態の変形例３に係るパワーＭＯＳＦＥＴ＞
第８の実施形態において、窒化膜１４上にさらにＢＰＳＧ膜（図示せず）がトレンチ内部に空洞を残した状態で形成され、この空洞に多孔質シリカが埋め込まれた場合でも、第８の実施形態の変形例２に準じた効果が得られる。
【０１１６】
＜第８の実施形態の変形例４に係るパワーＭＯＳＦＥＴ＞
第８の実施形態の変形例２または変形例３において、多孔質シリカが熱処理によって溶融された酸化物として埋め込まれた場合でも、第８の実施形態の変形例２または変形例３に準じた効果が得られる。
【０１１７】
＜分離領域内に窒化膜とＢＰＳＧ膜を有する実施形態における数値例＞
前記各実施形態のうち、分離領域内においてシリコン酸化膜および窒化膜の内側にＢＰＳＧ膜を有する場合に、窒化膜中における不純物拡散は、シリコン酸化膜中における不純物拡散と比較して極めて遅いので、ＢＰＳＧ膜からの不純物の染み出しは窒化膜中で留まる。
【０１１８】
例えばシリコン基板上にシリコン酸化膜を介してＢＰＳＧ膜を堆積して熱拡散を行った場合のシリコン基板表面のボロン濃度、リン濃度と比較して、シリコン基板上にシリコン酸化膜および例えば２０ｎｍの厚さの窒化膜を介してＢＰＳＧ膜を堆積して熱拡散を行った場合のシリコン基板表面のボロン濃度は２／１００、リン濃度は４／１０００であった。
【０１１９】
このことから、前記窒化膜の厚さを２０ｎｍ以上にすることにより、ＢＰＳＧ膜からの不純物の染み出しをブロックし、ピラー領域における不純物量のバランスを保つことができ、パワーＭＯＳＦＥＴのドレイン・ソース間逆方向耐圧を安定に確保することが可能になる。
【０１２０】
なお、本願発明は、上記各実施形態に限定されるものではなく、例えばチャネルタイプはｎタイプではなく、ｐタイプであっても良い。さらにパワーＭＯＳトランジスタとその制御回路や保護回路などの他の回路を同一チップ内に形成しても良い。
【０１２１】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１２２】
【発明の効果】
上述したように本発明によれば、低オン抵抗化および高耐圧化の両立が可能であり、かつ工程数の大幅な増加を招かずに製造することができるパワーＭＩＳＦＥＴを備え、基板にかかる応力を抑制し得るトレンチ分離構造を有する半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造工程の一部を示す断面図。
【図２】図１の工程に続く工程を示す断面図。
【図３】図２の工程に続く工程を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図１〜図６に示した工程においてｎ+ 型ソース拡散層までを形成した段階の断面構造の一例を示す斜視図。
【図８】図１〜図６に示した工程においてｎ+ 型ソース拡散層までを形成した段階の断面構造の他の例を示す斜視図。
【図９】図６に示した工程の変形例を示す断面図。
【図１０】図１〜図６に示した工程により製造された第１の実施形態に係るパワーＭＯＳＦＥＴの一部（３つのユニットセル）を示す断面図。
【図１１】図１０中のトレンチ領域の絶縁物であるＳｉＯ2 膜とＳｉＮ膜の膜厚比に対するシリコン基板の反り量の一例を示す特性図。
【図１２】本発明の第２の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１３】本発明の第３の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１４】本発明の第４の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１５】本発明の第５の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１６】本発明の第６の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１７】本発明の第８の実施形態に係るパワーＭＯＳＦＥＴの一部を示す断面図。
【図１８】従来のＳｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造を有するパワーＭＯＳＦＥＴの素子部の一部を概略的に示す断面図。
【符号の説明】
１…Ｎ++型基板（シリコン基板）、
４…Ｐピラー領域、
５…Ｎピラー領域、
７…Ｐベース領域、
８…Ｎ+ ソース領域、
９…ゲート絶縁膜（ＳｉＯ2 膜）、
１０…ゲート電極（ポリシリコンあるいは金属シリサイドあるいは金属）、
１３…熱酸化膜（ＳｉＯ2 膜）、
１４…窒化膜（ＳｉＮ膜）。
Claims (12)
- 複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、
前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、
前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、
前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコン酸化物とを有することを特徴とする半導体装置。 - 前記分離領域は、前記トレンチ内部で前記粒状のシリコン酸化物および窒化膜の上面を塞ぐように形成されたキャップ絶縁膜をさらに有することを特徴とする請求項１記載の半導体装置。
- 前記分離領域は、前記窒化膜上に形成されたＢＰＳＧ膜をさらに有し、前記粒状のシリコン酸化物は前記ＢＰＳＧ膜が形成されたトレンチ内部に埋め込まれていることを特徴とする請求項１記載の半導体装置。
- 前記熱酸化膜と窒化膜の膜厚比が２：１〜５：１の範囲で形成されていることを特徴とする請求項１記載の半導体装置。
- 複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、
前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、
前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、
前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれ、チタン、ジルコニウム、アルミニウムのいずれか１つの金属を含む粒状の金属酸化物とを有することを特徴とする半導体装置。 - 前記分離領域は、前記トレンチ内部で前記粒状の金属酸化物および窒化膜の上面を塞ぐように形成されたキャップ絶縁膜をさらに有することを特徴とする請求項５記載の半導体装置。
- 前記分離領域は、前記窒化膜上に形成されたＢＰＳＧ膜をさらに有し 、前記粒状の金属酸化物は前記ＢＰＳＧ膜が形成されたトレンチ内部に埋め込まれていることを特徴とする請求項５記載の半導体装置。
- 前記熱酸化膜と窒化膜の膜厚比が２：１〜５：１の範囲で形成されていることを特徴とする請求項５記載の半導体装置。
- 複数のパワーＭＯＳＦＥＴセルの共通ドレインとなる第１導電型の半導体基板と、
前記半導体基板上に形成された第１導電型の半導体層と、
前記第１導電型の半導体層中に選択的にそれぞれ縦方向に形成され、第２導電型の半導体領域の両側面をそれぞれ第１導電型の半導体領域で挟むように形成された断面短冊状の複数のピラー領域と、
前記各ピラー領域における第２導電型の半導体領域の上部表面に形成され、前記第２導電型の半導体領域よりも高不純物濃度を有する第２導電型のベース層と、
前記ベース層の表面に選択的に形成された第１導電型のソース拡散層と、
前記ソース拡散層と前記ピラー領域における第１導電型の半導体領域とで挟まれた前記ベース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記各ピラー領域の相互間で前記第１導電型の半導体層の表面から前記半導体基板に達するように形成されたトレンチの内部に形成され、ピラー領域相互間を絶縁分離する分離領域とを具備し、
前記分離領域は、前記トレンチの内面上に形成された熱酸化膜と、前記熱酸化膜上に形成された窒化膜と、前記窒化膜で囲まれたトレンチ内部に埋め込まれた粒状のシリコンカーバイト（ＳｉＣ）とを有することを特徴とする半導体装置。 - 前記分離領域は、前記トレンチ内部で前記粒状のシリコンカーバイトおよび窒化膜の上面を塞ぐように形成されたキャップ絶縁膜をさらに有することを特徴とする請求項９記載の半導体装置。
- 前記分離領域は、前記窒化膜上に形成されたＢＰＳＧ膜をさらに有し、前記粒状のシリコンカーバイトは前記ＢＰＳＧ膜が形成されたトレンチ内部に埋め込まれていることを特徴とする請求項９記載の半導体装置。
- 前記熱酸化膜と窒化膜の膜厚比が２：１〜５：１の範囲で形成されていることを特徴とする請求項９記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115209A JP3993458B2 (ja) | 2002-04-17 | 2002-04-17 | 半導体装置 |
| US10/417,110 US6740931B2 (en) | 2002-04-17 | 2003-04-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115209A JP3993458B2 (ja) | 2002-04-17 | 2002-04-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003309261A JP2003309261A (ja) | 2003-10-31 |
| JP3993458B2 true JP3993458B2 (ja) | 2007-10-17 |
Family
ID=29396659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002115209A Expired - Fee Related JP3993458B2 (ja) | 2002-04-17 | 2002-04-17 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6740931B2 (ja) |
| JP (1) | JP3993458B2 (ja) |
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| JP4127751B2 (ja) | 2000-06-29 | 2008-07-30 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2002170955A (ja) | 2000-09-25 | 2002-06-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4088033B2 (ja) * | 2000-11-27 | 2008-05-21 | 株式会社東芝 | 半導体装置 |
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| US6521954B1 (en) | 2001-12-21 | 2003-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
-
2002
- 2002-04-17 JP JP2002115209A patent/JP3993458B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-17 US US10/417,110 patent/US6740931B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10431491B2 (en) | 2017-05-24 | 2019-10-01 | Kabushiki Kaisha Toshiba | Semiconductor device having a triple insulating film surrounded void |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040012038A1 (en) | 2004-01-22 |
| US6740931B2 (en) | 2004-05-25 |
| JP2003309261A (ja) | 2003-10-31 |
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| A977 | Report on retrieval |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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