JP3895156B2

JP3895156B2 - Wiring board

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Publication number: JP3895156B2
Application number: JP2001352478A
Authority: JP
Inventors: 裕貴竹内; 敏文小嶋; 和重大林; 壽人加島
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2000-12-28
Filing date: 2001-11-19
Publication date: 2007-03-22
Anticipated expiration: 2021-11-19
Also published as: JP2003147049A

Description

【０００１】
【産業上の利用分野】
本発明は、チップコンデンサ、チップインダクタ、チップ抵抗等の電子部品を絶縁基板内部に埋め込むための埋め込み樹脂を用いて電子部品を絶縁基板内部に埋め込んだ配線基板に関する。特には、多層配線基板、半導体素子収納用パッケージ等に好適なものである。
【０００２】
【従来の技術】
近年、ビルドアップ配線基板に多数の半導体素子を搭載したマルチチップモジュール（ＭＣＭ）が検討されている。チップコンデンサ、チップインダクタ、チップ抵抗等の電子部品を実装する場合には、配線基板の表面に形成された実装用配線層上に半田を用いて表面実装するのが一般的である。
【０００３】
しかし、ビルドアップ配線基板の表面に電子部品を表面実装すると、個々の電子部品に対応する所定の実装面積が必要なため、小型化にはおのずと限界がある。また、表面実装する際の配線の取り回しによって、特性上好ましくない寄生インダクタンスが大きくなり、電子機器の高周波化に対応が難しくなるという問題がある。
【０００４】
これら諸問題を解決するために、絶縁基板内部に電子部品を埋め込む方法が種々検討されている。特開平１１−１２６９７８では、電子部品を予め金属箔からなる転写シート付き配線基板に半田実装してから転写する方法が開示されているが、実装での位置精度等で課題が残る。特開２０００−１２４３５２には、コア基板内部に埋め込んだ電子部品上に絶縁層をビルドアップした多層配線基板が開示されている。
【０００５】
【発明が解決しようとする課題】
電子部品をコア基板等の絶縁基板内部に埋め込む方法では、絶縁基板と電子部品との隙間を埋め込み樹脂で埋めて、更にその上にビルドアップした絶縁層上に形成した配線層と電子部品の電極とを無電解メッキ等により電気的に接続する必要がある。その際、接続信頼性の確保のためにも、電子部品の電極間の微細な隙間にも埋め込み樹脂を回り込ませる必要がある。そのため、埋め込み樹脂は低粘度である必要がある。しかも、その使用環境を考えると、常温での可使時間（硬化反応がある程度進行しても尚、埋め込み樹脂の取り扱い性を良好に保っていられる時間）を長くしておく必要がある。
【０００６】
埋め込み樹脂の粘度を調整する方法としては、大きく分けて二つ考えられる。具体的には、フィラーの添加量を調整する方法と、硬化剤として硬化速度が遅い種類の物を用いる方法と、である。
【０００７】
一般には、フィラーの添加量を少なくすれば低粘度化できる。しかし、材料間の熱膨張係数の差に起因する不具合発生の防止のためには、埋め込み樹脂の熱膨張係数と、コア基板やビルドアップ材となる材料との熱膨張係数とをある程度整合させる必要がある。そのためには、一定量以上のフィラーの添加が必要である。このように、フィラーの添加量を増減するだけでは、低粘度化と信頼性とを両立させるのは困難であった。
【０００８】
本発明は、低粘度化と熱膨張係数の整合による高信頼性とを両立させた埋め込み樹脂を用いて絶縁基板に設けた開口部内に配置した電子部品を埋め込んだ配線基板を提供することを課題とする。
【０００９】
【課題を解決するための手段】
本発明の配線基板(請求項１)は、コア基板の少なくとも一面に、絶縁層及び配線層を交互に積層したビルドアップ層を形成し、該コア基板及び該ビルドアップ層の少なくとも一方を貫通するように形成した開口部内に、埋め込み樹脂を用いて電子部品を配置した配線基板であって、上記埋め込み樹脂は、ナフタレン型エポキシ樹脂を含む熱硬化性樹脂、酸無水物硬化剤、硬化促進剤及びフィラーを含む埋め込み樹脂であり、上記酸無水物硬化剤は、２５℃±１℃における粘度が１７０ｍＰａ・ｓ以下であり、上記フィラーの配合割合が５１質量％〜７４質量％であると共に、２５℃±１℃にて２４時間放置後の粘度が、剪断速度で８．４ｓ^― ¹において８５Ｐａ・ｓ以下に保つことができる、ことを特徴とする。
上記埋め込み樹脂は、その使用方法を考えると、樹脂成分、酸無水物硬化剤、硬化促進剤、無機フィラーを混合した一液状態での粘度を低くしておく必要がある。充填性等の作業性も考慮すると、２５℃±１℃にて２４時間放置後の粘度が、剪断速度で８．４ｓ^―１において８５Ｐａ・s以下、好ましくは６０Ｐａ・s以下、更に好ましくは４５Ｐａ・s以下に保つことができる埋め込み樹脂とするとよい。更に好ましくは、２５℃±１℃にて４８時間放置後の粘度が、剪断速度で８．４ｓ^―１において８５Ｐａ・s以下、好ましくは６０Ｐａ・s以下、更に好ましくは５５Ｐａ・s以下に保つことができる埋め込み樹脂とするとよい。このように長時間低粘度に保てるように材料を設定することで、常温での作業中の粘度の上昇を抑えることが出来るため、充填不良等の不具合の発生を防止して歩留まり向上を図ることができる。
【００１０】
また、前記酸無水物硬化剤として、２５℃±１℃にてその粘度が１７０ｍＰａ・ｓ以下のものを用いるが、好ましくは１００ｍＰａ・ｓ以下、更に好ましい酸無水物硬化剤は、６０ｍＰａ・ｓ以下がよい。酸無水物硬化剤は埋め込み樹脂の低粘度化に寄与する材料である。出来るだけ低粘度の硬化剤を用いることで、埋め込み樹脂自体の低粘度化を図ることができる。
尚、粘度が１７０ｍＰａ・ｓ以下の酸無水物硬化剤は、埋め込み樹脂とは異なりニュートン流体としての挙動を示すため、その粘度が剪断速度によって大きく変動することはない。よって、埋め込み樹脂の測定時の剪断速度（８．４ｓ^―１）と異なる剪断速度で粘度を測定してもよい。
【００１１】
また、硬化剤として極低粘度の物を用いることで、埋め込み樹脂の硬化反応が多少進行しても尚、低粘度のまま使用可能（つまり、可使時間が長い）である。その結果、作業性の向上や埋め込み樹脂の充填時における気泡の噛み込みを防止できる等の効果が得られる。また、硬化剤として低粘度の物を用いることで埋め込み樹脂の粘度を下げることが出来るので、低粘度の硬化剤を用いることが望ましい。
【００１２】
酸無水物硬化剤としては、無水フタル酸系のものがよい。特にメチルテトラハイドロ無水フタル酸もしくはメチルヘキサヒドロ無水フタル酸は保存安定性が高く好ましい。
【００１３】
更に、前記フィラーの含有割合は、５１〜７４質量％である。フィラーの配合割合が５１質量％未満だと、コア基板やビルドアップ材となる材料との熱膨張の差が大きくなり、ヒートサイクルをかけた際にクラックが発生する原因となる。また、フィラーの含有量が７４質量％を超えると、埋め込み樹脂の粘度が高くなり、充填性が大幅に悪化して気泡を噛み込む原因となるためである。
【００１４】
また、本発明には、前記フィラーとして無機フィラーを少なくとも一種類以上含む配線基板（請求項２）も含まれる。無機フィラーを入れる理由は、熱膨張係数の調整と、更には、無機フィラーが奏する骨材としての効果によって粗化処理後の埋め込み樹脂の形状が必要以上に崩れるのを防止するためである。
【００１５】
無機フィラーとしては、特に制限はないが、結晶性シリカ、溶融シリカ、アルミナ、窒化ケイ素等がよい。埋め込み樹脂の熱膨張係数を効果的に下げることができる。これにより、ヒートサイクルに対する信頼性の向上が得られる。
【００１６】
無機フィラーのフィラー径は、埋め込み樹脂が電子部品の電極間の隙間にも容易に流れ込む必要があるため、粒径５０μｍ以下のフィラーを使用するとよい。５０μｍを越えると、電子部品の電極間の隙間にフィラーが詰まりやすくなり、埋め込み樹脂の充填不良により局所的に熱膨張係数の極端に異なる部分が発生する。フィラー径の下限値としては、０．１μｍ以上がよい。これよりも細かいと、埋め込み樹脂の流動性が確保しにくくなる。好ましくは０．３μｍ以上、更に好ましくは０．５μｍ以上がよい。埋め込み樹脂の低粘度、高充填化を達成するためには、粒度分布を広くするとよい。
【００１７】
無機フィラーの形状は、埋め込み樹脂の流動性と充填率とを高くするために、略球状であるとよい。特にシリカ系の無機フィラーは、容易に球状のものが得られるためよい。
【００１８】
無機フィラーの表面は、必要に応じてカップリング剤にて表面処理するとよい。無機フィラーの樹脂成分との濡れ性が良好になり、埋め込み樹脂の流動性を良好にできるからである。カップリング剤の種類としては、シラン系、チタネート系、アルミネート系等が用いられる。
【００１９】
本発明の電子部品を内蔵した配線基板は、電子部品が、絶縁基板に設けられた開口部内に配置されており、かつ、その開口部内の隙間が上述した本発明の埋め込み樹脂で埋められていることを特徴とする。ここにいう「電子部品を埋め込む」とは、コア基板等の絶縁基板やビルドアップした絶縁層に設けた開口部（貫通穴（例えば図１）やキャビティ等の凹部（例えば図１０）等）の中に電子部品を配置した後、電子部品と開口部との間に生じた隙間に埋め込み樹脂を充填することをいう。具体例を挙げると、図１や図１０に示すようなコンデンサ内蔵型のフリップチップパッケージとすることができる。ここで例示したバンプグリッドアレイ型パッケージのみならず、ピングリッドアレイ型パッケージとすることもできる。開口部は、基板を打ち抜いて形成した貫通孔または多層化技術により形成したキャビティ等を利用するとよい。本発明に用いる基板としては、ＦＲ−４、ＦＲ−５、ＢＴ等のいわゆるコア基板を用いるのがよいが、ＰＴＦＥ等の熱可塑性樹脂シートに厚み３５μm程度の厚手の銅箔を挟み込んでコア基板としたものに開口部を形成したものを用いてもよい。また、コア基板の少なくとも一面に、絶縁層及び配線層を交互に積層したビルドアップ層を形成するとともに、開口部をコア基板及びビルドアップ層の少なくとも一方を貫通するように形成したものを用いることができる。この場合、図１１に示すようなコンデンサ内蔵型の多層配線基板であっても、いわゆるガラス−エポキシ複合材料（絶縁基板）の厚みを４００μｍ程度と、通常品の８００μｍの半分にまで薄くして低背化を図ることができる利点がある。
尚、前記電子部品には、チップコンデンサ、チップインダクタ、チップ抵抗、フィルタ等の受動電子部品、トランジスタ、半導体素子、ＦＥＴ、ローノイズアンプ(ＬＮＡ)等の能動電子部品、あるいはＳＡＷフィルタ、ＬＣフィルタ、アンテナスイッチモジュール、カプラ、ダイプレクサ等の電子部品が含まれる。
【００２０】
常温での可使時間を十分に確保し、かつ低粘度な埋め込み樹脂用いることで、電子部品の電極間の微細な隙間にも埋め込み樹脂が十分に回り込ませることができる。そのため、本発明の配線基板は、ヒートサイクルに対して信頼性の高い電子部品内蔵型の配線基板とすることができる。
【００２１】
コア基板の少なくとも一面に、絶縁層及び配線層を交互に積層したビルドアップ層を形成するとともに、開口部をコア基板及びビルドアップ層を貫通するように形成した基板を用いた多層配線基板は、例えば以下のように製造するとよい（図１１〜図２５）。
【００２２】
【発明の実施の形態】
ここでは、図１１に示すいわゆる「ＦＣ−ＰＧＡ」構造の配線基板を用いて以下に説明する。図１２に示すような、厚み０．４ｍｍの絶縁基板（１００）に厚み１８μｍの銅箔（２００）を貼り付けたＦＲ−５製両面銅張りコア基板を用意する。ここで用いるコア基板の特性は、ＴＭＡによるＴｇ（ガラス転移点）が１７５℃、基板面方向のＣＴＥ（熱膨張係数）が１６ｐｐｍ／℃、基板面垂直方向のＣＴＥ（熱膨張係数）が５０ｐｐｍ／℃、１ＭＨｚにおける誘電率εが４．７、１ＭＨｚにおけるｔａｎδが０．０１８である。
【００２３】
コア基板上にフォトレジストフィルムを貼り付けて露光現像を行い、直径６００μｍの開口部及び所定の配線形状に対応する開口部（図示せず）を設ける。フォトレジストフィルムの開口部に露出した銅箔を亜硫酸ナトリウムと硫酸を含むエッチング液を用いてエッチング除去する。フォトレジストフィルムを剥離除去して、図１３に示すような露出部（３００）及び所定の配線形状に対応する露出部（図示せず）が形成されたコア基板を得る。
【００２４】
市販のエッチング処理装置（メック社製ＣＺ処理装置）によってエッチング処理を施して銅箔の表面粗化をした後、エポキシ樹脂を主体とする厚み３５μｍの絶縁フィルムをコア基板の両面に貼り付ける。そして、１７０℃×１．５時間の条件にてキュアして絶縁層を形成する。このキュア後の絶縁層の特性は、ＴＭＡによるＴｇ（ガラス転移点）が１５５℃、ＤＭＡによるＴｇ（ガラス転移点）が２０４℃、ＣＴＥ（熱膨張係数）が６６ｐｐｍ／℃、１ＭＨｚにおける誘電率εが３．７、１ＭＨｚにおけるｔａｎδが０．０３３、３００℃での重量減が−０．１％、吸水率が０．８％、吸湿率が１％、ヤング率が３ＧＨｚ、引っ張り強度が６３ＭＰａ、伸び率が４．６％である。
【００２５】
図１４に示すように、炭酸ガスレーザを用いて絶縁層（４００）に層間接続用のビアホール（５００）を形成する。ビアホールの形態は、表層部の直径は１２０μｍ、底部の直径は６０μｍのすりばち状である。更に炭酸ガスレーザの出力を上げて、絶縁層とコア基板を貫通するように直径３００μmのスルーホール（６００）を形成する。スルーホールの内壁面はレーザ加工に特有のうねり（図示せず）を有する。そして、基板を塩化パラジウムを含む触媒活性化液に浸漬した後、全面に無電解銅メッキを施す（図示せず）。
【００２６】
次いで、基板の全面に厚み１８μｍの銅パネルメッキ（７００）をかける。ここで、ビアホール（５００）には、層間を電気的に接続するビアホール導体（８００）が形成される。またスルーホール（６００）には、基板の表裏面を電気的に接続するスルーホール導体（９００）が形成される。市販のエッチング処理装置（メック社製ＣＺ処理装置）によってエッチング処理を施して銅メッキの表面粗化する。その後、同社の防錆剤によって防錆処理（商標名：ＣＺ処理）を施して疎水化面を形成して、疎水化処理を完了する。疎水化処理を施した導体層表面の水に対する接触角２θを、接触角測定器（商品名：ＣＡ−Ａ、協和科学製）により液適法で測定したところ、接触角２θは１０１度であった。
【００２７】
真空吸引装置の付いた台座の上に不繊紙を設置し、上記基板を、台座の上に配置する。その上にスルーホールの位置に対応するように貫通孔を有するステンレス製の穴埋めマスクを設置する。次いで、銅フィラーを含むスルーホール充填用ペーストを載せ、ローラー式スキージを加圧しながら穴埋め充填を行う。
【００２８】
図１５に示すように、スルーホール（６００）内に充填したスルーホール充填用ペースト（１０００）を、１２０℃×２０分の条件下で仮キュアさせる。次いで、図１６に示すように、ベルトサンダーを用いて基板の表面を研磨（粗研磨）した後、バフ研磨（仕上げ研磨）して平坦化し、１５０℃×５時間の条件下でキュアさせて、穴埋め工程を完了する。尚、この穴埋め工程を完了した基板の一部は、穴埋め性の評価試験に用いる。
【００２９】
図１７に示すように、金型（図示せず）を用いて□８ｍｍの貫通孔（開口部：１１０）を形成する。図１８に示すように、基板の一面にマスキングテープ（１２０）を貼り付ける。そして、図１９に示すように、貫通孔（１１０）に露出したマスキングテープ上に、積層チップコンデンサ（１３０）を、チップマウンタを用いて８個配置する。この積層チップコンデンサは、１．２ｍｍ×０．６ｍｍ×０．４ｍｍの積層体（１５０）からなり、電極（１４０）が積層体から７０μｍ突き出している。
【００３０】
図２０に示すように、積層チップコンデンサ（１３０）を配置した貫通孔（１１０）の中に、埋め込み樹脂（１６０）をディスペンサ（図示せず）を用いて充填する。埋め込み樹脂を、１次加熱工程を８０℃×３時間、２次加熱工程を１７０℃×６時間の条件により脱泡および熱硬化する。
【００３１】
図２１に示すように、硬化した埋め込み樹脂（１６０）の表面を、ベルトサンダーを用いて粗研磨した後、ラップ研磨にて仕上げ研磨する。研磨面には、チップコンデンサ（１３０）の電極（１４０）の端面が露出している。次いで、仮キュアした埋め込み樹脂（１６０）を１５０℃×５時間の条件下で硬化させる。
【００３２】
その後、膨潤液とＫＭｎＯ₄溶液を用いて、埋め込み樹脂（１６０）の研磨面を粗化する。粗化面をＰｄ触媒活性化した後、無電解メッキ、電解メッキの順番で銅メッキを施す。図２２に示すように、埋め込み樹脂（１６０）の上に形成されたメッキ層（１７０）は、チップコンデンサ（１３０）の電極（１４０）の端面と電気的に接続されている。メッキ面の上にレジスト（図示せず）を形成し、所定の配線パターンをパターニングする。不要な銅をＮａ₂Ｓ₂Ｏ₈／濃硫酸を用いてエッチング除去する。レジストを剥離して、図２３に示すように、配線の形成を完了する。市販のエッチング処理装置（メック社製ＣＺ処理装置）によってエッチング処理を施して配線の銅メッキの表面粗化する。
【００３３】
その上に絶縁層となるフィルム（１９０）をラミネートして熱硬化した後、炭酸ガスレーザーを照射して層間接続用のビアホールを形成する。絶縁層の表面を上記と同じ酸化剤を用いて粗化し、同様の手法で所定の配線（２０１）を形成する。配線基板の最表面にソルダーレジスト層となるドライフィルムをラミネートして、半導体素子の実装パターンを露光、現像して形成して、ソルダーレジスト層（２１０）の形成を完了する。実装用のピン付けを行う裏面側についても同様の方法により、所定の配線（２３０）とソルダーレジスト層（２４０）を形成して、図２４に示すように、ピン付け前の多層プリント配線基板を得る。
【００３４】
半導体素子を実装する端子電極（２０１）には、Ｎｉメッキ、Ａｕメッキの順番でメッキを施す（図示せず）。その上に低融点ハンダからなるハンダペーストを印刷した後、ハンダリフロー炉を通して半導体素子を実装するためのハンダバンプ（２２０）を形成する。
【００３５】
一方、半導体素子実装面の反対側には、高融点ハンダからなるハンダペーストを印刷した後、ハンダリフロー炉を通してピン付けするためのハンダバンプ（２６０）を形成する。治具（図示せず）にピン（２５０）をセットした上に基板を配置した状態で、ハンダリフロー炉を通してピン付けを行い（図示せず）、図２５に示すように、半導体素子を実装する前のＦＣ−ＰＧＡ型の多層プリント配線基板を得る。投影機を用いて埋め込み樹脂（１６０）で埋め込んだ開口部（１１０）に対応する領域に付けられたピン（２５０）の先端の所定位置からの位置ずれ量を測定したところ、０．１ｍｍ以下と良好な結果が得られた。
【００３６】
半導体素子実装面上に半導体素子（２７０）を実装可能な位置に配置して、低融点ハンダ（２２０）のみが溶解する温度条件にてハンダリフロー炉を通して、半導体素子を実装する。実装部にアンダーフィル材（３００）をディスペンサーで充填した後、熱硬化して、図１１に示すような半導体素子を表面に実装したＦＣ−ＰＧＡ型の多層プリント配線基板を用いた半導体装置を得る。
【００３７】
以下では、本発明の異なる配線基板の製造方法の一実施形態を説明する。ここでは、図１に示す配線基板を例にする。図２に示すように、このコア基板（１）に金型を用いて所定の大きさの貫通孔（２）を設け、このコア基板の一面にバックテープ（３）を貼り付けた後、バックテープを貼り付けた面を下側にして置く。
【００３８】
図３に示すように、他方の面から貫通孔（開口部：２）内のパックテープ（３）の粘着面上の所定の位置に、チップコンデンサ（４）をチップマウンタを用いて配置する。ここで用いるチップコンデンサとしては、埋め込み樹脂の回り込みが良いように、コンデンサ本体から突出した電極（５）を有するものを用いるのがよい。図４に示すように、開口部（２）内に配置されたチップコンデンサ（４）と開口部内の隙間に埋め込み樹脂（６）をディスペンサを用いて流し込む。
【００３９】
埋め込み樹脂（６）を、１００℃×８０分→１２０℃×６０分→１６０℃×１０分の条件により脱泡および熱硬化する。硬化した埋め込み樹脂の表面を、ベルトサンダーを用いて粗研磨した後、ラップ研磨にて仕上げ研磨する。研磨後における埋め込み樹脂（６）の表面（６０）を図５に示す。次いで、図６に示すように、炭酸ガスレーザーを用いてビアホール（７）を穴あけ加工して、チップコンデンサ（４）の電極（５）を露出させる。
【００４０】
その後、膨潤液とＫＭｎＯ₄溶液を用いて、埋め込み樹脂（６）の露出面（６１）を粗化する。粗化面をＰｄ触媒活性化した後、無電解メッキ、電解メッキの順番で銅メッキ（８，９）を施す。銅メッキ後の状態を図７に示す。メッキ面の上にレジスト（図示せず）を形成し、所定の配線パターンをパターニングする。不要な銅をＮａ₂Ｓ₂Ｏ₈／濃硫酸を用いてエッチング除去する。レジストを剥離して、配線（９０）の形成を完了する。配線形成後の状態を図８に示す。
【００４１】
その上に絶縁層となるフィルム（１４，１５）をラミネートして熱硬化した後、レーザーを照射して層間接続用のビアホールを形成する。絶縁層の表面を同じ酸化剤を用いて粗化し、同様の手法で所定の配線パターンを形成する。配線基板の最表面にソルダーレジスト層となるドライフィルムをラミネートして、半導体素子の実装パターンを露光、現像して形成して、ソルダーレジスト層（１２）を形成する。その状態を図９に示す。半導体素子を実装する端子電極（１３）には、Ｎｉメッキ、Ａｕメッキの順番でメッキを施す。その後、ハンダリフロー炉を通して半導体素子（１８）を実装する。基板実装を行う電極には、低融点ハンダを用いてハンダボール（１７）を形成する。実装部にアンダーフィル材（２１）をディスペンサーで充填した後、熱硬化して、図１に示すような、目的とする配線基板の作製を完了する。
【００４２】
【実施例】
本発明の配線基板が奏する作用効果を評価サンプルを用いた実施例により以下に説明する。埋め込み樹脂は、表１に示す組成になるように各成分を秤量、混合し、３本ロールミルにて混練して作製する。ここで、表１中の記載事項の詳細は以下のようである。
【００４３】
エポキシ樹脂
・「ＨＰ−４０３２Ｄ」：高純度ナフタレン型エポキシ樹脂（大日本インキ製）硬化剤
・「ＱＨ−２００」（４０ｍＰａ・s）：酸無水物系硬化剤（日本ゼオン製）
・「Ｂ−５７０」（４０ｍＰａ・s）：酸無水物系硬化剤（DIC製）
・「Ｂ−６５０」（６５ｍＰａ・s）：酸無水物系硬化剤（DIC製）
・「ＹＨ−３０７」（２００ｍＰａ・s）：酸無水物系硬化剤（油化シェルエポキシ製）
・「ＹＨ−３０６」（１２０ｍＰａ・s）：酸無水物系硬化剤（油化シェルエポキシ製）
・「ＹＨ−３００」（４０ｍＰａ・s）：酸無水物系硬化剤（油化シェルエポキシ製）
・「KAYAHARD MCD」（２５０ｍＰａ・s）：酸無水物系硬化剤（日本化薬製）
【００４４】
促進剤（硬化促進剤）
・「２Ｐ４ＭＨＺ」：イミダゾール系硬化剤（四国化成工業製）
【００４５】
無機フィラー
・「ＴＳＳ−６」：シランカップリング処理済（龍森製：粒度分布による最大粒子径２４μｍ）
【００４６】
「フィラー含有率」、「カーボン含有率」は、エポキシ＋硬化剤＋フィラーを１００％としたときの値である。「促進剤」は、エポキシ＋硬化剤＋フィラーを１００％としたとき０．２％とする。エポキシ樹脂と硬化剤の割合は、官能基比で１００／９５とする。これらの組成物に対して以下の評価を行う。
【００４７】
（信頼性評価）
コア基板は、厚み０．８ｍｍのＢＴ基板を用いる。このコア基板に金型を用いて所定の大きさの貫通孔を設ける。コア基板の一面にバックテープを貼り付けた後、バックテープを貼り付けた面を下側にして置く。他方の面から開口部内のパックテープの粘着面上の所定の位置に、チップコンデンサをチップマウンタを用いて配置する。開口部内に配置されたチップコンデンサと開口部内の隙間に表１に示す埋め込み樹脂をディスペンサを用いて流し込む。
【００４８】
埋め込み樹脂を、１００℃×８０分→１２０℃×６０分→１６０℃×１０分の条件により脱泡および熱硬化する。硬化した埋め込み樹脂の表面を、ベルトサンダーを用いて粗研磨した後、ラップ研磨にて仕上げ研磨する。次いで、炭酸ガスレーザーを用いてビアホールを穴あけ加工して、チップコンデンサーの電極を露出させる。
【００４９】
その後、膨潤液とＫＭｎＯ₄溶液を用いて、埋め込み樹脂の露出面を粗化する。粗化面をＰｄ触媒活性化した後、無電解メッキ、電解メッキの順番で銅メッキを施す。メッキ面にレジストを形成し、所定の配線パターンをパターニングする。不要な銅をＮａ₂Ｓ₂Ｏ₈／濃硫酸を用いてエッチング除去する。レジストを剥離して、配線の形成を完了する。
【００５０】
その上に絶縁層となるフィルムをラミネートして熱硬化した後、レーザーを照射して層間接続用のビアホールを形成する。絶縁層の表面を同じ酸化剤を用いて粗化し、同様の手法で所定の配線パターンを形成して、評価用サンプルの作製を完了する。
【００５１】
この際、埋め込み樹脂として試料番号１〜９についてそれぞれ、調合後４時間、６時間、８時間、２４時間、４８時間経過後の埋め込み樹脂を用意し、それぞれの埋め込み樹脂を用いたサンプルを作成し、埋め込み性の評価を行う。合否判定基準は、拡大鏡による外観検査において気泡を噛まなかったキャビティーが９５％以上あったものを合格とする。必要に応じて、埋め込み樹脂にダメージを与えないようにビルドアップ層を研磨除去した上で埋め込み樹脂の状態を観察していもよい。表２において、合格は○、不合格は×で示す。
【００５２】
また、試料番号１０〜１５の埋め込み樹脂に関しては、熱衝撃試験（試験条件は、−５５℃〜１２５℃×３００サイクル（２サイクル／１時間）で行い耐熱衝撃性の評価を行う。合否判定基準は、拡大鏡による外観検査においてクラック発生率が５％以下の合格であったものを耐熱衝撃性について合格とする。必要に応じて、埋め込み樹脂にダメージを与えないようにビルドアップ層を研磨除去した上で埋め込み樹脂の状態を観察していもよい。表２,３において、合格は○、不合格は×で示す。
【００５３】
【表１】

【００５４】
【表２】

【００５５】
【表３】

【００５６】
結果より、前記埋め込み樹脂を用いた本発明による実施例のサンプルにおいては良好な結果が得られることがわかる。
一方、硬化剤の粘度が１７０ｍＰａ・ｓを超える比較例である試料番号４、５、７及び９では、４８時間放置以降は粘度が８５ｍＰａ・ｓを超えてしまい、充填性に劣る結果となった。
【００５７】
【発明の効果】
本発明によれば、埋め込み性が良好で、かつ長時間の常温下での使用にも耐え得る埋め込み樹脂を用いた配線基板が得られる。あらかじめ、埋め込み樹脂を所定値よりも低粘度にすることで、埋め込み性等を良好にできる。酸無水物硬化剤の種類を所定値よりも粘度の低いタイプの物を用いることで、容易に低粘度化を図ることができる。
【図面の簡単な説明】
【図１】本発明の配線基板をＢＧＡ基板に適用した例を示す説明図である。
【図２】本発明の配線基板の製造方法の一態様を示す説明図である。
【図３】本発明の配線基板の製造方法の一態様を示す説明図である。
【図４】本発明の配線基板の製造方法の一態様を示す説明図である。
【図５】本発明の配線基板の製造方法の一態様を示す説明図である。
【図６】本発明の配線基板の製造方法の一態様を示す説明図である。
【図７】本発明の配線基板の製造方法の一態様を示す説明図である。
【図８】本発明の配線基板の製造方法の一態様を示す説明図である。
【図９】本発明の配線基板の製造方法の一態様を示す説明図である。
【図１０】本発明の配線基板をＢＧＡ基板に適用した例を示す説明図である。
【図１１】本発明の一態様であるＦＣ−ＰＧＡ型の多層プリント配線基板を用いた半導体装置の説明図。
【図１２】厚み４００μｍの銅張りコア基板の概略図。
【図１３】厚み４００μｍの銅張りコア基板のパターニング後の状態を示す説明図。
【図１４】コア基板の両面に絶縁層を形成した基板にビアホールとスルーホールを形成した状態を示す説明図。
【図１５】コア基板の両面に絶縁層を形成した基板にパネルメッキをかけた後の状態を示す説明図。
【図１６】スルーホールを穴埋め充填した基板の説明図。
【図１７】貫通孔を打ち抜き形成した基板を示す説明図。
【図１８】貫通孔を打ち抜き形成した基板の一面にマスキングテープを貼り付けた状態を示す説明図。
【図１９】貫通孔内に露出したマスキングテープ上に積層チップコンデンサを配置した状態を示す説明図。
【図２０】貫通孔内に埋め込み樹脂を充填した状態を示す説明図。
【図２１】基板面を研磨して平坦化した状態を示す説明図。
【図２２】基板の研磨面にパネルメッキをかけた状態を示す説明図。
【図２３】配線をハターニングした状態を示す説明図。
【図２４】基板上にビルドアップ層及びソルダーレジスト層を形成した状態を示す説明図。
【図２５】本発明の一態様であるＦＣ−ＰＧＡ型の多層プリント配線基板の説明図。
【符号の説明】
１コア基板
２貫通孔（開口部）
３バックテープ
４電子部品
５電子部品の電極
６埋め込み樹脂
６０平坦化面
６１粗化面[0001]
[Industrial application fields]
  The present invention provides an embedded tree for embedding electronic components such as a chip capacitor, a chip inductor, and a chip resistor inside an insulating substrate.FatThe present invention relates to a wiring substrate in which an electronic component is embedded in an insulating substrate. In particular, it is suitable for a multilayer wiring board, a package for housing semiconductor elements, and the like.
[0002]
[Prior art]
In recent years, a multi-chip module (MCM) in which a large number of semiconductor elements are mounted on a build-up wiring board has been studied. When mounting electronic components such as chip capacitors, chip inductors, chip resistors, etc., it is common to use surface mounting using solder on a mounting wiring layer formed on the surface of the wiring board.
[0003]
However, when an electronic component is surface-mounted on the surface of the build-up wiring board, a predetermined mounting area corresponding to each electronic component is required, so there is a natural limit to downsizing. Further, there is a problem that the wiring inductance during surface mounting increases parasitic inductance which is undesirable in terms of characteristics and makes it difficult to cope with the high frequency of electronic devices.
[0004]
In order to solve these problems, various methods for embedding electronic components inside an insulating substrate have been studied. Japanese Patent Application Laid-Open No. 11-126978 discloses a method of transferring an electronic component after soldering it on a wiring board with a transfer sheet made of a metal foil in advance, but there remains a problem with the positional accuracy in mounting. Japanese Patent Application Laid-Open No. 2000-124352 discloses a multilayer wiring board in which an insulating layer is built up on an electronic component embedded in a core substrate.
[0005]
[Problems to be solved by the invention]
In the method of embedding an electronic component in an insulating substrate such as a core substrate, a wiring layer formed on the insulating layer built up on the embedded resin and filling the gap between the insulating substrate and the electronic component with an embedded resin and the electrode of the electronic component Must be electrically connected by electroless plating or the like. At that time, in order to ensure connection reliability, it is necessary to embed the embedded resin in a minute gap between the electrodes of the electronic component. Therefore, the embedded resin needs to have a low viscosity. Moreover, considering the use environment, it is necessary to lengthen the pot life at room temperature (the time during which the handleability of the embedded resin can be kept good even if the curing reaction proceeds to some extent).
[0006]
There are roughly two methods for adjusting the viscosity of the embedded resin. Specifically, there are a method of adjusting the amount of filler added and a method of using a kind having a slow curing rate as a curing agent.
[0007]
Generally, the viscosity can be lowered by reducing the amount of filler added. However, in order to prevent problems caused by differences in the thermal expansion coefficient between materials, it is necessary to match the thermal expansion coefficient of the embedded resin with the thermal expansion coefficient of the core substrate and build-up material to some extent. There is. For that purpose, it is necessary to add a certain amount of filler. Thus, it has been difficult to achieve both low viscosity and reliability only by increasing or decreasing the amount of filler added.
[0008]
  The present invention provides an embedded tree that achieves both low viscosity and high reliability by matching thermal expansion coefficients.FatIt is an object of the present invention to provide a wiring board in which an electronic component placed in an opening provided in an insulating substrate is embedded.
[0009]
[Means for Solving the Problems]
  According to the wiring board of the present invention (Claim 1), a buildup layer in which insulating layers and wiring layers are alternately laminated is formed on at least one surface of a core board, and penetrates at least one of the core board and the buildup layer. A wiring board in which an electronic component is arranged using an embedded resin in the opening formed as described above, wherein the embedded resin includes a thermosetting resin containing a naphthalene type epoxy resin, an acid anhydride curing agent, a curing accelerator, and An embedded resin containing fillerR,The acid anhydride curing agent has a viscosity at 25 ° C. ± 1 ° C. of 170 mPa · s or less.,While the blending ratio of the filler is 51% by mass to 74% by massThe viscosity after standing for 24 hours at 25 ° C. ± 1 ° C. is 8.4 s at the shear rate.^- ¹At 85 Pa · s or less.,It is characterized by that.
  Considering the method of using the embedded resin, it is necessary to reduce the viscosity in a one-component state in which a resin component, an acid anhydride curing agent, a curing accelerator, and an inorganic filler are mixed. Considering workability such as fillability, the viscosity after standing for 24 hours at 25 ° C. ± 1 ° C. is 8.4 s in terms of shear rate.^―1In this case, the embedded resin can be kept at 85 Pa · s or less, preferably 60 Pa · s or less, more preferably 45 Pa · s or less. More preferably, the viscosity after standing for 48 hours at 25 ° C. ± 1 ° C. is 8.4 s in terms of shear rate.^―1In this case, the embedded resin can be kept at 85 Pa · s or less, preferably 60 Pa · s or less, more preferably 55 Pa · s or less. By setting the material so that it can be kept at a low viscosity for a long time in this way, it is possible to suppress an increase in viscosity during operation at room temperature, so that it is possible to prevent defects such as defective filling and improve yield. Can do.
[0010]
  Further, the acid anhydride curing agent has a viscosity of 170 mPa · s or less at 25 ° C. ± 1 ° C.Use, Preferably 100 mPa · s or lessunder,A more preferable acid anhydride curing agent is 60 mPa · s or less. The acid anhydride curing agent is a material that contributes to lowering the viscosity of the embedded resin. By using a curing agent having a low viscosity as much as possible, it is possible to reduce the viscosity of the embedded resin itself.
  Note that an acid anhydride curing agent having a viscosity of 170 mPa · s or less exhibits a behavior as a Newtonian fluid unlike an embedding resin, so that the viscosity does not vary greatly depending on the shear rate. Therefore, the shear rate when measuring the embedded resin (8.4 s^―1Viscosity may be measured at a different shear rate.
[0011]
Further, by using an extremely low viscosity material as the curing agent, even if the curing reaction of the embedded resin proceeds to some extent, it can still be used with a low viscosity (that is, the pot life is long). As a result, it is possible to obtain effects such as improvement in workability and prevention of entrapment of bubbles during filling of the embedded resin. In addition, since the viscosity of the embedded resin can be lowered by using a low-viscosity material as the curing agent, it is desirable to use a low-viscosity curing agent.
[0012]
The acid anhydride curing agent is preferably a phthalic anhydride type. In particular, methyltetrahydrophthalic anhydride or methylhexahydrophthalic anhydride is preferable because of high storage stability.
[0013]
  Furthermore, the content of the filler is 51 to 74% by mass.Is. When the blending ratio of the filler is less than 51% by mass, the difference in thermal expansion from the material used as the core substrate and the buildup material becomes large, which causes cracks when subjected to a heat cycle. Further, if the filler content exceeds 74% by mass, the viscosity of the embedding resin becomes high, and the filling property is greatly deteriorated, causing bubbles to be caught.
[0014]
  In the present invention,A wiring board containing at least one inorganic filler as the filler (claim)2) Is also included. The reason why the inorganic filler is added is to prevent the shape of the embedded resin after the roughening treatment from collapsing more than necessary due to the adjustment of the coefficient of thermal expansion and the effect as an aggregate produced by the inorganic filler.
[0015]
Although there is no restriction | limiting in particular as an inorganic filler, Crystalline silica, fused silica, alumina, silicon nitride, etc. are good. The thermal expansion coefficient of the embedded resin can be effectively reduced. Thereby, the improvement with respect to the heat cycle is obtained.
[0016]
Regarding the filler diameter of the inorganic filler, it is preferable to use a filler having a particle diameter of 50 μm or less because the embedded resin needs to easily flow into the gap between the electrodes of the electronic component. When it exceeds 50 μm, the filler is likely to be clogged between the electrodes of the electronic component, and a part having extremely different thermal expansion coefficients is locally generated due to poor filling of the embedded resin. The lower limit of the filler diameter is preferably 0.1 μm or more. If it is finer than this, it becomes difficult to ensure the fluidity of the embedded resin. Preferably it is 0.3 μm or more, more preferably 0.5 μm or more. In order to achieve low viscosity and high filling of the embedded resin, it is preferable to widen the particle size distribution.
[0017]
The shape of the inorganic filler is preferably substantially spherical in order to increase the fluidity and filling rate of the embedded resin. In particular, silica-based inorganic fillers are good because they can be easily spherical.
[0018]
The surface of the inorganic filler may be surface treated with a coupling agent as necessary. This is because the wettability of the inorganic filler with the resin component is improved, and the fluidity of the embedded resin can be improved. As the type of coupling agent, silane, titanate, aluminate or the like is used.
[0019]
  The present inventionPower ofIn the wiring board incorporating the child component, the electronic component is disposed in the opening provided in the insulating substrate, and the gap in the opening is filled with the above-described embedding resin of the present invention. And “Embedding electronic components” as used herein refers to an opening provided in an insulating substrate such as a core substrate or a built-up insulating layer (such as a through hole (for example, FIG. 1) or a recess such as a cavity (for example, FIG. 10)). After placing an electronic component inside, filling a gap formed between the electronic component and the opening is filled with resin. Specifically, a flip-chip package with a built-in capacitor as shown in FIGS. 1 and 10 can be obtained. Not only the bump grid array type package exemplified here but also a pin grid array type package can be used. The opening may be a through hole formed by punching a substrate or a cavity formed by a multilayer technology. As the substrate used in the present invention, it is preferable to use a so-called core substrate such as FR-4, FR-5, or BT. However, a core copper substrate having a thickness of about 35 μm is sandwiched between thermoplastic resin sheets such as PTFE. You may use what formed the opening part in what was made. In addition, a build-up layer in which insulating layers and wiring layers are alternately laminated is formed on at least one surface of the core substrate, and an opening is formed so as to penetrate at least one of the core substrate and the build-up layer. Can do. In this case, even a multilayer wiring board with a built-in capacitor as shown in FIG. 11 has a low thickness by reducing the thickness of a so-called glass-epoxy composite material (insulating substrate) to about 400 μm, which is half of 800 μm of a normal product. There is an advantage that can be turned down.
  The electronic components include passive electronic components such as chip capacitors, chip inductors, chip resistors, and filters, active electronic components such as transistors, semiconductor elements, FETs, and low noise amplifiers (LNA), or SAW filters, LC filters, and antennas. Electronic components such as switch modules, couplers, and diplexers are included.
[0020]
By using a low-viscosity embedding resin with a sufficiently long pot life at room temperature, the embedding resin can sufficiently wrap around the minute gaps between the electrodes of the electronic component. Therefore, the wiring board of the present invention can be a wiring board with a built-in electronic component that is highly reliable with respect to the heat cycle.
[0021]
A multilayer wiring board using a substrate in which an insulating layer and a wiring layer are alternately laminated on at least one surface of the core substrate, and an opening is formed so as to penetrate the core substrate and the buildup layer. For example, it may be manufactured as follows (FIGS. 11 to 25).
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Here, description will be given below using a wiring board having a so-called “FC-PGA” structure shown in FIG. As shown in FIG. 12, a FR-5 double-sided copper-clad core substrate in which a copper foil (200) having a thickness of 18 μm is bonded to an insulating substrate (100) having a thickness of 0.4 mm is prepared. The core substrate used here has a TMA Tg (glass transition point) of 175 ° C., a substrate surface direction CTE (thermal expansion coefficient) of 16 ppm / ° C., and a substrate surface vertical direction CTE (thermal expansion coefficient) of 50 ppm / The dielectric constant ε at 4.7 ° C. and 1 MHz is tan δ at 1 MHz is 0.018.
[0023]
A photoresist film is attached on the core substrate, and exposure development is performed to provide an opening having a diameter of 600 μm and an opening (not shown) corresponding to a predetermined wiring shape. The copper foil exposed at the opening of the photoresist film is removed by etching using an etching solution containing sodium sulfite and sulfuric acid. The photoresist film is peeled and removed to obtain a core substrate on which an exposed portion (300) as shown in FIG. 13 and an exposed portion (not shown) corresponding to a predetermined wiring shape are formed.
[0024]
An etching process is performed by a commercially available etching processing apparatus (CZ processing apparatus manufactured by MEC) to roughen the surface of the copper foil, and then an insulating film having a thickness of 35 μm mainly composed of an epoxy resin is attached to both surfaces of the core substrate. And it cures on the conditions of 170 degreeC x 1.5 hours, and forms an insulating layer. The properties of the insulating layer after curing are as follows: Tg (glass transition point) by TMA is 155 ° C., Tg (glass transition point) by DMA is 204 ° C., CTE (thermal expansion coefficient) is 66 ppm / ° C., dielectric constant ε at 1 MHz 3.7, tan δ at 1 MHz is 0.033, weight loss at 300 ° C. is −0.1%, water absorption is 0.8%, moisture absorption is 1%, Young's modulus is 3 GHz, tensile strength is 63 MPa, The elongation is 4.6%.
[0025]
As shown in FIG. 14, via holes (500) for interlayer connection are formed in the insulating layer (400) using a carbon dioxide laser. The form of the via hole is a slot shape with a surface layer portion having a diameter of 120 μm and a bottom portion having a diameter of 60 μm. Further, the output of the carbon dioxide gas laser is increased, and a through hole (600) having a diameter of 300 μm is formed so as to penetrate the insulating layer and the core substrate. The inner wall surface of the through hole has a wave (not shown) peculiar to laser processing. And after immersing a board | substrate in the catalyst activation liquid containing a palladium chloride, electroless copper plating is given to the whole surface (not shown).
[0026]
Next, copper panel plating (700) having a thickness of 18 μm is applied to the entire surface of the substrate. Here, a via-hole conductor (800) that electrically connects the layers is formed in the via-hole (500). Further, a through-hole conductor (900) that electrically connects the front and back surfaces of the substrate is formed in the through-hole (600). Etching is performed by a commercially available etching processing apparatus (CZ processing apparatus manufactured by MEC) to roughen the surface of the copper plating. Thereafter, a rust preventive treatment (trade name: CZ treatment) is applied with the company's rust preventive agent to form a hydrophobic surface, thereby completing the hydrophobic treatment. When the contact angle 2θ with respect to water on the surface of the conductor layer subjected to the hydrophobization treatment was measured by a liquid method using a contact angle measuring device (trade name: CA-A, manufactured by Kyowa Kagaku), the contact angle 2θ was 101 degrees. .
[0027]
Non-woven paper is placed on a pedestal with a vacuum suction device, and the substrate is placed on the pedestal. On top of that, a stainless steel hole filling mask having through holes is provided so as to correspond to the positions of the through holes. Next, through-hole filling paste containing a copper filler is placed, and hole filling is performed while pressing a roller squeegee.
[0028]
As shown in FIG. 15, the through-hole filling paste (1000) filled in the through-hole (600) is temporarily cured under the condition of 120 ° C. × 20 minutes. Next, as shown in FIG. 16, after polishing (rough polishing) the surface of the substrate using a belt sander, it is flattened by buffing (finish polishing), and cured under conditions of 150 ° C. × 5 hours, Complete the hole filling process. A part of the substrate that has completed this hole filling step is used for the hole filling property evaluation test.
[0029]
As shown in FIG. 17, a □ 8 mm through hole (opening: 110) is formed using a mold (not shown). As shown in FIG. 18, a masking tape (120) is attached to one surface of the substrate. Then, as shown in FIG. 19, eight multilayer chip capacitors (130) are arranged on the masking tape exposed in the through holes (110) using a chip mounter. This multilayer chip capacitor is composed of a 1.2 mm × 0.6 mm × 0.4 mm multilayer body (150), and an electrode (140) protrudes 70 μm from the multilayer body.
[0030]
  As shown in FIG. 20, in the through hole (110) in which the multilayer chip capacitor (130) is arranged.BuriedFilling resin (160) is filled using a dispenser (not shown). The embedded resin is defoamed and thermally cured under the conditions of a primary heating step of 80 ° C. × 3 hours and a secondary heating step of 170 ° C. × 6 hours.
[0031]
As shown in FIG. 21, the surface of the cured embedded resin (160) is roughly polished using a belt sander, and then finish-polished by lapping. The end surface of the electrode (140) of the chip capacitor (130) is exposed on the polished surface. Next, the temporarily cured embedded resin (160) is cured under conditions of 150 ° C. × 5 hours.
[0032]
Then, swelling liquid and KMnO_FourThe polishing surface of the embedding resin (160) is roughened using a solution. After activating the Pd catalyst on the roughened surface, copper plating is performed in the order of electroless plating and electrolytic plating. As shown in FIG. 22, the plated layer (170) formed on the embedded resin (160) is electrically connected to the end face of the electrode (140) of the chip capacitor (130). A resist (not shown) is formed on the plated surface, and a predetermined wiring pattern is patterned. Unnecessary copper is replaced with Na₂S₂O₈Etching away using concentrated sulfuric acid. The resist is removed to complete the formation of the wiring as shown in FIG. Etching is performed with a commercially available etching processing apparatus (CZ processing apparatus manufactured by MEC) to roughen the surface of the copper plating of the wiring.
[0033]
A film (190) to be an insulating layer is laminated thereon and thermally cured, and then a carbon dioxide laser is irradiated to form a via hole for interlayer connection. The surface of the insulating layer is roughened using the same oxidizing agent as described above, and a predetermined wiring (201) is formed by the same method. A dry film to be a solder resist layer is laminated on the outermost surface of the wiring board, and the mounting pattern of the semiconductor element is formed by exposure and development to complete the formation of the solder resist layer (210). A predetermined wiring (230) and a solder resist layer (240) are formed by the same method on the back side where the mounting pin is attached, and the multilayer printed wiring board before pinning is formed as shown in FIG. obtain.
[0034]
The terminal electrode (201) for mounting the semiconductor element is plated in the order of Ni plating and Au plating (not shown). After solder paste made of low melting point solder is printed thereon, a solder bump (220) for mounting a semiconductor element is formed through a solder reflow furnace.
[0035]
On the other hand, on the opposite side of the semiconductor element mounting surface, after solder paste made of high melting point solder is printed, solder bumps (260) for pinning through a solder reflow furnace are formed. With pins (250) set on a jig (not shown) and a substrate placed, pins are attached through a solder reflow furnace (not shown), and a semiconductor element is mounted as shown in FIG. The previous FC-PGA type multilayer printed wiring board is obtained. The amount of positional deviation from the predetermined position of the tip of the pin (250) attached to the region corresponding to the opening (110) embedded with the embedded resin (160) using a projector was measured to be 0.1 mm or less. Good results were obtained.
[0036]
The semiconductor element (270) is disposed on the semiconductor element mounting surface at a position where it can be mounted, and the semiconductor element is mounted through a solder reflow furnace under a temperature condition in which only the low melting point solder (220) is melted. After the underfill material (300) is filled in the mounting portion with a dispenser, it is thermally cured to obtain a semiconductor device using an FC-PGA type multilayer printed wiring board having a semiconductor element as shown in FIG. 11 mounted on the surface. .
[0037]
Below, one Embodiment of the manufacturing method of the different wiring board of this invention is described. Here, the wiring board shown in FIG. 1 is taken as an example. As shown in FIG. 2, a through hole (2) having a predetermined size is provided in the core substrate (1) using a mold, and a back tape (3) is attached to one surface of the core substrate. Lay the tape on the bottom side.
[0038]
  As shown in FIG. 3, the chip capacitor (4) is disposed using a chip mounter at a predetermined position on the adhesive surface of the pack tape (3) in the through hole (opening: 2) from the other surface. As the chip capacitor used here, it is preferable to use a chip capacitor having an electrode (5) protruding from the capacitor main body so that the embedded resin can wrap around. As shown in FIG. 4, the gap between the chip capacitor (4) disposed in the opening (2) and the opening.Buried inThe embedding resin (6) is poured using a dispenser.
[0039]
The embedded resin (6) is defoamed and thermally cured under the conditions of 100 ° C. × 80 minutes → 120 ° C. × 60 minutes → 160 ° C. × 10 minutes. The surface of the cured embedded resin is roughly polished using a belt sander, and then finish-polished by lapping. FIG. 5 shows the surface (60) of the embedded resin (6) after polishing. Next, as shown in FIG. 6, a via hole (7) is drilled using a carbon dioxide laser to expose the electrode (5) of the chip capacitor (4).
[0040]
Then, swelling liquid and KMnO_FourUsing the solution, the exposed surface (61) of the embedded resin (6) is roughened. After activating the Pd catalyst on the roughened surface, copper plating (8, 9) is applied in the order of electroless plating and electrolytic plating. The state after copper plating is shown in FIG. A resist (not shown) is formed on the plated surface, and a predetermined wiring pattern is patterned. Unnecessary copper is replaced with Na₂S₂O₈Etching away using concentrated sulfuric acid. The resist is removed to complete the formation of the wiring (90). FIG. 8 shows a state after the wiring is formed.
[0041]
A film (14, 15) to be an insulating layer is laminated thereon and thermally cured, and then a laser is irradiated to form a via hole for interlayer connection. The surface of the insulating layer is roughened using the same oxidizing agent, and a predetermined wiring pattern is formed by the same method. A dry film to be a solder resist layer is laminated on the outermost surface of the wiring board, and the mounting pattern of the semiconductor element is formed by exposure and development to form a solder resist layer (12). The state is shown in FIG. The terminal electrode (13) for mounting the semiconductor element is plated in the order of Ni plating and Au plating. Thereafter, the semiconductor element (18) is mounted through a solder reflow furnace. A solder ball (17) is formed on the electrode for substrate mounting using low melting point solder. After the underfill material (21) is filled in the mounting portion with a dispenser, it is thermally cured to complete the production of the target wiring board as shown in FIG.
[0042]
【Example】
The effect which the wiring board of this invention show | plays is demonstrated below by the Example using an evaluation sample. The embedding resin is prepared by weighing and mixing each component so as to have the composition shown in Table 1, and kneading with a three-roll mill. Here, the details of the description items in Table 1 are as follows.
[0043]
Epoxy resin
"HP-4032D": High purity naphthalene type epoxy resin (Dainippon Ink) curing agent
・ “QH-200” (40 mPa · s): acid anhydride curing agent (manufactured by Nippon Zeon)
・ “B-570” (40 mPa · s): acid anhydride curing agent (manufactured by DIC)
・ “B-650” (65 mPa · s): acid anhydride curing agent (manufactured by DIC)
・ “YH-307” (200 mPa · s): acid anhydride curing agent (made by oil-based shell epoxy)
“YH-306” (120 mPa · s): acid anhydride curing agent (made by oil-based shell epoxy)
・ “YH-300” (40 mPa · s): acid anhydride curing agent (made by oil-based shell epoxy)
・ KAYAHARD MCD (250 mPa · s): Anhydride curing agent (Nippon Kayaku)
[0044]
Accelerator (curing accelerator)
・ "2P4MHZ": Imidazole-based curing agent (manufactured by Shikoku Chemicals)
[0045]
Inorganic filler
・ "TSS-6": Silane coupling treatment (manufactured by Tatsumori: maximum particle size of 24 μm due to particle size distribution)
[0046]
“Filler content” and “carbon content” are values when epoxy + curing agent + filler is 100%. The “accelerator” is 0.2% when epoxy + curing agent + filler is 100%. The ratio of the epoxy resin and the curing agent is 100/95 in terms of functional group ratio. The following evaluation is performed on these compositions.
[0047]
(Reliability evaluation)
As the core substrate, a BT substrate having a thickness of 0.8 mm is used. A through-hole having a predetermined size is provided in the core substrate using a mold. After the back tape is applied to one surface of the core substrate, the surface to which the back tape is applied is placed on the lower side. A chip capacitor is disposed using a chip mounter at a predetermined position on the adhesive surface of the pack tape in the opening from the other surface. The embedded resin shown in Table 1 is poured into the gap between the chip capacitor disposed in the opening and the opening using a dispenser.
[0048]
The embedded resin is defoamed and thermally cured under the conditions of 100 ° C. × 80 minutes → 120 ° C. × 60 minutes → 160 ° C. × 10 minutes. The surface of the cured embedded resin is roughly polished using a belt sander, and then finish-polished by lapping. Next, a via hole is drilled using a carbon dioxide laser to expose the electrode of the chip capacitor.
[0049]
Then, swelling liquid and KMnO_FourUsing the solution, the exposed surface of the embedding resin is roughened. After activating the Pd catalyst on the roughened surface, copper plating is performed in the order of electroless plating and electrolytic plating. A resist is formed on the plated surface, and a predetermined wiring pattern is patterned. Unnecessary copper is replaced with Na₂S₂O₈Etching away using concentrated sulfuric acid. The resist is removed to complete the formation of the wiring.
[0050]
A film serving as an insulating layer is laminated thereon and thermally cured, and then laser irradiation is performed to form via holes for interlayer connection. The surface of the insulating layer is roughened using the same oxidizing agent, a predetermined wiring pattern is formed by the same method, and the preparation of the evaluation sample is completed.
[0051]
At this time, for the resin numbers 1 to 9 as the embedding resin, the embedding resins after 4 hours, 6 hours, 8 hours, 24 hours and 48 hours after preparation are prepared, and samples using the respective embedding resins are prepared. , Evaluation of embeddability. As the pass / fail judgment criteria, a product having 95% or more of cavities that did not bite bubbles in the appearance inspection using a magnifier is accepted. If necessary, the state of the embedded resin may be observed after polishing and removing the build-up layer so as not to damage the embedded resin. In Table 2, the pass is indicated by ○, and the fail is indicated by ×.
[0052]
In addition, with respect to the embedded resins of sample numbers 10 to 15, thermal shock tests (test conditions are −55 ° C. to 125 ° C. × 300 cycles (2 cycles / 1 hour) and thermal shock resistance are evaluated. In the appearance inspection with a magnifying glass, if the crack occurrence rate is 5% or less, the thermal shock resistance is accepted, and if necessary, the build-up layer is polished and removed so as not to damage the embedded resin. In Tables 2 and 3, the acceptance is indicated by ◯ and the rejection is indicated by ×.
[0053]
[Table 1]

[0054]
[Table 2]

[0055]
[Table 3]

[0056]
From the results,SaidUsing embedded resinAccording to the inventionIt can be seen that good results are obtained with the samples of the examples.
On the other hand, in

sample numbers

4, 5, 7 and 9, which are comparative examples in which the viscosity of the curing agent exceeds 170 mPa · s, the viscosity exceeded 85 mPa · s after standing for 48 hours, resulting in poor filling properties. .
[0057]
【The invention's effect】
  According to the present invention, the embedded tree has good embeddability and can withstand use at room temperature for a long time.FatThe used wiring board is obtained.TheBy making the embedding resin viscosity lower than a predetermined value in advance, embedding property and the like can be improved. By using a type of acid anhydride curing agent having a viscosity lower than a predetermined value, the viscosity can be easily reduced.
[Brief description of the drawings]
FIG. 1 shows the present invention.Arrangement ofIt is explanatory drawing which shows the example which applied the wire board | substrate to the BGA board | substrate.
FIG. 2 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 3 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 4 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 5 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 6 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 7 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 8 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 9 shows the present invention.Arrangement ofIt is explanatory drawing which shows the one aspect | mode of the manufacturing method of a wire board.
FIG. 10 shows the present invention.Arrangement ofIt is explanatory drawing which shows the example which applied the wire board | substrate to the BGA board | substrate.
11 is an explanatory diagram of a semiconductor device using an FC-PGA type multilayer printed wiring board which is one embodiment of the present invention. FIG.
FIG. 12 is a schematic view of a copper-clad core substrate having a thickness of 400 μm.
FIG. 13 is an explanatory view showing a state after patterning of a copper-clad core substrate having a thickness of 400 μm.
FIG. 14 is an explanatory diagram showing a state where via holes and through holes are formed in a substrate in which an insulating layer is formed on both surfaces of a core substrate.
FIG. 15 is an explanatory view showing a state after panel plating is applied to a substrate having an insulating layer formed on both surfaces of a core substrate.
FIG. 16 is an explanatory diagram of a substrate in which through holes are filled and filled.
FIG. 17 is an explanatory view showing a substrate in which through holes are formed by punching.
FIG. 18 is an explanatory diagram showing a state in which a masking tape is attached to one surface of a substrate in which through holes are formed by punching.
FIG. 19 is an explanatory view showing a state in which the multilayer chip capacitor is arranged on the masking tape exposed in the through hole.
FIG. 20 is an explanatory view showing a state in which a filling resin is filled in a through hole.
FIG. 21 is an explanatory view showing a state in which a substrate surface is polished and flattened.
FIG. 22 is an explanatory view showing a state where panel plating is applied to the polished surface of the substrate.
FIG. 23 is an explanatory diagram showing a state in which wiring has been hatched.
FIG. 24 is an explanatory view showing a state in which a buildup layer and a solder resist layer are formed on a substrate.
25 is an explanatory diagram of an FC-PGA type multilayer printed wiring board which is one embodiment of the present invention. FIG.
[Explanation of symbols]
  1 Core substrate
  2 Through hole (opening)
  3 Back tape
  4 Electronic components
  5 Electrode electrode
  6 Embedded resin
  60 Flattened surface
  61 Roughened surface

Claims

A buildup layer in which insulating layers and wiring layers are alternately laminated is formed on at least one surface of the core substrate, and an embedded resin is used in an opening formed so as to penetrate at least one of the core substrate and the buildup layer. Wiring board on which electronic components are arranged,
The buried resin, Ri potting der containing naphthalene type epoxy resin thermosetting resin containing an acid anhydride curing agent, curing accelerator and filler,
The acid anhydride curing agent has a viscosity at 25 ° C. ± 1 ° C. of 170 mPa · s or less ,
While the blending ratio of the filler is 51% by mass to 74% by mass ,
The viscosity after standing for 24 hours at 25 ℃ ± 1 ℃, 8.4s at a shear rate ^- can be kept below 85 Pa · s at ^1,
A wiring board characterized by that.

Including at least one kind of inorganic filler as the filler,
The wiring board according to claim 1.