JP3893725B2 - 炭化珪素半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】
本出願人は、プレーナ型ＭＯＳＦＥＴにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平９−２５９０７６号で出願している。
このプレーナ型ＭＯＳＦＥＴの断面図を図８に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴの構造について説明する。
【０００３】
ｎ⁺ 型炭化珪素半導体基板１は上面を主表面１ａとし、主表面の反対面である下面を裏面１ｂとしている。このｎ⁺ 型炭化珪素半導体基板（以下、ｎ⁺ 型半導体基板という）１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ^- 型炭化珪素エピタキシャル層（以下、ｎ^- 型エピ層という）２が積層されている。
【０００４】
このとき、ｎ⁺ 型半導体基板１およびｎ^- 型エピ層２の上面を（０００１）Ｓｉ面としているが、ｎ⁺ 型半導体基板１およびｎ^- 型エピ層２の上面を（１１２−０）ａ面としてもよい。つまり、（０００１）Ｓｉ面を用いると低い表面状態密度が得られ、（１１２−０）ａ面を用いると、低い表面状態密度で、かつ、完全にらせん転位の無い結晶が得られる。
【０００５】
ｎ^- 型エピ層２の表層部における所定領域には、所定深さを有するｐ^- 型ベース領域３ａおよびｐ^- 型ベース領域３ｂが離間して形成されている。また、ｐ^- 型ベース領域３ａの表層部における所定領域には、ベース領域３ａよりも浅いｎ⁺ 型ソース領域４ａが、また、ｐ^- 型ベース領域３ｂの表層部における所定領域には、ベース領域３ｂよりも浅いｎ⁺ 型ソース領域４ｂがそれぞれ形成されている。
【０００６】
さらに、ｎ⁺ 型ソース領域４ａとｎ⁺ 型ソース領域４ｂとの間におけるｎ^- 型エピ層２およびｐ^- 型ベース領域３ａ、３ｂの表面部にはｎ^- 型ＳｉＣ層５が延設されている。つまり、ｐ^- 型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ^- 型エピ層２とを繋ぐようにｎ^- 型ＳｉＣ層５が配置されている。このｎ^- 型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのものを用いる。尚、エピタキシャル層は下地の基板に関係なく各種の結晶を形成できるものである。デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ^- 型ＳｉＣ層５を表面チャネル層という。
【０００７】
表面チャネル層５のドーパント濃度は、１×１０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3程度の低濃度となっており、かつ、ｎ^- 型エピ層２及びｐ^- 型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
また、ｐ^- 型ベース領域３ａ、３ｂ、ｎ⁺ 型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。
【０００８】
表面チャネル層５の上面およびｎ⁺ 型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が備えられている。このゲート酸化膜７は、表面チャネル層５及びｎ⁺ 型ソース領域４ａ、４ｂを熱酸化することによって形成されている。
さらに、ゲート絶縁膜７の上にはポリシリコンゲート電極８が形成されている。ポリシリコンゲート電極８は絶縁膜９にて覆われている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その上には凹部６ａ、６ｂを介してｐ^- 型ベース領域３ａ、３ｂ及びｎ⁺ 型ソース領域４ａ、４ｂと電気的に接続されたソース電極１０が形成され、ソース電極１０はｎ⁺ 型ソース領域４ａ、４ｂおよびｐ^- 型ベース領域３ａ、３ｂと接している。また、ｎ⁺ 型半導体基板１の裏面１ｂには、ドレイン電極層１１が形成されている。
【０００９】
次に、このパワープレーナ型ＭＯＳＦＥＴの作用（動作）を説明する。
上記ＭＯＳＦＥＴは蓄積モードで動作する。表面チャネル層５において、キャリアはｐ^- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって空乏化される。このため、ポリシリコンゲート電極８に印加する電圧を調整することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と、外部からの印加電圧により生じる電位差を変化させ、チャネルの状態を制御することでＭＯＳＦＥＴのオン、オフを制御する。
【００１０】
具体的には、オフ状態において、空乏領域は、ｐ^- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成されているため、ポリシリコンゲート電極８に対して正のバイアスを供給することによって、ゲート絶縁膜（ＳｉＯ₂ ）７と表面チャネル層５との間の界面においてｎ⁺ 型ソース領域４ａ、４ｂからｎ^- 型ドリフト領域２方向へ延びるチャネル領域を形成し、オン状態にスイッチングさせる。
【００１１】
このとき、電子は、ｎ⁺ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からＪＦＥＴ部を含むｎ^- 型エピ層２に流れる。そして、ｎ^- 型エピ層（ドリフト領域）２に達すると、電子は、ｎ⁺ 型半導体基板（ｎ⁺ ドレイン）１へ垂直に流れる。
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間に電流を流す。
【００１２】
このように、プレーナ型ＭＯＳＦＥＴにおいて、動作モードをチャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させる反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくしてオン抵抗を低減させるようにしている。
上述したように、ゲート酸化膜７は表面チャネル層５、ｎ⁺ 型ソース領域４ａ、４ｂ及びｐ^- 型ベース領域３ａ、３ｂを熱酸化することによって形成されている。しかしながら、表面チャネル層５、ｎ⁺ 型ソース領域４ａ、４ｂ及びｐ^- 型ベース領域３ａ、３ｂは炭化珪素（ＳｉＣ）で構成されているため、熱酸化の際に炭素（Ｃ）が残留し、ゲート酸化膜７に結晶欠陥を発生させてしまう。このため、しきい値電圧を変動させたり、耐圧を悪化させたりするという問題がある。
【００１３】
そこで、ゲート酸化膜７中における炭素を少なくする方法として、熱酸化の前に、表面チャネル層５、ｎ⁺ 型ソース領域４ａ、４ｂ及びｐ^- 型ベース領域３ａ、３ｂ上に炭素が含まれていないシリコン層やポリシリコン層を成膜しておき、このシリコン層やポリシリコン層を熱酸化するという方法を採用することが考えられる（米国特許５，４５９，１０７号明細書参照）。
【００１４】
【発明が解決しようとする課題】
故障時の安全性を考慮すると、縦型パワーＭＯＳＦＥＴは、ゲート電極８に電圧を印加していない時には、ゲート酸化膜７側から及びｐ^- 型ベース層３ａ、３ｂ側から共に表面チャネル層５内に空乏層が伸びて電流が流れないようになっているノーマリオフ型であることが望ましい。
【００１５】
しかしながら、上述のような方法でゲート絶縁膜を形成する場合、バラツキを小さくするために、ある程度の膜厚でシリコン層やポリシリコン層を成膜しなければならず、その結果ゲート酸化膜７の膜厚が厚くなってしまって（具体的には２００ｎｍ以上の膜厚となる）、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするのが困難であるという問題がある。つまり、ゲート酸化膜７の膜厚が厚いと、ゲート電極８の仕事関数の影響をあまり与えることができないため、ゲート酸化膜７側から表面チャネル層５に向かって伸びる空乏層の伸びが小さくなり、ｐ^- 型ベース領域３ａ、３ｂ側から伸びる空乏層と接触しなくなるのである。
【００１６】
本発明は上記点に鑑みて成され、炭素含有量が少なく、かつ膜厚が薄いゲート絶縁膜が形成でき、ノーマリオフ型とするのに適した炭化珪素半導体装置の製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、以下の技術的手段を採用する。
請求項１乃至６に記載の発明においては、表面チャネル層（５）、ベース領域（３ａ、３ｂ）及びソース領域（４ａ、４ｂ）の表層部にイオン種をイオン注入し、珪素と炭素との結合を切る工程と、結合が切れた炭素を酸化して、表面チャネル層、ベース領域及びソース領域から外部に放出させる工程と、熱処理を施して前記結合が切れた珪素を酸化してゲート酸化膜（７）を形成する工程と、を備えていることを特徴としている。
【００１８】
このように、ゲート酸化膜が形成される表面となる表面チャネル層、ベース領域及びソース領域の表層部における珪素と炭素の結合を、イオン注入によって切ったのち、炭素を酸化させて外部に放出させ、その後熱酸化によってゲート酸化膜を形成することにより、炭素含有量の少ないシリコンを酸化して形成した、炭素含有量の少ないゲート酸化膜を形成することができる。また、熱酸化の場合には、シリコン層やポリシリコン層を成膜する場合とは異なり、ゲート酸化膜を制御性よく薄く形成することも可能にすることができる。これにより、例えば、ノーマリオフ型の炭化珪素半導体装置を好適に製造することができる。
【００１９】
なお、炭素を外部に放出させるには、請求項４に示すように、酸素プラズマで炭素を酸化させればよい。
請求項２に記載の発明においては、珪素と炭素との結合を切る工程では、イオン種として珪素を用いたイオン注入を行うことを特徴としている。
このように、イオン主として珪素を用いれば、珪素以外の不純物がほとんど含まれていないゲート酸化膜を形成することができる。
【００２０】
請求項３に記載の発明においては、珪素と炭素との結合を切る工程では、イオン種として酸素を用いたイオン注入を行うことを特徴としている。
このように、酸素をイオン注入するようにすれば、該酸素によって結合が切られた炭素を酸化させることができ、そのまま外部に放出されるようにすることができる。
【００２１】
請求項５に記載の発明においては、ゲート酸化膜を形成する工程では、熱処理の温度を１０００℃以下で行うことを特徴としている。
温度が１０００℃以下のような比較的低温度で熱酸化を行った場合、珪素は酸化されるが、炭化珪素は酸化されない。このため、この程度の温度でゲート酸化膜を形成することにより炭素が外部に放出された部分のみ酸化されるようにでき、より炭素含有量の少ないゲート酸化膜とすることができる。
【００２２】
従って、請求項６に記載の発明のように、イオン注入の深さを制御することによって、ゲート酸化膜の膜厚を制御することができ、これにより炭化珪素半導体装置をノーマリオフ型にするのに適した膜厚、例えば１００ｎｍでゲート酸化膜を形成することができる。
【００２３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本実施の形態におけるノーマリオフ型のｎチャネルタイププレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【００２４】
図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。但し、本実施形態における縦型パワーＭＯＳＦＥＴは、上述した図８に示すＭＯＳＦＥＴとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーＭＯＳＦＥＴのうち、図８に示すＭＯＳＦＥＴと同様の部分については同様の符号を付してある。
【００２５】
図１に示す縦型パワーＭＯＳＦＥＴでは、炭素がほとんど含まれていない、結晶欠陥の少ないシリコン酸化膜でゲート酸化膜７が構成されている点において、図８に示すＭＯＳＦＥＴと異なる。このため、ゲート酸化膜７は、しきい値電圧の変動が少なく、耐圧に優れたものとなっている。
また、本実施形態ではゲート酸化膜７の膜厚を１００ｎｍ以下に設定している。このように、薄い膜厚でゲート酸化膜７を形成することにより、ゲート電極８の仕事関数の影響がゲート酸化膜７から表面チャネル層５に伸びる空乏層の伸びに十分に与えられるようになっている。これにより、縦型パワーＭＯＳＦＥＴが効果的にノーマリオフ型になるようにしている。
【００２６】
図８に示すＭＯＳＦＥＴでは、 表面チャネル層５を全てｎ^- 型層で形成しているが、本実施形態における縦型パワーＭＯＳＦＥＴでは表面チャネル層のうちチャネル領域となる部分５ａをｎ^- 型層で形成し、チャネル領域となる部分以外の部分５ｂをｎ⁺ 型層で形成している。
すなわち、表面チャネル層５は、ｐ^- 型ベース領域３ａ、３ｂの表面部及びｎ^- 型エピ層２の表層部においてソース領域４ａ、４ｂとｎ^- 型エピ層２とを繋ぐように形成されているが、このうちｐ^- 型ベース領域３ａ、３ｂの表面部をｎ^- 型層とし、ｎ^- 型エピ層２の表面部をｎ⁺ 型層としている。これにより、ｎ⁺ 型層となる部分５ｂの抵抗値が小さくなって、オン抵抗を低減するができる。
【００２７】
また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ⁺ 型ソース領域に重ならない部分に形成されており、ｐ^- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。
【００２８】
このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ^- 型エピ層２における厚さが薄くなり（ｎ⁺ 型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウン（以下、ブレークダウンと略す）し易くなる。なお、ディープベース層３０ａ、３０ｂはｎ⁺ 型ソース領域４ａ、４ｂと重ならないように形成しているため、寄生ＮＰＮトランジスタを動作させにくくすることができる。
【００２９】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２〜図５を用いて説明する。
〔図２（ａ）に示す工程〕
まず、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ⁺ 型半導体基板１を用意する。ここで、ｎ⁺ 型半導体基板１はその厚さが４００μｍであり、主表面１ａが（０００１）Ｓｉ面、又は、（１１２−０）ａ面である。この基板１の主表面１ａに厚さ５μｍのｎ^- 型エピ層２をエピタキシャル成長する。本例では、ｎ^- 型エピ層２は下地の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ層となる。
【００３０】
〔図２（ｂ）に示す工程〕
ｎ^- 型エピ層２の上の所定領域にＬＴＯ膜２０を配置し、これをマスクとしてＢ⁺ （若しくはアルミニウム）をイオン注入して、ｐ^- 型ベース領域３ａ、３ｂを形成する。このときのイオン注入条件は、温度が７００℃で、ドーズ量が１×１０¹⁶ｃｍ^-2としている。
【００３１】
〔図２（ｃ）に示す工程〕
ＬＴＯ膜２０を除去した後、基板１の上面からＮ⁺ をイオン注入して、ｎ^- 型エピ層２の表層部及びｐ^- 型ベース領域３ａ、３ｂの表面部（表層部）に表面チャネル層５を形成する。このときのイオン注入条件は、温度が７００℃、ドーズ量が１×１０¹⁶ｃｍ^-2としている。これにより、表面チャネル層５は、ｐ^- 型ベース領域３ａ、３ｂの表面部では補償されてｎ型の不純物濃度が薄いｎ^- 型層として形成され、ｎ^- 型エピ層２の表面部ではｎ型の不純物濃度が濃いｎ⁺ 型層として形成される。
【００３２】
また、縦型パワーＭＯＳＦＥＴをノーマリオフ型にするために、表面チャネル層５の厚み（膜厚）は、ゲート電極８に電圧を印加していない時におけるｐ^- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量と、ゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量との和よりも小さくなるようになっている。
【００３３】
具体的には、ｐ^- 型ベース領域３ａ、３ｂから表面チャネル層５に広がる空乏層の伸び量は、表面チャネル層５とｐ^- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧によって決定され、ゲート絶縁膜７から表面チャネル層５に広がる空乏層の伸び量は、ゲート絶縁膜７の電荷及びゲート電極８（金属）と表面チャネル層５（半導体）との仕事関数差によって決定されるため、これらに基づいて表面チャネル層５の膜厚を決定している。
【００３４】
このようなノーマリオフ型の縦型パワーＭＯＳＦＥＴは、故障などによってゲート電極に電圧が印加できないような状態となっても、電流が流れないようにすることができるため、ノーマリオン型のものと比べて安全性を確保することができる。
また、図１に示すように、ｐ^- 型ベース領域３ａ、３ｂは、ソース電極１０と接触していて接地状態となっている。このため、表面チャネル層５とｐ^- 型ベース領域３ａ、３ｂとのＰＮ接合のビルトイン電圧を利用して表面チャネル層５をピンチオフすることができる。例えば、ｐ^- 型ベース領域３ａ、３ｂが接地されてなくてフローティング状態となっている場合には、ビルトイン電圧を利用してｐ^- 型ベース領域３ａ、３ｂから空乏層を延ばすということができないため、ｐ^- 型ベース領域３ａ、３ｂをソース電極１０と接触させることは、表面チャネル層５をピンチオフするのに有効な構造であるといえる。
【００３５】
なお、本実施形態では、不純物濃度が低いものでｐ^- 型ベース領域３ａ、３ｂを形成しているが、不純物濃度を高くすることによりビルトイン電圧をより大きく利用することができる。
また、本実施形態では炭化珪素によって縦型パワーＭＯＳＦＥＴを製造しているが、これをシリコンを用いて製造しようとすると、ｐ^- 型ベース領域３ａ、３ｂや表面チャネル層５等の不純物層を形成する際における熱拡散の拡散量の制御が困難であるため、上記構成と同様のノーマリオフ型のＭＯＳＦＥＴを製造することが困難となる。このため、本実施形態のようにＳｉＣを用いることにより、シリコンを用いた場合と比べて精度良く縦型パワーＭＯＳＦＥＴを製造することができる。
【００３６】
また、ノーマリオフ型の縦型パワーＭＯＳＦＥＴにするためには、上記条件を満たすように表面チャネル層５の厚みを設定する必要があるが、シリコンを用いた場合にはビルトイン電圧が低いため、表面チャネル層５の厚みを薄くしたり不純物濃度を薄くして形成しなければならず、不純物イオンの拡散量の制御が困難なことを考慮すると、非常に製造が困難であるといえる。しかしながら、ＳｉＣを用いた場合にはビルトイン電圧がシリコンの約３倍と高く、表面チャネル層５の厚みを厚くしたり不純物濃度を濃くして形成できるため、ノーマリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易であるといえる。
【００３７】
〔図３（ａ）に示す工程〕
表面チャネル層５の上の所定領域にＬＴＯ膜２１を配置し、これをマスクとしてＮ⁺ をイオン注入し、ｎ⁺ 型ソース領域４ａ、４ｂを形成する。このときのイオン注入条件は、７００℃、ドーズ量は１×１０¹⁵ｃｍ^-2としている。
〔図３（ｂ）に示す工程〕
そして、ＬＴＯ膜２１を除去した後、フォトレジスト法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜２２を配置し、これをマスクとしてＲＩＥによりｐ^- 型ベース領域３ａ、３ｂ上の表面チャネル層５を部分的にエッチング除去する。
【００３８】
〔図３（ｃ）に示す工程〕
さらに、ＬＴＯ膜２２をマスクにしてＢ⁺ をイオン注入し、ディープベース層３０ａ、３０ｂを形成する。これにより、ベース領域３ａ、３ｂの一部が厚くなったものとなる。このディープベース層３０ａ、３０ｂは、ｎ⁺ 型ソース領域４ａ、４ｂに重ならない部分に形成されると共に、ｐ^- 型ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃く形成される。
【００３９】
〔図４（ａ）に示す工程〕
ＬＴＯ膜２２を除去した後、全面にシリコン（Ｓｉ）をイオン注入する。この場合のシリコンの打ち込み深さは、表面チャネル層５を超えないようにし、少なくともｎ^- 型層５ａの厚さを超えないようにする。例えば、ｎ^- 型層５ａの厚さを０．３μｍとした場合には、エネルギーが３０ｋｅＶ、ドーズ量が１×１０¹⁵ｃｍ^-2とすると良い。
【００４０】
また、このときイオン注入を、基板法線方向に対して１０°程度の角度以下とするように斜めに行うことによって、注入されるイオンの深さを浅くすることができる。このため、後に形成するゲート酸化膜７の膜厚をより薄くすることができる。
また、イオン注入は、深さ方向に均一にイオン種が注入されるように、ボックスプロファイルを形成する様に注入エネルギー、ドーズ量を変えて行っている。
【００４１】
〔図４（ｂ）に示す工程〕
シリコンのイオン注入後、低温Ｏ₂ プラズマ（例えば５００℃程度又はそれ以上の温度）による表面処理を行い、シリコンのイオン注入により生じた格子間炭素を酸化する。これにより、結合が切れた炭素は効果的に酸化炭素（ＣＯ又はＣＯ₂ ）となって外部に放出される。
【００４２】
このとき、低温Ｏ₂ プラズマという比較的低温の条件で酸化を行っているため、イオン注入によって結合が切れた部分（以下、イオン注入層という）の炭素が酸化され、この下に位置する炭化シリコン（ＳｉＣ）中の炭素は酸化されない。このため、イオン注入層の炭素のみが外部に放出される。
このように、炭素が外部に放出されたイオン注入層は、図４（ｃ）に示すようにシリコン層３０となる。このシリコン層３０は、Ｏ₂ プラズマ時の温度条件により異なるが、シリコン結晶やアモルファスシリコンで構成されている。
【００４３】
〔図５（ａ）に示す工程〕
このシリコン層をウェット酸化によってゲート酸化膜とする。このときの雰囲気温度は、１０００℃以下の低温度（例えば、８５０℃）としている。この程度の温度によって酸化を行った場合、イオン注入層におけるシリコンの部分は酸化されるが、この下部における炭化珪素は酸化が進行しない。このため、上記ウェット酸化は、イオン注入層におけるシリコンの酸化が完了したら、即座に終了する。そして、上述したようにイオン注入の深さを制御していることから、ゲート酸化膜７は膜厚が１００ｎｍ以下で形成が可能となる。なお、イオン注入の深さを制御することによってゲート酸化膜７の膜厚は任意に設定することができる。
【００４４】
また、ゲート酸化膜と表面チャネル層５との界面における界面準位密度の更なる低減のために、上記ウェット酸化の後、不活性ガス中にて熱処理を行い、さらに再酸化処理を行う。熱処理は、不活性ガスとしてＮ₂ 、Ａｒ、Ｈ₂ 、ＮＯ、Ｎ₂ Ｏを用いており、温度を１０８０℃としている。また、再酸化は９５０℃でのウェット酸化としている。
【００４５】
その後、ゲート絶縁膜７の上にポリシリコンゲート電極８をＬＰＣＶＤにより堆積する。このときの成膜温度は６００℃とする。
〔図５（ｂ）に示す工程〕
引き続き、ゲート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しくは、成膜温度は４２５℃であり、成膜後に１０００℃のアニールを行う。
【００４６】
〔図５（ｃ）に示す工程〕
そして、室温での金属スパッタリングによりソース電極１０及びドレイン電極１１を配置する。また、成膜後に１０００℃のアニールを行う。
このようにして、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
次に、この縦型パワーＭＯＳＦＥＴの作用（動作）を説明する。
【００４７】
本ＭＯＳＦＥＴはノーマリオフ型の蓄積モードで動作するものであって、ポリシリコンゲート電極に電圧を印加しない場合は、表面チャネル層５においてキャリアは、ｐ^- 型ベース領域３ａ、３ｂと表面チャネル層５との間の静電ポテンシャルの差、及び表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差により生じた電位によって全域空乏化される。ポリシリコンゲート電極８に電圧を印加することにより、表面チャネル層５とポリシリコンゲート電極８との間の仕事関数の差と外部からの印加電圧の和により生じる電位差を変化させる。このことにより、チャネルの状態を制御することができる。
【００４８】
つまり、ポリシリコンゲート電極８の仕事関数を第１の仕事関数とし、ｐ^- 型ベース領域３ａ、３ｂの仕事関数を第２の仕事関数とし、表面チャネル層５の仕事関数を第３の仕事関数としたとき、第１〜第３の仕事関数の差を利用して、表面チャネル層５のｎ型のキャリアを空乏化する様に第１〜第３の仕事関数と表面チャネル層５の不純物濃度及び膜厚を設定することができる。
【００４９】
また、オフ状態において、空乏領域は、ｐ^- 型ベース領域３ａ、３ｂ及びポリシリコンゲート電極８により作られた電界によって、表面チャネル層５内に形成される。この状態からポリシリコンゲート電極８に対して正のバイアスを供給すると、ゲート絶縁膜（ＳｉＯ₂ ）７と表面チャネル層５との間の界面においてｎ⁺ 型ソース領域４ａ、４ｂからｎ^- 型ドリフト領域２方向へ延びるチャネル領域が形成され、オン状態にスイッチングされる。このとき、電子は、ｎ⁺ 型ソース領域４ａ、４ｂから表面チャネル層５を経由し表面チャネル層５からｎ^- 型エピ層２に流れる。そして、ｎ^- 型エピ層２（ドリフト領域）に達すると、電子は、ｎ⁺ 型半導体基板１（ｎ⁺ ドレイン）へ垂直に流れる。
【００５０】
このようにゲート電極８に正の電圧を印加することにより、表面チャネル層５に蓄積型チャネルを誘起させ、ソース電極１０とドレイン電極１１との間にキャリアが流れる。
（他の実施形態）
上記実施形態では、シリコンと炭素の結合を切るためのイオン注入に、イオン注入種としてシリコンを用いているが、シリコン以外のイオン注入種を用いてもよい。つまり、イオン注入時の衝撃によってシリコンと酸素の結合を切ることができるため、このような効果が得られればイオン注入種に何を用いても良い。
【００５１】
例えば、イオン注入種としてシリコンに代えて酸素を用いることができる。この場合、注入された酸素によって結合が切れた炭素を酸化し、酸化炭素として外部に放出させることができるという効果が得られる。但し、シリコンを用いた場合には、シリコン層３０内に他の不純物が混入しないため、イオン種としてシリコンを用いるのが好ましい。
【００５２】
また、ゲート酸化膜７をウェット酸化によって形成したが、酸化速度が速いためウェット酸化を選択したのであり、選択したい酸化速度に応じてドライ酸化としても構わない。
さらに、上記実施形態では、イオン注入によって炭化珪素における炭素と珪素の結合を切り、炭素を外部に放出させるようにしてゲート酸化膜７の中に炭素が含まれないようにしているが、ゲート酸化膜７を形成する前に、表面チャネル層５上にアモルファスシリコンを成膜しておき、このアモルファスシリコンを熱酸化することによってゲート酸化膜７を形成するようにしてもよい。
【００５３】
このアモルファスシリコンは、室温程度の低温で成膜できることから、成長速度を小さくすることができるため、制御性よく膜厚を薄くすることができ、また膜厚を薄くしても（例えば１０ｎｍ程度）均一性よく成膜することができるため、バラツキなくゲート酸化膜７の膜厚を薄くすることができる。
これに比して、ポリシリコン等は高温度で成膜しなければならないことから、成長速度が大きくなり、制御性良く膜厚を薄くできないこと、さらに膜厚を薄くするとバラツキが大きくなることからアモルファスシリコンを用いてゲート酸化膜７を形成するということは有効であるといえる。
【００５４】
また、上記実施形態では、ｎ^- 型エピ層２の表層部及びｐ^- 型ベース領域３ａ、３ｂの表面部（表層部）に直接イオン注入を行うことにより表面チャネル層５を形成しているが、図６に示すようにこれらの上にｎ^- 型の表面チャネル層５をエピタキシャル成長させるようにし、その後フォト工程、イオン注入によって表面チャネル層５のうちチャネル領域以外の部分のｎ型不純物濃度を選択的に濃くするようにしてもよい。但し、このように行った場合には製造工程が増加するため、上記実施形態の方法で縦型パワーＭＯＳＦＥＴを製造するのが好ましい。
【００５５】
また、図７に示すように、ｎ⁺ 型ソース領域４ａ、４ｂを形成しておいた後に、ｎ⁺ 型ソース領域４ａ、４ｂやｐ^- 型ベース領域３ａ、３ｂ及びｎ^- 型エピ層２の表面上に表面チャネル層４０をエピタキシャル成長させるようにしたものにおいて、チャネル領域以外の部分をｎ⁺ 型層として形成するようにしてもよい。但し、この場合においても表面チャネル層４０をエピタキシャル成長させ、その後さらに図６に示すものと同様にイオン注入を行わなければならず、製造工程が増加するため、上記実施形態に示す方法がより効果的であるといえる。
【図面の簡単な説明】
【図１】本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図５】図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。
【図６】他の実施形態における縦型パワーＭＯＳＦＥＴを説明するための断面図である。
【図７】他の実施形態における縦型パワーＭＯＳＦＥＴを説明するための断面図である。
【図８】本出願人が先に出願した縦型パワーＭＯＳＦＥＴの構成を示す断面図である。
【符号の説明】
１…ｎ⁺ 型半導体基板、２…ｎ^- 型エピ層、３ａ、３ｂ…ｐ^- 型ベース領域、
４ａ、４ｂ…ｎ⁺ 型ソース領域、５…表面チャネル層（ｎ^- 型ＳｉＣ層）、
５ａ…ｎ^- 型層の部分、５ｂ…ｎ⁺ 型層の部分、７…ゲート絶縁膜、
８…ゲート電極、９…絶縁膜、１０…ソース電極、１１…ドレイン電極層、
３０…シリコン層。

Claims (6)

1. 第１導電型の半導体基板（１）の主表面上に、この半導体基板よりも高抵抗な炭化珪素よりなる第１導電型の半導体層（２）を形成する工程と、
   前記半導体層の表層部の所定領域に、所定深さを有する第２導電型のベース領域（３ａ、３ｂ）を形成する工程と、
   前記半導体層および前記ベース領域の上部にチャネル形成領域となる表面チャネル層（５）を形成する工程と、
   前記ベース領域の表層部の所定領域に、該ベース領域の深さよりも浅く、前記表面チャネル層を介して前記半導体層と接続される第１導電型のソース領域（４ａ、４ｂ）を形成する工程と、
   前記表面チャネル層、前記ベース領域及び前記ソース領域の表層部にイオン種をイオン注入し、珪素と炭素との結合を切る工程と、
   前記結合が切れた炭素を酸化して、前記表面チャネル層、前記ベース領域及び前記ソース領域から外部に放出させる工程と、
   熱処理を施して前記結合が切れた珪素を酸化し、ゲート酸化膜（７）を形成する工程と、
   前記表面チャネル層をチャネル領域として、少なくも該表面チャネル層上に前記ゲート酸化膜を介してゲート電極（８）を形成する工程と、
   前記ソース領域及び前記ベース領域と接触するソース電極（１０）を形成する工程と、
   前記半導体基板のうち前記主表面とは反対側にドレイン電極（１１）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
2. 前記珪素と前記炭素との結合を切る工程では、イオン種として珪素を用いたイオン注入を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
3. 前記珪素と前記炭素との結合を切る工程では、イオン種として酸素を用いたイオン注入を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
4. 前記炭素を外部に放出させる工程では、酸素プラズマでの酸化によって行っていることを特徴とする請求項１乃至３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
5. 前記ゲート酸化膜を形成する工程では、前記熱処理の温度を１０００℃以下で行うことを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
6. 前記珪素と前記炭素との結合を切る工程における前記イオン注入の深さを制御することによって、前記ゲート酸化膜が１００ｎｍ以下の膜厚で形成されるようにすることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置の製造方法。

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