JP3863115B2

JP3863115B2 - Delta sigma type multi-bit A / D converter and downsampling method

Info

Publication number: JP3863115B2
Application number: JP2003035118A
Authority: JP
Inventors: 実山田; 繁内田; 裕石丸
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-02-13
Filing date: 2003-02-13
Publication date: 2006-12-27
Anticipated expiration: 2023-02-13
Also published as: JP2004247930A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦１ビット信号にオーバーサンプリングした後、前記所望とするサンプリング周波数のマルチビット信号に変換するようにしたデルタシグマ型マルチビットＡ／Ｄコンバータおよびそれを光ピックアップのサーボ系に用いる光ディスク記録／再生装置に関し、また前記１ビット信号からマルチビット信号へのダウンサンプリングの方法に関する。
【０００２】
【従来の技術】
アナログ入力信号をマルチビットデジタル信号に変換するＡ／Ｄコンバータにおいて、高速で高精度のものは高コストであり、そこで以下の非特許文献１で示唆されていたように、最近注目されているΔΣ変調を用いて、上記のように、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦１ビット信号（ＰＤＭ（パルス密度変調）信号）にオーバーサンプリングした後、前記所望とするサンプリング周波数のマルチビット信号に変換することで、低コストに、前記高速で高精度なマルチビットＡ／Ｄコンバータが実現されている。
【０００３】
また、前記ΔΣ変調を用いることで、
１．回路の簡素化
２．前記のように回路が簡単になることで低消費電力
３．ノイズ・シェイピングの効果によって高ＳＮ比
４．高サンプリングによる高速変換
５．Ａ／Ｄ変換時の微分誤差が小さい
６．ローパスフィルタにアンチエリアシング・フィルタを兼用できる
等の利点もある。
【０００４】
そして、ΔΣ変調部から出力された１ビット信号をマルチビット信号に変換する手段としては、デジタルフィルタ部内のデコード部で、１ビット信号をマルチビットのデータに変換し、ローパスフィルタ部を通過させて高域のノイズ成分を取り除き、マルチビットのデジタル信号とするのが一般的である。
【０００５】
図６は、典型的な従来技術のデルタシグマ型マルチビットＡ／Ｄコンバータ１の概略的構成を示すブロック図である。このＡ／Ｄコンバータ１は、大略的に、ΔΣ変調部２と、デジタルフィルタ部３とから構成されている。ΔΣ変調部２では、入力されたアナログ信号は、アナログ積分器４において積分された後、１ビット量子化器５においてサンプリングクロックＣＫ毎に前記１ビット信号に変換され、前記デジタルフィルタ部３へ出力される。また、得られた１ビット信号は、１ビットＤ／Ａコンバータ６においてアナログ信号に変換され、減算器７において入力アナログ信号から減算され、こうして前記ΔΣ変調が実現される。
【０００６】
前記１ビット信号は、１ｏｒ０（ＨｏｒＬ）の２値で表され、これを＋１（正の最大値）と−１（負の最大値）との２値のデジタルコードに割当て、前記デジタルフィルタ部３に与えられる。デジタルフィルタ部３内では、デコーダ８において、前記サンプリングクロックＣＫに従い、前記１ビット信号はマルチビットのデジタル信号にデコードされ、さらにローパスフィルタ９においてデータ処理され、外部に出力される。
【０００７】
なお、本発明に類似した構成として、以下の２件の先行技術を挙げることができる。これらの先行技術と本発明との対比は、説明の便宜上、発明の実施の形態にて行う。
【０００８】
【非特許文献１】
黒田徹著：１ビットＡＤコンバータの試作
（ラジオ技術ＳＥＰ．１９８７，ｐ３７〜４４）
【０００９】
【特許文献１】
特開平５−２１８８０１号公報（公開日：平成５年８月２７日）
【００１０】
【特許文献２】
特開昭６２−２６９４２３号公報（公開日：昭和６２年１１月２１日）
【００１１】
【発明が解決しようとする課題】
上述のように構成されるＡ／Ｄコンバータ１では、ΔΣ変調部２とデジタルフィルタ部３とを同期させるために同じクロック信号を用いる必要があり、ΔΣ変調部２のサンプリングクロックＣＫをデジタルフィルタ部３のクロックに使用している。そして、前記サンプリングクロックＣＫ毎に、前記マルチビットのデジタル信号がローパスフィルタ９から出力される。このため、広帯域の信号のＡ／Ｄ変換が必要な場合、それに見合う高いサンプリング周波数が必要となり、その結果デジタルフィルタ部３のクロックも同時に高くしなければならず、該デジタルフィルタ部３のフリップフロップなどのセットアップタイムやホールドタイムの減少によって、不安定となり易いという問題がある。すなわち、このＡ／Ｄコンバータ１では、サンプリングクロックＣＫはデジタルフィルタ部３の最大動作速度の制約を受けることになる。
【００１２】
本発明の目的は、広帯域の信号に対応することができるデルタシグマ型マルチビットＡ／Ｄコンバータおよびそれを用いる光ディスク記録／再生装置ならびにダウンサンプリング方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、１ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの１ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットＡ／Ｄコンバータにおいて、前記デコード部における１ビット信号からマルチビット信号への変換処理を、予め定める複数ｎ（ｎは２以上の整数）のビット単位に纏めて行うことを特徴とする。
【００１４】
上記の構成によれば、１ビット信号（ＰＤＭ信号）は、“１”の密度で信号振幅を表すので、デルタシグマ変調部で入力アナログ信号を一旦オーバーサンプリングして得られた１ビット信号を、デジタルフィルタ部のデコード部において、複数のｎビット単位に纏めた場合、“１”の個数によって、その単位のデータの重みを表すことができ、その重みの種類のマルチビット信号を設定し、前記“１”の個数に対応したマルチビット信号を出力することで、概略的にＡ／Ｄ変換を行うことができる。
【００１５】
ここで、従来のように、１ビット信号を纏めることなくそのままマルチビット信号に変換した場合、１ビット信号に対応するマルチビット信号は、最大値と最小値との２種類になるのに対して、本発明では、たとえばｎ＝２の場合に３種類（“１，１”（“Ｈ，Ｈ”）の時は前記最大値の“１”、“０，０”（“Ｌ，Ｌ”）の時は前記最小値の“−１”、“０，１”（“Ｌ，Ｈ”）または“１，０”（“Ｈ，Ｌ”）の時は中間値の“０”）、ｎ＝３の場合に４種類、ｎ＝４の場合に５種類となる。しかしながら、該デジタルフィルタ部のローパスフィルタ部において、前記デコード部からのマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行い、実際に出力すべき精細なマルチビット信号を求めると、複数段の前記ローパスフィルタ部で行われる係数を乗算した帰還処理等によって、フィルタ処理するマルチビット信号が、従来のような２種類であっても、本発明のような３種類以上であっても、処理後の前記実際に出力される精細なマルチビット信号は、同じデータとなって問題はない。
【００１６】
一方、前記デルタシグマ変調部とデジタルフィルタ部とを同期させるにあたって、ローパスフィルタ部のクロック信号は、デコード部においてデータが前記複数ｎビット単位に纏められているので、デルタシグマ変調部のサンプリングクロックに対して、周波数が１／ｎ、かつ位相が同期した信号とすればよい。したがって、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【００１７】
なお、ＤＣ帯域が不要であれば、前記ローパスフィルタ部をバンドパスフィルタとしても差し支えない。
【００１８】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータでは、ｎ＝２とするとき、前記デコード部は、前記１ビット信号を１ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるＡＮＤゲートと、前記遅延器の入出力データが入力されるＮＯＲゲートと、前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ＡＮＤゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記ＮＯＲゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成されることを特徴とする。
【００１９】
上記の構成によれば、ｎ＝２とすると、デコード部は、１ビット信号を２ビットずつ纏めてマルチビット信号にデコードするので、前記１ビット信号を１ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるＡＮＤゲートと、前記遅延器の入出力データが入力されるＮＯＲゲートとを備えることで、前記“１，１”と、“０，０”と、“０，１”または“１，０”との３種類のデータの何れであるのかを判定することができる。
【００２０】
そして、それらのデータをマルチビット信号にデコードして出力するにあたって、前記マルチビット信号のビット数をｍとするとき、たとえばｍ＋１個のダイオードを並列に設け、ＡＮＤゲートの出力が最上位ビットを除く下位側のｍ−１個のダイオードを介して出力され、これに対してＮＯＲゲートの出力は、最上位ビットのダイオードを介して出力されるとともに、前記ＡＮＤゲート側の最下位ビットに設けられるダイオードとワイヤードＯＲの関係となる該ＮＯＲゲート側の最下位ビットのダイオードを介して出力される。
【００２１】
これによって、たとえばｍ＝８の場合、“１，１”の入力に対しては“０１１１１１１１”が出力され、“０，０”の入力に対しては“１００００００１”が出力され、“０，１”または“１，０”の入力に対しては“００００００００”が出力されることになる。こうして、前記デコード部を具体的に構成することができる。なお、各ビットの出力には、必要に応じて、負荷抵抗を設けてもよい。
【００２２】
さらにまた、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータでは、前記ローパスフィルタ部は、前記デコード部からの入力データをラッチする第１のラッチ回路と、前記第１のラッチ回路からのデータをラッチする第２のラッチ回路と、前記第２のラッチ回路からの出力に予め定める係数を乗算する係数器と、前記係数器での乗算結果を前記第１のラッチ回路からのデータに加算して前記第２のラッチ回路へ出力する加算器とを備えて構成されるフィルタブロックを１または複数段備えて成り、前記デコード部ならびに第２のラッチ回路をｎチャネル分設け、かつ前記第２のラッチ回路の入力側および出力側ならびに前記第１のラッチ回路の入力側にスイッチ素子をそれぞれ設けるとともに、前記最終段のフィルタブロックの出力側に、出力ラッチ回路を前記ｎチャネル分設け、前記第１および第２のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、各チャネルのスイッチ素子および出力ラッチ回路を、前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動することで、各チャネル間で前記係数器ならびに前記第１のラッチ回路および加算器を共用することを特徴とする。
【００２３】
上記の構成によれば、ローパスフィルタ部のクロック周波数をデルタシグマ変調部のサンプリングクロックに対して１／ｎに抑えることができのであるけれども、該ローパスフィルタ部の能力が高く、デルタシグマ変調部のサンプリングクロックに追従できる場合には、第１および第２のラッチ回路へは前記デルタシグマ変調部と等しいサンプリングクロックを与え、一方、第２のラッチ回路を、ｎチャネル分設ける。
【００２４】
そして、前記第１のラッチ回路の入力側にｎチャネルのデコード部にそれぞれ対応したスイッチ素子を設け、かつ前記第２のラッチ回路の入力側および出力側にスイッチ素子をそれぞれ設けるとともに、最終段のフィルタブロックの出力側に出力ラッチ回路をそれぞれのチャネル分設けて、これらを前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動する。
【００２５】
したがって、デジタルフィルタ処理のための係数器を各チャネル間で時分割で使用し、加算器およびシフタで構成され、前記ローパスフィルタ部において格段のチップ面積を消費する係数器のチップ面積を略１／ｎに縮小することができる。また、第１のラッチ回路や、係数を乗算した結果を帰還する加算器も単一個とし、これによってもまた、チップ面積を縮小することができる。
【００２６】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、後段装置の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるように設定することを特徴とする。
【００２７】
上記の構成によれば、後段装置において、そのサンプリング周波数Ｆｓｄの１／２以上の周波数成分をカットして、折り返し雑音を無くすアンチ・エリアジング・フィルタを、前記ローパスフィルタ部で兼用することができ、前記後段装置におけるアンチ・エリアジング・フィルタを削減し、コストを大幅に削減することができる。
【００２８】
さらにまた、本発明の光ディスク記録／再生装置は、前記のデルタシグマ型マルチビットＡ／Ｄコンバータを光ピックアップのサーボ用として使用する光ディスク記録／再生装置であって、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、前記光ピックアップの高次共振周波数ｆｏより低く設定することを特徴とする。
【００２９】
上記の構成によれば、光ピックアップの高次共振の影響を少なくすることができる。
【００３０】
また、本発明のダウンサンプリング方法は、１ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、前記１ビット信号を予め定める複数のビット単位に纏めるステップと、纏められた前記複数のビット当りの“１”の数を計数するステップと、前記計数の結果に対応したマルチビット信号値を選択するステップと、前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含むことを特徴とする。
【００３１】
上記の構成によれば、１ビット信号（ＰＤＭ信号）は、“１”の密度で信号振幅を表すので、一旦オーバーサンプリングして得られた１ビット信号などの高いサンプリング周波数の１ビット信号から、所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリングを行うにあたって、先ず前記１ビット信号を予め定める複数のビットずつに纏めて分割し、次にその纏められた前記複数のビット当りの“１”の数を計数する。これによって、前記“１”の密度（比率）すなわちその纏められた１ビット信号の重みが求められることになり、続いて、その計数の結果に対応したマルチビット信号値を選択することで、入力された１ビット信号を概略的にマルチビット信号に変換することができる。さらに、そのマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行うことで、実際に出力すべき精細なマルチビット信号が求められる。
【００３２】
したがって、１ビット信号からマルチビット信号に変換するデコード部に比べて、ローパスフィルタ部のサンプリングクロックを、前記１ビット信号をｎビット単位に纏める場合、周波数が１／ｎ、かつ位相が同期した信号とすればよい。したがって、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【００３３】
なお、ＤＣ帯域が不要であれば、前記ローパスフィルタ部をバンドパスフィルタとしても差し支えない。
【００３４】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図５に基づいて説明すれば、以下のとおりである。
【００３５】
図１は、本発明の実施の一形態のデルタシグマ型マルチビットＡ／Ｄコンバータ１１の概略的構成を示すブロック図である。このＡ／Ｄコンバータ１１は、大略的に、ΔΣ変調部１２と、デジタルフィルタ部１３とから構成されている。ΔΣ変調部１２では、入力されたアナログ信号は、アナログ積分器１４において積分された後、１ビット量子化器１５においてサンプリングクロックＣＫ１毎に前記１ビット信号に変換され、前記デジタルフィルタ部１３へ出力される。また、得られた１ビット信号は、１ビットＤ／Ａコンバータ１６においてアナログ信号に変換され、減算器１７において入力アナログ信号から減算されて負帰還され、こうして１ビット信号の平均値電圧が常にアナログ入力信号に追従するようになり、前記ΔΣ変調が実現される。
【００３６】
注目すべきは、本発明では、前記デジタルフィルタ部１３は、２ｂｉｔデコーダ１８と、ローパスフィルタ１９と、分周回路２０とを備えて構成されることである。前記１ビット信号は、１ｏｒ０（ＨｏｒＬ）の２値で表されるデジタルコードであり、それを本実施の形態では、２ｂｉｔデコーダ１８は、２ｂｉｔ単位にまとめ、３値にデコードを行った後、マルチビットのデータに変換し、ローパスフィルタ１９に入力する。ローパスフィルタ１９は、入力されたマルチビットのデジタル信号をデータ処理し、外部へ出力する。
【００３７】
したがって、前記ローパスフィルタ１９のサンプリングクロックおよび２ｂｉｔデコーダ１８からローパスフィルタ１９への出力クロックＣＫ２は、サンプリングクロックＣＫ１の１／２の周波数であり、このためこのデジタルフィルタ部１３には、前記サンプリングクロックＣＫ１を１／２に分周してこれらに与える分周回路２０が設けられている。
【００３８】
ここで、ローパスフィルタ１９のカットオフ周波数は、サンプリングクロックに依存するけれども、後述する該ローパスフィルタ１９の係数を変更することで、前記サンプリングクロックをＣＫ２に低下させても、前記カットオフ周波数等の濾波特性を維持することができる。
【００３９】
したがって、広帯域の信号のＡ／Ｄ変換が必要な場合に、オーバーサンプリングに、それに見合う高いサンプリング周波数ＣＫ１が必要となり、その結果デジタルフィルタ部１３のクロック周波数も同時に高くしなければならなくても、ローパスフィルタ１９のサンプリング周波数ＣＫ２は低くすることができ、フリップフロップのセットアップタイムやホールドタイムを充分に確保し、安定性を高めることができる。こうして、サンプリングクロックＣＫ１はローパスフィルタ１９の最大動作速度の制約を受けず、広帯域の信号に対応することができるデルタシグマ型マルチビットＡ／Ｄコンバータを実現することができる。
【００４０】
図２に、本発明の回路と従来の回路とのノイズスペクトラム特性を示す。ローパスフィルタ１９，９のサンプリング周波数として、５ＭＨｚしか確保できない場合の例を示しており、図２（ｂ）で示す従来の回路では、ΔΣ変調部１２のサンプリング周波数も、５ＭＨｚとしている。これに対して、図２（ａ）で示す本発明の回路では、サンプリング周波数を１０ＭＨｚとしている。ΔΣ変調部１２，２へ入力するアナログ信号は、３ｋＨｚで，−３０ｄＢＶのレベルとしている。
【００４１】
これらの図２（ａ）と図２（ｂ）とを比較して明らかなように、本発明の回路では、ノイズフロアが３〜５ｄＢ程度低下していることが理解される。
【００４２】
以下に、図３を参照して、前記２ｂｉｔデコーダ１８の基本動作を説明する。ΔΣ変調部１２からは、サンプリングクロックＣＫ１に従い、１ｏｒ０の２値で表される１ｂｉｔ信号が出力される。２ｂｉｔデコーダ１８では、この２値のデジタル信号を、先ず２クロック単位で区切り、２ｂｉｔの信号にデコードする。つまり、サンプリングクロックＣＫ１の２クロック分を２ｂｉｔの信号に置き換える。この２ｂｉｔの信号で表現できる値は、００ｂ，０１ｂ，１０ｂ、１１ｂの４種類であるが、１ｂｉｔ信号はパルスの粗密でアナログ信号を表す方式であるので、重みで考えると、０１ｂと１０ｂとは同じ重みを持ち、３値の情報に整理できる。このため、２ｂｉｔデコーダ１８は、表１のような関係を持つデコード回路を用いて、１ｂｉｔ信号をデコードする。
【００４３】
【表１】

【００４４】
次に、そのデコードした重み信号を、マルチビットのデータに変換し、ローパスフィルタ１９に与える。すなわち、１ｂｉｔ信号を２ｂｉｔ単位でシリアル／パラレル変換する。表２に、１ｂｉｔ信号からマルチビット信号までの変換の様子の一例を示す。この表２の例では、マルチビット信号は８ｂｉｔであり、使用するデータ値は、０１１１１１１１ｂと、００００００００ｂと、１０００００００ｂとの３つであり、それぞれ前記２ｂｉｔ単位の１ｂｉｔ信号では、１１ｂと、１０ｂおよび０１ｂと、００ｂとに対応する。また、前記マルチビット信号を１６進で表すと、７Ｆｈと、００ｈと、８１ｈとなる。
【００４５】
【表２】

【００４６】
図４は、前記表２のような８ｂｉｔのマルチビット信号を作成する２ｂｉｔデコーダ１８の具体的な一構成例を示すブロック図である。この２ｂｉｔデコーダ１８は、前記１ビット信号を１ビット分遅延する遅延器５１と、前記遅延器５１の入出力データが入力されるＡＮＤゲート５２と、前記遅延器５１の入出力データが入力されるＮＯＲゲート５３と、相互に並列に設けられて各ビットのマルチビット信号を出力するダイオードＤ０１，Ｄ０２；Ｄ１〜Ｄ７と、負荷抵抗Ｒ０〜Ｒ７とを備えて構成されている。
【００４７】
上述のように、この２ｂｉｔデコーダ１８は、１ビット信号を２ビットずつ纏めてマルチビット信号にデコードするので、前記１ビット信号を１ビット分遅延する遅延器５１と、前記遅延器５１の入出力データが入力されるＡＮＤゲート５２およびＮＯＲゲート５３とを備えることで、前記“１，１”と、“０，０”と、“０，１”または“１，０”との３種類のデータの何れであるのかを判定することができる。
【００４８】
そして、それらのデータをマルチビット信号にデコードして出力するにあたって、前記のようにダイオードＤ０１，Ｄ０２；Ｄ１〜Ｄ７を並列に設け、ＡＮＤゲート５２の出力が最上位ビットを除く下位側のダイオードＤ０１，Ｄ１〜Ｄ６を介して出力され、これに対してＮＯＲゲート５３の出力は、最上位ビットのダイオードＤ７を介して出力されるとともに、前記ＡＮＤゲート５２側の最下位ビットに設けられるダイオードＤ０１とワイヤードＯＲの関係となる該ＮＯＲゲート５３側の最下位ビットのダイオードＤ０２を介して出力される。
【００４９】
これによって、前記表２で示すように、“１，１”の入力に対しては“０１１１１１１１”が出力され、“０，０”の入力に対しては“１００００００１”が出力され、“０，１”または“１，０”の入力に対しては“００００００００”が出力されることになる。
【００５０】
なお、各ビットの出力に設けられている負荷抵抗Ｒ０〜Ｒ７は、必要に応じて設けられればよい。
【００５１】
そして、このようにして粗くＡ／Ｄ変換して得られた前記３種類のデータは、ローパスフィルタ１９において、後述するように繰返しフィルタリング処理されることで、精細なマルチビット信号に変換される。
【００５２】
ここで、従来のように、１ビット信号を纏めることなくそのままマルチビット信号に変換した場合、１ビット信号に対応するマルチビット信号は、最大値と最小値との２種類になるのに対して、本発明では、上述のように、たとえばｎ＝２の場合に３種類（“１，１”（“Ｈ，Ｈ”）の時は前記最大値の“１”、“０，０”（“Ｌ，Ｌ”）の時は前記最小値の“−１”、“０，１”（“Ｌ，Ｈ”）または“１，０”（“Ｈ，Ｌ”）の時は中間値の“０”）、ｎ＝３の場合に４種類、ｎ＝４の場合に５種類となる。しかしながら、デジタルフィルタ部１３のローパスフィルタ１９において、前記２ｂｉｔデコーダ１８からのマルチビット信号の周波数帯域を所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理を行い、実際に出力すべき精細なマルチビット信号を求めると、複数段の前記ローパスフィルタ１９で行われる係数を乗算した帰還処理等によって、フィルタ処理するマルチビット信号が、従来のような２種類であっても、本発明のような３種類以上であっても、処理後の前記実際に出力される精細なマルチビット信号は、同じデータとなって問題はない。
【００５３】
また、上述の例では、ＣＫ１：ＣＫ２＝２：１、すなわち１ｂｉｔ信号を２ｂｉｔ単位に纏めてシリアル／パラレル変換しているけれども、任意のｎｂｉｔ単位に纏められてもよい。ｎ＝３の例を表３に、ｎ＝４の例を表４に示す。前述のように１ｂｉｔ信号は“１”の密度で信号振幅を表すので、ｎビット単位中の“１”の個数により重み付けをして、下記の表に従いデコードし、マルチビットのデータに置換える。
【００５４】
ここで、端数の場合のコード変換は、比率を正しく設定するこが重要である。また、重みの正の最大値として、必ずしも“＋１”を割付ける必要はなく、表３のｎ＝３において、＋０．９９９とすれば、最大のダイナミックレンジが少し狭まるだけで、前記端数を生じなくすることができる。
【００５５】
【表３】

【００５６】
【表４】

【００５７】
図５は、上述のように構成されるＡ／Ｄコンバータ１１の一使用例である光ディスク記録／再生装置のサーボ回路２１の電気的構成を示すブロック図である。このサーボ回路２１は、光ピックアップ２２のフォーカシングやトラッキングを制御する。先ず、前記光ピックアップ２２で得られた信号は、プリアンプ２３に入力されて情報信号が再生されるとともに、前記フォーカシングやトラッキングのサーボに使用するエラー信号が作成される。前記エラー信号は、前記アナログ信号として、Ａ／Ｄコンバータ２４に入力される。
【００５８】
このＡ／Ｄコンバータ２４は、図１のＡ／Ｄコンバータ１１を基本とするものであるが、このＡ／Ｄコンバータ２４では、前記ローパスフィルタ部１３の能力が高く、デルタシグマ変調部１２のサンプリングクロックＣＫ１に追従できる構成である。そして、前記２ｂｉｔデコーダ１８によるサンプリングクロックＣＫ２への１／２の周波数低下分を、前記ΔΣ変調部１２および２ｂｉｔデコーダ１８を２チャネル設けることで使用している。
【００５９】
すなわち、前記ΔΣ変調部１２は、参照符１２１，１２２で示すように、並列に２チャネル設けられ、同様に前記２ｂｉｔデコーダ１８も、参照符１８１，１８２で示すように、並列に２チャネル設けられている。しかしながら、注目すべきは、このサーボ回路２１では、前記ローパスフィルタ１９に対応するフィルタブロックは、参照符１９１，１９２，１９３，１９４で示すように４段設けているけれども、所望とするフィルタ処理を実現するのに必要な段数が直列に設けられているだけで、前記ΔΣ変調部１２１および２ｂｉｔデコーダ１８１と、ΔΣ変調部１２２および２ｂｉｔデコーダ１８２とで、これらのフィルタブロック１９１〜１９４は時間分割で使用されて、共用されることである。前記フィルタブロックは、前記所望とするフィルタ処理が実現できるのであれば、前記４段よりも少なくてもよく、所望とするフィルタ処理が実現できないのであれば、実現できるように、５段以上設けられてもよい。
【００６０】
フィルタブロック１９１は、前記２ｂｉｔデコーダ１８１，１８２からの入力データをラッチする第１のラッチ回路Ｌ１と、前記第１のラッチ回路Ｌ１からのデータをラッチする第２のラッチ回路Ｌ２１，Ｌ２２と、前記第１のラッチ回路Ｌ１の入力側に設けられるスイッチ素子ＳＷ１１，ＳＷ１２と、前記第２のラッチ回路Ｌ２１，Ｌ２２からの出力に予め定める係数を乗算する係数器Ｈと、前記係数器Ｈでの乗算結果を前記第１のラッチ回路Ｌ１からのデータに加算して前記第２のラッチ回路Ｌ２１，Ｌ２２へ出力する加算器Ｍと、前記第２のラッチ回路Ｌ２１，Ｌ２２の入力側および出力側にそれぞれ設けられるスイッチ素子ＳＷ２１，ＳＷ２２；ＳＷ３１，ＳＷ３２とを備えて構成される。残余のフィルタブロック１９２〜１９４も、このフィルタブロック１９１と同様に構成されている。
【００６１】
一方、各フィルタブロック１９１〜１９４に共通に、１／２の分周回路Ａと、インバータＢとが設けられている。また、最終段のフィルタブロック１９４の出力側には、２つの出力ラッチ回路Ｌ３１，Ｌ３２が設けられており、該最終段のフィルタブロック１９４からの出力が共通に入力される。
【００６２】
周波数Ｆｓの外部からの前記サンプリングクロックＣＫ１は、２つのΔΣ変調部１２１，１２２および２ｂｉｔデコーダ１８１，１８２に共通に与えられるとともに、前記第１のラッチ回路Ｌ１および第２のラッチ回路Ｌ２１，Ｌ２２に与えられて、これらの回路のサンプリング（ラッチ動作）に使用される。
【００６３】
これに対して、前記分周回路Ａにおいて、１／２に分周された周波数Ｆｓ／２の前記サンプリングクロックＣＫ２は、一方の２ｂｉｔデコーダ１８１と、それに対応したスイッチ素子ＳＷ１１，ＳＷ２１，ＳＷ３１および出力ラッチ回路Ｌ３１に与えられる。また、前記インバータＢにおいて、前記サンプリングクロックＣＫ２を反転したサンプリングクロック／ＣＫ２は、他方の２ｂｉｔデコーダ１８２と、それに対応したスイッチ素子ＳＷ１２，ＳＷ２２，ＳＷ３２および出力ラッチ回路Ｌ３２に与えられる。
【００６４】
したがって、前記サンプリングクロックＣＫ１がアクティブとなったタイミングで２ｂｉｔデコーダ１８１から出力されたマルチビットのデータは、サンプリングクロックＣＫ２がアクティブのハイレベルであると、スイッチ素子ＳＷ１１を介して第１のラッチ回路Ｌ１にラッチされ、スイッチ素子ＳＷ２１を介して第２のラッチ回路Ｌ２１にラッチされる。その後、スイッチ素子ＳＷ３１を介して係数器Ｈに入力され、予め定める係数Ｋが乗算されて、加算器Ｍによって前記第１のラッチ回路Ｌ１からの出力に加算される。こうして、最終のデータは、前記第２のラッチ回路Ｌ２１にラッチされる。同様のことが残余のフィルタブロック１９２〜１９４で行われ、フィルタ処理されたデータが、最終段のフィルタブロック１９４から、前記サンプリングクロックＣＫ２に応答して、出力ラッチ回路Ｌ３１にラッチされ、次のサンプリングクロックＣＫ２による更新タイミングまで保持される。
【００６５】
同様に、前記サンプリングクロックＣＫ１がアクティブとなったタイミングで２ｂｉｔデコーダ１８２から出力されたマルチビットのデータは、サンプリングクロック／ＣＫ２がアクティブのハイレベルであると、スイッチ素子ＳＷ１２を介して第１のラッチ回路Ｌ１にラッチされ、スイッチ素子ＳＷ２２を介して第２のラッチ回路Ｌ２２にラッチされる。その後、スイッチ素子ＳＷ３２を介して係数器Ｈに入力され、予め定める係数Ｋが乗算されて、加算器Ｍによって前記第１のラッチ回路Ｌ１からの出力に加算される。こうして得られたフィルタ処理されたデータは、最終段のフィルタブロック１９４から、前記サンプリングクロック／ＣＫ２に応答して、出力ラッチ回路Ｌ３２にラッチされ、次のサンプリングクロック／ＣＫ２による更新タイミングまで、保持される。
【００６６】
したがって、サンプリングクロックＣＫ１の周波数Ｆｓの１／２の周波数で、相互に位相が１／２周期だけずれたサンプリングクロックＣＫ２，／ＣＫ２を用いて、上述のように係数器Ｈを時分割で使用することで、該係数器Ｈを共用することができる。これによって、加算器およびシフタで構成され、前記ローパスフィルタ部１３において格段のチップ面積を消費する該係数器Ｈのチップ面積を略１／２に縮小することができる。
【００６７】
また、２ｂｉｔデコーダ１８１側と、２ｂｉｔデコーダ１８２側とで、第１のラッチ回路Ｌ１および加算器Ｍを共用しているので、さらにチップ面積を縮小することができる。
【００６８】
前記２つの出力ラッチ回路Ｌ３１，Ｌ３２からの出力は、たとえば前記光ピックアップ２２のフォーカシングとトラッキングとに、それぞれ使用される。この図５では、１系統しか図示していないけれども、前記出力ラッチ回路Ｌ３１，Ｌ３２からの出力を用いたサーボ動作を、以下に説明する。前記出力ラッチ回路Ｌ３１，Ｌ３２からのマルチビットのデータは、サーボ信号処理ＤＳＰ２５に入力され、信号処理が施されて制御量データに演算される。前記制御量データは、Ｄ／Ａコンバータ２６においてアナログ信号に変換され、アナログドライバ２７で増幅されてピックアップアクチュエータ２８が駆動される。こうして光ディスク記録／再生装置におけるデジタルサーボループが形成される。
【００６９】
ここで、前記フィルタブロック１９１〜１９４のカットオフ周波数ｆｃは、前記光ピックアップ２２の高次共振周波数ｆｏより低く設定されている。前記光ピックアップ２２では、ピックアップアクチュエータ２８が機械的な振動を起こし、共振を生じる。この共振には、一般的に低次共振と高次共振とがあり、低次共振の周波数は、数十Ｈｚ程度であり、サーボによって押さえ込むことができ、問題になることはない。
【００７０】
しかしながら、光ピックアップ２２の構造上、高次共振の大きいピックアップでは、高次共振の影響で、共振周波数付近のゲインが上がってゲイン余裕が少なくなった状態となり、エラー信号の高域成分ノイズ等で励振され、発振することがある。発振が生じると、ディスクのＲＦ信号が読み取れず、エラーレートの増加を招き、正常な記録／書込みができなくなる。
【００７１】
そこで、前記のようにフィルタブロック１９１〜１９４のカットオフ周波数ｆｃを、前記光ピックアップ２２の高次共振周波数ｆｏより低く設定することで、光ピックアップ２２の高次共振の影響を少なくすることができる。
【００７２】
一方、サーボ系はループを形成しており、系を安定にするためには、各部分で起こる信号遅延を最小にすることが必要になる。前記位相遅れが大きくなると、発振や制動不足による不安定が生じ、対応策として、通常、位相補正回路を用いて、サーボループ系の位相余裕、ゲイン余裕の確保が行われる。
【００７３】
ところが、この１ビットＡ／Ｄコンバータは、前記位相遅れが少ないので、位相余裕およびゲイン余裕を確保することが容易になる。すなわち、Ａ／Ｄの変換速度に着目すると、たとえばＦｓ＝１０ＭＨｚ、Ｆｓ／２＝５ＭＨｚであり、この場合、前記フィルタブロック１９１〜１９４および出力ラッチ回路Ｌ３１，Ｌ３２は、２００ｎｓｅｃ毎にＡＤ変換したデータを出力する。一方、上記のようなサーボループにおいて、ＡＤ変換遅れ＝位相余裕、ゲイン余裕の減少になる。しかしながら、上述のようなオーバーサンプリングを用いたデルタシグマ型マルチビットＡ／Ｄコンバータは、変換遅れが非常に少なく、たとえば図５の例では、２ｂｉｔデコーダ１８１，１８２、フィルタブロック１９１〜１９４および出力ラッチ回路Ｌ３１，Ｌ３２による６クロック程度である。
【００７４】
これに対して、従来では、光ディスクのサーボには、逐次比較型のＡ／Ｄコンバータが用いられており、その変換速度は、取出すデータのビット数に応じて異なる。たとえば、１６ビットの場合で、理論的な最小値は、１６＋１＝１７クロックとなり、Ｆｓ＝５ＭＨｚ（本発明ではＦｓ／２に相当）の場合で、１７×２００＝３．４μｓｅｃとなる。一方、本発明では、６×２００＝１．２μｓｅｃであり、その差は２．２μｓｅｃとなる。
【００７５】
したがって、１０ＭＨｚの周波数に対する位相遅れの差は、（２．２／１００）＊３６０＝８ｄｅｇとなる。この数値は、逐次比較型の理論的な最高速度での試算によるものであり、逐次比較型では、入力側にサンプルホールド回路が必要になり、遅れ時間はもっと大きくなる。
【００７６】
こうして、本発明のＡ／Ｄコンバータ２１では、一般的に光ディスクサーボ系に必要な位相余裕およびゲイン余裕の確保が容易になり、安定に動作させることができ、該光ディスクサーボに最も適したＡ／Ｄコンバータと言うことができる。
【００７７】
また、図５には、前記図６で示す従来のＡ／Ｄコンバータ１を用いた場合のサーボループを仮想線で示す。従来のＡ／Ｄコンバータ１では、プリアンプ２３からのエラー信号は、先ずアンチ・エリアジング・フィルタ３１に入力され、後段装置であるサーボ信号処理ＤＳＰ２５の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるカットオフ周波数ｆｃ以下の成分が濾波される。これは、前記サーボ信号処理ＤＳＰ２５のサンプリング周波数Ｆｓｄの１／２以上の周波数成分をカットして、折り返し雑音を無くすためである。その後、前記エラー信号は、前記Ａ／Ｄコンバータ１（逐次比較型）に入力され、マルチビット信号に変換されて前記サーボ信号処理ＤＳＰ２５に入力される。
【００７８】
これに対して、本発明では、前記フィルタブロック１９１〜１９４のカットオフ周波数ｆｃはまた、ｆｃ≦Ｆｓｄ／２となるように設定される。前記サンプリング周波数Ｆｓｄは、たとえば１００ｋＨｚであり、この場合カットオフ周波数ｆｃは５０ｋＨｚ以下に選ばれる。
【００７９】
これによって、前記サーボ信号処理ＤＳＰ２５に入力されるマルチビット信号には、前記５０ｋＨｚより高い成分は無くなり、前記アンチ・エリアジング・フィルタ３１を、前記前記ローパスフィルタ部１３で兼用することができ、後段装置におけるアンチ・エリアジング・フィルタ３１を削減し、コストを大幅に削減することができる。
【００８０】
なお、本発明に類似した構成として、たとえば特開平５−２１８８０１号公報を挙げることができる。この先行技術は、オーバーサンプリングされた信号をマルチビットに変換する際に、動作速度を低減するために、信号を間引くフィルタである。この先行技術でも、重みを導入しているけれども、相互に連続する３個の１ビット信号における”１”の数を重みとし、それを係数と乗算してマルチビット信号を作成しているのに対して、本発明では、２ｂｉｔデコーダ１８において、１ビット信号を２個ずつに区切って、対応するマルチビットデータを作成し、その後にフィルタ処理を行うので、サンプリング周波数Ｆｓの１／２の周波数でデータを出力し、全く異なる構造のデコーダである。以下に、この特開平５−２１８８０１号との作用効果を詳しく説明する。
（１）要約には“ ・・３つの連続するデータ・・・ ”の記載があり、Ａ，Ｂ，Ｃの３個のシリアルデータを制御回路に入力し、Ｆｓを１／２に落とす構造である。したがって、本発明と類似しているが、上述のように、本発明は、Ｆｓを１／２落とすための手段として、Ａ，Ｂの２個のデータを用いている。よって重みを算出するアルゴリズムが全く異なる。
（２）また、上述のように、先行技術は、Ａ，Ｂ，Ｃの３個のシリアルデータでＦｓを１／２に落とす構造であるのに対して、本発明は、３個のシリアルデータであればＦｓを１／３に落とすことができるので、アルゴリズムが全く異なる。
（３）本発明は、図５で示すように、時分割で複数のＡＤＣを処理する機能があるのに対して、先行技術は、時分割機能が無く、ＡＤＣとアキュムレータとが対になる構造で、時間当りの演算量を半分にするのが目的である。
（４）先行技術の明細書の第００１１段落には、“３個のデータが２回入力・・・”とあるのに対して、本発明は２個のデータを重みに置換えて、デジタルフィルタに入力しているので、構造が異なる。また、ＲＯＭやスケラーを持っておらず基本的な構造が異なる。
（５）先行技術では、制御論理部で、図２に（重み０）、（重み２）を発生する回路が記載されているが、制御論理部はこれだけでは構成できず、回路規模としては大きい。これに対して、本発明の重みを発生する回路は、前記図４で示すように、非常に簡単なロジック回路構成である。
【００８１】
また、特開昭６２−２６９４２３号公報には、デルタシグマ変調回路において、積分器の信号電圧を抑えるために、量子化出力を３値でフィードバックすることが示されているけれども、本発明は、マルチビット出力で、そのマルチビット出力の選択を３値で行うものであり、この先行技術も本発明とは全く異なるものである。
【００８２】
また、上述の例では、ＣＫ１とＣＫ２との周波数の比率、すなわちデコードするデータのビット数ｎは、２：１を例として説明しているけれども、デジタルフィルタ部１３の対応可能なサンプリング周波数に対応して、適宜選択されればよい。さらにまた、本発明を実現するために必要なローパスフィルタ部１９は、次数、回路構成に関係なく、どのような形式でも適用することができる。また、ＤＣ帯域が不要であれば、バンドパスフィルタで構成されてもよい。
【００８３】
【発明の効果】
本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、入力されたアナログ信号を所望とするサンプリング周波数より高い周波数で一旦オーバーサンプリングし、１ビット信号に変換するデルタシグマ変調部と、前記デルタシグマ変調部からの１ビット信号を前記所望とするサンプリング周波数のマルチビット信号に変換するためのデコード部およびローパスフィルタ部を有するデジタルフィルタ部とを備えて構成されるデルタシグマ型マルチビットＡ／Ｄコンバータにおいて、前記デコード部における１ビット信号からマルチビット信号への変換処理を、予め定める複数ｎのビット単位に纏めて行う。
【００８４】
それゆえ、前記デルタシグマ変調部とデジタルフィルタ部とを同期させるにあたって、ローパスフィルタ部のクロック信号は、デコード部においてデータが前記複数ｎビット単位に纏められているので、デルタシグマ変調部のサンプリングクロックに対して、周波数が１／ｎ、かつ位相が同期した信号とすればよく、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【００８５】
または、前記ローパスフィルタ部が従来と同じ周波数のクロックに追従可能な場合は、デルタシグマ変調部のサンプリング周波数をｎ倍とし、たとえば図２（ｂ）で示す従来の回路に対して、図２（ａ）で示すように、ノイズフロアを低下させることができる。
【００８６】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、ｎ＝２とするとき、前記デコード部を、前記１ビット信号を１ビット分遅延する遅延器と、前記遅延器の入出力データが入力されるＡＮＤゲートと、前記遅延器の入出力データが入力されるＮＯＲゲートと、前記マルチビット信号のそれぞれのビットの出力を導出するために、各ビット間で並列に設けられ、前記ＡＮＤゲートの出力が最上位ビットを除く下位側ビットに与えられるとともに、前記ＮＯＲゲートの出力が最上位ビットおよび最下位ビットに与えられるダイオードとを備えて構成する。
【００８７】
それゆえ、前記デコード部を具体的に構成することができる。
【００８８】
さらにまた、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、ローパスフィルタ部の能力が高く、デルタシグマ変調部のサンプリングクロックに追従できる場合には、デコード部からの入力データをラッチする第１のラッチ回路と、前記第１のラッチ回路からのデータをラッチする第２のラッチ回路とには前記デルタシグマ変調部と等しいサンプリングクロックを与え、一方、この第２のラッチ回路を、ｎチャネル分設ける。そして、第１のラッチ回路の入力側、第２のラッチ回路の入力側および出力側にスイッチ素子をそれぞれ設けるとともに、最終段のフィルタブロックの出力側に出力ラッチ回路をそれぞれのチャネル分設けて、これらを前記デルタシグマ変調部の１／ｎの周波数で、かつ相互に位相が１／ｎ周期だけずれたサンプリングクロックで駆動する。
【００８９】
それゆえ、デジタルフィルタ処理のための係数器を各チャネル間で時分割で使用し、加算器およびシフタで構成され、前記ローパスフィルタ部において格段のチップ面積を消費する係数器のチップ面積を略１／ｎに縮小することができる。加えて、前記第１のラッチ回路および加算器も共用し、さらにチップ面積を縮小することができる。
【００９０】
また、本発明のデルタシグマ型マルチビットＡ／Ｄコンバータは、以上のように、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、後段装置の有するサンプリング周波数Ｆｓｄに対して、ｆｃ≦Ｆｓｄ／２となるように設定する。
【００９１】
それゆえ、後段装置において、そのサンプリング周波数Ｆｓｄの１／２以上の周波数成分をカットして、折り返し雑音を無くすアンチ・エリアジング・フィルタを、前記ローパスフィルタ部で兼用することができ、前記後段装置におけるアンチ・エリアジング・フィルタを削減し、コストを大幅に削減することができる。
【００９２】
さらにまた、本発明の光ディスク記録／再生装置は、以上のように、前記のデルタシグマ型マルチビットＡ／Ｄコンバータを光ピックアップのサーボ用として使用する光ディスク記録／再生装置であって、前記ローパスフィルタ部におけるカットオフ周波数ｆｃを、前記光ピックアップの高次共振周波数ｆｏより低く設定する。
【００９３】
それゆえ、光ピックアップの高次共振の影響を少なくすることができる。
【００９４】
また、本発明のダウンサンプリング方法は、以上のように、１ビット信号を所望とする低いサンプリング周波数のマルチビット信号に変換するダウンサンプリング方法において、前記１ビット信号を予め定める複数のビット単位に纏めるステップと、纏められた前記複数のビット当りの“１”の数を計数するステップと、前記計数の結果に対応したマルチビット信号値を選択するステップと、前記選択されたマルチビット信号の周波数帯域を前記所望とするサンプリング周波数に対応した周波数帯域に制限するローパスフィルタ処理のステップとを含む。
【００９５】
それゆえ、１ビット信号からマルチビット信号に変換するデコード部に比べて、ローパスフィルタ部のサンプリングクロックを、前記１ビット信号をｎビット単位に纏める場合、周波数が１／ｎ、かつ位相が同期した信号とすればよく、広帯域の信号に対応するにあたって、ローパスフィルタ部のクロック周波数を１／ｎに抑えることができ、容易に対応することができる。また、前記クロック周波数の抑制によって、消費電力を削減することができるとともに、安価なプロセスを使用し、製作コストも大幅に削減することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のデルタシグマ型マルチビットＡ／Ｄコンバータの概略的構成を示すブロック図である。
【図２】本発明の回路と従来の回路とのノイズスペクトラム特性を示すグラフである。
【図３】図１で示すＡ／Ｄコンバータにおける２ｂｉｔデコーダの基本動作を説明するための波形図である。
【図４】表２のような８ｂｉｔのマルチビット信号を作成する２ｂｉｔデコーダの具体的な一構成例を示すブロック図である。
【図５】図１で示すＡ／Ｄコンバータの一使用例である光ディスク記録／再生装置のサーボ回路の電気的構成を示すブロック図である。
【図６】典型的な従来技術のデルタシグマ型マルチビットＡ／Ｄコンバータの概略的構成を示すブロック図である。
【符号の説明】
１１Ａ／Ｄコンバータ
１２；１２１，１２２ ΔΣ変調部
１３デジタルフィルタ部
１４アナログ積分器
１５１ビット量子化器
１６１ビットＤ／Ａコンバータ
１７減算器
１８；１８１，１８２２ｂｉｔデコーダ
１９ローパスフィルタ
２０分周回路
２１サーボ回路
２２光ピックアップ
２３プリアンプ
２４Ａ／Ｄコンバータ
５１遅延器
５２ＡＮＤゲート
５３ＮＯＲゲート
１９１〜１９４フィルタブロック
Ａ分周回路
Ｂインバータ
Ｄ０１，Ｄ０２；Ｄ１〜Ｄ７ダイオード
Ｌ１第１のラッチ回路
Ｌ２１，Ｌ２２第２のラッチ回路
Ｌ３１，Ｌ３２出力ラッチ回路
Ｈ係数器
Ｍ加算器
Ｒ０〜Ｒ７負荷抵抗
ＳＷ１１，ＳＷ１２；ＳＷ２１，ＳＷ２２；ＳＷ３１，ＳＷ３２スイッチ素子[0001]
BACKGROUND OF THE INVENTION
The present invention provides a delta-sigma type multi-bit in which an input analog signal is once oversampled into a 1-bit signal at a frequency higher than a desired sampling frequency and then converted into a multi-bit signal having the desired sampling frequency. The present invention relates to an A / D converter and an optical disk recording / reproducing apparatus using the A / D converter in an optical pickup servo system, and to a down-sampling method from the 1-bit signal to the multi-bit signal.
[0002]
[Prior art]
Among A / D converters that convert an analog input signal into a multi-bit digital signal, a high-speed and high-accuracy A / D converter has a high cost. Therefore, as suggested in Non-Patent Document 1 below, ΔΣ has recently attracted attention. Using modulation, as described above, the input analog signal is once oversampled into a 1-bit signal (PDM (pulse density modulation) signal) at a frequency higher than the desired sampling frequency, and then the desired sampling frequency. Thus, the high-speed and high-precision multi-bit A / D converter is realized at low cost.
[0003]
In addition, by using the ΔΣ modulation,
1. Simplification of the circuit
2. Low power consumption by simplifying the circuit as described above
3. High signal-to-noise ratio due to the effect of noise shaping
4). High-speed conversion with high sampling
5). Small differential error during A / D conversion
6). Can be used as anti-aliasing filter for low-pass filter
There are also advantages such as.
[0004]
As a means for converting the 1-bit signal output from the ΔΣ modulation unit into a multi-bit signal, the decoding unit in the digital filter unit converts the 1-bit signal into multi-bit data and passes it through the low-pass filter unit. Generally, a high-frequency noise component is removed to obtain a multi-bit digital signal.
[0005]
FIG. 6 is a block diagram showing a schematic configuration of a typical prior art delta-sigma multi-bit A / D converter 1. The A / D converter 1 generally includes a ΔΣ modulation unit 2 and a digital filter unit 3. In the ΔΣ modulation unit 2, the input analog signal is integrated in the analog integrator 4, converted into the 1-bit signal for each sampling clock CK in the 1-bit quantizer 5, and output to the digital filter unit 3. Is done. The obtained 1-bit signal is converted into an analog signal by the 1-bit D / A converter 6 and subtracted from the input analog signal by the subtractor 7, thus realizing the ΔΣ modulation.
[0006]
The 1-bit signal is represented by a binary value of 1 or 0 (HorL), which is assigned to a binary digital code of +1 (positive maximum value) and -1 (negative maximum value), and the digital filter unit 3 Given to. In the digital filter unit 3, the 1-bit signal is decoded into a multi-bit digital signal in the decoder 8 in accordance with the sampling clock CK, and further processed in the low-pass filter 9 and output to the outside.
[0007]
In addition, the following two prior arts can be mentioned as a structure similar to this invention. These prior arts and the present invention are compared in the embodiment of the invention for convenience of explanation.
[0008]
[Non-Patent Document 1]
Toru Kuroda: Prototype of 1-bit AD converter
(Radio Technology SEP. 1987, p37-44)
[0009]
[Patent Document 1]
JP-A-5-218801 (Publication date: August 27, 1993)
[0010]
[Patent Document 2]
JP 62-269423 A (publication date: November 21, 1987)
[0011]
[Problems to be solved by the invention]
In the A / D converter 1 configured as described above, it is necessary to use the same clock signal in order to synchronize the ΔΣ modulation unit 2 and the digital filter unit 3, and the sampling clock CK of the ΔΣ modulation unit 2 is used as the digital filter unit. Used for 3 clocks. The multi-bit digital signal is output from the low-pass filter 9 for each sampling clock CK. Therefore, when A / D conversion of a wideband signal is necessary, a high sampling frequency corresponding to the A / D conversion is required. As a result, the clock of the digital filter unit 3 must be increased at the same time. There is a problem that it becomes unstable easily due to a decrease in setup time and hold time. That is, in the A / D converter 1, the sampling clock CK is restricted by the maximum operating speed of the digital filter unit 3.
[0012]
An object of the present invention is to provide a delta-sigma type multi-bit A / D converter capable of supporting a wideband signal, an optical disc recording / reproducing apparatus using the same, and a downsampling method.
[0013]
[Means for Solving the Problems]
A delta-sigma type multi-bit A / D converter according to the present invention includes a delta-sigma modulation unit that once oversamples an input analog signal at a frequency higher than a desired sampling frequency and converts the analog signal into a 1-bit signal, and the delta-sigma modulation A delta-sigma type multi-bit A / D converter including a decoding unit for converting a 1-bit signal from the unit into a multi-bit signal having a desired sampling frequency and a digital filter unit having a low-pass filter unit The conversion processing from the 1-bit signal to the multi-bit signal in the decoding unit is performed in a plurality of predetermined bit units of n (n is an integer of 2 or more).
[0014]
According to the above configuration, since the 1-bit signal (PDM signal) represents the signal amplitude with a density of “1”, the 1-bit signal obtained by once over-sampling the input analog signal by the delta-sigma modulation unit, When the decoding unit of the digital filter unit collects a plurality of n-bit units, the weight of the data of the unit can be expressed by the number of “1”, and a multi-bit signal of the type of the weight is set. By outputting a multi-bit signal corresponding to the number of “1”, A / D conversion can be performed roughly.
[0015]
Here, when the 1-bit signals are converted into the multi-bit signals as they are without being collected as in the prior art, the multi-bit signals corresponding to the 1-bit signals are of two types, the maximum value and the minimum value. In the present invention, for example, when n = 2, three types (“1, 1” (“H, H”) and the maximum values “1”, “0, 0” (“L, L”) In the case of the minimum value “−1”, “0, 1” (“L, H”) or “1, 0” (“H, L”, the intermediate value “0”), n = In the case of 3, there are 4 types, and in the case of n = 4, there are 5 types. However, the low-pass filter unit of the digital filter unit performs low-pass filter processing to limit the frequency band of the multi-bit signal from the decoding unit to a frequency band corresponding to the desired sampling frequency, and the fine output to be actually output. If a multi-bit signal to be filtered is obtained by a feedback process or the like multiplied by a coefficient performed by a plurality of stages of the low-pass filter units, even if there are two types of multi-bit signals as in the prior art, Even if there are three or more types, the fine multi-bit signal that is actually output after processing becomes the same data, and there is no problem.
[0016]
On the other hand, when synchronizing the delta-sigma modulation unit and the digital filter unit, the clock signal of the low-pass filter unit has the data collected in units of the plurality of n bits in the decoding unit. On the other hand, the frequency may be 1 / n and the signal may be synchronized in phase. Therefore, when dealing with a wideband signal, the clock frequency of the low-pass filter unit can be suppressed to 1 / n, which can be easily dealt with. Further, by suppressing the clock frequency, it is possible to reduce power consumption, use an inexpensive process, and significantly reduce manufacturing costs.
[0017]
If the DC band is unnecessary, the low-pass filter unit may be a band-pass filter.
[0018]
In the delta-sigma multi-bit A / D converter according to the present invention, when n = 2, the decoding unit includes a delay unit that delays the 1-bit signal by 1 bit, and input / output data of the delay unit. An AND gate to be input, a NOR gate to which input / output data of the delay device is input, and an AND gate provided in parallel between each bit in order to derive an output of each bit of the multi-bit signal, Is provided to lower bits except the most significant bit, and the output of the NOR gate is provided with a diode provided to the most significant bit and the least significant bit.
[0019]
According to the above configuration, when n = 2, the decoding unit collectively decodes the 1-bit signal by 2 bits into a multi-bit signal, so that the delay unit delays the 1-bit signal by 1 bit, and the delay And an AND gate to which the input / output data of the delay unit is input and a NOR gate to which the input / output data of the delay unit is input, so that “1, 1”, “0, 0”, “0, It is possible to determine which of the three types of data, “1” or “1, 0”.
[0020]
When decoding the data into a multi-bit signal and outputting it, when the number of bits of the multi-bit signal is m, for example, m + 1 diodes are provided in parallel and the output of the AND gate excludes the most significant bit. Output through the m-1 diodes on the lower side, while the output of the NOR gate is output through the diode of the most significant bit, and the diode provided in the least significant bit on the AND gate side Is output through the diode of the least significant bit on the NOR gate side that has a wired OR relationship.
[0021]
Thus, for example, when m = 8, “01111111” is output for the input of “1,1”, “10000001” is output for the input of “0,0”, and “0,1” "00000000" is output for "" or "1,0" input. Thus, the decoding unit can be specifically configured. Note that a load resistor may be provided at the output of each bit as necessary.
[0022]
Furthermore, in the delta-sigma multi-bit A / D converter according to the present invention, the low-pass filter unit includes a first latch circuit that latches input data from the decode unit, and data from the first latch circuit. A second latch circuit that latches, a coefficient unit that multiplies an output from the second latch circuit by a predetermined coefficient, and a multiplication result in the coefficient unit is added to the data from the first latch circuit. One or a plurality of stages of filter blocks each including an adder that outputs to the second latch circuit, the decode unit and the second latch circuit are provided for n channels, and the second latch A switch element is provided on each of an input side and an output side of the circuit and an input side of the first latch circuit, and an output side of the final-stage filter block Output latch circuits for the n channels, a sampling clock equal to the delta-sigma modulation unit is applied to the first and second latch circuits, and a switch element and an output latch circuit for each channel are connected to the delta-sigma modulation unit The coefficient unit and the first latch circuit and the adder are shared between the channels by driving with a sampling clock having a frequency of 1 / n and a phase shifted by 1 / n period. Features.
[0023]
According to the above configuration, although the clock frequency of the low-pass filter unit can be suppressed to 1 / n with respect to the sampling clock of the delta-sigma modulation unit, the capability of the low-pass filter unit is high and the delta-sigma modulation unit When the sampling clock can be followed, the first and second latch circuits are supplied with a sampling clock equal to that of the delta-sigma modulation unit, while the second latch circuits are provided for n channels.
[0024]
In addition, a switching element corresponding to each of the n-channel decoding units is provided on the input side of the first latch circuit, and a switching element is provided on the input side and the output side of the second latch circuit. Output latch circuits for the respective channels are provided on the output side of the filter block, and these are driven by a 1 / n frequency of the delta-sigma modulation unit and a sampling clock whose phase is shifted by 1 / n period.
[0025]
Therefore, a coefficient unit for digital filter processing is used in a time-sharing manner between the respective channels, and is configured by an adder and a shifter. The chip area of the coefficient unit that consumes a significant chip area in the low-pass filter unit is approximately 1 / It can be reduced to n. In addition, the first latch circuit and the adder that feeds back the result of multiplying the coefficients are also provided as a single unit, which can also reduce the chip area.
[0026]
In the delta-sigma multi-bit A / D converter of the present invention, the cutoff frequency fc in the low-pass filter unit is set so that fc ≦ Fsd / 2 with respect to the sampling frequency Fsd of the subsequent stage device. It is characterized by.
[0027]
According to the above configuration, the low-pass filter unit can also be used as an anti-aliasing filter that eliminates aliasing noise by cutting a frequency component that is ½ or more of the sampling frequency Fsd in the subsequent apparatus. The anti-aliasing filter in the latter apparatus can be reduced, and the cost can be greatly reduced.
[0028]
Furthermore, the optical disk recording / reproducing apparatus of the present invention is an optical disk recording / reproducing apparatus that uses the delta sigma type multi-bit A / D converter for an optical pickup servo, and has a cutoff frequency in the low-pass filter unit. fc is set lower than the high-order resonance frequency fo of the optical pickup.
[0029]
According to said structure, the influence of the high order resonance of an optical pick-up can be decreased.
[0030]
The downsampling method of the present invention is a downsampling method for converting a 1-bit signal into a desired multi-bit signal having a low sampling frequency, and the step of collecting the 1-bit signal into a plurality of predetermined bit units. A step of counting the number of “1” s per the plurality of bits, a step of selecting a multi-bit signal value corresponding to a result of the counting, and a frequency band of the selected multi-bit signal is set as desired. And a low-pass filter processing step for limiting to a frequency band corresponding to the sampling frequency.
[0031]
According to the above configuration, since the 1-bit signal (PDM signal) represents the signal amplitude with a density of “1”, from the 1-bit signal having a high sampling frequency such as the 1-bit signal obtained by once over-sampling, In performing downsampling to convert to a desired multi-bit signal having a low sampling frequency, the 1-bit signal is first divided into a plurality of predetermined bits, and then the " Count the number of 1 ″. As a result, the density (ratio) of “1”, that is, the weight of the combined 1-bit signal, is obtained, and then the multi-bit signal value corresponding to the result of the counting is selected to input The generated 1-bit signal can be roughly converted into a multi-bit signal. Furthermore, a fine multi-bit signal to be actually output is obtained by performing low-pass filter processing for limiting the frequency band of the multi-bit signal to a frequency band corresponding to the desired sampling frequency.
[0032]
Therefore, compared to a decoding unit that converts a 1-bit signal into a multi-bit signal, a signal whose frequency is 1 / n and whose phase is synchronized when the sampling clock of the low-pass filter unit is collected in units of n bits. And it is sufficient. Therefore, when dealing with a wideband signal, the clock frequency of the low-pass filter unit can be suppressed to 1 / n, which can be easily dealt with. Further, by suppressing the clock frequency, it is possible to reduce power consumption, use an inexpensive process, and significantly reduce manufacturing costs.
[0033]
If the DC band is unnecessary, the low-pass filter unit may be a band-pass filter.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below with reference to FIGS.
[0035]
FIG. 1 is a block diagram showing a schematic configuration of a delta-sigma multi-bit A / D converter 11 according to an embodiment of the present invention. The A / D converter 11 generally includes a ΔΣ modulation unit 12 and a digital filter unit 13. In the ΔΣ modulation unit 12, the input analog signal is integrated in the analog integrator 14, converted into the 1-bit signal for each sampling clock CK 1 in the 1-bit quantizer 15, and output to the digital filter unit 13. Is done. The obtained 1-bit signal is converted into an analog signal by the 1-bit D / A converter 16 and subtracted from the input analog signal by the subtractor 17 and negatively fed back. Thus, the average value voltage of the 1-bit signal is always analog. Following the input signal, the ΔΣ modulation is realized.
[0036]
It should be noted that in the present invention, the digital filter unit 13 includes a 2-bit decoder 18, a low-pass filter 19, and a frequency dividing circuit 20. The 1-bit signal is a digital code represented by a binary value of 1 or 0 (HorL). In this embodiment, the 2-bit decoder 18 collects the data in units of 2 bits, decodes the data into three values, The data is converted into bit data and input to the low-pass filter 19. The low pass filter 19 processes the input multi-bit digital signal and outputs it to the outside.
[0037]
Therefore, the sampling clock of the low-pass filter 19 and the output clock CK2 from the 2-bit decoder 18 to the low-pass filter 19 have a frequency half that of the sampling clock CK1, and therefore the digital clock unit 13 includes the sampling clock CK1. A frequency dividing circuit 20 is provided to divide the frequency by ½.
[0038]
Here, although the cut-off frequency of the low-pass filter 19 depends on the sampling clock, even if the sampling clock is lowered to CK2 by changing a coefficient of the low-pass filter 19 described later, the cut-off frequency, etc. Filtering characteristics can be maintained.
[0039]
Therefore, when A / D conversion of a wideband signal is required, oversampling requires a high sampling frequency CK1 commensurate with it, and as a result, the clock frequency of the digital filter unit 13 must be increased at the same time. The sampling frequency CK2 of the low-pass filter 19 can be lowered, and the setup time and hold time of the flip-flop can be sufficiently secured to improve the stability. In this way, the sampling clock CK1 is not limited by the maximum operating speed of the low-pass filter 19, and a delta-sigma type multi-bit A / D converter that can handle a wideband signal can be realized.
[0040]
FIG. 2 shows noise spectrum characteristics of the circuit of the present invention and the conventional circuit. An example in which only 5 MHz can be secured as the sampling frequency of the low-pass filters 19 and 9 is shown. In the conventional circuit shown in FIG. 2B, the sampling frequency of the ΔΣ modulator 12 is also 5 MHz. In contrast, in the circuit of the present invention shown in FIG. 2A, the sampling frequency is 10 MHz. The analog signal input to the ΔΣ modulators 12 and 2 is 3 kHz and has a level of −30 dBV.
[0041]
As is clear by comparing FIG. 2A and FIG. 2B, it is understood that the noise floor is reduced by about 3 to 5 dB in the circuit of the present invention.
[0042]
The basic operation of the 2-bit decoder 18 will be described below with reference to FIG. From the ΔΣ modulator 12, a 1-bit signal represented by a binary value of 1or0 is output in accordance with the sampling clock CK1. The 2-bit decoder 18 first divides this binary digital signal in units of two clocks and decodes it into a 2-bit signal. That is, two clocks of the sampling clock CK1 are replaced with a 2-bit signal. There are four types of values, 00b, 01b, 10b, and 11b, that can be expressed by the 2-bit signal. Since the 1-bit signal is a method that represents an analog signal with coarse and dense pulses, 01b and 10b are considered in terms of weights. It has the same weight and can be organized into ternary information. For this reason, the 2-bit decoder 18 decodes the 1-bit signal using a decoding circuit having the relationship shown in Table 1.
[0043]
[Table 1]

[0044]
Next, the decoded weight signal is converted into multi-bit data and supplied to the low-pass filter 19. That is, the 1-bit signal is serial / parallel converted in units of 2 bits. Table 2 shows an example of the state of conversion from a 1-bit signal to a multi-bit signal. In the example of Table 2, the multi-bit signal is 8 bits, and three data values are used, 01111111b, 00000000b, and 10000000b. In the 1-bit signal in units of 2 bits, 11b, 10b, and 01b are used. And 00b. When the multi-bit signal is expressed in hexadecimal, it becomes 7Fh, 00h, and 81h.
[0045]
[Table 2]

[0046]
FIG. 4 is a block diagram showing a specific example of the configuration of the 2-bit decoder 18 that creates an 8-bit multi-bit signal as shown in Table 2 above. The 2-bit decoder 18 receives a delay unit 51 that delays the 1-bit signal by one bit, an AND gate 52 that receives input / output data of the delay unit 51, and input / output data of the delay unit 51. The NOR gate 53 includes diodes D01 and D02; D1 to D7 that are provided in parallel to each other and output a multi-bit signal of each bit, and load resistors R0 to R7.
[0047]
As described above, the 2-bit decoder 18 collectively decodes the 1-bit signal by 2 bits into a multi-bit signal, so that the delay unit 51 that delays the 1-bit signal by one bit, and the input / output of the delay unit 51 By providing an AND gate 52 and a NOR gate 53 to which data is input, three types of data of “1, 1”, “0, 0”, “0, 1” or “1, 0” are provided. It is possible to determine which one is.
[0048]
When the data is decoded into a multi-bit signal and output, the diodes D01, D02; D1 to D7 are provided in parallel as described above, and the output of the AND gate 52 is the lower-side diode D01 excluding the most significant bit. , D1 to D6, and the output of the NOR gate 53 is output via the most significant bit diode D7 and the diode D01 provided in the least significant bit on the AND gate 52 side. It is output via the diode D02 of the least significant bit on the side of the NOR gate 53 that has a wired OR relationship.
[0049]
As a result, as shown in Table 2, “01111111” is output for the “1,1” input, “10000001” is output for the “0,0” input, and “0, “00000000” is output for an input of “1” or “1,0”.
[0050]
Note that the load resistors R0 to R7 provided at the output of each bit may be provided as necessary.
[0051]
The three types of data obtained by coarse A / D conversion in this way are converted into a fine multi-bit signal by being repeatedly filtered in the low-pass filter 19 as will be described later.
[0052]
Here, when the 1-bit signals are converted into the multi-bit signals as they are without being collected as in the prior art, the multi-bit signals corresponding to the 1-bit signals are of two types, the maximum value and the minimum value. In the present invention, as described above, when n = 2, for example, when there are three types (“1, 1” (“H, H”), the maximum values “1”, “0, 0” (“ L, L ”), the minimum value“ −1 ”,“ 0, 1 ”(“ L, H ”) or“ 1, 0 ”(“ H, L ”), the intermediate value“ 0 ”. ”), 4 types when n = 3, and 5 types when n = 4. However, the low-pass filter 19 of the digital filter unit 13 performs low-pass filter processing for limiting the frequency band of the multi-bit signal from the 2-bit decoder 18 to a frequency band corresponding to a desired sampling frequency, so that the fine output to be actually output is performed. If a multi-bit signal to be filtered is obtained by a feedback process or the like multiplied by a coefficient performed by a plurality of stages of the low-pass filters 19, even if there are two types of multi-bit signals as in the prior art, Even if there are three or more types, the fine multi-bit signal that is actually output after processing becomes the same data, and there is no problem.
[0053]
In the above-described example, CK1: CK2 = 2: 1, that is, 1-bit signals are serially / parallel-converted in units of 2 bits, but may be combined in arbitrary n-bit units. Examples of n = 3 are shown in Table 3, and examples of n = 4 are shown in Table 4. As described above, since the 1-bit signal represents the signal amplitude with a density of “1”, the 1-bit signal is weighted by the number of “1” s in n-bit units, decoded according to the following table, and replaced with multi-bit data.
[0054]
Here, it is important for the code conversion in the case of fractions to set the ratio correctly. Further, it is not always necessary to assign “+1” as the positive maximum value of the weight. If n = 3 in Table 3 is set to +0.999, the maximum dynamic range is slightly narrowed and the fraction is generated. Can be eliminated.
[0055]
[Table 3]

[0056]
[Table 4]

[0057]
FIG. 5 is a block diagram showing an electrical configuration of the servo circuit 21 of the optical disc recording / reproducing apparatus, which is an example of use of the A / D converter 11 configured as described above. The servo circuit 21 controls focusing and tracking of the optical pickup 22. First, a signal obtained by the optical pickup 22 is input to a preamplifier 23 to reproduce an information signal, and an error signal used for the focusing and tracking servo is created. The error signal is input to the A / D converter 24 as the analog signal.
[0058]
The A / D converter 24 is based on the A / D converter 11 of FIG. 1, but the A / D converter 24 has a high capability of the low-pass filter unit 13 and the sampling of the delta-sigma modulation unit 12. The configuration can follow the clock CK1. Then, the ½ frequency drop to the sampling clock CK2 by the 2-bit decoder 18 is used by providing two channels of the ΔΣ modulator 12 and the 2-bit decoder 18.
[0059]
That is, the ΔΣ modulation unit 12 is provided with two channels in parallel as indicated by

reference numerals

121 and 122, and similarly the 2-bit decoder 18 is provided with two channels in parallel as indicated by

reference numerals

181 and 182. ing. However, it should be noted that in this servo circuit 21, four stages of filter blocks corresponding to the low-pass filter 19 are provided as indicated by

reference numerals

191, 192, 193, 194. The filter blocks 191 to 194 are divided in time by the ΔΣ modulation unit 121 and the 2-bit decoder 181 and the ΔΣ modulation unit 122 and the 2-bit decoder 182 only by providing the number of stages necessary for the realization. Is to be used and shared. The filter block may be fewer than the four stages as long as the desired filter processing can be realized, and five or more stages are provided so that the filter block can be realized if the desired filter processing cannot be realized. May be.
[0060]
The filter block 191 includes a first latch circuit L1 that latches input data from the 2-

bit decoders

181 and 182; second latch circuits L21 and L22 that latch data from the first latch circuit L1; Switch elements SW11 and SW12 provided on the input side of the first latch circuit L1, a coefficient unit H for multiplying the outputs from the second latch circuits L21 and L22 by a predetermined coefficient, and multiplication by the coefficient unit H The result is added to the data from the first latch circuit L1 and output to the second latch circuits L21 and L22, and the input side and the output side of the second latch circuits L21 and L22, respectively. The switch elements SW21 and SW22; SW31 and SW32 provided are provided. The remaining filter blocks 192 to 194 are configured in the same manner as the filter block 191.
[0061]
On the other hand, a ½ frequency divider A and an inverter B are provided in common to the filter blocks 191 to 194. Also, two output latch circuits L31 and L32 are provided on the output side of the final stage filter block 194, and the output from the final stage filter block 194 is input in common.
[0062]
The sampling clock CK1 from the outside of the frequency Fs is supplied in common to the two

ΔΣ modulators

121 and 122 and the 2-

bit decoders

181 and 182 and is supplied to the first latch circuit L1 and the second latch circuits L21 and L22. Given and used for sampling (latch operation) of these circuits.
[0063]
On the other hand, in the frequency dividing circuit A, the sampling clock CK2 having the frequency Fs / 2 divided by ½ is one 2-bit decoder 181 and corresponding switch elements SW11, SW21, SW31 and outputs. This is applied to latch circuit L31. In the inverter B, the sampling clock / CK2 obtained by inverting the sampling clock CK2 is supplied to the other 2-bit decoder 182, the switch elements SW12, SW22, SW32 and the output latch circuit L32 corresponding thereto.
[0064]
Therefore, the multi-bit data output from the 2-bit decoder 181 at the timing when the sampling clock CK1 becomes active, the first latch circuit L1 via the switch element SW11 when the sampling clock CK2 is active high level. And is latched by the second latch circuit L21 via the switch element SW21. Thereafter, it is input to the coefficient unit H through the switch element SW31, multiplied by a predetermined coefficient K, and added by the adder M to the output from the first latch circuit L1. Thus, the final data is latched by the second latch circuit L21. The same is performed in the remaining filter blocks 192 to 194, and the filtered data is latched in the output latch circuit L31 in response to the sampling clock CK2 from the last-stage filter block 194, and the next sampling is performed. It is held until the update timing by the clock CK2.
[0065]
Similarly, the multi-bit data output from the 2-bit decoder 182 at the timing when the sampling clock CK1 becomes active, the first latch via the switch element SW12 when the sampling clock / CK2 is at the active high level. It is latched by the circuit L1 and latched by the second latch circuit L22 via the switch element SW22. Thereafter, it is input to the coefficient unit H through the switch element SW32, multiplied by a predetermined coefficient K, and added by the adder M to the output from the first latch circuit L1. The filtered data obtained in this way is latched by the output latch circuit L32 in response to the sampling clock / CK2 from the last-stage filter block 194 and held until the next update timing by the sampling clock / CK2. The
[0066]
Therefore, the coefficient unit H is used in a time-sharing manner as described above by using the sampling clocks CK2 and / CK2 whose phases are shifted from each other by a half cycle at a frequency that is 1/2 the frequency Fs of the sampling clock CK1. Thus, the coefficient unit H can be shared. As a result, the chip area of the coefficient unit H, which includes an adder and a shifter and consumes a significant chip area in the low-pass filter unit 13, can be reduced to approximately ½.
[0067]
Further, since the first latch circuit L1 and the adder M are shared by the 2-bit decoder 181 side and the 2-bit decoder 182 side, the chip area can be further reduced.
[0068]
The outputs from the two output latch circuits L31 and L32 are used, for example, for focusing and tracking of the optical pickup 22, respectively. Although only one system is shown in FIG. 5, the servo operation using the outputs from the output latch circuits L31 and L32 will be described below. Multi-bit data from the output latch circuits L31 and L32 is input to the servo signal processing DSP 25, subjected to signal processing, and calculated as control amount data. The control amount data is converted into an analog signal by the D / A converter 26, amplified by the analog driver 27, and the pickup actuator 28 is driven. Thus, a digital servo loop in the optical disk recording / reproducing apparatus is formed.
[0069]
Here, the cut-off frequency fc of the filter blocks 191 to 194 is set lower than the high-order resonance frequency fo of the optical pickup 22. In the optical pickup 22, the pickup actuator 28 causes mechanical vibration and resonance. This resonance generally has a low-order resonance and a high-order resonance, and the frequency of the low-order resonance is about several tens of Hz and can be suppressed by the servo, so that there is no problem.
[0070]
However, due to the structure of the optical pickup 22, a pickup having a large high-order resonance causes a gain near the resonance frequency to increase due to the influence of the high-order resonance, resulting in a state where the gain margin is reduced. Excited and may oscillate. When oscillation occurs, the RF signal of the disk cannot be read, the error rate increases, and normal recording / writing cannot be performed.
[0071]
Therefore, by setting the cut-off frequency fc of the filter blocks 191 to 194 to be lower than the high-order resonance frequency fo of the optical pickup 22 as described above, the influence of the high-order resonance of the optical pickup 22 can be reduced. .
[0072]
On the other hand, the servo system forms a loop, and in order to stabilize the system, it is necessary to minimize the signal delay occurring in each part. When the phase delay increases, instability due to oscillation or insufficient braking occurs, and as a countermeasure, the phase margin and gain margin of the servo loop system are usually secured by using a phase correction circuit.
[0073]
However, since the 1-bit A / D converter has a small phase delay, it is easy to ensure a phase margin and a gain margin. That is, focusing on the A / D conversion speed, for example, Fs = 10 MHz and Fs / 2 = 5 MHz. In this case, the filter blocks 191 to 194 and the output latch circuits L31 and L32 are AD-converted data every 200 nsec. Is output. On the other hand, in the servo loop as described above, AD conversion delay = phase margin and gain margin are reduced. However, the delta-sigma type multi-bit A / D converter using oversampling as described above has very little conversion delay. For example, in the example of FIG. 5, the 2-

bit decoders

181 and 182, the filter blocks 191 to 194, and the output latch It is about 6 clocks by the circuits L31 and L32.
[0074]
On the other hand, a successive approximation type A / D converter is conventionally used for the servo of the optical disk, and the conversion speed varies depending on the number of bits of data to be extracted. For example, in the case of 16 bits, the theoretical minimum value is 16 + 1 = 17 clocks, and in the case of Fs = 5 MHz (corresponding to Fs / 2 in the present invention), 17 × 200 = 3.4 μsec. On the other hand, in the present invention, 6 × 200 = 1.2 μsec, and the difference is 2.2 μsec.
[0075]
Therefore, the difference in phase delay with respect to the frequency of 10 MHz is (2.2 / 100) * 360 = 8 deg. This value is based on a trial calculation at the theoretical maximum speed of the successive approximation type. In the successive approximation type, a sample hold circuit is required on the input side, and the delay time is further increased.
[0076]
Thus, in the A / D converter 21 of the present invention, it is easy to secure a phase margin and a gain margin that are generally required for an optical disk servo system, and the A / D converter 21 can be stably operated. It can be said to be a D converter.
[0077]
In FIG. 5, a servo loop in the case of using the conventional A / D converter 1 shown in FIG. 6 is indicated by a virtual line. In the conventional A / D converter 1, the error signal from the preamplifier 23 is first input to the anti-aliasing filter 31, and fc ≦ Fsd / with respect to the sampling frequency Fsd of the servo signal processing DSP 25 which is a subsequent device. A component having a cutoff frequency fc of 2 or less is filtered. This is for cutting off frequency components that are 1/2 or more of the sampling frequency Fsd of the servo signal processing DSP 25 to eliminate aliasing noise. Thereafter, the error signal is input to the A / D converter 1 (successive comparison type), converted into a multi-bit signal, and input to the servo signal processing DSP 25.
[0078]
On the other hand, in the present invention, the cut-off frequency fc of the filter blocks 191 to 194 is also set to satisfy fc ≦ Fsd / 2. The sampling frequency Fsd is, for example, 100 kHz. In this case, the cut-off frequency fc is selected to be 50 kHz or less.
[0079]
As a result, the multi-bit signal input to the servo signal processing DSP 25 has no component higher than the 50 kHz, and the anti-aliasing filter 31 can be shared by the low-pass filter unit 13. The anti-aliasing filter 31 in the apparatus can be reduced, and the cost can be greatly reduced.
[0080]
An example of a configuration similar to the present invention is JP-A-5-218801. This prior art is a filter that decimates a signal in order to reduce the operation speed when converting an oversampled signal to multi-bit. Even in this prior art, although a weight is introduced, the number of “1” s in three consecutive 1-bit signals is used as a weight, and it is multiplied by a coefficient to create a multi-bit signal. On the other hand, in the present invention, the 2-bit decoder 18 divides the 1-bit signal into two pieces to create the corresponding multi-bit data, and then performs the filtering process, so that the sampling frequency Fs is ½ of the frequency. The decoder outputs data and has a completely different structure. Hereinafter, the function and effect of this Japanese Patent Laid-Open No. 5-218801 will be described in detail.
(1) In the summary, there is a description of “.. Three consecutive data ...”, and three serial data of A, B, C are input to the control circuit, and Fs is reduced to 1/2. is there. Therefore, although similar to the present invention, as described above, the present invention uses two pieces of data A and B as means for reducing Fs by 1/2. Therefore, the algorithm for calculating the weight is completely different.
(2) In addition, as described above, the prior art has a structure in which Fs is reduced to 1/2 with three serial data of A, B, and C, whereas the present invention has three serial data. If so, the algorithm is completely different because Fs can be reduced to 1/3.
(3) As shown in FIG. 5, the present invention has a function of processing a plurality of ADCs in time division, whereas the prior art has no time division function and has a structure in which an ADC and an accumulator are paired. The purpose is to halve the amount of computation per hour.
(4) In the paragraph 0011 of the specification of the prior art, “three pieces of data are input twice”, whereas the present invention replaces the two pieces of data with weights, and the digital filter The structure is different. Also, it has no ROM or scaler and the basic structure is different.
(5) In the prior art, a circuit that generates (weight 0) and (weight 2) in the control logic unit is described in FIG. 2, but the control logic unit cannot be configured by itself, and the circuit scale is large. . On the other hand, the circuit for generating the weight according to the present invention has a very simple logic circuit configuration as shown in FIG.
[0081]
Japanese Patent Laid-Open No. 62-269423 discloses that a quantized output is fed back in three values in order to suppress the signal voltage of an integrator in a delta-sigma modulation circuit. The multi-bit output is performed by selecting the multi-bit output in three values, and this prior art is completely different from the present invention.
[0082]
In the above example, the ratio of the frequencies of CK1 and CK2, that is, the number of bits n of data to be decoded is described as 2: 1 as an example, but it corresponds to the sampling frequency that the digital filter unit 13 can handle. Thus, it may be selected as appropriate. Furthermore, the low-pass filter unit 19 necessary for realizing the present invention can be applied in any form regardless of the order and the circuit configuration. Further, if a DC band is not required, it may be composed of a band pass filter.
[0083]
【The invention's effect】
As described above, the delta sigma type multi-bit A / D converter of the present invention includes a delta sigma modulation unit that once oversamples an input analog signal at a frequency higher than a desired sampling frequency and converts the analog signal into a 1-bit signal. A delta-sigma type multi-bit comprising: a decoding unit for converting a 1-bit signal from the delta-sigma modulation unit into a multi-bit signal having a desired sampling frequency; and a digital filter unit having a low-pass filter unit In the A / D converter, the conversion process from the 1-bit signal to the multi-bit signal in the decoding unit is collectively performed in units of a predetermined number n.
[0084]
Therefore, when synchronizing the delta-sigma modulation unit and the digital filter unit, the clock signal of the low-pass filter unit is such that the data is collected in units of the plurality of n bits in the decoding unit, so that the sampling clock of the delta-sigma modulation unit On the other hand, the signal may be a signal having a frequency of 1 / n and having a phase synchronized, and the clock frequency of the low-pass filter unit can be suppressed to 1 / n in order to cope with a wideband signal. Can do. Further, by suppressing the clock frequency, it is possible to reduce power consumption, use an inexpensive process, and significantly reduce manufacturing costs.
[0085]
Alternatively, when the low-pass filter unit can follow a clock having the same frequency as the conventional one, the sampling frequency of the delta-sigma modulation unit is set to n times, for example, compared to the conventional circuit shown in FIG. As shown in a), the noise floor can be lowered.
[0086]
As described above, the delta-sigma type multi-bit A / D converter according to the present invention includes a delay unit that delays the 1-bit signal by 1 bit, and the delay unit when n = 2. In order to derive the output of each bit of the multi-bit signal, an AND gate to which the input / output data of the multi-bit signal is input, a NOR gate to which the input / output data of the delay unit is input, are provided in parallel. The output of the AND gate is provided to lower bits except the most significant bit, and the output of the NOR gate is provided with a diode provided to the most significant bit and the least significant bit.
[0087]
Therefore, the decoding unit can be specifically configured.
[0088]
Furthermore, as described above, the delta sigma type multi-bit A / D converter according to the present invention has a high capability of the low-pass filter unit, and when it can follow the sampling clock of the delta sigma modulation unit, input data from the decoding unit. A sampling clock equal to that of the delta-sigma modulation unit is applied to the first latch circuit that latches the data and the second latch circuit that latches data from the first latch circuit, while the second latch circuit Are provided for n channels. Then, switching elements are provided on the input side of the first latch circuit, the input side and output side of the second latch circuit, respectively, and output latch circuits are provided for the respective channels on the output side of the final stage filter block. These are driven by a sampling clock having a frequency of 1 / n of the delta-sigma modulator and a phase shifted by 1 / n period from each other.
[0089]
Therefore, a coefficient unit for digital filter processing is used in a time-sharing manner between the channels, and is composed of an adder and a shifter. The chip area of the coefficient unit that consumes a significant chip area in the low-pass filter unit is approximately 1 / N can be reduced. In addition, the first latch circuit and the adder are also shared, and the chip area can be further reduced.
[0090]
Further, in the delta-sigma multi-bit A / D converter according to the present invention, as described above, the cutoff frequency fc in the low-pass filter unit is fc ≦ Fsd / 2 with respect to the sampling frequency Fsd of the subsequent stage device. Set as follows.
[0091]
Therefore, in the latter-stage apparatus, an anti-aliasing filter that cuts a frequency component that is 1/2 or more of the sampling frequency Fsd and eliminates aliasing noise can also be used in the low-pass filter section. The anti-aliasing filter can be reduced and the cost can be greatly reduced.
[0092]
Furthermore, as described above, the optical disk recording / reproducing apparatus of the present invention is an optical disk recording / reproducing apparatus that uses the delta-sigma type multi-bit A / D converter for servo of an optical pickup, as described above. The cut-off frequency fc is set lower than the high-order resonance frequency fo of the optical pickup.
[0093]
Therefore, the influence of higher order resonance of the optical pickup can be reduced.
[0094]
In addition, the downsampling method of the present invention is a downsampling method for converting a 1-bit signal into a desired multi-bit signal having a low sampling frequency as described above, and the 1-bit signal is grouped into a plurality of predetermined bit units. A step of counting the number of “1” s per grouped plurality of bits, a step of selecting a multi-bit signal value corresponding to the result of the counting, and a frequency band of the selected multi-bit signal And a low-pass filter processing step for limiting the frequency to a frequency band corresponding to the desired sampling frequency.
[0095]
Therefore, compared to a decoding unit that converts a 1-bit signal into a multi-bit signal, when the sampling clock of the low-pass filter unit is collected in units of n bits, the frequency is 1 / n and the phase is synchronized. The signal may be a signal, and the clock frequency of the low-pass filter unit can be suppressed to 1 / n when dealing with a wideband signal, which can be easily dealt with. Further, by suppressing the clock frequency, it is possible to reduce power consumption, use an inexpensive process, and significantly reduce manufacturing costs.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a delta-sigma multi-bit A / D converter according to an embodiment of the present invention.
FIG. 2 is a graph showing noise spectrum characteristics of a circuit of the present invention and a conventional circuit.
FIG. 3 is a waveform diagram for explaining a basic operation of a 2-bit decoder in the A / D converter shown in FIG. 1;
4 is a block diagram showing a specific example of the configuration of a 2-bit decoder that creates an 8-bit multi-bit signal as shown in Table 2. FIG.
5 is a block diagram showing an electrical configuration of a servo circuit of an optical disc recording / reproducing apparatus that is an example of use of the A / D converter shown in FIG. 1. FIG.
FIG. 6 is a block diagram showing a schematic configuration of a typical prior art delta-sigma multi-bit A / D converter.
[Explanation of symbols]
11 A / D converter
12; 121, 122 ΔΣ modulator
13 Digital filter section
14 Analog integrator
15 1-bit quantizer
16 1-bit D / A converter
17 Subtractor
18; 181,182 2-bit decoder
19 Low-pass filter
20 divider circuit
21 Servo circuit
22 Optical pickup
23 Preamplifier
24 A / D converter
51 delay device
52 AND gate
53 NOR gate
191-194 Filter block
A frequency divider
B inverter
D01, D02; D1-D7 diode
L1 first latch circuit
L21, L22 Second latch circuit
L31, L32 Output latch circuit
H coefficient unit
M adder
R0 to R7 Load resistance
SW11, SW12; SW21, SW22; SW31, SW32 Switch element

Claims

A delta-sigma modulation unit that once oversamples an input analog signal at a frequency higher than a desired sampling frequency and converts the analog signal into a 1-bit signal; A decoding unit for converting into a multi-bit signal and a digital filter unit having a low-pass filter unit, and a conversion process from a 1-bit signal to a multi-bit signal in the decoding unit is determined in advance by a plurality of n A delta-sigma type multi-bit A / D converter that is collectively performed in bit units of 2 or more integers,
When n = 2, the decoding unit
A delayer for delaying the one-bit signal by one bit;
An AND gate to which input / output data of the delay unit is input;
A NOR gate to which input / output data of the delay unit is input;
In order to derive the output of each bit of the multi-bit signal, each bit is provided in parallel, and the output of the AND gate is given to the lower bits except the most significant bit, and the output of the NOR gate is A delta-sigma type multi-bit A / D converter comprising a diode provided to the most significant bit and the least significant bit.

A delta-sigma modulation unit that once oversamples an input analog signal at a frequency higher than a desired sampling frequency and converts the analog signal into a 1-bit signal, and a 1-bit signal from the delta-sigma modulation unit having the desired sampling frequency In a delta-sigma type multi-bit A / D converter configured to include a decoding unit for converting into a multi-bit signal and a digital filter unit having a low-pass filter unit,
A conversion process from a 1-bit signal to a multi-bit signal in the decoding unit is performed in a plurality of predetermined bit units of n (n is an integer of 2 or more),
The low-pass filter unit includes a first latch circuit that latches input data from the decode unit, a second latch circuit that latches data from the first latch circuit, and a second latch circuit from the second latch circuit. A coefficient unit that multiplies an output by a predetermined coefficient; and an adder that adds a multiplication result of the coefficient unit to data from the first latch circuit and outputs the data to the second latch circuit. Comprising one or more filter blocks,
The decoding unit and the second latch circuit are provided for n channels, and switch elements are provided on the input side and output side of the second latch circuit and the input side of the first latch circuit, respectively, An output latch circuit for the n channels is provided on the output side of the filter block,
The first and second latch circuits are supplied with a sampling clock equal to that of the delta sigma modulation unit, and the switching elements and output latch circuits of the respective channels are connected to each other at a frequency 1 / n of the delta sigma modulation unit. A delta-sigma type multi-bit A / D characterized in that the coefficient unit and the first latch circuit and adder are shared between channels by driving with a sampling clock whose phase is shifted by 1 / n period. converter.

The delta-sigma multibit according to claim 1 or 2, wherein the cut-off frequency fc in the low-pass filter unit is set so as to satisfy fc ≤ Fsd / 2 with respect to the sampling frequency Fsd of the subsequent apparatus. A / D converter.

In a down-sampling method for converting a 1-bit signal into a desired multi-bit signal having a low sampling frequency,
Delaying the 1-bit signal by 1 bit with a delay unit;
In order to derive an output of each bit of the multi-bit signal, an output of an AND gate in which input / output data of the delay device is input to a diode provided in parallel between the bits Down-sampling method including the step of supplying the output of the NOR gate to which the input / output data of the delay unit is input to the most significant bit and the least significant bit .

A delta-sigma modulation unit that once oversamples an input analog signal at a frequency higher than a desired sampling frequency and converts the analog signal into a 1-bit signal, and a 1-bit signal from the delta-sigma modulation unit having the desired sampling frequency A downsampling method in a delta sigma type multibit A / D converter configured to include a decoding unit for downsampling to convert to a multibit signal and a digital filter unit having a low-pass filter unit,
Collecting the 1-bit signal into a plurality of predetermined bit units (n is an integer of 2 or more);
The low-pass filter unit includes a first latch circuit that latches input data from the decode unit, a second latch circuit that latches data from the first latch circuit, and a second latch circuit from the second latch circuit. A coefficient unit that multiplies an output by a predetermined coefficient; and an adder that adds a multiplication result of the coefficient unit to data from the first latch circuit and outputs the data to the second latch circuit. Comprising one or more filter blocks,
The decoding unit and the second latch circuit are provided for the n channels, and switching elements are provided on the input side and the output side of the second latch circuit and the input side of the first latch circuit, respectively, An output latch circuit for the n channels is provided on the output side of the stage filter block,
The first and second latch circuits are supplied with a sampling clock equal to that of the delta sigma modulation unit, and the switching elements and output latch circuits of the respective channels are connected to each other at a frequency 1 / n of the delta sigma modulation unit. A down-sampling method characterized in that the coefficient unit, the first latch circuit, and the adder are shared between channels by driving with a sampling clock whose phase is shifted by 1 / n period.