JP3739525B2 - 可変遅延回路及び半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、可変遅延回路及びそれを利用したＤＬＬ回路（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ）並びにＤＬＬ回路を有する半導体集積回路装置に関する。
近年、半導体集積回路装置は高速化及び高集積化が進み、クロック信号に対しても、位相の同期したクロック信号を所定の回路へ供給することが必要になってきている。具体的には、例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を使用して外部クロック信号に位相同期した信号を複数の出力バッファ回路に対して供給するようになっている。ＤＬＬ回路が高い周波数に対応するためには、精度の高いディジタルＤＬＬ回路が必要となる。この要求を満足させるためには、ＤＬＬ回路を構成する可変遅延回路が高い精度を有することが必要となる。
【０００２】
【従来の技術】
図４５に従来の可変遅延回路を示す。この回路は、直列接続された例えば１０個の遅延素子（以下、ゲートと称する）Ｇ１〜Ｇ１０を有している。各ゲートの遅延時間はｔｄである。各ゲートの入力は、それぞれスイッチＳＷ１〜ＳＷ１０を介して入力ノードＩＮに動作可能に接続されており、またゲートＧ１０の出力は出力ノードＯＵＴに接続されている。
【０００３】
これらのスイッチＳＷ１〜ＳＷ１０の開閉は図示しない制御回路により制御される。制御回路は必要とする遅延時間に合わせて複数のスイッチＳＷ１〜ＳＷ１０のうちの１つを閉じる。図示する例では、スイッチＳＷ７だけが閉じている。従って、入力ノードＩＮにおける信号はゲート４段分、すなわち４ｔｄだけ遅延されて、出力ノードＯＵＴから出力される。そして、スイッチＳＷ１〜ＳＷ１０を適宜選択することにより、この可変遅延回路はｔｄから１０ｔｄまでの遅延時間を得ることができる。
【０００４】
【発明が解決しようとする課題】
図４５に示すような従来の可変遅延回路は、単位遅延時間ｔｄの倍数の遅延時間を得ることができる。しかしながら、このような回路構成では、例えば２．５ｔｄのような、単位遅延時間より小さい刻み（ステップ）の遅延時間を得ることはできない。換言すれば、従来の可変遅延回路は精度が低いものであった。
【０００５】
また、ＳＤＲＡＭのような半導体装置においてその動作周波数が遅い場合には、通常のディジタルＤＬＬ回路で対応できる。ディジタルＤＬＬ回路は、外部入力クロック信号から位相同期した内部出力クロック信号を生成することで、ＳＤＲＡＭ内部のクロック配線等による遅れの影響を取り除いて、外部入力クロック信号に同期してデータを外部に出力できる。ところが、１００ＭＨｚを超える動作速度のＳＤＲＡＭに搭載されるディジタルＤＬＬ回路は、極めて高い精度の遅延制御を行えることが必要である。
【０００６】
前述したように、ディジタルＤＬＬ回路は論理ゲートの組み合わせからなる単位遅延回路を複数個直列に接続した遅延回路を有する。通常、単位遅延回路の遅延量は最小で２００ｐｓ程度である。１００ＭＨｚを超える動作速度に対応するためには、それ２００ｐｓ以下の遅延量を制御できる高精度なディジタルＤＬＬが必要となる。原理的には、２００ｐｓ以下の遅延量の単位遅延回路を使用することで、遅延制御の精度を向上させることができる。
【０００７】
しかしながら、２００ｐｓ以下の遅延量の単位遅延回路を使用する構成では、ある程度の遅延量を確保するには多数の単位遅延回路が必要となり、回路規模が増大していまう。
したがって、本発明は、高い精度で遅延時間を制御できる可変遅延回路を提供することを目的とする。
【０００８】
また、本発明は回路規模を大きく増大させることなく高精度でスムースな遅延制御が行える構成を提供することを目的とする。
更に、本発明は上記の遅延制御を用いた回路及び半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明は第１の遅延時間を有する少なくとも１つの第１のゲートと、該第１の遅延時間より長い第２の遅延時間を有する少なくとも１つの第２のゲートを直列接続した構成を有し、前記第２の遅延時間と前記第１の遅延時間の差が、前記第１の遅延時間より短いことを特徴とする可変遅延回路である。従って、第１のゲートの遅延時間と第２のゲートの遅延時間との差が単位遅延時間となるので、従来技術に比べ高い精度で遅延時間を制御できる。
【００１０】
また、請求項２に記載の発明は複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、該第１のゲートとは遅延時間の異なる第２のゲートを複数縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力することを特徴とする可変遅延回路である。信号が第１のゲートと第２のゲートを通過する数に応じて、第１及び第２のゲートの遅延時間の差の精度で遅延時間を制御できる。
【００１１】
請求項３に記載の発明は、請求項１又は２において、前記第１のゲートはｎ個であり、該第１のゲート及び前記第２のゲートの遅延時間はそれぞれｔｄ及び
【００１２】
【数２】

【００１３】
であることを規定する。第１及び第２のゲートの遅延時間を定義したものである。
請求項４に記載の発明は、複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、複数の第２のゲートを縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力するものであって、複数の第１のゲート相互間を接続する配線負荷が、複数の第２のゲート相互間を接続する配線負荷と異なることを特徴とする可変遅延回路である。配線負荷に違いを持たせることで、第１及び第２のゲート列の遅延時間を異なるように設定することができ、信号が第１のゲートと第２のゲートを通過する数に応じて、配線負荷の差の精度で遅延時間を制御できる。
【００１４】
請求項５に記載の発明は、複数の第１のゲートを縦続接続して構成し、第１の信号が入力される第１のゲート列と、該第１のゲートとは遅延時間の異なる第２のゲートを複数縦続接続して構成し、前記第１の信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチと、前記第１の信号と第２の信号の位相差に応答し、前記複数のスイッチのうちの１つを閉じるように、該複数のスイッチを制御する制御回路を有することを特徴とする可変遅延回路である。スイッチを制御する制御回路で選択すべき１つのスイッチを決定することにより、信号が第１のゲートと第２のゲートを通過する数に応じて、第１及び第２のゲートの遅延時間の差の精度で遅延時間を制御できる。
【００１５】
請求項６に記載の発明は、複数の第１のゲートを縦続接続して構成し、第１の信号が入力される第１のゲート列と、複数の第２のゲートを縦続接続して構成し、前記第１の信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチと、前記第１の信号と第２の信号との位相差に応答して、前記複数のスイッチのうちの１つを閉じるように、該複数のスイッチを制御する制御回路を有し、複数の第１のゲート相互間を接続する配線負荷が、複数の第２のゲート相互間を接続する配線負荷と異なることを特徴とする可変遅延回路である。スイッチを制御する制御回路で選択すべき１つのスイッチを決定することにより、信号が第１のゲートと第２のゲートを通過する数に応じて、第１及び第２のゲートの遅延時間の差の精度で遅延時間を制御できる。
【００１６】
請求項７は、請求項５又は６において、前記第１の信号は内部クロック信号であり、前記第２の信号は外部クロック信号であることを規定する。
請求項８及び請求項９はそれぞれ請求項５又は６に記載の制御回路及び位相比較器の一構成例を規定する。
請求項１０に記載の発明は、入力クロック信号を遅延させる第１のＤＬＬ回路（実施例の第１のＤＬＬ回路３に相当）と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路（実施例の第２のＤＬＬ回路１０に相当）とを有し、第１及び第２のＤＬＬ回路の位相比較を独立に動作させ、かつ第２のＤＬＬ回路の遅延量制御を第１のＤＬＬ回路の動作に従属させることで、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与えることを特徴とする半導体集積回路装置である。異なる遅延量を制御できる２つのＤＬＬ回路を用いることによって、所定の位相関係を得るために、第１のＤＬＬ回路で比較的ラフな位相制御を行い、第２のＤＬＬ回路でより高精度な位相制御を行うことができ、回路規模を大きく増大させることなく高精度な遅延制御が行える。特に、第２のＤＬＬ回路の動作を第１のＤＬＬ回路の動作に従属させるため、第１のＤＬＬ回路と第２のＤＬＬ回路間の桁上げ桁下げ動作をスムースに行える。
【００１７】
請求項１１に記載の発明は、請求項１０において、第２のＤＬＬ回路は第１のＤＬＬ回路がその遅延量を制御している時は第１のＤＬＬ回路からリセット信号を受けてリセットされており、第１のＤＬＬ回路で位相比較する前記入力クロック信号と前記出力クロック信号との位相が合っている時は第２のＤＬＬ回路は遅延量を制御できる状態にあることを特徴とする半導体集積回路装置である。上記従属関係を具体的に規定したものである。
【００１８】
請求項１２に記載の発明は、請求項１０又は１１の記載において、第１のＤＬＬ回路の精度をｔｄとすると、第２のＤＬＬ回路は±ｔｄを含む範囲の遅延量を制御することができ、第１のＤＬＬ回路の位相比較結果が±ｔｄの範囲から外れた場合に第１のＤＬＬ回路はリセット信号を第２のＤＬＬ回路に出力し、第２のＤＬＬ回路の遅延量を所定値に設定することを特徴とする半導体集積回路装置である。第１のＤＬＬ回路の位相比較結果が±ｔｄの範囲から外れた場合に第１のＤＬＬ回路での遅延量を１段階増減し、この時第２のＤＬＬ回路の遅延量を所定値に設定することで、第１及び第２のＤＬＬ回路の階層間のスムースな遅延制御が行える。
【００１９】
請求項１３に記載の発明は、請求項１２の記載において、前記第２のＤＬＬ回路は遅延回路（高精度遅延回路１２に相当）を有し、前記第２のＤＬＬ回路の遅延量の所定値は、遅延回路が制御できる遅延量の範囲の中心であることを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延量の設定の一例を規定したもので、中心から遅延量が増える方向及び減る方向に制御することで、第１及び第２のＤＬＬ回路の階層間のスムースな遅延制御が行える。
【００２０】
請求項１４に記載の発明は、請求項１１又は１２の記載において、第１及び第２のＤＬＬ回路はそれぞれ、入力クロック信号が通る第１の経路（遅延回路３３と高精度遅延回路１２を含む経路）と第１の経路と位相比較をするための第２の経路（ダミー遅延回路３４及び高精度ダミー遅延回路１４を含む経路）があり、第２の経路は第２のＤＬＬ回路がリセットされている時の遅延量と同一の遅延量を有するダミー回路（実施例中のダミー回路４３）を有することを特徴とする半導体集積回路装置である。ダミー回路を設けることで第１の経路中と同一の遅延量としている。
【００２１】
請求項１５に記載の発明は、請求項１０において、第２のＤＬＬ回路は遅延量が異なる第１及び第２の遅延素子を有し、第２の遅延素子は第１の遅延素子よりも遅延量が多く、第１及び第２の遅延量の差を第２のＤＬＬ回路の精度とすることを特徴とする半導体集積回路装置である。遅延量を与える実施の一形態を規定したものである。
【００２２】
請求項１６に記載の発明は、請求項１０ないし１２のいずれか一項において、第１のＤＬＬ回路は、入力クロック信号から得られる第１のクロック信号（Ｓ３）を第３の遅延素子（遅延回路４２３）で遅延させた信号と出力クロック信号から得られる第２のクロック信号（Ｓ３）との位相比較を行い、及び第１のクロック信号と第２のクロック信号を第４の遅延素子（遅延回路４３０）で遅延させた信号との位相比較を行い、入力クロック信号と出力クロック信号との位相比較結果を出力することを特徴とする半導体集積回路装置である。これにより、第１のＤＬＬ回路での位相比較結果が±ｔｄの範囲内にあるかどうかを判断できる。
【００２３】
請求項１７に記載の発明は、請求項１６の記載において、第１のＤＬＬ回路は第１及び第２のフリップフロップ（４２１、４２２）を有し、第１のフリップフロップは第３の遅延素子で遅延させた信号と第２のクロック信号をそれぞれセット及びリセット端子に入力し、第２のフリップフロップは第４の遅延素子で遅延させた信号と第１のクロック信号をそれぞれセット及びリセット端子に入力し、第１及び第２のフリップフロップの組み合わせで位相比較結果を出力することを特徴とする半導体集積回路装置である。位相比較の一実施の形態を規定したものである。
【００２４】
請求項１８に記載の発明は、請求項１６の記載において、第１及び第２のフリップフロップはそれぞれ第１及び第２のＮＡＮＤゲートを有し、第１のＮＡＮＤゲートの第１の入力はセット端子で第２の入力が第２のＮＡＮＤゲートの出力と接続して出力Ｑとなり、第２のＮＡＮＤゲートの第１の入力がリセット端子で第２の入力が第１のＮＡＮＤゲートの出力と接続して出力／Ｑとなることを特徴とする半導体集積回路装置である。各フリップフロップの２つの入力信号に対する回路的条件を同じにすることで、より高い精度の位相比較が行える。
【００２５】
請求項１９に記載の発明は、請求項１６の記載において、第１及び第２のフリップフロップはそれぞれ第１及び第２のＮＡＮＤゲートを有し、第１のＮＡＮＤゲートの第２の入力はセット端子で第１の入力が第２のＮＡＮＤゲートの出力と接続して出力Ｑとなり、第２のＮＡＮＤゲートの第２の入力がリセット端子で第１の入力が第１のＮＡＮＤゲートの出力と接続して出力／Ｑとなることを特徴とする半導体集積回路装置である。各フリップフロップの２つの入力信号に対する回路的条件を同じにすることで、より高い精度の位相比較が行える。
【００２６】
請求項２０に記載の発明は、請求項１８又は１９において、第１及び第２のＮＡＮＤゲートの各々は第１及び第２のＰチャネルトランジスタ（Ｑ１０、Ｑ１１）及び第１及び第２のＮチャネルトランジスタ（Ｑ１２、Ｑ１３）を有し、第１のＰチャネルトランジスタのソースは第１の電源、ゲートは第１の入力、ドレインは出力に接続され、第２のＰチャネルトランジスタのソースは第１の電源、ゲートは第２の入力、ドレインは出力に接続され、第１のＮチャネルトランジスタのソースは第２のＮチャネルトランジスタのドレイン、ゲートは第１の入力、ドレインは出力に接続され、第２のＮチャネルトランジスタのソースは第２の電源、ゲートは第２の入力、ドレインは第１のＮチャネルトランジスタのソースに接続されていることを特徴とする半導体集積回路装置である。フリップフロップを電解効果トランジスタで構成した場合の一実施の形態を規定するものである。
【００２７】
請求項２１に記載の発明は、請求項１６の記載において、前記第３及び第４の遅延素子は、第１のＤＬＬ回路の遅延素子の１段を構成する回路と同一回路を有することを特徴とする半導体集積回路装置である。第１のＤＬＬ回路での位相比較結果が±ｔｄの範囲内にあるかどうかを判断するために設けた第３及び第４の遅延素子の一構成例を規定するものである。
【００２８】
請求項２２に記載の発明は、請求項１２において、前記第２のＤＬＬ回路は遅延回路（高精度遅延回路１２に相当）を有し、前記第２のＤＬＬ回路の遅延量の所定値は、遅延回路が制御できる遅延量の範囲内の任意の遅延量であることを特徴とする半導体集積回路装置である。
請求項２３に記載の発明は、請求項１０において、第１及び第２のＤＬＬ回路がそれぞれ遅延回路を有し、この遅延回路は論理素子の組み合わせで構成されることを特徴とする半導体集積回路装置である。遅延回路の一実施の形態を規定するものである。
【００２９】
請求項２４に記載の発明は、請求項１５において、第１及び第２の遅延素子が論理素子で形成され、第１の遅延回路の論理素子と第２の遅延回路の論理素子のファンアウトを異ならせて第１及び第２の遅延素子の遅延量の差を形成することを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路を構成する遅延素子の一実施の形態を規定するものである。
【００３０】
請求項２５に記載の発明は、請求項１５において、第１及び第２の遅延素子は論理素子で形成され、第１の遅延回路の論理素子と第２の遅延回路の論理素子にそれぞれ印加する電源電圧を異ならせて第１及び第２の遅延素子の遅延量の差を形成することを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路を構成する遅延素子の一実施の形態を規定するものである。
【００３１】
請求項２６に記載の発明は、請求項１０の第２のＤＬＬ回路が遅延回路を有し、この遅延回路は少なくともキャパシタと抵抗のいずれか一方を有することを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路の一実施の形態を規定するものである。
請求項２７に記載の発明は、請求項１０の第２のＤＬＬ回路が少なくともキャパシタを有する遅延回路を有し、このキャパシタの容量を変化させることで遅延量を制御することを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路の一実施の形態を規定するものである。
【００３２】
請求項２８に記載の発明は、請求項１０の第２のＤＬＬ回路が少なくとも抵抗を有する遅延回路を有し、この抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路の一実施の形態を規定するものである。
請求項２９に記載の発明は、請求項１０の第２のＤＬＬ回路がキャパシタと抵抗を有する遅延回路を有し、このキャパシタの容量及び抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路の一実施の形態を規定するものである。
【００３３】
請求項３０に記載の発明は、請求項１２に記載の第２のＤＬＬ回路がシフトレジスタを有する遅延回路を有し、前記第２のＤＬＬ回路の遅延量の所定値は、シフトレジスタが制御できる遅延量の範囲内の中心であることを特徴とする半導体集積回路装置である。第２のＤＬＬ回路の遅延回路の一実施の形態を規定するものである。
【００３４】
請求項３１に記載の発明は、請求項１６の記載において、第３及び第４の遅延素子が少なくともキャパシタと抵抗のいずれか一方を有することを特徴とする半導体集積回路装置である。第３及び第４の遅延素子の一実施の形態を規定するものである。
請求項３２に記載の発明は、請求項１６の記載において、第３及び第４の遅延素子が少なくともキャパシタを有し、このキャパシタの容量を変化させることで遅延量を制御することを特徴とする半導体集積回路装置である。第３及び第４の遅延素子の一実施の形態を規定するものである。
【００３５】
請求項３３に記載の発明は、請求項１６の記載において、第３及び第４の遅延素子が少なくとも抵抗を有し、この抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする半導体集積回路装置である。第３及び第４の遅延素子の一実施の形態を規定するものである。
請求項３４に記載の発明は、請求項１６の記載において、第３及び第４の遅延素子はキャパシタと抵抗を有し、このキャパシタの容量及び抵抗の抵抗値を変化させることで遅延量を制御することを特徴とする半導体集積回路装置である。第３及び第４の遅延素子の一実施の形態を規定するものである。
【００３６】
請求項３５に記載の発明は、請求項１０において、第１及び第２のＤＬＬ回路はそれぞれ遅延回路を有し、第２のＤＬＬ回路の遅延回路は、第１のＤＬＬ回路の精度よりも大きい範囲を調節できることを特徴とする。これにより、第１及び第２のＤＬＬ回路の遅延回路間の桁上がり、桁下がりがスムースになる。
請求項３６に記載の発明は、入力クロック信号を遅延させる第１のＤＬＬ回路（後述する実施例の第１のＤＬＬ回路３）と、第１のＤＬＬ回路よりも高い精度で遅延を制御できる第２のＤＬＬ回路（実施例中の第２のＤＬＬ回路１０）とを有し、第１及び第２のＤＬＬ回路を独立に動作させて（位相比較と独立に行う）、入力クロック信号に対し所定の位相関係を有する出力クロック信号を出力するように第１及び第２のＤＬＬ回路で遅延を与えることを特徴とする半導体集積回路装置である。異なる遅延量を制御できる２つのＤＬＬ回路を用いることによって、所定の位相関係を得るために、第１のＤＬＬ回路で比較的ラフな位相制御を行い、第２のＤＬＬ回路でより高精度な位相制御を行うことができ、回路規模を大きく増大させることなく高精度な遅延制御が行える。
【００３７】
請求項３７に記載の発明は、第１のＤＬＬ回路は入力クロック信号と出力クロック信号とが所定の位相差となるような遅延量を決定する第１の制御部（実施例中の位相比較回路３１、遅延制御回路３２、遅延回路３３、ダミー遅延回路３４を含む構成に対応する）を有し、第２のＤＬＬ回路は入力クロック信号と出力クロック信号とが所定の位相差となるような遅延量を決定する第２の制御部（高精度位相比較回路１４、高精度遅延回路１２及び高精度ダミー遅延回路１３を含む構成に対応する）とを有することを特徴とする請求項３６記載の半導体集積回路装置である。請求項３６に記載の発明の一実施の形態を示したものである。
【００３８】
請求項３８に記載の発明は、第２のＤＬＬ回路は、入力クロック信号と出力クロック信号との位相差があらかじめ設定されたｎ個の位相差のどれに相当するかを判断する比較器（高精度位相比較回路１４に対応する）と、比較結果に応じた遅延量を設定する遅延回路（高精度遅延回路１２に対応する）とを有することを特徴とする請求項３７記載の半導体集積回路装置である。第２のＤＬＬ回路の一構成例を示したものである。
【００３９】
請求項３９に記載の発明は、遅延回路のｎ個の遅延の段階を設定可能であることを特徴とする請求項３８記載の半導体集積回路装置である。遅延回路の一構成例を示したものである。
請求項４０に記載の発明は、前記比較器が前記遅延回路と同一構成の遅延部（遅延回路１０２〜１０４、１２２〜１２４に相当する）を複数有し、各遅延部の遅延量は異なり、出力クロック信号を各遅延部で遅延させた出力と入力クロック信号との位相を比較することを特徴とする請求項３８記載の半導体集積回路装置である。比較器の一構成例を示したものである。
【００４０】
請求項４１に記載の発明は、第２のＤＬＬ回路は第１のＤＬＬ回路の出力側に接続されていることを特徴とする請求項３６記載の半導体集積回路装置である。２つのＤＬＬ回路の接続関係の一例を示したものである。
請求項４２に記載の発明は、前記第２のＤＬＬ回路の遅延回路は遅延量の異なる複数の遅延回路部を有し、各遅延回路は少なくとも抵抗とキャパシタのいずれかを有する（図３２、図３３の回路構成に相当）ことを特徴とする請求項３８記載の半導体集積回路装置である。遅延回路の一実施の形態を示すもので、例えば各遅延回路部の遅延量を異なるように設定する。
【００４１】
請求項４３に記載の発明は、前記第２のＤＬＬ回路の遅延回路は遅延量の異なる複数の遅延回路部を有し、各遅延回路は異なる遅延量の２種類の論理素子（ＮＡＮＤゲートやインバータ）を有する（図３６、図３７の回路構成に相当）ことを特徴とする請求項３８記載の半導体集積回路装置である。遅延回路部の別の実施の形態を示すもので、信号が通る２種類の論理素子の数を異なるように設定する。
【００４２】
請求項４４に記載の発明は、半導体集積回路装置はメモリを有し、出力クロック信号に同期してデータをメモリから外部に出力することを特徴とする請求項１ないし４３のいずれか一項記載の半導体集積回路装置である。半導体集積回路装置の具体的な構成例を示したものである。
請求項４５に記載の発明は、第１の信号及び第２の信号が入力され、該第１の信号のタイミングが該第２の信号のタイミングより早いか否かを判定する第１のフリップフロップ回路と、前記第１の信号を第１の遅延時間分だけ遅延する第１の遅延回路と、前記第２の信号を、該第１の遅延時間とは異なる第２の遅延時間分だけ遅延する第２の遅延回路と、前記第１の遅延回路の出力信号と前記第２の遅延回路の出力信号が入力され、該第１の遅延回路の出力信号のタイミングが該第２の遅延回路の出力信号のタイミングよりも早いか否かを判定する第２のフリップフロップ回路とを有する位相比較回路である。
【００４３】
【発明の実施の形態】
図１は本発明の可変遅延回路を示している。図１において、遅延時間ｔｄを有する１０個のゲートＧ１−Ｇ１０が直列に接続されている。また、これらゲートＧ１−Ｇ１０の遅延時間より長い例えば遅延時間１．１ｔｄを有する９個のゲートＧ１１−Ｇ１９が直列に接続されている。
【００４４】
図１の可変遅延回路はさらに１０個のスイッチＳＷ０−ＳＷ９を有している。スイッチＳＷ０は、入力ノードＩＮとゲートＧ１の間に設けられている。スイッチＳＷ１−ＳＷ９は、ゲートＧ１−Ｇ１０からなる第１のゲート列の中間ノードｎ１−ｎ９と、ゲートＧ１１−Ｇ１９からなる第２のゲート列の中間ノードｎ１１−ｎ１９の間にそれぞれ設けられている。
【００４５】
信号は、入力ノードＩＮに印加され、所定時間遅延されたのち、出力ノードＯＵＴから出力される。
前記１０個のスイッチＳＷ０−ＳＷ９の開閉は図示しない制御回路により行なわれる。制御回路は、必要とする遅延時間にあわせて、１０個のスイッチＳＷ０−ＳＷ９のうち１つを閉じる。
【００４６】
図１の例では、スイッチＳＷ６のみが閉じている。この場合、入力ノードＩＮに印加された信号は、Ｇ１１→Ｇ１２→Ｇ１３→Ｇ１４→Ｇ１５→Ｇ１６→Ｇ７→Ｇ８→Ｇ９→Ｇ１０を経由して出力ノードＯＵＴに至るので、遅延時間は、６×１．１ｔｄ＋４×ｔｄ＝１０．６ｔｄである。
一方、スイッチＳＷ０のみを閉じた場合遅延時間は１０ｔｄとなり、スイッチＳＷ１のみを閉じた場合遅延時間は１０．１ｔｄとなる。このように、図１の可変遅延回路では、１０ｔｄ乃至１０．９ｔｄの遅延時間を０．１ｔｄ単位で得ることができる。
【００４７】
従って、図４５の従来の可変遅延回路と比較して、１０倍の精度の遅延時間を得ることができる。
尚、図１では、第１のゲート列のゲートの数を１０個としたが、この数に限定されるものではない。ｎ個の第１のインバータ列に対し、（ｎ＋１）／ｎ・ｔｄの遅延時間を持つ複数のゲートからなる第２のゲート列を組み合わせることで、様々な遅延時間を得ることができる。
【００４８】
さらに、図１の例では０．１ｔｄ単位で遅延時間を可変することが可能な可変遅延回路を説明したが、例えば、図１のゲートＧ１１−Ｇ１９に代えて、遅延時間が２．２ｔｄの４個のゲートを用い、この各インバータの出力側にスイッチを設けるようにすれば、１０ｔｄ乃至１０．８ｔｄの遅延時間を０．２ｔｄ単位で得ることができる。
【００４９】
図１の例では、ゲートＧ１１はゲートＧ１の１．１倍の遅延時間を有するが、ゲートの遅延時間を調整する方法は種々考えられる。ゲートがＣＭＯＳ構成の場合、Ｐチャンネルトランジスタ及びＮチャンネルトランジスタのサイズ（チャネル長、チャネル幅）を変えることで、様々な遅延時間を得ることができる。あるいは、ゲートの出力に容量あるいは抵抗を接続することで、遅延時間を長くすることができる。
【００５０】
また、図１におけるスイッチとしては、例えばＭＯＳトランジスタを用いることができ、その場合、このトランジスタのゲート電位を制御することによりトランジスタのオン／オフを制御することができる。
次に、図１の可変遅延回路を、外部クロック信号と内部クロック信号との位相同期回路に利用した実施例を説明する。
【００５１】
この位相同期回路は、図１の可変遅延回路と図２の位相比較回路から構成されている。図１の可変遅延回路の構成は先に説明したとおりであるが、位相同期回路に利用する場合、入力ノードＩＮには、内部クロック信号Ｉｎｔ．ＣＬＫが印加される。図１の可変遅延回路を使用することにより、内部クロック信号Ｉｎｔ．ＣＬＫを１０ｔｄから１０．９ｔｄまでの所定時間、０．１ｔｄ刻みで遅延させることができる。内部クロック信号Ｉｎｔ．ＣＬＫをどれだけの時間遅延させるかについては後述する位相比較回路で判断する。
【００５２】
図２は、図１の可変遅延回路を制御する位相比較回路の一例を示す。この位相比較回路は、遅延時間ｔｄを有するゲートＩ１−Ｉ１０の第１の列と、遅延時間１．１ｔｄを有するゲートＩ１１−Ｉ２０の第２の列を有する。さらに、ゲートの第１の列の中間ノードＮ０−Ｎ１０と、それらに対応するゲートの第２の列の中間ノードＮ０’，Ｎ１１−Ｎ２０との間に、複数の位相比較器０−１０が設けられている。
【００５３】
ゲートの第１の列には外部クロック信号Ｅｘｔ．ＣＬＫが印加され、このゲートの第１の列は、外部クロック信号Ｅｘｔ．ＣＬＫを１０ｔｄ遅延させた信号を出力ノードＯＵＴより出力する。
一方、ゲートの第２の列には、図１の可変遅延回路の入力ノードに印加されているのと同じ内部クロック信号Ｉｎｔ．ＣＬＫが印加される。そして、この内部クロック信号は、第２の列を構成するゲートＩ１１−Ｉ２０により遅延される。図２の例では、ノードＮ０’には印加された内部クロック信号がそのまま現れ、ノードＮ１１には印加された内部クロック信号を１．ｔｄ遅延された信号が現れるというように、各中間ノードＮ１ｉには、印加された内部クロック信号をｉ×１．１ｔｄ分遅延した信号が現れる。
【００５４】
図２の位相比較器１−１０の各々は、ゲートの第１の列の中間ノードの１つに現れる信号の位相と、そのノードに対応するゲートの第２の列の中間ノードの１つに現れる信号の位相を比較する。例えば、位相比較器１は中間ノードＮ１の信号の位相と中間ノードＮ１１の信号の位相を比較する。
そして、中間ノードＮ１１における信号の位相が中間ノードＮ１における信号の位相よりも早い場合、位相比較器１は例えば論理１の信号をノードａから出力する。一方、中間ノードＮ１１における信号の位相が中間ノードＮ１における信号の位相よりも遅い場合、論理０の信号をノードａから出力する。
【００５５】
図２の位相比較回路はさらに複数の排他的論理和回路ＥＯＲ１−ＥＯＲ１０を有する。複数の排他的論理和回路ＥＯＲ１−ＥＯＲ１０の各々は、隣接する２つの位相比較器からの出力信号を受け、出力信号の論理レベルの一致／不一致を判定する。そしてその判定結果は、対応する図１の可変遅延回路のスイッチＳＷ１−ＳＷ９に送られる。
【００５６】
例えば、排他的論理和回路ＥＯＲ２は、位相比較回路１及び２からの出力信号を受け、両者の論理レベルを比較する。両者の論理レベルが一致した場合、一方の論理レベルの出力信号を対応するスイッチＳＷ１に対し出力する。また両者の論理レベルが不一致の場合、他方の論理レベルの出力信号を出力する。
次に、図１の可変遅延回路及び図２の位相比較回路から構成されるクロック同期回路の動作について説明する。
▲１▼外部クロック信号Ｅｘｔ．ＣＬＫと内部クロック信号Ｉｎｔ．ＣＬＫの位相がほぼ一致している場合
この場合、中間ノードＮ０’における内部クロック信号の位相は中間ノードＮ０における外部クロック信号の位相よりもわずかに早いので、位相比較器０は、論理レベル１の出力信号を出力する。一方残りの位相比較回路１−９は対応する中間ノードの信号の位相に関して、外部クロック信号側の位相が内部クロック信号側の位相より早くなるので、論理レベル０の出力信号を出力する。
【００５７】
そして、複数の排他的論理和回路ＥＯＲ１−ＥＯＲ１０のうち、ＥＯＲ１だけが入力信号の論理レベルが不一致なので他方の論理レベルを出力するが、残りのＥＯＲ２−ＥＯＲ１０は、入力信号の論理レベルが一致するので一方の論理レベルを出力する。
従って、複数の排他的論理和回路ＥＯＲ１−ＥＯＲ１０の出力信号をそれぞれ受ける図１の複数のスイッチＳＷ１−ＳＷ９のうち、スイッチＳＷ０のみが閉じ、他のスイッチは開いたままである。
【００５８】
結局、図１の出力ノードＯＵＴから、内部クロック信号Ｉｎｔ．ＣＬＫを１０ｔｄ遅延した信号が出力される。他方、図２の出力ノードＯＵＴから、外部クロック信号Ｅｘｔ．ＣＬＫを１０ｔｄ遅延した信号が出力される。もともと、内部クロック信号と外部クロック信号の位相は一致しているので、これら２つの出力ノードからそれぞれ出力される内部クロック信号の位相と外部クロック信号の位相は一致している。
▲２▼内部クロック信号の位相が外部クロック信号の位相よりも進んでいる場合、例として、内部クロック信号の位相が外部クロック信号の位相よりおよそ０．１ｔｄだけ進んでいる場合について説明する。
【００５９】
この場合、図２の複数の位相比較器０−１０のうち、位相比較器０と１だけが、論理レベル１の信号を排他的論理和回路に出力し、残りの位相比較器２−１０は論理レベル０の信号を出力するので、複数の排他的論理和回路ＥＯＲ１−ＥＯＲ１０のうちＥＯＲ２のみが他方の論理レベルの信号を出力する。
したがって、図１の複数のスイッチＳＷ０−ＳＷ９のうち、ＳＷ１のみが閉じる。
【００６０】
結局、図１の出力ノードＯＵＴから、内部クロック信号Ｉｎｔ．ＣＬＫを１０．１ｔｄ遅延した信号が出力される。他方、図２の出力ノードＯＵＴから、外部クロック信号Ｅｘｔ．ＣＬＫを１０ｔｄ遅延した信号が出力される。もともと、内部クロック信号は外部クロック信号より位相がおよそ０．１ｔｄ進んでいたわけなので、これら２つの出力ノードからそれぞれ出力される内部クロック信号の位相と外部クロック信号の位相は一致する。
【００６１】
図３は、図１の可変遅延回路の具体回路の一例を示している。尚、図１ではゲート１０段Ｇ１−Ｇ１０構成になっているが、図３ではゲート５段構成の例を図示している。
図３におけるゲートＧ１−Ｇ５はＮＡＮＤゲートとインバータで構成されており、これらが図１におけるゲートＧ１−Ｇ１０と対応している。同様に、図３におけるゲートＧ１１−Ｇ１ＴはＮＡＮＤゲートとインバータで構成されており、これらが図１におけるゲートＧ１１−Ｇ１９と対応している。
【００６２】
さらに、図３においてスイッチＳＷ０−ＳＷ４はＮＡＮＤゲートで構成されている。
図２の排他的論理和回路からの出力信号がＬのとき、図３のスイッチＳＷ０−４の出力は、第２のゲート列Ｇ１１−Ｇ１５側からの入力信号の論理レベルにかかわらず、Ｈに固定される。したがって、この場合第２のゲート列側の信号は、第１のゲート列Ｇ１−Ｇ５側に伝わらない。また第１のゲート列の各ゲートＧ１−Ｇ５及び第２のゲート列の各ゲートＧ１１−Ｇ１５は単なる２段インバータとして機能する。
【００６３】
一方、図２の排他的論理和下位からの出力信号がＨのとき、図３のスイッチＳＷ０−ＳＷ４は、第２のゲート列Ｇ１１−Ｇ１５側からの入力信号の論理レベルを反転した信号を第１のゲート列Ｇ１−Ｇ５に伝える。尚、この場合も、第１のゲート列の各ゲートＧ１−Ｇ５及び第２のゲート列の各ゲートＧ１１−Ｇ１５は単なる２段インバータとして機能する。
【００６４】
図３の例では、スイッチＳＷ２のみが閉じて、信号が入力ノードｉｎから出力ノードｏｕｔに遅延されながら伝搬してゆく様子を示している。
尚、図３において、第１のゲート列Ｇ１−Ｇ５を構成する各ゲートと第２のゲート列Ｇ１１−Ｇ１５を構成する各ゲートは、同じ回路構成及びトランジスタサイズを有している。すなわち、第１のゲートと第２のゲートそのものの遅延時間は同じである。しかし、第２のゲート列Ｇ１１−Ｇ１５の中間ノードｎ１１−ｎ１４にはスイッチＳＷ０−Ｓ４として機能しているＮＡＮＤゲートの一方の入力が接続されているので、第２のゲート列Ｇ１１−Ｇ１５間の配線負荷は、第１のゲート列Ｇ１−Ｇ５間の配線負荷よりも大きくなっている。この配線負荷の違いにより、第２のゲート列Ｇ１１−Ｇ１５における遅延時間を第１のゲート列Ｇ１−Ｇ５における遅延時間より長くしている。
【００６５】
図４は、本発明の第２の位相比較器の具体構成の一例を説明する図である。この位相比較器は、入力信号として内部クロック信号Ｉｎｔ．ＣＬＫ及び外部クロック信号Ｅｘｔ．ＣＬＫを受ける第１のフリップフロップ回路ＦＦ−１２と、該内部クロック信号と外部クロック信号の両方がＨレベルになったことを検知しその時点から一定幅のパルス信号を出力するパルス信号発生回路９１と、第２のフリップフロップ回路ＦＦ−３４と、前記パルス信号に応答して第１のフリップフロップ回路の出力信号を反転して前記第２のフリップフロップへ転送するためのゲート回路９２を有している。
【００６６】
次に、この位相比較器の回路動作を説明する。
初期状態において、内部クロック信号Ｉｎｔ．ＣＬＫ及び該外部クロック信号はＬレベルであり、第１のフリップフロップ回路の出力ノードａ，ｂはＨレベルである。
第１のフリップフロップは、内部クロック信号Ｉｎｔ．ＣＬＫ及び該外部クロック信号のうち立ち上がりタイミングが早い側の出力ノードをＨレベルからＬレベルに反転させる。例えば、内部クロック信号の方が外部クロック信号よりも立ち上がりのタイミングが早い場合、出力ノードａはＨレベルからＬレベルに反転するが、出力ノードｂはＨレベルのままである。
【００６７】
次いで、内部クロック信号Ｉｎｔ．ＣＬＫ及び該外部クロック信号の両方がＨレベルに遷移し、第１のフリップフロップの出力状態が確定した時点で、パルス発生回路９１はパルス信号をゲート回路９２に出力する。
ゲート回路９２はこのパルス信号に応答して開き、第１のフリップフロップ回路の出力ノードａ，ｂの出力信号はゲート回路において反転されて、第２のフリップフロップ回路ＦＦ−１２の入力ノードに送られる。第２のフリップフロップ回路は、転送された信号をラッチするとともに、ノードｄにおける信号を反転した信号を出力ノードＯＵＴに出力する。
【００６８】
このように、図４の位相比較器は、内部クロック信号Ｉｎｔ．ＣＬＫの立ち上がりタイミングが該外部クロック信号の立ち上がりタイミングより早い場合は、Ｌレベルの信号を出力ノードＯＵＴから出力し、内部クロック信号Ｉｎｔ．ＣＬＫの立ち上がりタイミングが該外部クロック信号の立ち上がりタイミングより遅い場合は、Ｈレベルの信号を出力ノードＣＯＵＴから出力する。
【００６９】
次に、本発明の可変遅延回路をＤＬＬ回路に適用した例を説明する。以下の説明から明らかなように、本発明のＤＬＬ回路は単に上記可変遅延回路を具備することのみを特徴とするのではなく、種々の改良を含むものである。例えば、２つの異なる精度のＤＬＬ回路の使用、分周器の使用、可変遅延回路の遅延量制御、位相比較回路の構成等の改良を含むものである。
【００７０】
図５は、本発明の一実施例による半導体集積回路装置であるＤＬＬ回路を示すブロック図である。図示する半導体集積回路装置は、第１のＤＬＬ回路３及び第２のＤＬＬ回路１０を有する。第２のＤＬＬ回路１０は第１のＤＬＬ回路３の出力側に設けられ、第１のＤＬＬ回路３の精度よりも高い精度を有する。クロック入力パッド１及びクロックバッファとして機能する入力回路２１を介して外部から入力される入力クロック信号を第１のＤＬＬ回路３で遅延させ、その出力を第２のＤＬＬ回路１０でより高精度に遅延させることで、入力クロック信号に対して所定の位相関係を有する出力（内部）クロック信号を生成する。第２のＤＬＬ回路１０の出力はクロック配線を介して、データバスに接続される出力回路５１に与えられる。出力回路５１は、第２のＤＬＬ回路１０からの出力クロック信号に同期してデータバス上のデータをバッファリングした後、データ出力パッド６にデータを出力する。
【００７１】
また、半導体集積回路装置は、ダミー出力回路４１、ダミー入力回路４２及びダミー回路４３を有している。ダミー出力回路４１は第２のＤＬＬ回路３から出力回路５１までのクロック配線の遅延及び出力回路５１内の遅延と等しい遅延量を有する回路である。ダミー回路４２は入力回路２１と同一の遅延量を有する。ダミー回路４３は、後述する所定の遅延量を有する。
【００７２】
第１のＤＬＬ回路３及び第２のＤＬＬ回路１０は、それぞれ独立に動作（位相比較）する。すなわち、ダミー出力回路４１からダミー入力回路４２を介して得られるクロック信号を、入力回路２１からの入力クロック信号と独立に位相比較し、それぞれ位相差が所定の関係となるように遅延量を制御する。所定の関係にある位相差とは、具体的には、ダミー側のクロック信号が入力クロック信号に対して少なくともｋ周期遅れている状態である（ｋは１以上の整数）。この状態ではダミー側のクロック信号と入力信号とは見掛け上位相差は存在しない。すなわち、出力回路５１から出力されるデータは、クロック入力パッド１に与えられる外部からの入力クロック信号に同期している。
【００７３】
ただし、第２のＤＬＬ回路１０の遅延量制御は、第１のＤＬＬ回路３の遅延量制御に縦続している。具体的には、第２のＤＬＬ回路は第１のＤＬＬ回路がその遅延量を制御している時は第１のＤＬＬ回路３からリセット信号を受けてリセットされており、第１のＤＬＬ回路３で信号Ｓ０とＳ３との位相が合っている時（第１のＤＬＬ回路３の精度において、入力パッド１に入力される外部クロック信号とデータ出力パッド６から出力されるデータの位相が合っている）は、第２のＤＬＬ回路１０は遅延量を制御できる状態にある。これにより、大きな遅延量が必要な場合（遅延量を大きく可変する場合）には、第１のＤＬＬ３でのみ遅延量を制御して信号Ｓ０とＳ３との位相を第１のＤＬＬ回路３の精度の下に一致させ、この状態で第２のＤＬＬ回路１０でより高精度に遅延量を制御することで第２のＤＬＬ回路１０の精度の下に位相を一致させる。
【００７４】
このように、精度の異なる第１のＤＬＬ回路３及び第２のＤＬＬ回路１０を設けることは、遅延量制御、すなわち位相制御を階層化する（図５に示す構成の場合、２つの階層からなる）ことを意味している。２つの階層を２桁に置き換えて考えると、下の桁（高精度）は第２のＤＬＬ回路１０で制御され、上の桁は第１のＤＬＬ回路３で制御される。従って、第１のＤＬＬ回路３と第２のＤＬＬ回路１０との間には桁上がり、桁下がりの動作が必要になる。例えば、第１のＤＬＬ回路３の精度をｔｄとすると、第２のＤＬＬ回路１０は±ｔｄを含む範囲の遅延量を制御することができ、第１のＤＬＬ回路３の位相比較結果が±ｔｄの範囲から外れた場合に第１のＤＬＬ回路３はリセット信号を第２のＤＬＬ回路１０に出力し、第２のＤＬＬ回路１０の遅延量を所定値に設定する。上記リセット信号は、桁上がり又は桁下がりに相当する。上記±ｔｄの範囲からはずれたということは、第２のＤＬＬ回路１０での遅延量制御では間に合わないことを意味し、この場合には第１のＤＬＬ回路３で遅延量を制御（可変）する。この第１のＤＬＬ回路３による遅延量の可変動作は、桁上がり又は桁下がりが生じたことを意味する。
【００７５】
なお、第１のＤＬＬ回路３の位相比較結果が±ｔｄの範囲から外れた場合に、第２のＤＬＬ回路１０の遅延量は所定値に設定されるが、この所定値とは例えば第２のＤＬＬ回路１０で可変可能な遅延量の範囲の１／２である。すなわち、第２のＤＬＬ回路１０がリセットされると、第２のＤＬＬ回路１０で可変可能な遅延量の範囲の１／２に相当する遅延量（以下、基準遅延量という）が第２のＤＬＬ回路１０で与えられる。そして、第２のＤＬＬ回路１０が動作可能状態にある場合には、この基準遅延量を増減させることで第２のＤＬＬ回路１０の遅延量を可変させる。なお、後述するように、先に記述したダミー回路４３は、上記基準遅延量と同じ遅延量を与えるものである。
【００７６】
以下、第１のＤＬＬ回路３及び第２のＤＬＬ回路１０のブロック構成について説明し、その後各ブロックの詳細を説明する。
第１のＤＬＬ回路３は、分周回路３０、ディジタル位相比較器として機能する位相比較回路３１、遅延制御回路３２、遅延回路３３及びダミー遅延回路３４を有する。分周回路３０は、入力回路２１を介した外部クロック信号Ｓ１を分周し、外部クロック信号Ｓ１よりも低い同一周波数の信号Ｓ２、Ｓ３を出力する。信号Ｓ２はダミー遅延回路３４に出力され、信号Ｓ３は位相比較回路３１の第１の入力に出力される。位相比較回路３１の第２の入力には、ダミー遅延回路３４の出力信号が、ダミー出力回路４１、ダミー入力回路４２、及びダミー回路４３を介して与えられる。ここで、ダミー回路４３が出力する信号をＳ０とする。位相比較回路３１は信号Ｓ０とＳ３の位相比較を行って、遅延制御回路３２を制御する。具体的には、位相比較回路３１は、信号Ｓ０とＳ３との位相差が±ｔｄの範囲内にあるかどうかを判断する。範囲外であると判断した場合には、遅延量を大きく変える必要があると判断し、遅延回路３３及びダミー遅延回路３４の遅延量を１ステップ（可変可能な最小遅延量で、第１のＤＬＬ回路３の精度を意味する）可変する。なお、遅延回路３３及びダミー遅延回路３４には同一の遅延量が設定される。更に、この場合、位相比較回路３１はリセット信号を第２のＤＬＬ回路１０に出力して、後述する高精度遅延回路１２及び高精度ダミー遅延回路１３をリセットする。このリセット信号を受けると、高精度遅延回路１２及び高精度ダミー遅延回路１３の遅延量は、可変可能は範囲の遅延量の１／２に相当する遅延量に設定される。なお、遅延回路３３の出力信号は、第２のＤＬＬ回路１０の高精度遅延回路１２に与えられる。
【００７７】
第２のＤＬＬ回路１０は、上記高精度遅延回路１２及び高精度ダミー遅延回路１３の他に、高精度位相比較回路１４及び遅延制御回路１５を有する。高精度遅延回路１２は、遅延回路３３よりも高精度に遅延量を制御できる。同様に、高精度ダミー遅延回路１３の遅延量はダミー遅延回路３４よりも高精度に遅延量を制御できる。高精度位相比較回路１４は、分周回路３０が出力する信号Ｓ３と高精度ダミー遅延回路１３が出力する信号との位相比較を行って、高精度遅延回路１２及び高精度ダミー遅延回路１３に同一の遅延量を設定するように遅延制御回路１５を制御する。高精度遅延回路１２及び高精度ダミー遅延回路１３の精度をｔｄ’とすると、高精度位相比較回路１４は位相差が０〜ｔｄ’の範囲にあるかどうかを判断する。位相差がこの範囲外にあると判断したときには、高精度遅延回路１２及び高精度ダミー遅延回路１３の遅延量をｔｄ’だけ増加又は減少させる。また、遅延制御回路１５は、位相比較回路３１からリセット信号を受け取ると、高精度遅延回路１２及び高精度ダミー遅延回路１３をリセットする。このリセットにより、高精度遅延回路１２及び高精度ダミー遅延回路１３は基準遅延量に設定される。
【００７８】
次に、図６を参照して、位相が一致している場合の動作の概要を説明する。図６に示す外部クロック信号φｅｘｔは入力端子１に与えられ、ｔｉｎだけ遅延して信号Ｓ１として分周回路３０の与えられる。位相比較回路３１はダミー回路４３から信号Ｓ０を受け取る。この信号Ｓ０は、上記信号Ｓ１が遅延回路３３、高精度遅延回路１２、出力回路５１及び入力回路２１でそれぞれ遅延された合計の遅延量を有する（便宜上、分周回路３０の遅延を無視する）。従って、信号Ｓ０は、上記信号Ｓ１がダミー遅延回路３４並びにダミー出力回路４１、ダミー入力回路４２及びダミー回路４３を通り出力されたものと考えられる。いま、ダミー遅延回路３４の遅延量をＲｔｄ、ダミー出力回路４１、ダミー入力回路４２及びダミー回路４３のそれぞれの遅延量をｔｏｕｔ、ｔｉｎ及びｔｈとすると、信号Ｓ０は図６に示すようになる。ここで、ダミー回路４３の遅延量ｔｈは高精度遅延回路１２（高精度ダミー遅延回路１３も同じ）の最大遅延量の１／２である。つまり、遅延調整できる範囲の中心点とｔｈが等しい。例えば、高精度遅延回路１２が１０ｔｄ〜１０．８ｔｄの遅延を調整できるとすると、ｔｈは１０．４ｔｄとなる。なお、図６の信号Ｓ０の網点領域は、前述した±ｔｄの範囲に相当する。
【００７９】
高精度位相比較回路１４の入力は分周回路３０からの信号Ｓ３と高精度ダミー遅延回路１３が出力する信号Ｓ４である。信号Ｓ４は、信号Ｓ１がダミー出力回路４１、ダミー入力回路４２及び高精度ダミー遅延回路１３を通って得られた信号に相当する。高精度ダミー遅延回路１３の遅延量はＰｔｄで、仮にＰｔｄ＝ｔｈとすると、信号Ｓ４は信号Ｓ０と同一タイミングで立ち上がる。この状態において、遅延回路３３の出力は図６に示すように、信号Ｓ１より遅延量Ｒｔｄだけ遅れており、更に高精度遅延回路１２を通ることで更に遅延量Ｐｔｄだけ遅れ、図６に示すようになる。高精度遅延回路１２の出力は、出力回路５１の遅延量ｔｏｕｔ（クロック信号線の遅延も含む）だけ遅れるので、最終的に得られる内部（出力）クロック信号は外部（入力）クロック信号φｅｘｔに同期する。
【００８０】
図５に示す構成は、前述したように、第１のＤＬＬ回路３の精度をｔｄとすると、第２のＤＬＬ回路１０は±ｔｄを含む範囲の遅延量を制御することができ、第１のＤＬＬ回路３の位相比較結果が±ｔｄの範囲から外れた場合に第１のＤＬＬ回路３はリセット信号を第２のＤＬＬ回路１０に出力し、第２のＤＬＬ回路１０の遅延量を所定値に設定する。以下、この桁上がり、桁下がり動作を含む第１のＤＬＬ回路３及び第２のＤＬＬ回路１０の動作について、図７及び図８を参照して説明する。
【００８１】
今、図５の回路が定常状態にあり安定して動作している（第１のＤＬＬ回路３及び第２のＤＬＬ回路１０で設定された遅延量が保たれている状態）において、何らかの要因（例えば電源電圧の変化、温度の変化）によって入出力クロック間の位相同期状態が保てなくなった場合、次のような遅延量制御が行われる。
ここで、図７及び図８において、一番上のグラフは縦軸を電圧、横軸を高精度位相比較器ｌ１４で位相比較している信号Ｓ３と信号Ｓ４の位相差（換言すれば、外部クロック信号と内部クロック信号との位相差）を示している。また、［０］〜［５］は位相比較のタイミングを示している。更に、遅延回路３３の精度ｔｄ（単位遅延量）は２００ｐｓで、高精度遅延回路１２の精度ｔｄ’（単位遅延量）は６０ｐｓであるとしている。更に、図７の［０］〜［５］の棒グラフは桁上がり時の遅延回路３３と高精度遅延回路１２の動きを示しており、特に信号Ｓ３とＳ４の位相差が０ｐｓから３００ｐｓになるまで、６０ｐｓ毎のそれぞれの遅延回路の状態を示してある。更に、遅延回路３３は位相差が０ｐｓの時の段数（単位遅延量を有する遅延素子の数）をＮとして、（Ｎ−１）、（Ｎ）、（Ｎ＋１）段の状態を示し、他方高精度遅延回路１２は全体を示している。更に、図７は桁上がり動作を示し、図８は桁下がり動作を示している。
【００８２】
最初に、図７を参照して桁上がり時の動作を説明する。
まず、位相差が０ｐｓの時に遅延回路３３はＮ段目で高精度遅延回路１２はセンタ（０ｐｓとする）とする（状態［０］）。位相差が６０ｐｓになると、高精度遅延回路１２が１段アップする（状態［１］）。位相差が１２０ｐｓになると、高精度遅延回路１２が更に１段アップする（状態［２］）。位相差が１８０ｐｓになると、高精度遅延回路１２が更に１段アップする（状態［３］）。位相差が２４０ｐｓになった時は、位相差が２００ｐｓになった時に遅延回路３３がＮ段目から（Ｎ＋１）段目にアップして、高精度遅延回路１２はセンタにリセットされる（状態［４］）。位相差が３００ｐｓになると高精度遅延回路１２が１段アップする（状態［５］）。
【００８３】
次に、図８を参照して桁下がり時の動作を説明する。
まず、図７に示した状態［４］を桁下がり時の状態［０］とする。すなわち、位相差が２００ｐｓとなって遅延回路３３がＮ段目から（Ｎ＋１）段目にアップして、高精度遅延回路１２がセンタにリセットされた状態である。位相差が−６０ｐｓになると高精度遅延回路１２が１段ダウンする（状態［１］）。位相差が−１２０ｐｓになると更に高精度遅延回路１２が１段ダウンする（状態［２］）。位相差が−１８０ｐｓになると更に高精度遅延回路１２が１段ダウンする（状態［２］）。位相差が−２４０ｐｓになった時は、位相差が−２００ｐｓになった時に遅延回路３３が（Ｎ＋１）段目からＮ段目にダウンして、高精度遅延回路１２はセンタにリセットされる（状態［４］）。位相差が−３００ｐｓになるとまた高精度遅延回路１２が１段ダウンする（状態［５］）。
【００８４】
以上のようにして、高精度遅延回路１２から独立して遅延回路３３を動作させ、遅延回路３３が動いた時に高精度遅延回路１２をセンタにリセットすることによって、自動的に遅延回路３３の１段分の遅延を高精度遅延回路１２が計ることができるので、温度や電源電圧の変化によってそれぞれ遅延回路３３と高精度遅延回路１２が変化する値が変わっても、スムーズに階層化ＤＬＬの桁上がり、桁下がりが行われる。特に、高精度遅延回路１２の位相調整可能範囲を遅延回路３３の精度である２００ｐｓ以上に設定することで、温度や電源電圧の変化による第１のＤＬＬ回路３と第２のＤＬＬ回路１０の遅延線の遅延時間の変化の割合が異なっても、よりスムースな桁上がり、桁下がりが行える。
【００８５】
以上、本発明の基本構成及びその動作について説明した。次に、第１のＤＬＬ回路３の詳細について説明する。
図９は、図５に示す分周回路３０の一構成例を示す回路図であり、図１０は図９の分周回路３０の各ノードの信号波形を示す図である。図９に示すように、分周回路３０は複数のナンドゲート及びインバータよりなる３段のカウンタ３０１〜３０３を具備し、信号Ｓ１（入力回路２１を介した外部クロック信号）を分周して、信号Ｓ２、Ｓ３を生成する。なお、図１０において、参照符号Ａは１つ目のカウンタ３０１の出力信号、Ｂは２つ目のカウンタ３０２の出力信号であり、各信号波形は図１０に示す通りである。また、分周回路３０は、複数のナンドゲート及びインバータよりなる３段のカウンタで構成されるものに限定されず、様々な論理ゲートの組み合わせとして構成できる。
【００８６】
図１０に示すように、分周回路３０は入力クロック信号Ｓ１を８分周して、外部クロック信号の１クロックサイクル分の期間がハイレベルＨで、７クロックサイクル分がローレベルＬとなる信号Ｓ２を生成する。また、分周回路３０はこの信号Ｓ２に相補関係にある信号Ｓ３を生成する。
図１１は、信号Ｓ０〜Ｓ３の位相関係を示す図である。図示するように、位相比較回路３１は、８周期に１回の割合で位相比較を行う。また、信号Ｓ０は１周期遅れで信号Ｓ１に同期している。これにより、出力回路５１における出力クロック信号は、１クロックサイクル前の外部クロック信号に位相同期している。
【００８７】
なお、分周回路３０の信号Ｓ２の期間ａを変化させることで、何クロック前の外部クロック信号から出力クロック信号を生成するかを調整することができる。例えば、信号Ｓ２の期間ａを３クロック分の長さとすることにより、３クロック前の外部クロック信号に同期した出力クロック信号を生成することができる。また、信号Ｓ２の期間ａ＋ｂを変えることによって、何周期毎に位相比較を行うかを調整することができる。
【００８８】
入力回路２１、遅延回路３３の最小の遅延時間、高精度遅延回路１２の最小の遅延時間、クロック配線の遅延時間及び出力回路５１の遅延時間の合計が外部クロック信号の１クロック分の時間（１クロックサイクル）よりも短い場合には、１クロックサイクル前の外部クロックから位相同期した内部クロック信号を生成することができる。これに対し、上記合計の遅延時間が外部クロック信号の１クロックサイクルを超える場合には、２以上のクロックサイクル前の外部クロック信号に位相同期させる必要がある。この場合には期間ａを２以上とする。
【００８９】
図１２は、同一構成の第１のＤＬＬ回路３の遅延回路３３及びダミー遅延回路３４の一構成例を説明するための図である。同図（ａ）は１ビット分の遅延回路（単位遅延回路）の構成を示し、同図（ｂ）はこの単位遅延回路の動作を示すタイミング図であり、同図（ｃ）は単位遅延回路を複数段接続した場合の構成と動作を示す。
【００９０】
図１２（ａ）に示すように、単位遅延回路は２個のＮＡＮＤゲート４０１と４０２、及びインバータ４０３からなる。単位遅延回路の動作を図１２（ｂ）を参照して説明すると、入力φＥは活性化信号（イネーブル信号）で、ハイレベルＨの時に単位遅延回路が動作する。図１２（ｂ）は、イネーブル信号φＥがハイレベルＨになって信号のアクセスが可能になった状態を示している。なお、図１２（ｂ）において、ＩＮは単位遅延回路への入力信号を示し、またφＮは複数段接続された遅延回路のうち隣接する右側の単位遅延回路からの信号を示し、ＯＵＴは単位遅延回路の出力信号を示し、４ａ−１及び４ａ−２は図１２（ａ）において対応するノードの波形を示している。従って、ＯＵＴは左側に隣接する単位遅延回路の信号φＮに対応する。
【００９１】
信号φＮがローレベルＬの時には出力信号ＯＵＴは常にローレベルＬになる。また、信号φＮがハイレベルＨで信号φＥがあローレベルの時には、出力信号ＯＵＴはハイレベルになる。信号φＮがハイレベルで信号φＥがハイレベルの時には、入力信号ＩＮがローレベルＬであれば出力信号ＯＵＴはハイレベルＨになり、ＩＮがハイレベルであればローレベルＬになる。
【００９２】
図１２（ａ）の回路によれば、イネーブル信号φＥがハイレベルＨの状態で入力信号ＩＮが立ち上がると、その入力信号は矢印の経路に伝播するが、イネーブル信号φＥがローレベルＬの状態では、入力信号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようになっている。
図１２（ｃ）は、図１２（ａ）に示す単位遅延回路を複数段カスケード接続した例であり、実際の遅延回路３３、ダミー遅延回路３４に相当する。図１２（ｃ）では３段のみ示されているが、実際には所望の遅延量が得られるように多数段接続されている。また、イネーブル信号φＥの信号線は、回路要素毎にφＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号は遅延制御回路３２で制御される。
【００９３】
図１２（ｃ）では、中央の単位遅延回路が活性化されており、イネーブル信号φＥ−２がハイレベルＨになっている。この場合、入力信号ＩＮがローレベルＬからハイレベルＨに変化すると、左側の単位遅延回路と右側の単位遅延回路のイネーブル信号φＥ−１及びφＥ−３はローレベルであるから、太線のように入力信号ＩＮはＮＡＮＤゲート４０１−１及び４０１−３で止められてしまう。
【００９４】
一方、活性化されている中央の単位遅延回路のイネーブル信号φＥ−２はハイレベルＨであるから、入力信号ＩＮはＮＡＮＤゲート４０１−２を通過する。右側の単位遅延回路の出力信号ＯＵＴはハイレベルＨであるから、入力信号ＩＮなＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵＴとしてローレベルＬの信号が伝播されることになる。上記のように、右側の出力信号ＯＵＴ、すなわちイネーブル信号φＮがローレベルＬの時には、出力信号ＯＵＴは常にローレベルＬになるので、このローレベルＬの信号が左側の単位遅延回路のＮＡＮＤゲート及びインバータに順次伝達され、最終的な出力信号として取り出される。
【００９５】
このように、活性化された単位遅延回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的な出力信号になる。つまり、どの部分のイネーブル信号φＥをハイレベルＨにするかにより、遅延量を制御することができる。１ビット分の遅延量（単位遅延量）はＮＡＮＤゲートとインバータの合計の信号伝播時間で決定され、この時間がＤＬＬ回路の遅延単位時間になり、そして、全体の遅延時間は単位遅延量に通過する段数を乗じた量になる。
【００９６】
図１３は、図５に示す遅延制御回路３２の一構成を示す回路図である。遅延制御回路３２は、上記と同じ単位遅延回路を有する単位遅延制御回路４３０−２を遅延回路３３、ダミー遅延回路３４の単位遅延回路の段数分だけ接続した構成になっており、各段の出力が遅延回路の格段のイネーブル信号φＥになる。
単位遅延制御回路４３０−２はＮＡＮＤゲート４３２−２とインバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２及びＮＯＲゲート４３１−２を有している。トランジスタ４３８−２のゲートは前段の単位遅延制御回路のノード５ａ−２に接続され、トランジスタ４３９−２のゲートは後段の単位遅延制御回路のノード５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥ及びφＳＯと、カウントダウンする時のリセット信号φＲＥ及びφＲＯが１ビットおきに接続されている。
【００９７】
図１３に示されるように、中央の単位遅延制御回路４３０−２では、トランジスタ４３５−２のゲートにセット信号φＳＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、トランジスタ４３７−２にリセット信号φＲＯが供給され、また単位遅延制御回路４３０−２の前段及び後段の両側の回路の各対応するトランジスタのゲートにはそれぞれセット信号φＳＥ及びリセット信号φＲＥが供給されている。またＮＯＲゲート４３１−２には、左側（前段）の回路のノード５ａ−１と回路４３０−２のノード５ａ−４の信号が入力される構成になっている。なお、φＲは単位遅延制御回路をリセットする信号で、電源投入後に一時的にローレベルＬになり、その後はハイレベルＨに固定される。
【００９８】
図１４は、図１３に示す遅延制御回路３２の動作を説明するためのタイミング図である。
図１４に示すように、まずリセット信号φＲが一時的にローレベルＬになり、ノード５ａ−１、５ａ−３、５ａ−５がハイレベルＨ、また５ａ−２、５ａ−４、５ａ−６がローレベルＬにセットされる。そして、カウントアップする時には、カウントアップ信号（セット信号）φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返す。
【００９９】
セット信号φＳＥがローレベルＬからハイレベルＨになると、ノード５ａ−１は接地されてローレベルＬになり、またノード５ａ−２はハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのを受けて、出力信号（イネーブル信号）φＥ−１はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＥがローレベルＬに戻ったとしても、イネーブル信号φＥ−１はローレベルＬのままである。そして、ノード５ａ−１がローレベルＬに変化したことを受けて、イネーブル信号（出力信号）φＥ−２がローレベルＬからハイレベルＨに変化する。ノード５ａ−２がハイレベルＨに変化したのでトランジスタ４３８−２はオン状態になり、セット信号φＳＯがローレベルＬからハイレベルＨになると、ノード５ａ−３は設置されてローレベルＬに、またノード５ａ−４はハイレベルＨに変化する。更に、ノード５ａ−４がハイレベルＨに変化したのを受けて、イネーブル信号φＥ−２はハイレベルＨからローレベルＬに変化する。この状態はフリップフロップにラッチされるので、セット信号φＳＯがローレベルＬに戻ったとしても、イネーブル信号φＥ−２はローレベルＬのままである。
【０１００】
そして、ノード５ａ−３がローレベルＬに変化したことを受けて、イネーブル信号φＥ−３がローレベルＬからハイレベルＨに変化する。図１０では、セット信号φＳＥ及びφＳＯが１パルスずつ出ているだけであるが、単位遅延制御回路が何段にも接続されており、セット信号φＳＥ及びφＳＯが交互にハイレベルＨとローレベルＬを繰り返せば、出力信号（イネーブル信号）φＥがハイレベルＨになる段の位置が順次右側にシフトする。従って、位相比較回路３１の比較結果により遅延量を増加させる必要がある場合には、交互にセット信号φＳＥ及びφＳＯのパルスを入力すればよい。
【０１０１】
カウントアップ信号（セット信号）φＳＥ及びφＳＯと、カウントダウン信号（リセット信号）φＲＥ及びφＲＯとが出力されない状態、すなわちローレベルＬである状態が維持されれば、イネーブル信号φＥはハイレベルＨなる段の位置は固定される。従って、位相比較回路３１の比較結果により遅延量を維持する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【０１０２】
カウントダウンする時には、リセット信号φＲＥ及びφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥがハイレベルＨになる段の位置が順次左側にシフトする。
以上説明したように、図１３に示した遅延制御回路３２では、パルスを入力することにより、イネーブル信号φＥがハイレベルＨになる段の位置を１つずつ移動させることが可能であり、これらのイネーブル信号φＥで図１２（ｃ）に示した遅延回路を制御すれば遅延量を１単位ずつ（単位遅延時間毎に）制御することができる。
【０１０３】
次に、図５に示す位相比較回路３１の構成を説明する。位相比較回路３１は図１５に示す位相比較部と、図１７に示す増幅回路部とからなる。始めに、図１５に示す位相比較部について、図１６を参照して説明する。
図１６において、参照符号φｏｕｔ及びφｅｘｔは、この位相比較回路で比較する出力信号（Ｓ０）と外部クロック信号（Ｓ３）を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｅは図１７に示す増幅回路部に接続される出力信号を示している。
【０１０４】
図１５に示すように、位相比較回路３１の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１及び４２２、その状態をラッチするラッチ回路４２５及び４２６、ラッチ回路の活性化信号を生成する回路４２４、外部クロック信号φｅｘｔを単位遅延量だけ遅延させる遅延回路４２３、及び信号φｏｕｔを単位遅延量だけ遅延させる遅延回路４３０とを備えて構成される。フリップフロップ回路４２１は−ｔｄの範囲、フリップフロップ回路４２２は＋ｔｄの範囲の位相比較を行っている。
【０１０５】
図１６（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて進んでいる場合、すなわち信号φｏｕｔが信号φｅｘｔより先にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔと信号φｅｘｔが共にローレベルＬの時には、フリップフロップ回路４２１及び４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全てハイレベルＨになっている。
【０１０６】
信号φｏｕｔがローレベルＬからハイレベルＨに変化すると、ノード６ａ−４がハイレベルＨからローレベルＬに変化し、ノード６ａ−０が１遅延分（ｔｄ）遅れてローレベルＬからハイレベルＨになることで、ノード６ａ−２がハイレベルＨからローレベルＬに変化する。その後、信号φｅｘｔがローレベルＬからハイレベルＨになり、また１遅延分遅れてノード６ａ−１がローレベルＬからハイレベルＨになるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２はローレベルＬ、ノード６ａ−３はハイレベルＨ、ノード６ａ−４はローレベル、そしてノード６ａ−５はハイレベルを維持する。
【０１０７】
一方、信号φｅｘｔがローレベルからハイレベルＨに変化したのに応じて、回路４２４の出力信号φａはローレベルＬからハイレベルＨに変化し、ノード６ａ−６には一時的にハイレベルＨになるパルスが印加される。このノード６ａ−６はラッチ回路４２５及び４２６のＮＡＮＤゲートの入力となっているので、このＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１及び４２２の両端の電位状態をラッチ回路４２５及び４２６に取り込むことになる。最終的には、出力信号φｂがハイレベルＨ、出力信号φｃがローレベルＬ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルＬになる。
【０１０８】
次に、図１６（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じ（±ｔｄ内）で、信号φｏｕｔが信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に信号φｏｕｔがローレベルＬからハイレベルＨに変化した時、まず信号φｅｘｔがローレベルＬからハイレベルＨになることによってフリップフロップ４２１のノード６ａ−３がローレベルＬからハイレベルＨに変化する。フリップフロップ４２２では、ノード６ａ−１がローレベルＬのままなので、逆にノード６ａ−４がハイレベルＨからローレベルＬに変化する。その後、ノード６ａ−１がハイレベルＨからローレベルＬに変化するが、フリップフロップ４２２の状態は既に決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的にハイレベルＨになるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂがローレベル、出力信号φｃがハイレベルＨ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルになる。
【０１０９】
図１６（ｃ）は、比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相がｔｄを越えて遅れており、φｏｕｔがφｅｘｔより後にローレベルＬからハイレベルＨになる場合を示している。この場合には、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５がハイレベルＨからローレベルＬに変化する。そして、最終的には、φｂがローレベル、φｃがハイレベルＨ、φｄがローレベルＬ、φｅがハイレベルＨになる。
【０１１０】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前にハイレベルＨになったか、ほぼ同時であったか、あるいは遅れてハイレベルＨになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ及びφｅの値としてラッチしておき、その値に基づいて遅延制御回路３２をカウントアップするか、カウントダウンするかを決めることができる。
【０１１１】
次に、図１７を参照して、位相比較回路３１の増幅回路部の一構成例を説明する。なお、図１８は図１７に示すＪＫフリップフロップの動作を説明するためのタイミング図である。
図１７に示すように、位相規格回路３１の増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲート及びインバータで構成される増幅部４２８との２つの部分を備えて構成されている。ＪＫフリップフロップ４２７には、図１５の位相比較部からの出力信号φａが入力され、信号φａがローレベルＬであるかハイレベルＨであるかに応じてノード７ａ−９及び７ａ−１１の電位が交互にローレベルＬとハイレベルＨを繰り返す仕組みになっている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、信号φｂ及びφｄの信号を受けて増幅して出力する。
【０１１２】
まず、ＪＫフリップフロップ４２７の動作を図１８のタイミング図を参照して説明する。時間Ｔ１で、信号φａがハイレベルＨからローレベルＬに変化すると、ノード７ａ−１及び７ａ−１０がローレベルＬからハイレベルＨに変化する。一方、ノード７ａ−１の変化に応じて、ノード７ａ−５、７ａ−６、及び７ａ−７が変化するが、信号φａがローレベルＬであるために、ノード７ａ−８は変化しない。結局、出力（ノード）７ａ−９は変化せず、出力７ａ−１１のみがローレベルＬからハイレベルＨになる。次に、時間Ｔ２になって、φａがローレベルＬからハイレベルＨに変化すると、時間Ｔ１での動きと逆にノード７ａ−８はハイレベルＨからローレベルＬに、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９はローレベルＬからハイレベルＨに変化し、出力７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、信号φａの動きに応じて出力７ａ−９及び７ａ−１１が交互にハイレベルＨとローレベルＬを繰り返す動きをする。
【０１１３】
図１９は、上記増幅回路部のカウントアップ時の動作を示すタイミング図（カウントアップ時）であり、図２０は増幅回路部のカウント維持時の動作を示すタイミング図であり、図２１は増幅回路部のカウントダウン時の動作を示すタイミング図である。これらの図を参照して、図１７に示す増幅部４２８の動作を説明する。
【０１１４】
図１９は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがハイレベルＨ、信号φｃがローレベルＬ、信号φｄがハイレベルＨ、信号φｅがローレベルＬである。結局、ノード７ａ−１２がハイレベルＨになり、ノード７ａ−１３がローレベルＬに固定され、セット信号φＳＯ及びφＳＥはＪＫフリップフロップの状態に応じて変化するが、リセット信号φＲＯ及びφＲＥは７ａ−１３がローレベルＬのため変化しない。
【０１１５】
図２０は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベル、信号φｄがハイレベル、信号φｅがローレベルである。結局、ノード７ａ−１２及び７ａ−１３がローレベルＬに固定され、リセット信号φＳＥ及びφＳＯはＪＫフリップフロップの出力が増幅部に影響することなく、信号φＳＯ、φＳＥ、φＲＯ及びφＲＥはローレベルＬに固定されたままになる。
【０１１６】
図２１は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れてローレベルＬからハイレベルＨになる場合を示している。この場合の位相比較部からの入力信号は、信号φｂがローレベルＬ、信号φｃがハイレベルＨ、信号φｄがローレベルＬ、信号φｅがハイレベルＨである。結局、ノード７ａ−１２がローレベルＬに固定され、ノード７ａ−１３がハイレベルＨに固定され、リセット信号φＲＯ及びφＲＥはＪＫフリップフロップ４２７の状態に応じて変化するが、セット信号φＳＯ及びφＳＥはノード７ａ−１３がローレベルＬのために変化しない。
【０１１７】
また、図１７には、信号φｂ及びφｅからリセット信号を生成する論理回路４３１が図示されている。φｏｕｔがφｅｘｔに対し±ｔｄの範囲を越えている場合にはリセット信号はＨにあり、その範囲内であればリセット信号はＬである。
次に、第２のＤＬＬ回路１０について詳細に説明する。
図２２は、高精度遅延回路１２の一構成例を示す回路図である。高精度遅延回路１２は各段ごとに、図１２に示すＮＡＮＤゲート４０１−１、４０２−１及びインバータ４０３−１に加え、ＮＡＮＤゲート４０４−１及びインバータ４０５−１を設け、１段につき２つの遅延線を形成している。網掛け部分の論理回路、すなわちＮＡＮＤゲート４０４−１及びインバータ４０５−１を付加することで、ＮＡＮＤゲート４０２−１とインバータ４０３−１で構成される単位遅延回路の単位遅延量（例えば２００ｐｓ）を下回る遅延量を制御可能とするものである。１段当り２つ設けられた単位遅延回路の遅延量の差は、ＮＡＮＤゲート４０２−１とインバータ４０３−１の遅延とＮＡＮＤゲート４０４−１とインバータ４０５−１の遅延の差であり、これが高精度遅延回路１２の精度となる。
【０１１８】
例えば、図示する場合、入力信号ｉｎは２つの網掛け部分の単位遅延回路と３つの単位遅延回路を通り出力信号ｏｕｔが得られる。また、例えば右隣りのＮＡＮＤゲート４０１のみが開いた状態では、入力信号ｉｎは３つの網掛け部分の単位遅延回路と２つの単位遅延回路を通る。上記２つの場合における出力信号の遅延量の差は、２つの単位遅延回路の遅延量の差となる。例えば、ＮＡＮＤゲート４０２−１とインバータ４０３−１からなる単位遅延回路が２００ｐｓの遅延量を有し、ＮＡＮＤゲート４０４−１とインバータ４０５−１からなる単位遅延回路が２６０ｐｓの遅延量を有する場合は、その差６０ｐｓが高精度単位遅延回路１２の精度となる。よって、ＮＡＮＤゲート４０１を制御することで、６０ｐｓ、１２０ｐｓ、１８０ｐｓ、２４０ｐｓの遅延量を設定できる。なお、どのようなルートを通っても必ず１つのＮＡＮＤゲート４０１を通るので、この回路の遅延量は必ず含まれる。換言すれば、遅延量の差に影響しない。また、図７、図８の構成（−３００ｐｓ〜３００ｐｓ）に対応させれば、高精度遅延回路１２は１１段構成となる。
【０１１９】
異なる遅延量を得るためには、種々の方法が考えられる。例えば、異なる特性のＮＡＮＤゲートとインバータを用いる。例えば、異なる特性のトランジスタを用いてＮＡＮＤゲートとインバータを構成する。また、同一特性のトランジスタを用いるが、これに印加する電源電圧を異ならせる。更に、同一特性かつ同一電源電圧であってもファンアウトの差で異なる遅延量が得られる。図２２の同一論理素子は全て同一特性とした場合において、インバータ４０５−１のファンアウトは２であるが、インバータ４０３−１のファンアウトは１である。このファンアウトの相違により、図２２の同一論理素子は全て同一特性とした場合でも、６０〜７０ｐｓの差が得られる。
【０１２０】
なお、高精度ダミー遅延回路１３も高精度遅延回路１２と同一構成である。
第２のＤＬＬ回路１０の高精度位相比較回路１４は、次の点を除き、図１５及び図１７に示す位相比較回路３１の構成と同じである。上記相違する部分を図２３に示す。図２３は高精度位相比較回路１４の位相比較部を示す図である。図２３の構成では、図１７に示す遅延回路４３０はフリップフロップ回路４２１と４２２との間に設けられている。また、ＮＡＮＤゲートゲート４３１が遅延回路４３０と４２３との間に設けられ、遅延回路４３０のインバータの出力はＮＡＮＤゲート４３１を介して遅延回路４２３のＮＡＮＤゲートに入力されている。
【０１２１】
遅延回路４２３及び４３０は高精度遅延回路１２の単位遅延回路と同一構成である。図示する構成では、遅延回路４２３及び４３０はＮＡＮＤゲートとインバータからなる。なお、遅延回路４２３のインバータのファンアウトは１なのに対し、遅延回路４３０のインバータのファンアウトはＮＡＮＤゲート４３１を設けたことで２である。すなわち、遅延回路４３０のインバータの負荷は、遅延回路４２３のインバータの負荷よりも大きい。このような遅延回路４２３及び４３０をフリップフロップ回路４２１と４２２との間に設けることで、信号Ｓ０（φｏｕｔ）と信号Ｓ３（φｅｘｔ）とが０〜ｔｄ’の範囲内にあるかどうかを判断することができる。なお、位相増幅回路部等を含む他の構成は、図１５及び１７に示す構成と同じなので、その説明を省略する。
【０１２２】
図２４は、図２３に示す高精度位相比較回路１４の位相比較部の動作を示すタイミング図である。図２４（ａ）はカウントアップ時の動作を示す。φｏｕｔがローレベルＬからハイレベルＨに立ち上がると、ノード７ａ−２はローレベルＬに変化する。また、ノード７ａ−０は遅延回路４３０の作用により、信号φｏｕｔの変化時からｔｄ＋ｔｄ’だけ遅れてハイレベルＨに変化する。その後、信号φｅｘｔがハイレベルＨに変化し、ノード７ａ−１は遅延回路４２３の作用により、上記変化時からｔｄだけ遅れてハイレベルＨに変化する。なお、ノード７ａ−３及び７ａ−５はハイレベルＨのままで変化しない。よって、ノード７ａ−６電位変化に応答して、φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌとなる。
【０１２３】
図２４（ｂ）はカウント維持時の動作を示す。図示するように、信号φｏｕｔとφｅｘｔが０〜ｔｄ’の範囲内にある時は、φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌとなる。また、図２４（ｃ）はカウントダウン時の動作を示す。図示するように、φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈとなる。
図２５は、遅延制御回路１５の構成を示す回路図である。図２５中の破線の左側部分は図１３に示す回路構成と実質的に同一である。破線の右側部分は、左側部分と多少異なる。これは、リセット信号を位相比較回路３１から受けたときに、高精度遅延回路１２及び高精度ダミー遅延回路１３を中央にリセットするために、対応するＮＯＲゲートのみハイレベルＨを出力するようにするためである。破線の左側に隣接するＮＡＮＤゲート４３２−３の出力は前段のＮＯＲゲート４３１−２に入力されており、インバータ４３３−３の出力はＮＯＲゲート４３１−３に入力されている。破線の右側に隣接するＮＡＮＤゲート４３２−４の出力はＮＯＲゲート４３１−４に入力されており、インバータ４３３−４の出力はＮＯＲゲート４３１−３に入力されている。リセット信号がアクティブ（ハイレベルＨ）になると、各ノードのレベルは図２５に示すようになり、高精度遅延回路１２及び高精度ダミー遅延回路１３の中央に対応するＮＯＲゲート４３１−３のみハイレベルＨを出力し、その他のＮＯＲゲートはすべてローレベルＬを出力する。なお、シフト動作は図１３及び図１４を参照して説明したシフト動作と同様である。
【０１２４】
実際の回路構成においては、特に次の点を考慮することが好ましい。位相比較回路３１及び高精度位相比較回路１４の位相比較部を構成するフリップフロップ回路４２１及び４２２のＮＡＮＤゲートをＭＯＳトランジスタで構成する場合には次の点を考慮する。
図２６はＮＡＮＤゲートの回路図である。ＮＡＮＤゲートは、２つのＰチャネルＭＯＳトランジスタＱ１０、Ｑ１１と２つのＮチャネルＭＯＳトランジスタＱ１２、Ｑ１３とからなる。ＰチャネルトランジスタＱ１０のソースは第１の電源Ｖｃｃに接続され、ゲートは第１の入力ＩＮ１に接続され、ドレインは出力ＯＵＴに接続されている。ＰチャネルトランジスタＱ１１のソースは第１の電源Ｖｃｃに接続され、ゲートは第２の入力ＩＮ２に接続され、ドレインは出力ＯＵＴに接続されている。ＮチャネルトランジスタＱ１２のソースはＮチャネルトランジスタＱ１３のドレインに接続され、ゲートは第１の入力ＩＮ１に接続され、ドレインは出力ＯＵＴに接続されている。ＮチャネルトランジスタＱ１３のソースは第２の電源（グランド）に接続され、ゲートは第２の入力ＩＮ２に接続され、ドレインはＮチャネルトランジスタＱ１２のソースに接続されている。
【０１２５】
ここで、入力信号ＩＮ１と出力ＯＵＴとの入出力応答特性と、入力信号ＩＮ２と出力ＯＵＴとの入出力特性とは上記回路構成に起因して多少異なる。このようなＮＡＮＤゲートを２つ用いてフリップフロップ回路４２１及び４２２を構成する場合には、可能な限り高精度を得るために、各フリップフロップ回路の２つの入力信号を同じ条件で受け取るように接続する。例えば、フリップフロップ回路４２１の第１のＮＡＮＤゲートのセット端子が図２６に示すＩＮ１として信号φｏｕｔを受け取る場合には、第２のＮＡＮＤゲートのリセット端子はＩＮ１として信号φｅｘｔを受け取る。なお、この場合、第１のＮＡＮＤゲートのリセット端子ＩＮ２は第２のＮＡＮＤゲートの出力と接続されＱ出力を構成し、第２のＮＡＮＤゲートのリセット端子ＩＮ２は第１のＮＡＮＤゲートの出力に接続され／Ｑ出力となる。逆に、フリップフロップ回路４２１の一方のＮＡＮＤゲートのセット端子が図２６のＩＮ２として信号φｏｕｔを受け取る場合には、他方のＮＡＮＤゲートのリセット端子はＩＮ２として信号φｅｘｔを受け取る。なお、この場合、第１のＮＡＮＤゲートのリセット端子ＩＮ１は第２のＮＡＮＤゲートの出力と接続されＱ出力を構成し、第２のＮＡＮＤゲートのリセット端子ＩＮ１は第１のＮＡＮＤゲートの出力に接続され／Ｑ出力となる。
【０１２６】
以上のこれにより、２つの入力信号に対する回路構成上の条件は同一となり、高い位相比較の精度を保つことができる。
図２７は、高精度遅延回路１２及び高精度ダミー遅延回路１３の別の構成例を示す図である。図示する構成は２段構成であり、各段に遅延素子としてキャパシタＣ１、Ｃ２を設けてある。キャパシタＣ１、Ｃ２はトランジスタＱ１、Ｑ２を介して選択的に遅延線に接続される。トランジスタＱ１、Ｑ２の制御は遅延制御回路１５で行われる。例えば、２５ｆＦの容量は５０ｐｓの遅延量になり、５０ｆＦの容量は１００ｐｓの遅延量になる。よって、このようなキャパシタを用いることで、遅延回路３３よりも高精度な高精度遅延回路１２を実現できる。
【０１２７】
なお、その他の構成として複数の抵抗を直列に接続し、各抵抗の両端をショートするスイッチを設け、入出力間で直列に接続される抵抗の数を変化させることで、遅延量を可変する構成でもよい。更に、このような抵抗と上記キャパシタとを組み合わせた遅延回路であってもよい。なお、最終的な遅延量は図２７に示すインバータＩＮＶ１とＩＮＶ２の遅延量も含む。
【０１２８】
図２８は、図５に示す構成の変形例を示す図である。図２８に示す変形例は、図５に示す分周回路３０を取り除き、入力回路２１の出力信号Ｓ１を直接ダミー遅延回路３３、位相比較回路３１及び高精度位相比較回路１４に出力している点で、図５に示す構成とは異なる。前述したように、分周回路３０を設けることで、位相比較すべきクロックを確実に特定することができる。しかしながら、クロック周波数が非常に低く、入力回路２１からのクロックとフィードバックされたクロックとの相対的位置関係が１サイクルを越えて変動することがなく、かつ比較すべき両方のクロックがハイレベルになっている時間があれば、分周回路３０はかならずしも必要ではない。図２８に示す変形例は、この観点から図５に示す分周回路３０を除去したものである。なお、図２８に示す変形例の動作は、図５〜図２７を参照して説明した動作と同様である。従って、図２８に示す変形例の動作の説明は、ここでは省略する。
【０１２９】
次に、本発明の別の実施例による半導体集積回路装置（ＤＬＬ回路）を説明する。
図２９は、この実施例による半導体集積回路装置を示す。なお、図２９中、前述した図に示される構成要素と同一のものには同一の参照番号を付けてある。図示する半導体集積回路装置は、第１のＤＬＬ回路３及び第２のＤＬＬ回路１０を有する。ただし、図５に示す構成とは異なり、階層化構成ではなく、第１のＤＬＬ回路３と第２のＤＬＬ回路１０とが独立に動作し、それぞれの遅延量制御も独立して行う。
【０１３０】
以下、図２９の構成及び動作を詳細に説明する。
第２のＤＬＬ回路１０は第１のＤＬＬ回路３の出力側に設けられ、第１のＤＬＬ回路３の精度よりも高い精度を有する。クロック入力パッド１及びクロックバッファとして機能する入力回路２１を介して外部から入力される入力クロック信号を第１のＤＬＬ回路３で遅延させ、その出力を第２のＤＬＬ回路１０でより高精度に遅延させることで、入力クロック信号に対して所定の位相関係を有する出力（内部）クロック信号を生成する。第２のＤＬＬ回路１０の出力はクロック配線４１を介して、データバスに接続される出力回路５１に与えられる。出力回路５１は、第２のＤＬＬ回路１０からの出力クロック信号に同期してデータバス上のデータをバッファリングした後、データ出力パッド６にデータを出力する。 また、半導体集積回路装置は、クロックバッファとして機能するダミー入力回路２２、ダミー配線４２、出力バッファとして機能するダミー出力回路５２、及びダミー負荷容量７を有している。これらのダミー入力回路２２、ダミー配線４２、及びダミー出力回路５２はそれぞれ、入力回路２１、クロック配線４１及び出力回路５１と同一の回路構成であり、同一の遅延量を有する。また、ダミー負荷容量７は、データ出力パッド６に結合している負荷容量に等しい。
【０１３１】
第１のＤＬＬ回路３及び第２のＤＬＬ回路１０は、それぞれ独立に動作（位相比較及び遅延量制御）する。すなわち、ダミー出力回路５２からダミー入力回路２２を介して得られるクロック信号を、入力回路２１からの入力クロック信号と独立に位相比較し、それぞれ位相差が所定の関係となるように遅延量を制御する。所定の関係にある位相差とは、具体的には、ダミー側のクロック信号が入力クロック信号に対して少なくともｋ周期遅れている状態である（ｋは１以上の整数）。この状態ではダミー側のクロック信号と入力信号とは見掛け上位相差は存在しない。すなわち、出力回路５１から出力されるデータは、クロック入力パッド１に与えられる外部からの入力クロック信号に同期している。
【０１３２】
第１のＤＬＬ回路３は、分周回路３０、ディジタル位相比較器として機能する位相比較回路３１、遅延制御回路３２、遅延回路３３及びダミー遅延回路３４を有する。分周回路３０は、入力回路２１を介した外部クロック信号Ｓ１を分周し、外部クロック信号Ｓ１よりも低い同一周波数の信号Ｓ２、Ｓ３を出力する。信号Ｓ２はダミー遅延回路３４に出力され、信号Ｓ３は位相比較回路３１の第１の入力に出力される。位相比較回路３１の第２の入力には、ダミー遅延回路３４の出力信号が、後述する高精度ダミー遅延回路１３、ダミー配線４２、ダミー出力回路５２及びダミー入力回路２２を介して与えられる。ここで、ダミー入力回路２２が出力する信号をＳ０とする。位相比較回路３１は信号Ｓ０とＳ３の位相比較を行って、遅延制御回路３２を制御する。遅延制御回路３２は、位相比較回路３１の出力信号（位相比較結果）に応じて、遅延回路３３及びダミー遅延回路３４に同一の遅延量を設定する。遅延回路３３の出力信号は、第２のＤＬＬ回路１０の高精度遅延回路１２に与えられる。
【０１３３】
第２のＤＬＬ回路１０は、この高精度遅延回路１２、高精度ダミー遅延回路１３及び高精度位相比較回路１４を有する。高精度遅延回路１２は、遅延回路３３よりも高精度に遅延量を制御できる。高精度ダミー遅延回路１３の遅延量は所定値に固定されている。高精度位相比較回路１４は、信号Ｓ０とＳ３の位相比較を行って、高精度遅延回路１２の遅延量を制御する。第１のＤＬＬ回路３の作用により、出力回路５１における出力クロック信号は外部クロック信号にほぼ同期が取られており、高精度位相比較器１４の比較結果に応じて高精度遅延回路１２の遅延量を制御することで、高精度に位相制御を行うことができる（第１のＤＬＬ回路３の精度の間を第２のＤＬＬ回路１０で埋める）。
【０１３４】
なお、図５に示すダミー回路４１は図２９に示すダミー配線４２、ダミー出力回路５２及びダミー負荷容量７を含むものである。また、図２９に示す出力回路５１は、図５に示すクロック配線４１を含むものである。
次に、第１のＤＬＬ回路３の各部を詳細に説明するが、図５に示す第１のＤＬＬ回路３の各部ど同一部分の構成の詳細については、その説明を省略する。
【０１３５】
図２９に示す位相比較回路３１の構成を説明する。位相比較回路３１は図３０に示す位相比較部と、前述した図１７に示す増幅回路部とからなる。始めに、図８に示す位相比較部について、図９を参照して説明する。
図３０において、参照符号φｏｕｔ及びφｅｘｔは、この位相比較回路で比較する出力信号（Ｓ０）と外部クロック信号（Ｓ１）を示し、信号φｅｘｔを基準として信号φｏｕｔの位相が判定される。また、φａ〜φｅは図１７に示す増幅回路部に接続される出力信号を示している。
【０１３６】
図３０に示すように、位相比較回路３１の位相比較部は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路４２１及び４２２、その状態をラッチするラッチ回路４２５及び４２６、ラッチ回路の活性化信号を生成する回路４２４、及び外部クロック信号φｅｘｔの位相許容値を得る単位遅延分の遅延回路４２３を備えて構成される。
【０１３７】
図３１（ａ）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでいる場合、すなわち信号φｏｕｔが信号φｅｘｔより先にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔと信号φｅｘｔが共にローレベルＬの時には、フリップフロップ回路４２１及び４２２のノード６ａ−２、６ａ−３、６ａ−４、６ａ−５は全てハイレベルＨになっている。
【０１３８】
信号φｏｕｔがローレベルＬからハイレベルＨに変化すると、ノード６ａ−２及び６ａ−４は共にハイレベルＨからローレベルＬに変化する。その後、信号φｅｘｔがローレベルＬからハイレベルＨになり、また１遅延分遅れてノード６ａ−１がローレベルＬからハイレベルＨになるが、フリップフロップの両端の電位はすでに確定しているので、何ら変化は生じない。結局、ノード６ａ−２はローレベルＬ、ノード６ａ−３はハイレベルＨ、ノード６ａ−４はローレベル、そしてノード６ａ−５はハイレベルを維持する。
【０１３９】
一方、信号φｅｘｔがローレベルからハイレベルＨに変化したのに応じて、回路４２４の出力信号φａはローレベルＬからハイレベルＨに変化し、ノード６ａ−６には一時的にハイレベルＨになるパルスが印加される。このノード６ａ−６はラッチ回路４２５及び４２６のＮＡＮＤゲートの入力となっているので、このＮＡＮＤゲートが一時的に活性化されて、フリップフロップ回路４２１及び４２２の両端の電位状態をラッチ回路４２５及び４２６に取り込むことになる。最終的には、出力信号φｂがハイレベルＨ、出力信号φｃがローレベルＬ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルＬになる。
【０１４０】
次に、図３１（ｂ）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏｕｔが信号φｅｘｔとほぼ同時にローレベルＬからハイレベルＨになる場合を示している。信号φｏｕｔの立ち上がり時点とノード６ａ−１の立ち上がり時点との時間差内に信号φｏｕｔがローレベルＬからハイレベルＨに変化した時、まず信号φｅｘｔがローレベルＬからハイレベルＨになることによってフリップフロップ４２１のノード６ａ−３がローレベルＬからハイレベルＨに変化する。フリップフロップ４２２では、ノード６ａ−１がローレベルＬのままなので、逆にノード６ａ−４がハイレベルＨからローレベルＬに変化する。その後、ノード６ａ−１がハイレベルＨからローレベルＬに変化するが、フリップフロップ４２２の状態は既に決まっているので、何ら変化は生じない。その後、ノード６ａ−６が一時的にハイレベルＨになるので、ラッチ回路にはこの状態が記憶され、結局、出力信号φｂがローレベル、出力信号がハイレベルＨ、出力信号φｄがハイレベルＨ、そして出力信号φｅがローレベルになる。
【０１４１】
図３１（ｃ）は、比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後にローレベルＬからハイレベルＨになる場合を示している。この場合には、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５がハイレベルＨからローレベルＬに変化する。そして、最終的には、φｂがローレベル、φｃがハイレベルＨ、φｄがローレベルＬ、φｅがハイレベルＨになる。
【０１４２】
このように、信号（比較基準信号）φｅｘｔの立ち上がり時間を基準として、信号（比較対象信号）φｏｕｔの立ち上がり時間がそれ以前にハイレベルＨになったか、ほぼ同時であったか、あるいは遅れてハイレベルＨになったかを検出することが可能になる。これらの検出結果を出力信号φｂ、φｃ、φｄ及びφｅの値としてラッチしておき、その値に基づいて遅延制御回路３２をカウントアップするか、カウントダウンするかを決めることができる。
【０１４３】
図３２は、高精度遅延回路１２の一構成例を示す回路図である。高精度遅延回路１２は、２つのインバータが直列に接続されたインバータ回路ＩＮＶ１、同じく２つのインバータが直列に接続されたインバータ回路ＩＮＶ２、２つのｎチャネルトランジスタＱ１、Ｑ２、及び２つのキャパシタＣ１（例えば５０ｆＦの容量）、Ｃ２（例えば２５ｆＦの容量）を具備して構成される。トランジスタＱ１、Ｑ２を介してキャパシタＣ１、Ｃ２を選択的に信号遅延線に接続することで、遅延量を可変できる。すなわち、高精度遅延回路１２の遅延量は、インバータ回路ＩＮＶ１、ＩＮＶ２の固定遅延量とキャパシタＣ１、Ｃ２で決まる遅延量との合計である。トランジスタＱ１及びＱ２のゲートにはそれぞれ、図２９に示す高精度位相比較回路１４が出力する制御信号Ｎ１２及びＮ０３が印加される。例えば、２５ｆＦの容量は５０ｐｓの遅延量になり、５０ｆＦの容量は１００ｐｓの遅延量になる。前述した遅延回路３３及びダミー遅延回路３４の単位遅延量は例えば２００ｐｓなので、高精度遅延回路１２は高精度な遅延制御を可能とする。
【０１４４】
図３３は、高精度ダミー遅延回路の一構成例を示す回路図である。高精度遅延回路１３は高精度遅延回路１２と同様に、２つのインバータ回路ＩＮＶ３、ＩＮＶ４、２つのｎチャネルトランジスタＱ３、Ｑ４、及び２つのキャパシタＣ３（５０ｆＦ）、Ｃ４（２５ｆＦ）を具備して構成される。ただし、トランジスタＱ３、Ｑ４のゲートはグランドレベルに固定されているので、キャパシタＣ３、Ｃ４は信号遅延線から切り離されている。従って、高精度ダミー遅延回路１３の遅延量は２つのインバータ回路ＩＮＶ３、ＩＮＶ４で決まる固定値である。キャパシタＣ３、Ｃ４は遅延に機能していないが、高精度ダミー遅延回路１３を高精度遅延回路１２と同一回路構成とすることで、クロック信号に対する回路条件を同一にしている。
【０１４５】
図３４は、高精度位相比較回路１４の一構成例を示す回路図である。高精度位相比較回路１４は、分周回路３０が出力する外部クロック信号Ｓ３を基準信号とし、ダミー入力回路２２が出力する信号Ｓ０に複数の異なる遅延量を与え、これにより得られた複数の信号を上記信号Ｓ３と位相比較することで、高精度遅延回路１２の遅延量を決定する。
【０１４６】
図３４に示すように、ダミー入力回路２２が出力する信号Ｓ０に対し、３つの異なる遅延量を持った遅延回路１０２、１０３及び１０４が設けられている。各遅延回路１０２、１０３及び１０４の回路構成は、図３２を参照して説明した高精度遅延回路１２の回路構成と同一である。ただし、異なる遅延量を設定するために、各遅延回路１０２、１０３及び１０４の２つのトランジスタのオン／オフの制御が異なる。遅延回路１０２は２５ｆＦのキャパシタが信号遅延線に接続され、遅延回路１０３は５０ｆＦのキャパシタが信号遅延線に接続され、遅延回路１０４は２５ｆＦと５０ｆＦの両方のキャパシタが信号遅延線に接続されている。このような遅延回路１０２〜１０４と同一の回路条件とするために、基準信号Ｓ３に対しても同一回路構成の遅延回路１０１が設けられている。ただし、２つのキャパシタはいずれも信号遅延線から切り離されている。
【０１４７】
また、高精度位相比較回路１４は、２個のＮＡＮＤゲートで構成されたフリップフロップ回路１０５、１０６、１０７、その状態をラッチするラッチ回路１０９、１１０、１１１、これらのラッチ回路の活性化信号を生成する回路１０８、ラッチ回路１０９、１１０、１１１の出力から高精度遅延回路１２のトランジスタＱ２に対する制御信号を３つのＮＡＮＤゲートを用いて生成する論理回路１１２とを備えて構成される。
【０１４８】
図３５は、図３４に示す高精度位相比較回路１４の動作を示すタイミング図である。このタイミング図は、遅延回路３３及びダミー遅延回路３４の単位遅延回路の単位遅延量は２００ｐｓで、信号遅延線の容量が２５ｆＦ増えると５０ｐｓの遅延が生じるものとした場合の回路動作である。図３５（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ信号Ｓ０がＳ３よりも４０ｐｓ、９０ｐｓ、１４０ｐｓ、１９０ｐｓ速い場合の動作を示している。また、図３５中、参照記号Ａ〜Ｄ及びａ−１〜ａ−７、Ｎ０１〜Ｎ０３、Ｎ１１〜Ｎ１２、Ｎ２１〜Ｎ２２はそれぞれ図３４に示す回路部分の信号を示している。
【０１４９】
図３５（ａ）は、信号Ｓ０がＳ３よりも４０ｐｓ速い場合である。この場合には、図３２のキャパシタＱ１、Ｑ２の両方を切り離して、高精度遅延回路１２の遅延量を最小値にする必要がある。各回路部分の信号は図３５（ａ）に示すように変化し、制御信号Ｎ１２、Ｎ０３ともローレベルＬに設定される。
図３５（ｂ）は、信号Ｓ０がＳ３よりも９０ｐｓ速い場合である。この場合には、図３２のキャパシタＱ２のみを接続して、信号遅延量を５０ｐｓ増やす必要がある。各回路部分の信号は図３５（ｂ）に示すように変化し、制御信号Ｎ１２はローレベルＬ、制御信号Ｎ０３はハイレベルＨになる。
【０１５０】
図３５（ｃ）は、信号Ｓ０がＳ３よりも１４０ｐｓ速い場合である。この場合には、図３２のキャパシタＱ１のみを接続して、信号遅延量を１０ｐｓ増やす必要がある。各回路部分の信号は図３５（ｃ）に示すように変化し、制御信号Ｎ１２はハイレベルＨ、制御信号Ｎ０３はローレベルＬになる。
図３５（ｄ）は、信号Ｓ０がＳ３よりも１９０ｐｓ速い場合である。この場合には、図３２のキャパシタＱ１及びＱ２の両方を接続して、信号遅延量を１５０ｐｓ増やす必要がある。各回路部分の信号は図３５（ｄ）に示すように変化し、制御信号Ｎ１２、Ｎ０３ともはハイレベルＨになる。
【０１５１】
このように、第１のＤＬＬ回路３で２００ｐｓの精度で遅延量を制御し、第２のＤＬＬ回路１０で５０ｐｓの精度で更に遅延量を制御することで、高精度な遅延制御を行うことができ、外部クロック信号ＣＬＫに高精度に同期した内部クロック信号を生成することができる。
次に、第２のＤＬＬ回路１０の別の構成例について説明する。
【０１５２】
図３６は、高精度遅延回路１２の別の構成例を示す回路図である。図３６に示す高精度遅延回路１２は、図１２（ｃ）に示す遅延回路に対し、網掛け部分の論理回路を付加して、単位遅延回路４００の単位遅延量２００ｐｓを下回る遅延量を制御可能とするものである。ＮＡＮＤゲート４０１、４０２及びインバータ４０３からなる各単位遅延回路４００に対し、異なる遅延量の単位遅延回路４００’を接続する。単位遅延回路４００’はＮＡＮＤゲート４０２’とインバータ４０３’とからなる。単位遅延回路４００と４００’との遅延量の差は、ＮＡＮＤゲート４０２’とインバータ４０３’の遅延とＮＡＮＤゲート４０２とインバータ４０３の遅延の差であり、これが高精度遅延回路１２の精度となる。例えば、制御信号Ｎ０３’を受けるＮＡＮＤゲートのみが開いた状態では、入力信号ｉｎは２つの単位遅延回路４００’と２つの単位遅延回路４００を通り出力信号ｏｕｔが得られる。また、制御信号Ｎ０４’を受けるＮＡＮＤゲートのみが開いた状態では、入力信号ｉｎは３つの単位遅延回路４００’と１つの単位遅延回路４００を通る。上記２つの場合における出力信号の遅延量の差は、単位遅延回路４００と４００’の遅延量の差となる。例えば、単位遅延回路４００が２００ｐｓの遅延量を有し、単位遅延回路４００’が２５０ｐｓの遅延量を有する場合は、その差５０ｐｓが高精度単位遅延回路１２の精度となる。よって、ＮＡＮＤゲート４０１を制御することで、５０ｐｓ、１００ｐｓ、１５０ｐｓの遅延量を設定できる。なお、どのようなルートを通っても必ず１つのＮＡＮＤゲート４０１を通るので、この回路の遅延量は必ず含まれる。換言すれば、遅延量の差に影響しない。また、図３６の制御信号Ｎ０１’〜Ｎ０４’は、図３８を参照して後述する高精度位相比較回路１４から出力されるものである。
【０１５３】
図３７は、高精度ダミー遅延回路１３の別の構成例を示す図である。高精度ダミー遅延回路１３は、図３６に示す高精度遅延回路１２と同一構成である。ただし、初段のＮＡＮＤゲート４０１のみハイレベルＨに設定され、残りの対応するＮＡＮＤゲートはローレベルＬに設定されているので、入力信号ｉｎは全て単位遅延回路４００を通り出力される。
【０１５４】
図３８は、図３６及び図３７に示す構成を用いた場合の高精度位相比較回路１４の構成例を示す回路図である。なお、前述した図３４に示す構成要素と同一のものには同一の参照番号を付けてある。ダミー入力回路２２からの信号Ｓ０に対し、異なる遅延量を有する３つの遅延回路１２２、１２３、１２４が設けられている。各遅延回路１２２、１２３、１２４の回路構成は、図３６に示す構成と同一である。ただし、異なる遅延量を設定するために、ＮＡＮＤゲートのレベル設定がそれぞれ異なる。例えば、遅延回路１２２のＮＡＮＤゲートのレベル設定は左から順にＬ、Ｈ、Ｌ、Ｌとなっている。また、回路条件を同じにするために、信号Ｓ３に対して遅延回路１２２〜１２４と同一回路構成の遅延回路１２１が設けられている。また、図３４に示す論理回路１１２に代えて、ＮＡＮＤゲートとインバータからなる論理回路１２５が設けられている。この論理回路１２５から、制御信号Ｎ０１’〜Ｎ０４’が出力される。
【０１５５】
図３９は、図３８に示す高精度位相比較回路１４の動作を示すタイミング図である。このタイミング図は、遅延回路３３及びダミー遅延回路３４の単位遅延回路の単位遅延量は２００ｐｓで、遅延回路１２２〜１２４の切り替えを右に１つずつずらして単位遅延回路４００’の数が１つずつ増える毎に５０ｐｓの遅延量が増える構成とした場合の回路動作である。図３９（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ信号Ｓ０がＳ３よりも４０ｐｓ、９０ｐｓ、１４０ｐｓ、１９０ｐｓ速い場合の動作を示している。また、図３９中、参照記号Ａ’〜Ｄ’及びｂ−１〜ｂ−７、Ｎ０１’〜Ｎ０４’はそれぞれ図３８に示す回路部分の信号を示している。
【０１５６】
図３９（ａ）は、信号Ｓ０がＳ３よりも４０ｐｓ速い場合である。この場合には、図３６の高精度遅延回路１２の遅延量を図３８に示す遅延回路１２１と等しく設定する（最小値）必要がある。各回路部分の信号は図３９（ａ）に示すように変化し、制御信号Ｎ０１’のみがハイレベルＨに設定される。
図３９（ｂ）は、信号Ｓ０がＳ３よりも９０ｐｓ速い場合である。この場合には、図３６の高精度遅延回路１２の遅延量を図３８に示す遅延回路１２２と等しく設定する必要がある。各回路部分の信号は図３９（ｂ）に示すように変化し、制御信号Ｎ０２’のみがハイレベルＨに設定される。
【０１５７】
図３９（ｃ）は、信号Ｓ０がＳ３よりも１４０ｐｓ速い場合である。この場合には、図３６の高精度遅延回路１２の遅延量を図３８に示す遅延回路１２３と等しく設定する必要がある。各回路部分の信号は図３９（ｃ）に示すように変化し、制御信号Ｎ０３’のみがハイレベルＨに設定される。
図３９（ｄ）は、信号Ｓ０がＳ３よりも１９０ｐｓ速い場合である。この場合には、図３６の高精度遅延回路１２の遅延量を図３８に示す遅延回路１２４と等しく設定する必要がある。各回路部分の信号は図３９（ｄ）に示すように変化し、制御信号Ｎ０４’のみがハイレベルＨに設定される。
【０１５８】
このように、第１のＤＬＬ回路３で２００ｐｓの精度で遅延量を制御し、第２のＤＬＬ回路１０で５０ｐｓの精度で更に遅延量を制御することで、高精度な遅延制御を行うことができ、外部クロック信号ＣＬＫに高精度に同期した内部クロック信号を生成することができる。
なお、高精度遅延回路１２及び高精度ダミー遅延回路１３の回路構成は上述したものに限られず、複数の抵抗を直列に接続し、信号が通る抵抗の数を可変することで異なる遅延量を設定する構成や、抵抗とキャパシタとを組み合わせた構成等、種々の構成で実現できる。
【０１５９】
図４０は、本発明に係る半導体集積回路装置（ＤＬＬ）が適用される一例としてのシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の構成を示す図であり、図４１は図４０のＳＤＲＡＭの動作を説明するためのタイミングチャートである。
本発明が適用される半導体集積回路装置の一例としてのＳＤＲＡＭは、例えばパイプライン方式が採用され、１６Ｍ・２バンク・８ビット幅のものとして構成されている。
【０１６０】
図４０に示されるように、ＳＤＲＡＭは汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他に、クロックバッファ１０１、コマンドデコーダ１０２、アドレスバッファ／レジスタ＆バンクアドレスセレクト（アドレスバッファ）１０３、Ｉ／Ｏデータバッファ／レジスタ１０４、制御信号ラッチ１０５ａ、１０５ｂ、モードレジスタ１０６、コラムアドレスカウンタ１０７ａ、１０７ｂを備えている。ここで、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異なり、その組み合わせで各種コマンドを入力することによって動作モードが決定されるようになっている。各種コマンドは、コマンドデコーダで解読されて、動作モードに応じて各回路を制御することになる。また、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１０５ａと１０５ｂにも入力されて次のコマンドが入力されるまで、その状態がラッチされる。
【０１６１】
アドレス信号は、アドレスバッファ１０３で増幅されて各バンクのロードアドレスとして使用される他、コラムアドレスカウンタ１０７ａ及び１０７ｂの初期値として使用される。
クロックバッファ１０１は、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備えている。内部クロック生成回路１２１は、外部クロック信号ＣＬＫから通常の内部クロック信号を生成するものであり、また、出力タイミング制御回路１２２は、前述したようなＤＬＬ回路を適用して正確な遅延制御（位相制御）を行ったクロック信号を発生させるためのものである。
【０１６２】
Ｉ／Ｏデータバッファ／レジスタ１０４は、データ入力バッファ１３及びデータ出力バッファ（出力回路）５１を備え、ＤＲＡＭコア１０８ａ及び１０８ｂから読み出された信号は、データ出力バッファ５１により所定のレベルに増幅され、出力タイミング制御回路１２２からのクロック信号に従ったタイミングでデータばパッドＤＱ０〜ＤＱ７を介して出力される。また、入力データに関しても、パッドＤＱ０〜ＤＱ７から入力されたデータは、データ入力バッファ１３を介して取り込まれる。ここで、クロック配線４１は、出力タイミング制御回路１２２から各データ出力バッファ５１までの配線に対応している。
【０１６３】
上記ＳＤＲＡＭの読み取り動作を図４１を参照して説明する。
まず、外部クロック信号ＣＬＫは、このＳＤＲＡＭが使用されるシステムから供給される信号であり、このＣＬＫの立ち上がりに同期して、各種コマンド、アドレス信号、入力データを取り込み、又は出力データを出力するように動作する。
【０１６４】
ＳＲＡＭからデータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレス端子にはローアドレス信号を入力する。このコマンド、ローアドレスが入力されるとＳＤＲＡＭは活性状態になり、ローアドレスに応じたワード線を選択して、ワード線上のセル情報をビット線に出力し、センスアンプで増幅する。
【０１６５】
更に、ローアドレスに関係した部分の動作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）とコラムアドレスを入力する。コラムアドレスに従って、選択されたセンスアンプデータをデータバス線に出力し、データバスアンプで増幅し、出力バッファで更に増幅して出力端子（ＤＱ）にデータが出力される。これら一連の動作は汎用ＤＲＡＭと全く同じ動作であるが、ＳＤＲＡＭの場合、コラムアドレスに関係する回路がパイプライン動作するようになっており、リードデータは毎サイクル専属して出力されることになる。これにより、データ転送速度は外部クロック信号ＣＬＫの周期になる。
【０１６６】
ＳＤＲＡＭでのアクセス時間には３種類あり、いずれも外部クロック信号ＣＬＫの立ち上がり時点を基準にして定義される。図４１において、ｔＲＡＣはローアドレスアクセス時間、ｔＣＡＣはコラムアドレスアクセス時間、ｔＡＣはクロックアクセス時間を示している。
図４２は、図４０のＳＤＲＡＭの要部構成を概略的に示すブロック図であり、ＳＤＲＡＭにおけるパイプライン動作を説明するためのもので、一例としてパイプが３段設けられている場合を示している。
【０１６７】
ＳＤＲＡＭでのコラムアドレスに関係する処理回路は、処理の流れに沿って複数段に分割されており、分割された各段の回路をパイプと呼んでいる。
クロックバッファ１０１は図４０を参照して説明したように、内部クロック生成回路１２１及び出力タイミング制御回路１２２を備え、内部クロック生成回路１２１の出力（通常の内部クロック新尾久）がパイプ−１及びパイプ−２に供給され、出力タイミング制御回路１２２の出力（位相制御された内部クロック信号）がパイプ−３の出力回路５１（データ出力バッファ）に供給されるようになっている。
【０１６８】
各パイプは供給された内部クロック信号に従って制御され、各パイプの間には、パイプ間の信号の伝達タイミングを制御するスイッチが設けられており、これらのスイッチもクロックバッファ１０１（内部クロック発生回路１２１）で生成された内部クロック信号により制御される。
図４２に示す例では、パイプ−１において、コラムアドレスバッファ１１６でアドレス信号を増幅してコラムデコーダ１１８にアドレス信号を送り、コラムデコーダ１１８で選択されたアドレス番地に相当するセンスアンプ回路１１７の情報をデータバスに出力し、データバスの情報をデータバスアンプ１１９で増幅するまで行われる。また、パイプ−２にはデータバス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏバッファ１０４（出力回路５１）で構成されている。なお、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ１３は図４２では省略されている。
【０１６９】
そして、各パイプ内の回路も、クロックサイクル時間内で完全に動作完了するならば、パイプとパイプとの間にあるスイッチをクロック信号に同期して開閉することで、リレー式にデータを送り出す。これにより、各パイプでの処理が並列に行われることになり、出力端子にはクロック信号に同期して連続的にデータが出力されることになる。
【０１７０】
図４３は、本発明に係る半導体集積回路装置における出力回路（データ出力バッファ５１）の一構成例を説明するための図である。図４２及び図４３に示されるように、図４３におけるＤａｔａ１及びＤａｔａ２は、セルアレイ１１５から読み出され、センスアンプ１１７とデータバスアンプ１１９とデータバス制御回路１２０を介して出力された記憶データに対応する信号であり、Ｄａｔａ１及びＤａｔａ２は、出力データがハイレベルＨの場合には共にローレベルＬであり、出力データがローレベルＬの場合には共にハイレベルＨである。なお、出力データがハイレベルＨでもローレベルＬでもないハイインピーダンス状態（ハイゼット状態）をとることも可能であり、その場合にはデータバス制御回路１２０において、Ｄａｔａ１がハイレベルＨに、Ｄａｔａ２がローレベルになるように変換される。信号φｏｆは、出力タイミング制御回路１２２（図２９中の高精度遅延回路１２）の出力信号（クロック信号）に対応するもので、出力回路のイネーブル信号として機能するものである。
【０１７１】
クロック信号φｏｆがハイレベルＨになると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッド６（ＤＱ０〜ＤＱ７）に現われる。例えば、データ出力パッド６にハイレベルＨを出力する場合を想定すると、クロック信号φｏｆがローレベルＬからハイレベルＨに変化し、ノード８ａ−１がローレベルＬに、ノード８ａ−２がハイレベルになって、トランスファゲートがオンしてＤａｔａ１及びＤａｔａ２がノード８ａ−３及び８ａ−６に伝達される。その結果、ノード８ａ−５がローレベルＬに、ノード８ａ−８がハイレベルになると、出力用のＰチャネルトランジスタ８１はオンとなり、またＮチャネルトランジスタ８２はオフとなって、データ出力パッド６にはハイレベルＨの出力が現われることになる。また、クロック信号φｏｆがローレベルＬになると、トランスファゲートはオフして、それまでの出力状態が保持される。
【０１７２】
図４４は、図２９に示すダミー出力回路５２の一構成例を示す図である。ダミー出力回路５２は図４３の出力回路５１と遅延時間がほぼ等しくなるように、出力回路５１と同様な回路構成を有している。出力回路５１と異なる点は、出力回路５１のラッチ部５１−３、５１−４がインバータとＮＡＮＤゲートからなるラッチ回路５２−３、５２−４に置き代わっており、このＮＡＮＤゲートの一方の入力に、図２９に示す高精度遅延回路１２からダミー配線４２を介して供給される内部クロック信号が与えられる。ラッチ回路５２−３、５２−４は受け取った内部クロック信号の反転信号を出力し、このダミー出力回路５２の出力ノード８ａ−９からは、内部クロック信号に応答して、ＨレベルとＬレベルの信号が交互に出力される。さらに、このダミー出力回路５２の出力ノード８ａ−９にはダミー負荷容量７が接続されている。このダミー負荷容量７の容量値は、出力回路５１の出力端子６に接続される外部負荷の平均値と等しい値に設定されている。
本発明は上記実施例に限定されることはなく、種々の変形例が可能である。例えば、遅延回路を構成する遅延素子として機能する論理素子はＮＡＮＤゲートやインバータに限定されず、ＮＯＲやＥＯＲ等の論理素子を用いて構成することができる。
【０１７３】
以上の説明では、本発明の半導体集積回路装置をＳＤＲＡＭとして説明したが、本発明はＳＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路装置であれば、どのようなものにも適用可能である。
【０１７４】
【発明の効果】
以上説明したように、本発明によれば、高い精度で遅延時間を変化させることができる可変遅延回路を提供することができる。
また、本発明の可変遅延回路を、内部クロック信号と外部クロック信号の位相同期回路に適用すれば、内部クロック信号と外部クロック信号をより高精度に同期させることができる。
【０１７５】
更に、本発明の可変遅延回路をＤＬＬ回路に適用すれば、外部クロックの立ち上がりタイミングと出力回路からのデータの出力タイミングとを高精度に一致させることができる。
更に、本発明によれば、異なる遅延量を制御できる２つのＤＬＬ回路を用いることによって、所定の位相関係を得るために、第１のＤＬＬ回路で比較的ラフな位相制御を行い、第２のＤＬＬ回路でより高精度な位相制御を行うことができ、回路規模を大きく増大させることなく高精度でスムースな遅延制御が行える。
【図面の簡単な説明】
【図１】本発明の可変遅延回路の一実施例を示す図である。
【図２】本発明による位相比較回路の一実施例を示す図である。
【図３】図１に示す可変値片回路の一具体例を示す図である。
【図４】本発明の位相比較回路の一実施例を示す図である。
【図５】本発明の一実施例による半導体集積回路装置のブロック図である。
【図６】図５の半導体集積回路装置の動作概要を示す図である。
【図７】図５の半導体集積回路装置の桁上がり動作を示す図である。
【図８】図５の半導体集積回路装置の桁下がり動作を示す図である。
【図９】図５の半導体集積回路装置における分周回路の例を示す回路図である。
【図１０】図９の分周回路の各ノードの信号波形を示す図である。
【図１１】図９の分周回路を使用した半導体集積回路装置の動作を説明するためのタイミング図である。
【図１２】本発明の半導体集積回路装置における遅延回路の一構成例を説明するための図である。
【図１３】本発明の半導体集積回路装置における遅延制御回路３２の一構成例を説明するための図である。
【図１４】図１３の遅延制御回路の動作を説明するためのタイミング図である。
【図１５】本発明の半導体集積回路装置における位相比較回路３１の位相比較部の一構成例を説明するための図である。
【図１６】図１５の位相比較部の動作を説明するためのタイミング図である。
【図１７】本発明の半導体集積回路装置における位相比較回路３１の増幅回路部の一構成例を説明するための図である。
【図１８】図１７の増幅回路部におけるＪＫフリップフロップの動作を説明するためのタイミング図である。
【図１９】図１７の増幅回路部の動作を説明するためのタイミング図（カウントアップ時）である。
【図２０】図１７の増幅回路部の動作を説明するためのタイミング図（カウント維持時）である。
【図２１】図１７の増幅回路部の動作を説明するためのタイミング図（カウントダウン時）である。
【図２２】図５の高精度遅延回路１２の一構成例を示す回路図である。
【図２３】本発明の半導体集積回路装置における位相比較回路１４の位相比較部の一構成例を説明するための図である。
【図２４】図２３に示す高精度位相比較回路１４の位相比較部の動作を示すタイミング図である。
【図２５】図５の遅延制御回路１５の一構成例を示す回路図である。
【図２６】フリップフロップ回路を構成するＮＡＮＤゲートの構成を示す回路図である。
【図２７】図５の高精度遅延回路１２の別の構成例を示す回路図である。
【図２８】図５に示す構成の変形例を示す図である。
【図２９】本発明の別の実施例による半導体集積回路装置のブロック図である。
【図３０】図２９に示す位相比較回路３１の位相比較部の一構成例を説明するための図である。
【図３１】図３０の位相比較部の動作を説明するためのタイミング図である。
【図３２】図２９の高精度遅延回路１２の一構成例を示す回路図である。
【図３３】図２９の高精度ダミー遅延回路１３の一構成例を示す回路図である。
【図３４】図２９の高精度位相比較回路１４の一構成例を示す回路図である。
【図３５】図３４の高精度位相比較回路１４の動作を説明するためのタイミング図である。
【図３６】図２９の高精度遅延回路１２の別の構成例を示す回路図である。
【図３７】図２９の高精度ダミー遅延回路１３の別の構成例を示す回路図である。
【図３８】図２９の高精度位相比較回路１４の別の構成例を示す回路図である。
【図３９】図３８の高精度位相比較回路１４の動作を説明するためのタイミング図である。
【図４０】本発明に係る半導体集積回路装置が適用される一例としてのシンクロナスＤＲＡＭの構成を示す図である。
【図４１】図４０のシンクロナスＤＲＡＭの動作を説明するためのタイミング図である。
【図４２】図４０のシンクロナスＤＲＡＭの要部構成を概略的に示すブロック図である。
【図４３】本発明に係る半導体集積回路装置における出力回路（データ出力バッファ回路）の一構成例を説明するための図である。
【図４４】図２８に示すダミー出力回路の一構成例を示す図である。
【図４５】 従来の可変遅延回路を示す図である。
【符号の説明】
３ 第１のＤＬＬ回路
１０ 第２のＤＬＬ回路
１２ 高精度遅延回路
１３ 高精度ダミー遅延回路
１４ 高精度位相比較回路
２１ 入力回路
３０ 分周回路
３１ 位相比較回路
３２ 遅延制御回路
３３ 遅延回路
３４ ダミー遅延回路
４１ ダミー出力回路
４２ ダミー入力回路
４３ ダミー回路

Claims (9)

1. 第１の遅延時間を有するｎ個のＭＯＳトランジスタからなる第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、
   該第１の遅延時間より長い第２の遅延時間を有するＭＯＳトランジスタからなる第２のゲートをｍ個縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、
   前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、
   前記第２の遅延時間と前記第１の遅延時間の差を、前記第１の遅延時間より短く構成し、該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力するものであって、
   第１のゲートを構成するＭＯＳトランジスタのサイズが第２のゲートを構成するＭＯＳトランジスタのサイズと異なることを特徴とする可変遅延回路。
2. 前記第１のゲート及び前記第２のゲートの遅延時間はそれぞれｔｄ及び（（ｎ＋１）／ｎ）ｔｄであることを特徴とする請求項１記載の可変遅延回路。
3. 複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、
   複数の第２のゲートを縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、
   前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、
   該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力するものであって、
   複数の第１のゲート相互間を接続する配線負荷が、複数の第２のゲート相互間を接続する配線負荷と異なることを特徴とする可変遅延回路。
4. 複数の第１のゲートを縦続接続して構成し、第１の信号が入力される第１のゲート列と、該第１のゲートとは遅延時間の異なる第２のゲートを複数縦続接続して構成し、前記第１の信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチと、前記第１の信号と第２の信号の位相差に応答し、前記複数のスイッチのうちの１つを閉じるように、該複数のスイッチを制御する制御回路を有することを特徴とする可変遅延回路。
5. 複数の第１のゲートを縦続接続して構成し、第１の信号が入力される第１のゲート列と、複数の第２のゲートを縦続接続して構成し、前記第１の信号を遅延した信号を出力する第２のゲート列と、前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチと、前記第１の信号と第２の信号との位相差に応答して、前記複数のスイッチのうちの１つを閉じるように、該複数のスイッチを制御する制御回路を有し、複数の第１のゲート相互間を接続する配線負荷が、複数の第２のゲート相互間を接続する配線負荷と異なることを特徴とする可変遅延回路。
6. 前記第１の信号は内部クロック信号であり、前記第２の信号は外部クロック信号であることを特徴とする請求項４又は５記載の可変遅延回路。
7. 前記制御回路は、複数の第３のゲートと縦続接続して構成し、前記第１の信号が入力される第３のゲート列と、該第３のゲートとは遅延時間の異なる第４のゲートを複数縦続接続して構成し、前記第２の信号が入力される第４のゲート列と、前記第３のゲート列の中間ノードと前記第４のゲート列の対応する中間ノードとの間に設けられた複数の位相比較器と、前記複数の位相比較器のうちの隣接する２つの位相比較器からの出力信号が入力される複数の排他的論理和回路を有し、該複数の排他的論理和回路の出力信号により前記複数のスイッチを制御することを特徴とする請求項４又は５記載の可変遅延回路。
8. 前記位相比較器は、入力が、前記第３のゲート列の中間ノード及び前記第４のゲート列の中間ノードに接続された第１のフリップフロップ回路と、前記排他的論理和回路へ出力信号を出力する第２のフリップフロップ回路と、前記第１及び第２のフリップフロップ回路の間に設けられ、前記第３のゲート列の中間ノード及び前記第４のゲート列の中間ノードにおける信号の遷移が完了した後、前記第１のフリップフロップの出力信号を前記第２のフリップフロップの入力に供給するゲート回路とを有することを特徴とする請求項７記載の可変遅延回路。
9. 第１の遅延時間を有する複数の第１のゲートを縦続接続して構成し、信号が入力される第１のゲート列と、
   該第１の遅延時間より長い第２の遅延時間を有する第２のゲートを複数縦続接続して構成し、前記信号を遅延した信号を出力する第２のゲート列と、
   前記第１のゲート列の中間ノードと前記第２のゲート列の対応する中間ノードとの間に設けられた複数のスイッチを有し、
   前記第２の遅延時間と前記第１の遅延時間の差を、前記第１の遅延時間より短く構成し、該複数のスイッチのうちの１つを閉じることにより、前記遅延した信号を出力する可変遅延回路において、
   第１の信号及び第２の信号が入力され、該第１の信号のタイミングが該第２の信号のタイミングより早いか否かを判定する第１のフリップフロップ回路と、前記第１の信号を第１の遅延時間分だけ遅延する第１の遅延回路と、前記第２の信号を、該第１の遅延時間とは異なる第２の遅延時間分だけ遅延する第２の遅延回路と、前記第１の遅延回路の出力信号と前記第２の遅延回路の出力信号が入力され、該第１の遅延回路の出力信号のタイミングが該第２の遅延回路の出力信号のタイミングよりも早いか否かを判定する第２のフリップフロップ回路とを有する位相比較回路の出力により、前記複数のスイッチの一つを閉じることを特徴とする可変遅延回路。

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