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JP3722367B2 - 固体撮像素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、各種イメージセンサやカメラモジュールとして用いられる固体撮像素子の製造方法に関する。
【０００２】
【従来の技術】
近年、ビデオカメラや電子カメラが広く普及しており、これらのカメラには、ＣＣＤ型や増幅型の固体撮像素子が使用されている。
このうち増幅型固体撮像素子（ＣＭＯＳイメージセンサ）は、１つの半導体チップに複数の画素を２次元配列して構成される撮像画素部と、この撮像画素部の外側に配置される周辺回路部とを設けたものであり、撮像画素部の各画素内にＦＤ部や転送、増幅等の各種ＭＯＳトランジスタを有し、各画素に入射した光をフォトダイオードによって光電変換して信号電荷を生成し、この信号電荷を転送トランジスタによってＦＤ部に転送し、このＦＤ部の電位変動を増幅トランジスタによって検出し、これを電気信号に変換、増幅することにより、各画素毎の信号を信号線より周辺回路部に出力するものである。
また、周辺回路部には、撮像画素部からの画素信号に所定の信号処理、例えばＣＤＳ（相関二重サンプリング）、利得制御、Ａ／Ｄ変換等を施す信号処理回路、ならびに撮像画素部の各画素を駆動して画素信号の出力を制御する駆動制御回路、例えば垂直、水平の各スキャナやタイミングジェネレータ（ＴＧ）等が設けられている。
【０００３】
図１１は、従来のＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素１０と周辺回路部に設けられる１つのＭＯＳトランジスタ２０の構造を示している。
撮像画素部の画素１０は、Ｎ型シリコン基板１の上にＰ型ウエル領域１１を設け、ここにフォトダイオード１２およびＦＤ部１３が設けられている。また、Ｎ型シリコン基板１の上層絶縁層２には、フォトダイオード１２からＦＤ部１３に信号電荷を転送するための転送ゲート用のポリシリコン転送電極１４と、その上層にアルミ等の金属配線１５、１６が設けられ、さらにその上層にフォトダイオード１２の受光用開口部を有する遮光膜１７が設けられている。
また、上層絶縁層２の上には、シリコン窒化膜等によるパッシベーション膜３が設けられ、その上層にオンチップ色フィルタ１８およびオンチップマイクロレンズ１９が設けれられている。
【０００４】
一方、周辺回路部のＭＯＳトランジスタ２０は、Ｎ型シリコン基板１の上にＰ型ウエル領域２１を設け、ここにソース領域２２およびドレイン領域２３が設けられている。Ｎ型シリコン基板１の上層絶縁層２には、ＭＯＳトランジスタ２０のポリシリコンゲート電極２４が設けられ、その上層にアルミ等の金属配線２５、２６、２７が設けられ、さらに上層のパッシベーション膜３にもアルミ等の金属配線２８が設けられている。
【０００５】
このような構成の固体撮像素子において、各画素は、フォトダイオード１２の開口率（画素への入射光に対するフォトダイオード１２への入射光の比）を上げるために、入射光をマイクロレンズ１９によって、配線の間を通してフォトダイオード１２に集光する。
しかし、この場合、マイクロレンズ１９によって集光される光の一部が、配線１５、１６によって跳ねられてしまう。これが原因で、次のような問題点が生じる。
１）配線によって跳ねられた分、感度が落ちる。
２）配線によって跳ねられた光の一部が隣接する画素のフォトダイオードに入り、混色が起きる。
【０００６】
３）配線のレイアウトが限られるので、フォトダイオードの上部に配線が置けない、あるいは、太い配線が通せないなどといった制約によって特性を低下させる。
４）上記３）と同様の理由で微細化が困難である。
５）周辺部の画素は光が斜め入射になり跳ねられる割合が多いので、周辺ほど暗いシェーディングが起こる。
６）配線層がさらに増加した進んだＣＭＯＳプロセスでＣＭＯＳイメージセンサをつくろうとすると、マイクロレンズからフォトダイオードまでの距離が遠くなり、さらに上記のような困難性が増大する。
７）上記６）によって、進んだＣＭＯＳプロセスのライブラリが使えなくなり、ライブラリに登録されている回路のレイアウトし直しが入る、あるいは、配線層が制限されるので面積が増大するなどといった理由によって、コストアップとなる。また、１画素当たりの画素面積も大きくなる。
【０００７】
また、赤色などの長波長の光が、フォトダイオード１２よりも深い位置のＰ型ウエル領域１１中で光電変換されると、発生した電子がＰ型ウエル領域１１の中を拡散し、別の位置のフォトダイオード１２に入ってしまい、混色を起こしたり、黒を検出するために遮光してある画素に入ると、 黒レベルを間違って検出してしまうという問題がある。
また、活性領域にシリサイドを使うプロセスがあるが、シリサイドは光の入射を妨害するため、フォトダイオード１２上のシリサイドのみを除去するプロセスを追加する必要がある。
そのために工程が増え、また複雑なプロセスとなる。その工程起因のフォトダイオードの欠陥も生じる。
【０００８】
また、上述のようにＣＭＯＳイメージセンサの周辺画素部には、これまでは別のチップで構成されていたカメラ信号処理回路やＤＳＰ等の機能が搭載される。これらはプロセス世代が０．４μｍ→０．２５μｍ→０．１８μｍ→０．１３μｍと進化していくので、ＣＭＯＳイメージセンサ自体も、これらの新しいプロセスに対応させなければ微細化の恩恵が受けられず、また、豊富なＣＭＯＳ回路のライブラリやＩＰが利用できなくなる。
しかし、プロセス世代が進むほど配線構造が多層化し、たとえば０．４μｍプロセスでは配線は３層であったが、０．１３μｍプロセスでは８層を用いている。また、配線の厚さも増加し、マイクロレンズからフォトダイオードの受光面までの距離が３倍〜５倍になる。
したがって、従来の配線層を通して光を受光面に通す方法では, 効率よく光を画素の受光面に集光できなくなっており、上記１）〜７）の問題が顕著になっている。
【０００９】
ところで、最近では、上述したＣＭＯＳイメージセンサとは別の固体撮像素子として、フォトダイオードの受光面を半導体チップの裏面に設けた、いわゆる裏面照射型固体撮像素子が提案されている。
これは、フレーム転送型ＣＣＤ撮像素子として構成されたものであり、シリコン基板を薄膜化し、その表面側に転送電極等を設けるとともに、裏面にフォトダイオードの受光面を配置したものである。
そして、この受光面に受光した光をシリコン基板内のフォトダイオードで光電変換し、その信号電荷を基板表面側から伸びた空乏層で捕獲し、表面側の電位井戸（Ｐ＋型ウエル領域）に蓄積し、転送、出力する。
【００１０】
図１２は、このような裏面照射型の固体撮像素子におけるフォトダイオード部分の素子構造を示す断面図である。
この固体撮像素子は、薄型のＰ−型シリコン基板３０上にエピタキシャル成長によるＮ型ウエル領域３１を設け、その上に空乏層３２を介してＰ＋型ウエル領域３３を設けてフォトダイオードを構成したものである。
また、Ｐ＋型ウエル領域３３の上には酸化膜３４およびアルミ遮光膜３５が設けられている。
この場合、Ｐ−型シリコン基板３０側が裏面すなわち光の照射面となり、酸化膜３４およびアルミ遮光膜３５側が表面であり、例えば転送電極用の配線等が配置されている。
【００１１】
しかし、このような構造の撮像素子では、吸収率の高い、青色の感度が落ちるという問題がある。また、光が背面に入射して浅い位置で光電変換されることから、発生した信号電荷が拡散し、ある割合で周囲のフォトダイオードに入ってしまうという問題がある。
その一方で、ＣＣＤ型撮像素子の場合、システムオンチップをしないので配線層の高さを高くする必要が無いこと、ＣＣＤ独自のプロセスであるので遮光膜をフォトダイオードの周囲に落とし込むことができるといった理由から、オンチップレンズによる集光が容易であるため、上述のようなＣＭＯＳイメージセンサの場合の課題である１）〜７）の問題が生じない。
このような実情から、裏面照射型のＣＣＤ型撮像素子はほとんど実用されておらず、また、このような裏面照射型ＣＣＤ撮像素子において色フィルタとマイクロレンズをオンチップ化したものについても、ほとんど存在しないものと思われる。
【００１２】
これに対してＣＭＯＳイメージセンサの場合は、プロセスは標準ＣＭＯＳプロセスにわずかの修正を加えたものを使用するので、上述した裏面照射型を採用することで、配線工程に影響されず、常に最新のプロセスを用いることができるという、ＣＣＤ型撮像素子の場合には無い利点がある。
また、金属配線が何層も縦横に走ることは、ＣＣＤ型撮像素子には無い点であるので、ＣＣＤ型撮像素子の場合と異なり、上述した１）〜７）の問題が特にＣＭＯＳイメージセンサで顕著であり、この点からも上述した裏面照射型をＣＭＯＳイメージセンサに採用することは有利である。
【００１３】
【発明が解決しようとする課題】
しかしながら、通常のＣＭＯＳイメージセンサのウェーハ上に色フィルタ、オンチップマイクロレンズを形成する際に、ステッパの位置合わせはアルミ等の金属配線層を用いて行われるが、裏面照射型のＣＭＯＳイメージセンサを作製する場合には、ウェーハへの配線工程終了後にウェーハを裏返し、配線を設けた面と逆の面の研磨を行い、シリコン酸化膜（ＳｉＯ2 ）の成膜や、遮光膜の形成、パッシベーション膜の形成を行った後、裏面色フィルタおよび裏面マイクロレンズの形成といった工程を施すことになる。
このため、裏面照射型のＣＭＯＳイメージセンサの作製においては、従来のようにアルミ配線層の作製時に形成した位置合わせマークをそのまま用いることができないという課題が生じる。
【００１４】
そこで本発明の目的は、いわゆる裏面照射型の増幅型固体撮像素子（ＣＭＯＳイメージセンサ）の作製時における各種の位置合わせを容易かつ適正に行うことができ、製造効率および素子精度を改善することが可能な固体撮像素子の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は前記目的を達成するため、半導体基板に、それぞれ光電変換素子と電界効果トランジスタを含む複数の画素を２次元アレイ状に配列した撮像画素部と、前記撮像画素部を駆動する駆動回路および前記撮像画素部から出力される画素信号を信号処理する信号処理回路を含む周辺回路部とを設け、前記撮像画素部の電界効果トランジスタを駆動する配線層が前記半導体基板の第１面側に形成され、前記光電変換素子の受光面が前記半導体基板の第２面側に配置され、前記受光面の非受光領域に対応する遮光膜が前記半導体基板の第２面側に形成された固体撮像素子の製造方法であって、前記半導体基板に第１面側から前記撮像画素部及び前記周辺回路部を形成する際に、前記半導体基板の第１面に、前記電界効果トランジスタ用の半導体金属化合物を形成した活性領域、または前記電界効果トランジスタ用のゲート電極を設けて、その一部を用いて第１の位置合わせマークを形成し、その後、前記半導体基板の第１面の第１の位置合わせマークの上層に配線層を形成し、その後、前記第１の位置合わせマークを前記半導体基板の第２面側から検出することにより前記半導体基板の第２面側に第２の位置合わせマークを形成し、その後、前記半導体基板の第２面に、前記第２の位置合わせマークを用いて位置合わせを行って前記遮光膜を形成することを特徴とする。
【００１６】
本発明による固体撮像素子の製造方法では、従来のシリコン酸化膜等を用いたマークに比較して検出が容易な金属化合物や電極膜を用いた第１の位置合わせマークを半導体基板を透して検出して第２面側の第２の位置合わせマークを形成し、この第２の位置合わせマークを用いて遮光膜の位置合わせを行うことができる。
【００１７】
【発明の実施の形態】
以下、本発明による固体撮像素子の製造方法の実施の形態例を説明する。
本実施の形態例は、新世代のプロセスに対応するための裏面照射型固体撮像素子の製造工程において、ステッパ合わせを行うために、例えばＭＯＳトランジスタの作成工程で用いる活性領域またはゲート電極（ポリシリコン膜）を流用して配線面側に位置合わせマークを形成する。
【００１８】
また、この位置合わせマークには、活性領域を用いたシリサイド膜を用いることもでき、このシリサイド膜をフォトダイオード上（照射面と反対面）に残すこともできる。
この後、このような位置合わせマークを赤色光または近赤外光によって裏面側から読み取り、ステッパの位置合わせを行う。
なお、配線面側の位置合わせマークに合わせて、裏面（照射面）側のシリコン酸化膜に位置合わせマークを作成し、これによって位置合わせを行うことも可能である。
これらにより、裏面照射型の増幅型固体撮像素子（ＣＭＯＳイメージセンサ）を容易に作製でき、上述した集光等の問題が解決できる。
【００１９】
まず、本実施の形態例におけるＣＭＯＳイメージセンサの概要について説明する。
図１は、本発明の実施の形態例によるＣＭＯＳイメージセンサの概要を模式的に示す平面図であり、図２は、図１に示すＣＭＯＳイメージセンサの画素の構成を示す等価回路図である。
本例によるＣＭＯＳイメージセンサは、半導体チップ１１０上に形成された撮像画素部１１２、Ｖ選択手段１１４、Ｈ選択手段１１６、タイミングジェネレータ（ＴＧ）１１８、Ｓ／Ｈ・ＣＤＳ部１２０、ＡＧＣ部１２２、Ａ／Ｄ部１２４、デジタルアンプ部１２６等を含んでいる。
【００２０】
撮像画素部１１２は、多数の画素が２次元マトリクス状に配列されており、各画素には、図２に示すように、受光量に応じた信号電荷を生成し蓄積する光電変換素子であるフォトダイオード（ＰＤ）２００が設けられ、さらに、このフォトダイオード２００が変換して蓄積した信号電荷をフローティングディフュージョン部（ＦＤ部）２１０に転送する転送トランジスタ２２０と、ＦＤ部２１０の電圧をリセットするリセットトランジスタ２３０と、ＦＤ部２１０の電圧に対応する出力信号を出力する増幅トランジスタ２４０と、この増幅トランジスタ２４０の出力信号を垂直信号線２６０に出力する選択（アドレス）トランジスタ２５０の４つのＭＯＳトランジスタが設けられている。
【００２１】
このような構成の画素では、フォトダイオード２００で光電変換された信号電荷を転送トランジスタ２２０によってＦＤ部２１０に転送する。ＦＤ部２１０は、増幅トランジスタ２４０のゲートにつながっており、増幅トランジスタ２４０は撮像画素部１１２の外部に設けられた定電流源２７０とソースフォロアを構成するので、アドレストランジスタ２５０をＯＮすると、ＦＤ部２１０の電圧に応じた電圧が垂直信号線２６０に出力される。
また、リセットトランジスタ２３０は、ＦＤ部２１０の電圧を信号電荷によらない定電圧（図示の例では駆動電圧Ｖｄｄ）にリセットする。
また、撮像画素部１１２には各ＭＯＳトランジスタを駆動制御するための各種駆動配線が水平方向に配線されており、撮像画素部１１２の各画素は、Ｖ選択手段１１４によって垂直方向に水平ライン（画素行）単位で順次選択され、タイミングジェネレータ１１８からの各種パルス信号によって各画素のＭＯＳトランジスタが制御されることにより、各画素の信号が垂直信号線２６０を通して画素列毎にＳ／Ｈ・ＣＤＳ部１２０に読み出される。
【００２２】
Ｓ／Ｈ・ＣＤＳ部１２０は、撮像画素部１１２の画素列毎にＳ／Ｈ・ＣＤＳ回路を設けたものであり、撮像画素部１１２の各画素列から読み出された画素信号に対し、ＣＤＳ（相関二重サンプリング）等の信号処理を行うものである。また、Ｈ選択手段１１６は、Ｓ／Ｈ・ＣＤＳ部１２０からの画素信号をＡＧＣ部１２２に出力する。
ＡＧＣ部１２２は、Ｈ選択手段１１６によって選択されたＳ／Ｈ・ＣＤＳ部１２０からの画素信号に対して所定のゲインコントロールを行い、その画素信号をＡ／Ｄ部１２４に出力する。
Ａ／Ｄ部１２４は、ＡＧＣ部１２２からの画素信号をアナログ信号からデジタル信号に変換してデジタルアンプ１２６に出力する。デジタルアンプ１２６は、Ａ／Ｄ部１２４からのデジタル信号出力について必要な増幅やバッファリングを行い、図示しない外部端子より出力するものである。
また、タイミングジェネレータ１１８は、上述した撮像画素部１１２の各画素以外の各部にも各種のタイミング信号を供給している。
【００２３】
図３および図４は、本実施の形態例によるＣＭＯＳイメージセンサの画素レイアウトの具体例を示す概略平面図である。
まず、図３はフォトダイオードや各トランジスタの活性領域（ゲート酸化膜を配置した領域）と、ゲート電極（ポリシリコン膜）と、それらへのコンタクトの配置を示している。
図示のように、各画素の活性領域３００は、上述したフォトダイオード（ＰＤ）２００とＦＤ部２１０を含む方形領域３１０と、この方形領域３１０の１つのコーナーからＬ字状に延出された屈曲帯状領域３２０とで構成されている。
方形領域３１０のＦＤ部２１０にはコンタクト３１１が設けられ、また、フォトダイオード（ＰＤ）２００とＦＤ部２１０の中間には、転送ゲート電極３１２が設けられ、この転送ゲート電極３１２の端部にコンタクト３１３が設けられている。
【００２４】
また、屈曲帯状領域３２０には、順番にリセットゲート電極３２１、増幅ゲート電極３２２、アドレスゲート電極３２３が設けられ、各ゲート電極３２１、３２２、３２３の端部には、それぞれコンタクト３２４、３２５、３２６が設けられている。ＦＤ部２１０のコンタクト３１１と増幅ゲート電極３２２のコンタクト３２５は画素内金属配線によって接続される。
また、リセットゲート電極３２１と増幅ゲート電極３２２との間には、リセット用のＶｄｄに接続されるコンタクト３２７が設けられ、屈曲帯状領域３２０の端部には垂直信号線２６０に接続されるコンタクト３２８が設けられている。
【００２５】
また、図４は図３よりも上層の金属配線とそれらの間のコンタクトを活性領域とともに示している。本例において金属配線は３層あり、第１層は画素内配線３３０として用いており、第２層は縦（垂直）方向の配線３４０として用いており、第３層は横（水平）方向の配線３５０として用いている。
これらの金属配線３３０、３４０、３５０は、従来はフォトダイオード領域を避けるようにして配置されていたが、ここでは、フォトダイオードの上側（すなわち、照射面と反対側の面）にも配置されていることが大きく異なる。明らかに、配線がフォトダイオードを避ける従来の配線方法では、図示のようなサイズの画素はレイアウトできないものである。
【００２６】
図５は、本実施の形態による裏面照射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図であり、撮像画素部の１つの画素４００と周辺回路部に設けられる１つのＭＯＳトランジスタ５００の構造を示している。なお、図５では、図中上方が照射面（裏面）側、下方が配線面（表面）側となっている。
このＣＭＯＳイメージセンサは、基板支持材（ガラス樹脂等）６００上に設けられたシリコン酸化膜層６１０の内部に上述した３層の金属配線３３０、３４０、３５０を設けたものであり、このシリコン酸化膜層６１０の上に設けられたシリコン層（Ｎ型シリコン基板）６２０に上述した画素４００とＭＯＳトランジスタ５００が設けられている。
なお、図５は概略的な構成を示しており、ここでは素子構造の概略を説明し、詳細は図６を用いて後述する。
【００２７】
画素４００は、シリコン層６２０を貫通する状態で形成されたＰ型ウエル領域４１０Ａ、４１０Ｂの中間部にシリコン層６２０を貫通する状態でフォトダイオード４２０を設けたものである。
そして、一方のＰ型ウエル領域４１０Ａには、上述したＦＤ部２１０が設けられ、フォトダイオード４２０とＦＤ部２１０との中間に位置するシリコン酸化膜層６１０の内部には、上述した転送ゲート電極３１２が設けられている。
また、ＭＯＳトランジスタ５００は、Ｎ型シリコン層６２０のシリコン酸化膜層６１０側の領域にＰ型ウエル領域５１０を設け、このＰ型ウエル領域５１０にソース／ドレイン（Ｓ／Ｄ）５２０Ａ、５２０Ｂを設けるとともに、シリコン酸化膜層６１０側にゲート電極（ポリシリコン膜）５３０を設けたものである。
【００２８】
また、Ｎ型シリコン層６２０の上にはＰ＋型領域６３０が設けられ、その上層にシリコン酸化膜（ＳｉＯ2 ）６４０が設けられている。また、さらにシリコン酸化膜６４０の上層には、アルミ等の遮光膜６５０が設けられ、この遮光膜６５０には、フォトダイオード４２０の受光領域に対応する開口部６５０Ａが形成されている。
なお、図では省略するが、黒レベル検出用の画素は、図５に示す画素４００と同様の素子構造に形成されているが、その受光領域には遮光膜６５０の開口部６５０Ａが形成されておらず、受光のない状態の信号電荷を黒レベル基準信号として出力するようになっている。
【００２９】
また、このような遮光膜６５０の上層には、パッシベーション層としてのシリコン窒化膜（ＳｉＮ）６６０が設けられ、さらにその上層には、撮像画素部に対応する領域に色フィルタ６７０およびマイクロレンズ６８０がオンチップ構造で配置されている。
なお、このようなＣＭＯＳイメージセンサを構成するウェーハは、シリコン層６２０の部分が例えば１０μｍ程度の膜厚になるようにＣＭＰ（化学機械研磨）によって研磨している。
光の周波数特性上、望ましい膜厚の範囲としては、可視光に対して５μｍ〜１５μｍ、赤外光に対して１５μｍ〜５０μｍ、紫外域に対して３μｍ〜７μｍである。
また、遮光膜６５０は、配線と異なり、光学的な要素だけを考慮してレイアウトできる。そして、マイクロレンズ６８０からフォトダイオード４２０までにある金属層は、この遮光膜６５０だけであること、ならびに、この遮光膜６５０のフォトダイオード４２０からの高さがシリコン酸化膜６４０の厚さ、例えば０．５μｍ程度と低いことから、上述した従来例と異なり、金属配線での蹴られによる集光の制限を無くすことができる。
【００３０】
図６は、上述したＮ型シリコン層６２０内のウエル構造をやや詳細に示す断面図である。なお、図６に示す素子構造は、図５とは反対に図中上方が配線面（表面）側、下方が照射面（裏面）側となっている。また、図５と共通する要素については同一符号を付して説明は省略する。
周辺回路部のＭＯＳトランジスタ５００については、図５と同様の内容を示しているが、図示のようにＮ型シリコン層（シリコン基板）６２０には、低濃度のＮ−型を用いている。
一方、撮像画素部の画素４００については、図５の内容に追加して転送トランジスタ以外のＭＯＳトランジスタ４３０（すなわち、本例では増幅トランジスタ、リセットトランジスタ、またはアドレストランジスタ）を示している。
【００３１】
上述のように画素４００は、シリコン層６２０を貫通する状態で深いＰ型ウエル領域４１０Ａ、４１０Ｂが設けられ、その中間部にシリコン層６２０を貫通する状態でフォトダイオード４２０が設けられている。
フォトダイオード４２０は、照射面側の浅いＰ＋型層４２０Ａ（Ｐ＋型領域６３０の一部）と、その内部のＮ−型層４２０Ｂ（シリコン層６２０の一部）と、配線面側の深いＰ−型ウエル領域４２０Ｃから構成されており、配線面側のＰ−ウエル領域４２０ＣにＦＤ部２１０および転送トランジスタ２２０が形成されている。
また、Ｎ−型層４２０Ｂが光電変換領域であり、面積が小さく濃度が薄いために、完全空乏化している。
【００３２】
そして、このＮ−型層４２０ＢとＰ−型ウエル領域４２０Ｃの境界部の一部には、信号電荷を蓄積するＮ＋型領域４４０が形成されている。また、このＮ＋型領域４４０に隣接して配線面側には、埋め込みフォトダイオードとするためのＰ＋型領域４５０が設けられている。
信号電荷は、転送トランジスタ２２０の作動によってＦＤ部２１０のＮ＋型領域に転送される。また、転送トランジスタ２２０がオフの状態では、フォトダイオード４２０側とＦＤ部２１０側のＮ＋型領域は、中間のＰ−型ウエル領域４２０Ｃによって電気的に分離されている。
また、転送トランジスタ２２０以外のＭＯＳトランジスタ４３０は、深いＰ型ウエル領域４１０Ａに通常通り形成されており、Ｐ型ウエル領域４１０Ａ内にＮ＋型のソース／ドレイン領域４３１、４３２を形成し、その上層にゲート電極４３３を形成したものである。
【００３３】
次に、以上のような構成のＣＭＯＳイメージセンサの製造方法について説明する。
図７〜図１０は、本例におけるＣＭＯＳイメージセンサの製造プロセスを示す断面図である。
（１）素子分離、ウエル形成
まず、薄膜化する前のシリコン基板（シリコン層６３０）に素子分離領域や各種ウエル領域を形成する。ここで、上述のように画素部分には深いＰ型ウエル領域、周辺回路部分には浅いＰ型ウエル領域とＮ型ウエル領域を形成する。
【００３４】
（２）各種トランジスタ、配線、ＰＡＤ形成
図７（Ａ）（Ｂ）に示すように、従来のＣＭＯＳイメージセンサのプロセスと同様の工程を用いて、各種ＭＯＳトランジスタやアルミ配線、電極ＰＡＤ等を形成するが、本例では、ＭＯＳトランジスタのゲートまたは活性領域を用いてステッパの位置合わせ用のマークを形成する。
なお、本願に先行する提案として、後工程で裏面のステッパ合わせを行うため、この段階でウェーハにトレンチ（溝）を形成し、そこにタングステンまたはアルミニウム等を埋め込んでマークを作る方法が提案されていた。この方法では、基板の深いところ、裏面から近いところに合わせマークを作ることができるが、その部分から金属原子などの不純物が基板に入りやすい。その場合、ある確率で画素に欠陥が生じ、その固体撮像素子で写した画像に白い点が現れてしまうという課題があった。
【００３５】
そこで、本実施の形態においては、ＭＯＳトランジスタ用に形成するゲート電極（ポリシリコン）または活性領域を流用して、位置合わせ用のマーク７００を作成する。特に活性領域では、コバルトシリサイドなどのシリサイド（金属とシリコンの化合物）で形成するとなお良い。
また、この場合、フォトダイオード上（照射面と反対面）にシリサイド膜を残すことができる。このようにすれば、シリサイド膜を除去する工程を省略でき、工程を簡素化することができる。また、その除去工程に起因する欠陥（撮影画像上、白い点が現れる）を無くすことができる。
また、裏面から入射した光がフォトダイオードを透過して配線で反射され、別のフォトダイオードで光電変換されてしまうことを防止できる。
【００３６】
（３）基板支持材貼り付け
図７（Ｃ）に示すように、ガラス材を配線面に流し込み、基板支持材（詳しくは一層目の基板支持材）６００Ａを作成する。なお、この際、ＰＡＤ７２２の形成位置上にはレジスト７１０をパターニングしている。
（４）ＰＡＤ、コンタクト形成
コンタクトは、図８（Ｄ）に示すように、レジスト７１０を除去して基板支持材６００Ａに穴７１１を開け、表面処理を行うことにより、接続用のバンプを露出させる。そして、図８（Ｅ）に示すように、コンタクト用の金属を穴７１１および基板支持材６００Ａの表面に導入し、コンタクト７２０を形成するとともに、図８（Ｆ）に示すように、基板支持材６００Ａの表面の金属膜をパターニングして電極ＰＡＤ７２１を形成する。
この後、図９（Ｇ）に示すように、配線側の平坦化のため二層目の基板支持材６００Ｂを一層目の基板支持材６００Ａの上に流し込み、研磨する。
【００３７】
（５）裏面研磨
この後、ウェーハを裏返し、裏面をシリコン層６３０の膜厚が１０μｍ程度になるまでＣＭＰによって研磨する。
（６）裏面シリコン酸化膜形成
例えばＣＶＤ（chemical vapor deposition ）によって、薄いシリコン酸化膜（ＳｉＯ2 ）６４０Ａ（シリコン酸化膜６４０の一部）を例えば１０ｎｍ程度の膜厚で形成する。
ここで、図９（Ｇ）に示すように、配線層側に形成したゲート層またはシリサイドを付加した活性領域により形成した位置合わせマーク７００に合わせて、裏面シリコン酸化膜６４０に位置合わせマーク７３０を形成する。これは、シリコン酸化膜６４０Ａをシリコン層６３０まで少し削るようにエッチングすることによって形成する。
なお、この裏面側の位置合わせマーク７３０の形成は、後述するように必ずしも必須ではないものである。
【００３８】
（７）裏面ｐ＋インプラ
次に、シリコン酸化膜６４０を通して、シリコン酸化膜の界面が正孔で埋まるだけのボロンをイオン注入によって添加する。
なお、上述した本願に先行する提案では、ステッパの位置合わせは、上述のようにウェーハ表面に予め形成したトレンチによる位置合わせマークを使って行ったが、本例では、次のいずれかの方法で位置合わせを行うことできる。
（Ａ）上記（２）で形成したゲート層または活性領域の位置合わせマーク７００を用いる。
（Ｂ）上記（６）でシリコン酸化膜に形成した位置合わせマーク７３０を用いる。
したがって、（Ａ）の方法を用いる場合には、（Ｂ）の位置合わせマーク７３０の形成を省略できる。
なお、（Ａ）の方法で配線面（表面）側の位置合わせマーク７００を検出するのには、波長０．６１μｍ〜１．５μｍの赤色光または近赤外線を用いると、検出効率を向上できる。
（８）裏面シリコン酸化膜形成
次に、ＣＶＤによって、残りのシリコン酸化膜６４０Ｂを例えば５００ｎｍの膜厚で形成する。
【００３９】
（９）裏面遮光膜形成
次に、アルミまたはタングステン等により、遮光膜６５０を従来と同様のＣＭＯＳプロセスで形成する。
このときの位置合わせは、上記（７）で説明した（Ａ）または（Ｂ）の方法で行う。ここで、後工程で作成する色フィルタ、マイクロレンズに対する位置合わせマーク（図示せず）を作成する。
（１０）パッシベーション膜形成
これはプラズマＳｉＮ膜をＣＶＤによって形成する（図９（Ｈ））。
（１１）色フィルタ、マイクロレンズ（ＯＣＬ）形成（図１０（Ｉ））
【００４０】
以上の（９）〜（１１）は、従来と同様の方法で行う。
ただし、ステッパ位置合わせは、（９）で形成したマークを用いて行う。また、遮光膜を用いない場合は、（７）で説明した（Ａ）または（Ｂ）の方法を用いて行う。
（１２）ＰＡＤ面露出
次に、図１０（Ｊ）に示すように、上述した電極ＰＡＤ７２１上の二層目の基板支持材６００Ｂをエッチングで取り除き、電極ＰＡＤ７２１を露出させる。この際に、例えばマイクロレンズの位置合わせや、素子チップの平坦化のため二層目の基板支持材６００Ｂを研磨して所望の厚さに調整する。また、電極ＰＡＤ７２１部分が受光面の反対側にあるので、実装は直接基板に取りつけることも可能である。
【００４１】
以上のように、本例によるＣＭＯＳイメージセンサの製造方法では、シリコン基板の配線層側にゲート層または活性領域によって位置合わせマークを形成し、裏面の遮光膜または色フィルタまたはオンチップレンズの位置合わせに用いる、または配線層側のゲート層、シリサイドを有する活性領域を基準に裏面に位置合わせマークを形成し、裏面の遮光膜または色フィルタまたはオンチップレンズの位置合わせに用いるようにした。
したがって、特別の工程で裏面用の位置合わせマークを作る必要がないので、工程が簡単になり、また、その部分から金属原子などの不純物が基板に入り、欠陥を生じることを防止できる。
【００４２】
また、特に活性領域をコバルトサリサイド等のシリサイドで形成することで、裏面からのマークの検出が容易になる。また、裏面から配線側の合わせマークを確認する際に、波長０．６１〜１．５μｍの赤色光または近赤外線を用いることにより、マークの確認が容易になる。
また、フォトダイオード上の活性領域のシリサイドを除去しないことで、工程を減少、簡素化し、除去工程に伴う欠陥を少なくすることもでき、さらに、裏面から入射した光がフォトダイオードを透過して配線で反射され、別のフォトダイオードで光電変換されてしまうことを防止できる。
このような手法により、欠陥の少ない、特性の良い裏面照射型ＣＭＯＳイメージセンサを少ない工程で作成することができる。
【００４３】
また、本実施の形態例で作成される裏面照射型のＣＭＯＳイメージセンサには、基本的効果として以下のような利点がある。
まず、フォトダイオードが裏面から可視光を受光できるようにすることで従来のように受光面を考慮した配線の必要がなくなる。したがって、画素の配線の自由度が高くなり、画素の微細化を図ることができる。
また、フォトダイオードが裏面まで届いているので、吸収率の高い青色の感度が高くなり、また、フォトダイオードよりも深部で光電変換されることが無いので、それが原因の混色や黒レベルの誤検出がなくなる。
また、遮光膜、色フィルタ、オンチップレンズを受光面から低い位置に作成することができるので、感度の低下、混色、周辺減光の問題を解決することができる。
また、ＣＭＯＳイメージセンサを、配線層の多い、進んだＣＭＯＳプロセスで作成することができる。
さらに、電極ＰＡＤが受光面と反対側に配置されるので、受光面を上に向けた状態で、直接基板に実装することができる。
【００４４】
以上、本発明の具体的な実施例を説明したが、これは本発明の一例であって、本発明は種々の変更が可能である。
例えば、上述した製造工程で示した膜厚等の具体的数値や材質等は本発明を限定するものではないものとする。また、製造する固体撮像素子の構造としては、上記の例に限定されず、例えば画素の構成は、４つのＭＯＳトランジスタによるものの他に、３つのＭＯＳトランジスタによるものや、５つのＭＯＳトランジスタによるものであってもよい。また、画素を駆動する配線構造等も上記の例に限定されないことはもちろんである。
【００４５】
【発明の効果】
以上説明したように本発明による固体撮像素子の製造方法では、半導体基板の照射面と反対側の配線面（第１面）に、電界効果トランジスタ用の半導体金属化合物を形成した活性領域、または電界効果トランジスタ用のゲート電極を用いて第１の位置合わせマークを形成し、この第１の位置合わせマークを半導体基板の第２面側から検出することにより半導体基板の第２面側に第２の位置合わせマークを形成し、この第２の位置合わせマークを用いて遮光膜の位置合わせを行うようにした。
したがって、従来のシリコン酸化膜等を用いたマークに比較して検出が容易な金属化合物や電極膜を用いた第１の位置合わせマークを半導体基板を透して検出して第２面側の第２の位置合わせマークを形成し、この第２の位置合わせマークを用いて遮光膜の位置合わせを行うことができ、位置合わせ作業を容易かつ適正に行うことができ、製造効率および素子精度を改善することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例による裏面照射型ＣＭＯＳイメージセンサの概要を模式的に示す平面図である。
【図２】図１に示す裏面照射型ＣＭＯＳイメージセンサの画素の構成を示す等価回路図である。
【図３】図１に示す裏面照射型ＣＭＯＳイメージセンサの画素レイアウトの具体例を示す概略平面図である。
【図４】図１に示す裏面照射型ＣＭＯＳイメージセンサの画素レイアウトの具体例を示す概略平面図である。
【図５】図１に示す裏面照射型ＣＭＯＳイメージセンサにおける素子構造を示す断面図である。
【図６】図１に示す裏面照射型ＣＭＯＳイメージセンサにおける素子構造をやや詳細に示す断面図である。
【図７】図１に示す裏面照射型ＣＭＯＳイメージセンサの製造プロセスを示す断面図である。
【図８】図１に示す裏面照射型ＣＭＯＳイメージセンサの製造プロセスを示す断面図である。
【図９】図１に示す裏面照射型ＣＭＯＳイメージセンサの製造プロセスを示す断面図である。
【図１０】図１に示す裏面照射型ＣＭＯＳイメージセンサの製造プロセスを示す断面図である。
【図１１】従来のＣＭＯＳイメージセンサにおける素子構造を示す断面図である。
【図１２】図１１に示す裏面照射型の固体撮像素子におけるフォトダイオード部分の素子構造を示す断面図である。
【符号の説明】
１１０……半導体チップ、１１２……撮像画素部、１１４……Ｖ選択手段、１１６……Ｈ選択手段、１１８……タイミングジェネレータ、１２０……Ｓ／Ｈ・ＣＤＳ部、１２２……ＡＧＣ部、１２４……Ａ／Ｄ部、１２６……デジタルアンプ部、２００、４２０……フォトダイオード、２１０……ＦＤ部、２２０……転送トランジスタ、２３０……リセットトランジスタ、２４０……増幅トランジスタ、２５０……選択（アドレス）トランジスタ、２６０……垂直信号線、４００……画素、３３０、３４０、３５０……金属配線、４１０Ａ、４１０Ｂ、５１０……Ｐ型ウエル領域、５００……ＭＯＳトランジスタ、５３０……ゲート電極、６００……基板支持材（ガラス樹脂等）、６１０……シリコン酸化膜層、６２０……シリコン層（Ｎ型シリコン基板）、６３０……Ｐ＋型領域、６４０……シリコン酸化膜、６５０……遮光膜、６５０Ａ……開口部、６６０……パッシベーション層（ＳｉＮ）、６７０……色フィルタ、６８０……マイクロレンズ、７００、７３０……位置合わせマーク。

Claims (9)

  1. 半導体基板に、それぞれ光電変換素子と電界効果トランジスタを含む複数の画素を２次元アレイ状に配列した撮像画素部と、前記撮像画素部を駆動する駆動回路および前記撮像画素部から出力される画素信号を信号処理する信号処理回路を含む周辺回路部とを設け、前記撮像画素部の電界効果トランジスタを駆動する配線層が前記半導体基板の第１面側に形成され、前記光電変換素子の受光面が前記半導体基板の第２面側に配置され、前記受光面の非受光領域に対応する遮光膜が前記半導体基板の第２面側に形成された固体撮像素子の製造方法であって、
    前記半導体基板に第１面側から前記撮像画素部及び前記周辺回路部を形成する際に、前記半導体基板の第１面に、前記電界効果トランジスタ用の半導体金属化合物を形成した活性領域、または前記電界効果トランジスタ用のゲート電極を設けて、その一部を用いて第１の位置合わせマークを形成し、
    その後、前記半導体基板の第１面の第１の位置合わせマークの上層に配線層を形成し、
    その後、前記第１の位置合わせマークを前記半導体基板の第２面側から検出することにより前記半導体基板の第２面側に第２の位置合わせマークを形成し、
    その後、前記半導体基板の第２面に、前記第２の位置合わせマークを用いて位置合わせを行って前記遮光膜を形成する、
    ことを特徴とする固体撮像素子の製造方法。
  2. 前記半導体基板はシリコン基板であり、前記半導体金属化合物はコバルトとシリコンの化合物によるシリサイド膜であることを特徴とする請求項１記載の固体撮像素子の製造方法。
  3. 前記半導体基板はシリコン基板であり、前記ゲート電極はポリシリコン膜であることを特徴とする請求項１記載の固体撮像素子の製造方法。
  4. 前記半導体基板の第２面側から所定波長の検出光を照射することにより、前記第１の位置合わせマークを検出することを特徴とする請求項１記載の固体撮像素子の製造方法。
  5. 前記検出光は、赤色光または近赤外光であることを特徴とする請求項４記載の固体撮像素子の製造方法。
  6. 前記半導体基板の第１面側である上層部に前記撮像画素部と前記周辺回路部の各素子を形成し、前記第１の位置合わせマークを形成する第１の工程と、
    前記半導体基板の上面に絶縁膜および配線膜を含む前記撮像画素部と前記周辺回路部の配線層を形成する第２の工程と、
    前記配線層の上面に基板支持材を設ける第３の工程と、
    前記半導体基板の下層部を除去して上層膜を残すことにより薄膜半導体層を形成する第４の工程と、
    前記薄膜半導体層の下面に透明絶縁膜を形成し、前記第２の位置合わせマークを形成する第５の工程と、
    前記透明絶縁膜の下面に前記遮光膜を形成する第６の工程と、
    を有することを特徴とする請求項１記載の固体撮像素子の製造方法。
  7. 前記第２の位置合わせマークは、前記第５の工程で前記薄膜半導体層の下面に透明絶縁膜を形成し、この透明絶縁膜を部分的に除去することにより、前記薄膜半導体層の下面に前記第２の位置合わせマークを形成することを特徴とする請求項６記載の固体撮像素子の製造方法。
  8. 前記遮光膜の下面に色フィルタおよびマイクロレンズの少なくとも一方を設ける第７の工程を有することを特徴とする請求項６記載の固体撮像素子の製造方法。
  9. 前記第６の工程で前記第２の位置合わせマークを用いて第３の位置合わせマークを形成し、前記第７の工程で前記第３の位置合わせマークを用いて前記色フィルタおよび前記マイクロレンズの少なくとも一方の位置合わせを行うことを特徴とする請求項８記載の固体撮像素子の製造方法。
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