JP3664061B2 - 電流制御型半導体素子用駆動回路 - Google Patents
電流制御型半導体素子用駆動回路 Download PDFInfo
- Publication number
- JP3664061B2 JP3664061B2 JP2000273761A JP2000273761A JP3664061B2 JP 3664061 B2 JP3664061 B2 JP 3664061B2 JP 2000273761 A JP2000273761 A JP 2000273761A JP 2000273761 A JP2000273761 A JP 2000273761A JP 3664061 B2 JP3664061 B2 JP 3664061B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- impedance
- type semiconductor
- current control
- control type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
Landscapes
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、制御端子に流入する電流を制御してターンオン／ターンオフする電流制御型半導体素子に用いられる駆動回路に関する。
【０００２】
【従来の技術】
誘導性負荷を駆動する電流制御型スイッチングトランジスタ素子として、特開平６−２５２４０８号公報に開示されているものが知られている（以下、ＧＴＢＴと記す）。図１９はこのような従来のＧＴＢＴを使用して誘導性負荷を駆動する駆動回路を示している。ＧＴＢＴ１０１は、不図示の駆動回路から指令されるターンオン／ターンオフ指令により駆動信号入力端子１０２に印加される駆動信号に応じてオン／オフされ、誘導性負荷１０３を駆動する。
【０００３】
駆動信号入力端子１０２の印加電圧Ｖｍがハイレベルからローレベルになると、Ｐ型ＭＯＳトランジスタ１０４がオン、Ｎ型ＭＯＳトランジスタ１０５がオフし、ゲート電流供給源１０６からＧＴＢＴ１０１のゲートに電流が流れる。これにより、ゲートにキャリアが注入されてＧＴＢＴ１０１はオンし、電源１０７から誘導性負荷１０３へ電流が流れる。ＧＴＢＴ１０１に接続されている負荷は誘導性負荷１０３であるのでドレイン電流Ｉｄｓは徐々に増加する。
【０００４】
図２０を参照してＧＴＢＴ１０１のターンオフ動作を説明する。駆動信号入力端子１０２の印加電圧Ｖｍがハイレベルになると、Ｐ型ＭＯＳトランジスタ１０４がオフ、Ｎ型ＭＯＳトランジスタ１０５がオンし、ＧＴＢＴ１０１のゲートへの電流の供給が停止される。また、Ｎ型ＭＯＳトランジスタ１０５を介してＧＴＢＴ１０１のゲートからキャリアが引き抜かれ、ＧＴＢＴ１０１はターンオフする。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１９に示すＧＴＢＴ１０１のターンオフ時には、次の理由によりゲート電圧Ｖｇｓが図２０に示すように振動し、ＧＴＢＴ１０１が誤ってターンオンすることがある。すなわち、ゲート電流が流れる経路には寄生インダクタンス２０１〜２０３のほか、たとえばＮ型ＭＯＳトランジスタ１０５のオン抵抗や配線抵抗および寄生容量成分が存在する。また、ＧＴＢＴ１０１は、電流駆動型素子であるため大きなゲート電流が流れ、しかも極めて短い時間でターンオフする。したがって、ターンオフ時には寄生インダクタンスにたまったエネルギを急激に放出する必要があり、このエネルギと寄生要素のＲＬＣ共振現象が発生して、ゲート電圧Ｖｇｓが激しく振動する。ゲート電圧がオン電圧まで上昇すると、図２０に示すように誤ってターンオンしてドレイン電流Ｉｄｓが流れる。図２０において、Ｉｇはゲート電流の波形を示し、＋側はゲート電極へ流れ込む電流の値であり、−側はゲート電極からキャリアが引き抜かれるときに流れる電流である。
【０００６】
なお、ゲート引き抜きが急激に行われないようにキャリア引き抜き回路の抵抗を大きくするとゲート電圧の振動は抑制できるが、ターンオフ指令から実際にＧＴＢＴ１０１がターンオフするまでのストレージ時間が長くなってしまう。
【０００７】
本発明の目的は、ストレージ時間を長くすることなくターンオフ時のゲート信号の振動を抑制して誤ってターンオンすることを防止するようにした電流制御型半導体素子用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
一実施の形態を示す図に対応づけて本発明を説明する。
（１）請求項１に記載の発明は、電流制御型半導体素子１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から電荷引き抜き経路５を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、上述した目的は、電流制御型半導体素子１のターンオフが完了する直前の兆候を検出する検出手段４と、電流制御型半導体素子１をターンオンさせるときは、電荷引き抜き経路５のインピーダンスを第１の値とし、電流制御型半導体素子１をターンオフさせるときは、検出手段４が上記兆候を検出するまでは、電荷引き抜き経路のインピーダンスを第１の値よりも小さい第２の値とし、検出手段４が上記兆候を検出すると、電荷引き抜き経路のインピーダンスを第１の値より小さく第２の値よりも大きい第３の値とするインピーダンス制御手段６とを備えることにより達成される。
（２）請求項２の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、電荷引き抜き経路５は、第２の値のインピーダンスを有する第１の電荷引き抜き経路５１と、第３の値のインピーダンスを有する第２の電荷引き抜き経路５２とを有し、インピーダンス制御手段６は、検出手段４が上記兆候を検出するまでは第１の経路５１を選択し、検出手段４が上記兆候を検出すると第２の経路５２を選択することを特徴とする。
（３）請求項３の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、インピーダンス制御手段６は、電荷引き抜き回路５に介在されてそのインピーダンスを可変とするインピーダンス可変素子５１ｃを有し、検出手段４が上記兆候を検出するまではインピーダンス可変素子５１ｃのインピーダンスを第２の値とし、検出手段４が上記兆候を検出するとインピーダンス可変素子５１ｃのインピーダンスを第３の値とすることを特徴とする。
（４）請求項４の発明は、請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、検出手段は、制御端子から引き抜かれる電荷によって発生する電流を検出する電流検出回路４（図１）であることを特徴とする。
（５）請求項５の発明は、請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、検出手段は、制御端子の電圧を検出する電圧検出回路４Ａ（図５）であることを特徴とする。
（６）請求項６の発明は、請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、検出手段は、電流制御型半導体素子を流れる駆動電流の電圧降下を検出する電圧降下検出回路４Ｂ（図６）であることを特徴とする。
（７）請求項７の発明は、請求項１〜６のいずれかに記載の電流制御型半導体素子用駆動回路において、インピーダンス制御手段９（図９）は、電流制御型半導体素子１をターンオフさせる指令信号にしたがって電荷引き抜き経路のインピーダンスを第３の値にしているとき、検出手段４Ｂ（図９）により兆候が検出されなくなっても第３の値を保持することを特徴とする。
（８）請求項８の発明は、請求項１〜６のいずれかに記載の電流制御型半導体素子用駆動回路において、インピーダンス制御手段１２Ａ，１２Ｂ，１２Ｃ（図１２）は、電流制御型半導体素子１をターンオンさせる指令信号にしたがって電荷引き抜き経路のインピーダンスを第１の値にしているとき、指令信号にノイズが生じても第１の値を保持することを特徴とする。
【０００９】
【発明の効果】
（１）本発明によれば、電流制御型半導体素子のターンオフ完了直前の兆候を検出し、検出電流制御型半導体素子をターンオフさせるとき、ターンオフ完了直前の兆候を検出するまでは、電荷引き抜き経路のインピーダンスを小さい値として、ストレージ時間の短縮化を図りつつ、上記兆候を検出すると、電荷引き抜き経路のインピーダンスを大きくして、制御端子の制御信号の振動を抑制して誤ってターンオンすることを防止できる。
（２）請求項４の発明のように、電流制御型半導体素子のターンオフに直接関係する電荷引き抜き方向の電流を検出してターンオフ完了直前の兆候を検出するようにすれば、迅速にインピーダンスを大きい値に切換えることができ、制御信号の振動を確実に抑制できる。
（３）請求項６の発明のように、電流制御型半導体素子の駆動電流の電圧降下を検出して上記兆候を検出することにより、検出する変化量を大きく設定することができ、ターンオフの兆候を検出する精度を向上することができる。
（４）請求項７の発明のように、電流制御型半導体素子のターンオフ完了直前に大きくした電荷引き抜き経路のインピーダンスを保持することにより、制御端子の制御信号の振動に対する抑制動作が持続して行われるようになる。
（５）請求項８の発明のように、電流制御型半導体素子をターンオンさせる指令信号にノイズが生じても電荷引き抜き経路のインピーダンスを保持することにより、ノイズ耐力に優れた電流制御型半導体素子用駆動回路が得られる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
−第１の実施の形態−
図１は、駆動信号入力端子Ｖｃｏｎｔの信号レベルにより誘導性負荷ＬＯをオン／オフ駆動する電流制御型半導体素子１（以下、駆動トランジスタと呼ぶ）の駆動回路の一実施の形態を示す。駆動トランジスタ１は、たとえば特開平６−２５２４０８号公報に開示されている半導体スイッチング素子（以下、ＧＴＢＴと記す）である。ＧＴＢＴの詳細は後述する。
【００１１】
図１の半導体素子駆動回路は、駆動トランジスタ１のゲート電流供給源２と、ゲート電流をオン／オフするＰ型ＭＯＳトランジスタ３と、駆動トランジスタ１のゲート電極からキャリアを引き抜くときのゲート電流を検出する電流検出回路４と、駆動トランジスタ１のゲートからキャリアを引き抜く速度を可変としたキャリア引き抜き回路５と、キャリア引き抜き回路５のキャリア引き抜き速度を制御する制御回路６と、誘導性負荷ＬＯを駆動するための電源７と、還流動作用のダイオード８とを備えている。なお、キャリア引き抜き回路５によって駆動トランジスタ１のゲートからキャリアが引き抜かれることで、結果としてゲートの電荷が引き抜かれることを意味する。
【００１２】
電流検出回路４は、図２に示すように構成することができる。図２の電流検出回路４は、ゲート電流を電圧信号に変換する差動アンプ４１と、差動アンプ４１の出力を論理レベルに変換するレベル変換器４２とを備える。差動アンプ４１はオペアンプ４１ａと、抵抗４１ｂ〜４１ｅとで構成される。この電流検出回路４は、駆動トランジスタ１をターンオフする際のキャリアが引き抜き方向に流れるゲート電流の大きさに応じて出力論理値を変化させるものである。すなわち、キャリア引き抜き方向に流れるゲート電流ＩｇＬを変換して得られる電圧レベルが設定した電圧（たとえば２．５Ｖであり、以下、２．５Ｖを例として説明する）である２．５Ｖ以上のときにレベル変換器４２からハイレベル信号を出力し、２．５Ｖ未満のときはローレベル信号を出力する。駆動トランジスタ１がターンオンしているときに流れるゲート電流ＩｇＲによって、電流検出回路６は常にローレベル検出信号を出力する。
【００１３】
キャリア引き抜き回路５は、駆動トランジスタ１のゲート電極に対して並列に接続された第１および第２のキャリア引き抜き経路５１，５２を備えている。第１のキャリア引き抜き経路５１にはＮ型ＭＯＳトランジスタ５１ａが、第２のキャリア引き抜き経路５２にはＮ型ＭＯＳトランジスタ５２ａと、このＮ型ＭＯＳトランジスタ５２ａと直列に接続された抵抗５２ｂとが設けられている。
【００１４】
このキャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａは制御回路６によりオン／オフされる。制御回路６は、図３に示すように、電流検出回路４からの信号が入力されるＮＯＴゲート６１と、一方の入力端子にＮＯＴゲート６１の出力が供給され、他方の入力端子に駆動信号入力端子Ｖｃｏｎｔからの駆動信号が供給されるＡＮＤゲート６２とを備えている。ＡＮＤゲート６２の出力は、信号Ｖｍ２としてキャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａのゲートへ印加される。また、駆動信号入力端子Ｖｃｏｎｔからの駆動信号が、信号Ｖｍ１としてキャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５２ａのゲートへ印加される。図３からわかるように、駆動信号入力端子Ｖｃｏｎｔの駆動信号がローレベルのとき、換言すると、駆動トランジスタ１をターンオンする指令が出力されているときは、電流検出回路４からの検出信号のレベルにかかわらず、信号Ｖｍ１，Ｖｍ２はローレベルとなり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａ，５２ａはともにオフされる。
【００１５】
図１に示した電流制御型半導体素子１の駆動回路の動作を説明する。
−ターンオン動作−
図示しない駆動回路からターンオン指令が出力されると、駆動信号入力端子Ｖｃｏｎｔの信号レベルがハイレベルからローレベルとなり、Ｐ型ＭＯＳトランジスタ３はオンされる。このとき、上述したように制御回路６の出力信号Ｖｍ１およびＶｍ２はともにローレベルであり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａはともにオフされる。これにより、駆動トランジスタ１のゲート電極はソース電極と遮断状態となって、ゲート電流供給源２から駆動トランジスタ１のゲートに電流が流れ、ゲートにキャリアが注入されて駆動トランジスタ１がオンして電源７から誘導性負荷ＬＯへ電流が流れる。なお、キャリア引き抜き回路５により駆動トランジスタ１のゲート電極がソース電極と遮断状態にあるとき、キャリア引き抜き回路５はもっとも高インピーダンス状態にある。
【００１６】
−ターンオフ動作−
図４を参照して駆動トランジスタ１のターンオフ動作を説明する。図示しない駆動回路からターンオフ指令が出力されると、時点ｔ１において駆動信号入力端子Ｖｃｏｎｔの信号がローレベルからハイレベルになり、Ｐ型ＭＯＳトランジスタ３がオフしてゲート電流の供給が停止される。時点ｔ１ではゲート電流はソース電極側に流れているので、電流検出回路４の出力はローレベルである。したがって、制御回路６から出力される信号Ｖｍ１およびＶｍ２はともにハイレベルとなり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａはともにオンされる。そのため、駆動トランジスタ１のゲート電極は低インピーダンスである第１のキャリア引き抜き経路５１に接続される。ここで、図４の時点ｔ１〜ｔ２での過渡状態について説明する。時点ｔ１において、ゲート電極からキャリアを引き抜こうとするＩｇＬ方向の電流が生じる。この時点ではゲート電極へキャリアを注入するＩｇＲ方向の電流の方が多いため、ＩｇＲ方向へ電流が流れる。時点ｔ１から徐々にＩｇＬ方向の電流が増加してＩｇＲ方向の電流が減少する。時点ｔｘを過ぎると、ＩｇＬ方向の電流がＩｇＲ方向の電流よりも多くなり、ＩｇＬ方向に電流が流れる。その後、ＩｇＬ方向への電流が増加する。このように、ゲート電極からのキャリアの引き抜きが行われる。この時点ｔ１〜ｔ２は極め短時間に行われる。
【００１７】
ゲート電極のキャリアが減少してくると、引き抜き方向に流れていたゲート電流ＩｇＬが減少してくる。電流検出回路４は、キャリ引き抜き方向に流れるゲート電流を変換した電圧レベルが２．５Ｖ未満になると（時点ｔ３）、その出力論理レベルをハイレベルとする。このハイレベル信号を受け、制御回路６の出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされて、第１のキャリア引き抜き経路５１が遮断されて第２のキャリア引き抜き経路５２だけが選択される。この結果、ゲート−ソース間のキャリア引き抜き経路のインピーダンスが高くなり、キャリア引き抜き速度が遅くなり、換言するとキャリアが絞り込まれ、駆動トランジスタ１がターンオフ動作を完了する。 このとき、ゲート電流が絞られるので、寄生インダクタンスにたまるエネルギは少なく、さらに、ＲＬＣ共振現象のダンピングファクタであるＲ成分が大きくなる。その結果、ゲート電圧の振動が抑制されて、駆動トランジスタ１が誤ってターンオンすることが防止される。
【００１８】
以上のように、図１の実施の形態では、駆動トランジスタ１をターンオフする際、はじめはゲート電極を低インピーダンスのキャリア引き抜き経路５１に接続し、キャリア引き抜きに伴うゲート電流ＩｇＬが所定値未満になったとき、駆動トランジスタ１がターンオフ直前であるとして、ゲート電極を高インピーダンスのキャリア引き抜き経路５２に接続するようにした。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。キャリア引き抜きに伴うゲート電流ＩｇＬが所定値未満になったことを検出することは、駆動トランジスタ１のターンオフの兆候を検出することに他ならない。
【００１９】
−第２の実施の形態−
図５は第２の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。図１の駆動回路ではキャリア引き抜き方向のゲート電流ＩｇＬを検出してキャリア引き抜き経路のインピーダンスを可変とした。この実施の形態では、ゲート−ソス電圧Ｖｇｓを検出してキャリア引き抜き経路のインピーダンスを可変とする。
【００２０】
図５において、駆動トランジスタ１のゲート電極とソース端子との間にはゲート−ソース電圧Ｖｇｓ検出回路４Ａが設けられ、出力信号が制御回路６に入力されている。電圧Ｖｇｓ検出回路４Ａは、ゲート−ソース電圧Ｖｇｓが所定値（たとえば０．６Ｖであり、以下では０．６ｖとして説明する）以上でローレベル信号を、０．６Ｖ未満でハイレベル信号を制御回路６に出力する。
【００２１】
図４を参照して第２の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフするとき、第１の実施の形態と同様な動作により、駆動トランジスタ１のゲート電極からキャリア引き抜き方向にゲート電流ＩｇＬが流れる。ゲート電極のキャリアが減少してくるとこの方向のゲート電流ＩｇＬが減少し始め、ゲート−ソース電圧Ｖｇｓが低下し始める。ゲート−ソース電圧Ｖｇｓが所定値未満になると、電圧Ｖｇｓ検出回路４Ａから制御回路６にハイレベル信号が出力され、出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされる。出力信号Ｖｍ１は引き続きハイレベルであり、Ｎ型ＭＯＳトランジスタ５２ａはオン状態を維持する。その結果、第２のキャリア引き抜き経路５２だけがゲート電極と接続され、インピーダンスが高くなる。
【００２２】
図５の実施の形態でも、駆動トランジスタ１をターンオフする際、はじめはゲート電極を低インピーダンスのキャリア引き抜き経路５１に接続し、ゲート−ソース電圧Ｖｇｓが所定値未満になったときにゲート電極を高インピーダンスのキャリア引き抜き経路５２に接続するようにした。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。
【００２３】
−第３の実施の形態−
図６は第３の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。この実施の形態では、駆動トランジスタ１のドレイン−ソース電圧Ｖｄｓ（駆動トランジスタ１の駆動電流の電圧降下）を検出してキャリア引き抜き経路のインピーダンスを可変とする。ドレイン端子とソース端子との間にはドレイン−ソース電圧Ｖｄｓを検出するＶｄｓ電圧検出回路４Ｂが設けられている。Ｖｄｓ電圧検出回路４Ｂは、ドレイン−ソース電圧Ｖｄｓが所定レベル未満ではローレベル信号を、ドレイン−ソース電圧Ｖｄｓが所定レベル以上でハイレベル信号を制御回路６に出力する。
【００２４】
図４を参照して第３の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフするとき、第１の実施の形態と同様な動作により、駆動トランジスタ１のキャリア引き抜き方向のゲート電流ＩｇＬが減少する。図４に示すように、時点ｔ１で制御端子信号Ｖｍ１がハイレベルになっても、駆動トランジスタ１がターンオフ動作を開始するまでは、ドレイン−ソース電流が流れているので、ドレイン−ソース電圧Ｖｄｓはほぼゼロである。ゲート電流が小さくなってドレイン−ソース間が遮断され始めると、ドレイン−ソース電圧Ｖｄｓが立ち上がり始める。ドレイン−ソース電圧Ｖｄｓが時点ｔ３で所定値以上となると、Ｖｄｓ電圧検出回路４Ｂから制御回路６にハイレベル信号が出力され、出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされる。その結果、第２のキャリア引き抜き経路５２だけがゲート電極と接続され、インピーダンスが高くなる。
【００２５】
図６の実施の形態でも、駆動トランジスタ１をターンオフする際、はじめはゲート電極を低インピーダンスのキャリア引き抜き経路５１に接続し、ドレイン−ソース電圧Ｖｄｓが所定レベル以上になったときにゲート電極を高インピーダンスのキャリア引き抜き経路５２に接続するようにした。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。この実施の形態のように、ドレイン−ソース電圧Ｖｄｓを検出して駆動トランジスタ１のターンオフの兆候を検出してキャリア引き抜き経路のインピーダンスを可変とすれば、第１および第２の実施の形態のように、キャリア引き抜き方向のゲート電流ＩｇＬの微小な変化（たとえば１ｍＡの数％）やゲート−ソース電圧Ｖｇｓの微小な変化（たとえば０．７Ｖの数％）を検出する場合に比べて、検出する変化量を大きくでき（たとえば１００Ｖの数％）、検出精度が向上する。その反面で、ゲート電流ＩｇＬを検出する場合は、応答性を向上できるという効果がある。
【００２６】
−第４の実施の形態−
図７は第４の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。図１のキャリア引き抜き回路５は第１および第２のキャリア引き抜き経路５１，５２を切換えてキャリア引き抜き経路のインピーダンスを可変とした。第４の実施の形態のキャリア引き抜き回路５Ａは、ゲート電極へ印加されるゲート電圧に応じたオン抵抗となるＮ型ＭＯＳトランジスタ５１ｃを用いるものであり、キャリア引き抜き方向のゲート電流ＩｇＬに応じて制御回路６Ａの出力信号Ｖｍ１、すなわち、Ｎ型ＭＯＳトランジスタ５１ｃのゲート電圧を変化させて、そのオン抵抗を変化させる。
【００２７】
キャリア引き抜き方向のゲート電流ＩｇＬが所定値以上のとき、電流検出回路４からローレベル検出信号が制御回路６に入力される。制御回路６Ａは、出力信号を第１のゲート電圧信号Ｖｍ１ＨＨとしてオン抵抗を小さくする。キャリア引き抜き方向のゲート電流ｉｇＬが所定値未満になり電流検出回路４からハイレベル信号が入力されると、制御回路６Ａは、出力信号を第２のゲート電圧Ｖｍ１ＨＬ（＜Ｖｍ１ＨＨ）としてオン抵抗を大きくする。なお、ターンオン指令が出力されているとき、駆動信号入力端子Ｖｃｏｎｔはローレベルであり、制御回路６Ａは、その出力信号Ｖｍ１をローレベルとし、キャリア引き抜き回路５ＡのＮ型ＭＯＳトランジスタ５１ｃをオフする。これにより、駆動トランジスタ１のゲートとソース間が遮断されて、ゲート電流供給源２からゲート電極にゲート電流が供給されて駆動トランジスタ１がターンオン動作する。
【００２８】
図４を参照して第４の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフするとき、第１の実施の形態と同様な動作により、駆動トランジスタ１のゲートからキャリアを引き抜き抜く際のゲート電流ＩｇＬが減少する。ゲート電流ＩｇＬが所定値未満となってゲート電流検出回路４から制御回路６Ａにハイレベル信号が出力されると、制御回路６Ａは、出力信号を第１のハイレベルＶｍ１ＨＨとし、ゲート電流検出回路４から制御回路６Ａにローレベル信号が出力されると、出力信号を第２のハイレベルＶｍ１ＨＬとする。Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は、ゲート電極に印加される出力信号が第１のハイレベルＶｍ１ＨＨの場合には第２のハイレベルＶｍ１ＨＬに比べて小さい。その結果、駆動トランジスタ１をターンオフする際、はじめはキャリア引き抜き方向のゲート電流ＩｇＬが大きいので制御回路６Ａからは第１のハイレベルの信号Ｖｍ１ＨＨが出力され、Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は小さい値となる。すなわち、駆動トランジスタ１のゲート電極は低インピーダンスのキャリア引き抜き経路に接続される。そして、駆動トランジスタ１のキャリア引き抜き方向のゲート電流ＩｇＬが所定値未満になったときに、制御回路６Ａからは第２のハイレベルの信号Ｖｍ１ＨＬが出力され、Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は大きくなる。その結果、駆動トランジスタ１のゲート電極は高インピーダンスのキャリア引き抜き経路となる。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。
【００２９】
−第５の実施の形態−
図８は第５の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。第１の実施の形態とはキャリア引き抜き回路が相違する。駆動トランジスタ１のゲート電極に接続されるキャリア引き抜き回路５Ｂは、直列接続されたＮ型ＭＯＳトランジスタ５１ｄ、５１ｅと、一方のＮ型ＭＯＳトランジスタ５１ｅと並列接続された抵抗５１ｆとを備えている。Ｎ型ＭＯＳトランジスタ５１ｅのオン抵抗値は抵抗５１ｅの抵抗値よりも小さい。Ｎ型ＭＯＳトランジスタ５１ｄ，５１ｅがともにオンされている場合には、低インピーダンスのキャリア引き抜き経路となり、Ｎ型ＭＯＳトランジスタ５１ｄがオン、Ｎ型ＭＯＳトランジスタ５１ｅがオフされている場合には、高インピーダンスのキャリア引き抜き経路となる。
【００３０】
第５の実施の形態のターンオン動作を説明する。図示しない駆動回路から出力されるターンオン指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルからローレベルになると、第１の実施の形態と同様に、Ｐ型ＭＯＳトランジスタ３がオンして駆動トランジスタ１のゲート電極にゲート電流が供給される。このとき、制御回路６には駆動信号入力端子Ｖｃｏｎｔのローレベル信号が入力され、制御回路６は少なくとも出力信号Ｖｍ１をローレベルとしてキャリア引き抜き回路５ＢのＮ型ＭＯＳトランジスタ５１ｄをオフする。したがって、キャリア引き抜き回路５Ｂ内で駆動トランジスタ１のゲート電極はソース電極と遮断状態となり、駆動トランジスタ１のゲート電極にゲート電流が供給されて駆動トランジスタ１はオンする。
【００３１】
第５の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフする。これにより、Ｐ型ＭＯＳトランジスタ３がオフしてゲート電流の供給が停止される。また、制御回路６から出力される信号Ｖｍ１およびＶｍ２はともにハイレベルとなり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ｄと５２ｅはともにオンされる。そのため、キャリア引き抜き経路にはＮ型ＭＯＳトランジスタ５１ｄと５１ｅが介装されて低インピーダンス状態となる。したがって、ゲート電極のキャリアを急速に引き抜き、駆動トランジスタ１をターンオフさせる。そして、キャリア引き抜き方向のゲート電流ＩｇＬが減少してゲート電流検出回路４がハイレベル信号を出力すると、制御回路６の出力信号Ｖｍ１はハイレベル、出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ｄはオンのままであるがＮ型ＭＯＳトランジスタ５１ｅがオフされる。その結果、キャリア引き抜き経路にはＮ型ＭＯＳトランジスタ５１ｄと抵抗５１ｆが介装されてインピーダンスが高くなり、キャリア引き抜き速度が遅くなりながら駆動トランジスタ１はターンオフに至る。このとき、ゲート電流が絞られるので、寄生インダクタンスにたまるエネルギは少なく、さらに、ＲＬＣ共振現象のダンピングファクタであるＲ成分が大きくなる。その結果、ゲート電圧の振動が抑制されて、駆動トランジスタ１が誤ってターンオンすることが防止される。
【００３２】
−第６の実施の形態−
図９は第６の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図であり、上述した第３の実施の形態による図６の駆動回路の変形例である。図９において、図１と同様の箇所には同一の符号を付して相違点を主に説明する。この実施の形態では、第１のキャリア引き抜き経路５１を構成するＮ型ＭＯＳトランジスタ５１ａがラッチ回路９によりオン／オフされ、第２のキャリア引き抜き経路５２を構成するＮ型ＭＯＳトランジスタ５２ａが駆動信号入力端子Ｖｃｏｎｔの印加信号によってオン／オフされる。ラッチ回路９は、入力端子Ｊと入力端子Ｋとを有し、出力端子ｆから出力する出力論理値を変化させる。ラッチ回路９は、図１０に示す真理値表の動作を行う。ラッチ回路９の入力端子ＫにはＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEが入力され、入力端子Ｊには駆動信号入力端子Ｖｃｏｎｔの印加信号が入力される。
【００３３】
図１１を参照して第６の実施の形態による駆動回路のターンオン動作を説明する。時点Ｔ０において、図示しない駆動回路から出力されるターンオン指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルになると、Ｐ型ＭＯＳトランジスタ３がオンし、駆動トランジスタ１にゲート電流が供給されて駆動トランジスタ１がオン動作を開始する。このとき、駆動トランジスタ１はまだオフ状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはハイレベルとなる。したがって、ラッチ回路９の出力端子ｆにはローレベルがセットされ、Ｐ型ＭＯＳトランジスタ３はオン、Ｎ型ＭＯＳトランジスタ５１ａと５２ａはオフする。駆動トランジスタ１に流れるゲート電流によってゲートからキャリアが注入され、やがて駆動トランジスタ１がターンオンする。時点Ｔ１において、駆動トランジスタ１がターンオンすると、ドレイン−ソース電圧Ｖｄｓが低下してＶｄｓ電圧検出回路４Ｂの検出信号SENSEがローレベルになり、ラッチ回路９の出力端子ｆには時点Ｔ１より前の論理レベルであるローレベルがラッチされる。なお、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルの間は、Ｎ型ＭＯＳトランジスタ５１ａおよび５２ａはともにオフしている。
【００３４】
次に、第６の実施の形態による駆動回路のターンオフ動作を説明する。時点Ｔ２において、図示しない駆動回路から出力されるターンオフ指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルになると、Ｐ型ＭＯＳトランジスタ３がオフして駆動トランジスタ１のゲート電流を遮断するとともに、Ｎ型ＭＯＳトランジスタ５２ａがオンして駆動トランジスタ１のゲートからキャリアの引き抜きを開始する。この結果、駆動トランジスタ１はターンオフ動作を開始する。このとき、駆動トランジスタ１はまだオン状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはローレベルとなる。したがって、ラッチ回路９の出力端子ｆにはハイレベルがセットされる。これによりＮ型ＭＯＳトランジスタ５１ａもオンされて、第１のキャリア引き抜き経路５１および第２のキャリア引き抜き経路５２の両方で駆動トランジスタ１のゲートからキャリアの引き抜きが行われる。
【００３５】
やがて、ドレイン−ソース電圧Ｖｄｓの上昇とともにＶｄｓ電圧検出回路４Ｂの検出信号SENSEが上昇を始める。時点Ｔ３において、検出信号SENSEがラッチ回路９のラッチ論理閾値電圧を越えると、ラッチ回路９の出力端子ｆには、時点Ｔ３より前の論理出力レベルを反転した論理出力、すなわち、ローレベルがラッチされる。これにより、Ｎ型ＭＯＳトランジスタ５１ａがオフされて、第２のキャリア引き抜き経路５２だけがゲートからキャリアの引き抜きを行う。この結果、ゲート−ソース間のキャリア引き抜き経路のインピーダンスが高くなり、キャリア引き抜き速度を遅くした状態で駆動トランジスタ１のターンオフ動作が終了する(時点Ｔ４)。
【００３６】
第６の実施の形態の特徴は以下の点にある。時点Ｔ３から時点Ｔ４の間で、キャリア引き抜き速度を遅くしたにも係わらず、上述した寄生インダクタンスなどに起因してドレイン−ソース電圧Ｖｄｓが振動する場合を考える。ドレイン−ソース電圧Ｖｄｓが振動すると、電圧検出回路４Ｂの検出信号SENSEも振動するおそれがある。上述した図６のように、検出信号SENSEによってＮ型ＭＯＳトランジスタ５１ａのオン／オフを切換えると、一旦ターンオフしたＮ型ＭＯＳトランジスタ５１ａが、検出信号SENSEの振動により再びターンオンしてしまう。すると、駆動トランジスタ１内のキャリアが急激に変化する。この結果、駆動トランジスタ１の内部のキャリアの変化に伴う電流変化ｄＩ／ｄｔや電圧変化ｄＶ／ｄｔによって、駆動トランジスタ１および駆動回路からノイズや電圧サージが発生してしまう。しかし、第６の実施の形態による図９の駆動回路では、ラッチ回路９によって出力端子ｆの出力レベルがローレベルに保持されるので、時点Ｔ３においてターンオフしたＮ型ＭＯＳトランジスタ５１ａは、駆動トランジスタ１のターンオフ動作が終了する時点Ｔ４までターンオンすることが防止される。このように、Ｎ型ＭＯＳトランジスタ５１ａの誤作動を防止した結果、回路から発生するノイズや電圧サージを抑制する効果が得られる。
【００３７】
−第７の実施の形態−
図１２は第７の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図であり、上述した第３の実施の形態による図６の駆動回路の別の変形例である。図１２において、図１と同様の箇所には同一の符号を付して相違点を主に説明する。この実施の形態では、第１のキャリア引き抜き経路５１を構成するＮ型ＭＯＳトランジスタ５１ａが論理回路１２Ｂによりオン／オフされ、第２のキャリア引き抜き経路５２を構成するＮ型ＭＯＳトランジスタ５２ａが駆動信号入力端子Ｖｃｏｎｔの印加信号によってオン／オフされる。論理回路１２Ｂは、上述した図３の制御回路６と同様に、ＮＯＴゲート６１とＡＮＤゲート６２とによって構成されている。ＮＯＴゲート６１の入力端子には、ラッチ回路１２Ａの出力端子ｆからの出力論理値が入力される。
【００３８】
ラッチ回路１２Ａは、入力端子Ｊと入力端子Ｋとを有し、出力端子ｆから出力する出力論理値を変化させる。ラッチ回路１２Ａの入力端子Ｊおよび入力端子Ｋには、論理回路１２Ｃが接続されている。論理回路１２Ｃは入力端子Ｓと入力端子Ｒとを有し、論理回路１２Ｃとラッチ回路１２Ａとで図１３に示す真理値表の動作を行う。論理回路１２Ｃの入力端子ＳにはＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEが入力され、入力端子Ｒには駆動信号入力端子Ｖｃｏｎｔの印加信号が入力される。
【００３９】
図１４を参照して第７の実施の形態による駆動回路のターンオン動作を説明する。時点Ｔ０において、図示しない駆動回路から出力されるターンオン指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルになると、Ｐ型ＭＯＳトランジスタ３がオンし、駆動トランジスタ１にゲート電流が供給されて駆動トランジスタ１がオン動作を開始する。このとき、駆動トランジスタ１はまだオフ状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはハイレベルとなる。したがって、ラッチ回路１２Ａの出力端子ｆにはハイレベルがセットされる。駆動トランジスタ１に流れるゲート電流よってゲートからキャリアが注入され、やがて駆動トランジスタ１がターンオンする。時点Ｔ１において、駆動トランジスタ１がターンオンすると、ドレイン−ソース電圧Ｖｄｓが低下してＶｄｓ電圧検出回路４Ｂの検出信号SENSEがローレベルになり、ラッチ回路１２Ａの出力端子ｆには時点Ｔ１より前の論理レベルであるハイレベルがラッチされる。なお、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルの間は、Ｎ型ＭＯＳトランジスタ５１ａおよび５２ａはともにオフしている。
【００４０】
次に、第７の実施の形態による駆動回路のターンオフ動作を説明する。時点Ｔ２において、図示しない駆動回路から出力されるターンオフ指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルになると、Ｐ型ＭＯＳトランジスタ３がオフして駆動トランジスタ１のゲート電流を遮断するとともに、Ｎ型ＭＯＳトランジスタ５２ａがオンして駆動トランジスタ１のゲートからキャリアの引き抜きを開始する。この結果、駆動トランジスタ１はターンオフ動作を開始する。このとき、駆動トランジスタ１はまだオン状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはローレベルとなる。したがって、ラッチ回路１２Ａの出力端子ｆはローレベルにリセットされる。このとき、論理回路１２ＢのＡＮＤゲート６２の出力信号Ｖｍ２がハイレベルになるので、Ｎ型ＭＯＳトランジスタ５１ａもオンされて、第１のキャリア引き抜き経路５１および第２のキャリア引き抜き経路５２の両方で駆動トランジスタ１のゲートからキャリアの引き抜きが行われる。
【００４１】
やがて、ドレイン−ソース電圧Ｖｄｓの上昇とともにＶｄｓ電圧検出回路４Ｂの検出信号SENSEが上昇を始める。時点Ｔ３において、検出信号SENSEが論理回路１２Ｃの論理閾値電圧を越えると、ラッチ回路１２Ａの出力端子ｆにハイレベルがセットされる。これにより、論理回路１２ＢのＡＮＤゲート６２の出力信号Ｖｍ２がローレベルになり、Ｎ型ＭＯＳトランジスタ５１ａがオフされて第２のキャリア引き抜き経路５２だけがゲートからキャリアの引き抜きを行う。この結果、ゲート−ソース間のキャリア引き抜き経路のインピーダンスが高くなり、キャリア引き抜き速度を遅くした状態で駆動トランジスタ１のターンオフ動作が終了する(時点Ｔ４)。
【００４２】
第７の実施の形態の特徴は以下の点にある。時点Ｔ１から時点Ｔ２の間の時点Ｔｘにおいて、駆動信号入力端子Ｖｃｏｎｔの印加信号に破線で示すインパルス性ノイズＮｓが入った場合を考える。論理回路１２Ｃの入力端子ＲにノイズＮｓが印加されると、ラッチ回路１２Ａの出力端子ｆはローレベルにリセットされる。その後の駆動信号入力端子Ｖｃｏｎｔの印加信号はローレベルであるので、ラッチ回路１２Ａの出力端子ｆにはローレベルがラッチされる。したがって、時点Ｔｘから時点Ｔ２までの出力端子ｆの出力論理レベルは、ノイズＮｓの有無によって異なることになる。しかし、論理回路１２ＢのＡＮＤゲート６２によって、出力端子ｆの出力論理レベルに係わらず、時点Ｔ０から時点Ｔ２までＡＮＤＯゲート６２の出力信号Ｖｍ２がローレベルに保持されるので、Ｎ型ＭＯＳトランジスタ５１ａがオンすることはない。このように、駆動トランジスタ１のターンオン期間に駆動信号入力端子Ｖｃｏｎｔの印加信号にノイズＮｓが入ってもＮ型ＭＯＳトランジスタ５１ａがオンしないようにした結果、Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ５１ａとが両方オンして過大な電流が流れることを防止できる。すなわち、外部からのノイズに対して強い駆動回路を得ることができる。
【００４３】
図１５〜図１８を参照して上述したＧＴＢＴを説明する。図１５は、ＧＴＢＴの基本構造を説明するための斜視図、図１６は図１５の前面と同じ部分を示す断面図、図１７は素子の表面図で、この図１７と上記の図１５においては表面の電極（金属膜）を除いた様子を示している。すなわち、図１５は図１６中の線分Ａ−Ａ′を含んで紙面に垂直に切った断面を示す。逆に図１６は図１７中の線分Ａ−Ａ′を通って紙面に垂直な平面で切った断面図である。また、図１８は図１７中の線分Ｂ−Ｂ′を通って紙面に垂直な平面で切った断面図であり、図１６の場合と同様に、図１８における線分Ｂ−Ｂ′で切った断面図が図１７に相当する。なお、この実施の形態は半導体をシリコンとして説明する。
【００４４】
素子の構造を説明する。まず図１５〜図１８中において、７１は基板であるｎ+型基板領域、７２はｎ型ドレイン領域、７３はｎ+型ソース領域である。また、７４はＭＯＳ型電極であり、高濃度のｐ型多結晶半導体からなり、かつ後述するソース電極とオーミックコンタクトしていて、電位が固定されている。また、７５はＭＯＳ型電極７４とドレイン領域７２とを絶縁する絶縁膜である。これらの電極７４と７５を併せて「固定絶縁電極」７６と呼ぶことにする。この固定絶縁電極７６は、素子表面から側壁が垂直に掘られた溝の中に型成されている。ｎ型ドレイン領域７２のうち、この固定絶縁電極７６に挾まれた領域を「チャネル領域」７７と呼ぶことにする。このチャネル領域７７は、絶縁膜７５を介して隣接するＭＯＳ型電極７４が高濃度のｐ型半導体であるため、仕事関数差によって型成された空乏層によって、チャネル領域には伝導電子に対するポテンシャル障壁が型成されていて、ソース領域７３とドレイン領域７２とは初めから電気的に遮断された状態となっている。また、８１はドレイン電極であり、ｎ+型基板領域７１とオーミックコンタクトしている。８３はソース電極であり、ソース領域７３とＭＯＳ型電極７４にオーミックコンタクトしている。すなわち、ＭＯＳ型電極７４の電位はソース電極８３の電位に固定されている。また図中、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。
【００４５】
次に、図１７において、この実施例では固定絶縁電極７６はストライプ状をしており、その両端はｐ型領域８（インジェクタ領域）に接している。このように「固定絶縁電極７６とｐ型領域７８に囲まれたチャネル領域７７」は、ひとつの単位セルを型成しており、図１７にはこのセル４単位分が示されている。なお、「チャネルの状態によって電流を遮断、もしくは電流量を制御しうる」という条件を満たしていれば、単位セルを構成する固定絶縁電極７６の型状、ソース領域７３の型状などは任意である。
【００４６】
図１８において、番号８８はｐ型領域７８とオーミックコンタクトした電極であり、ドレイン領域７２へ少数キャリアを供給する。これを「注入電極」と呼ぶことにする。なお、図中の破線は固定絶縁電極７の存在を示す。また、８５は層間絶縁膜である。
【００４７】
次に、このように構成されたＧＴＢＴの動作を説明する。この素子では、ソース電極８３は接地（０Ｖ）、ドレイン電極８１には正の電位を印加する。まず、遮断状態について説明する。注入電極７８が接地状態の時、素子は遮断状態である。先にも述べたように、ＭＯＳ型電極７４が高濃度のｐ型半導体からできていて、かつソース電極電位に固定されていることから、固定絶縁電極７６の周辺には空乏層が型成され、チャネル領域７は空乏化されてソース領域７３とドレイン領域７２は電気的に遮断されている構造になっている。通常、このようなＭＯＳダイオード的な構造では、空乏層を広げるべく電圧を印加してもドレイン領域中の空乏層で発生したキャリアが絶縁膜界面に溜って反転層を型成し、空乏層は広がらずに絶縁膜界面の電位が上昇する。しかし、この構造ではその絶縁膜７５が、接地されたｐ型領域７８に接しているので、空乏層で発生したキャリアは絶縁膜７５の界面に到達するが、すぐにｐ型領域７８を通って素子の外に排除される。すなわち、絶縁膜界面の電位は上昇せずに固定されていて、空乏層はドレイン電位にしたがって広がる。このデバイスはノーマリ・オフ構造を持つ。
【００４８】
遮断状態から導通状態に転じる機構について説明する。注入電極電位Ｖj＝０Ｖの時は、チャネル領域７のＣ−Ｃ′断面全域のポテンシャルが正であり、チャネル領域は遮断状態である。注入電極電位Ｖjが上昇して０.３Ｖまでになると、チャネル領域の中央部にポテンシャルが負の領域ができ、伝導電子が流れ得る状態となる。このように注入電極の電位を上げるとチャネル領域のポテンシャルが低下する理由は、注入電極にオーミックコンタクトしたｐ型領域７８の電位が上昇することで、ｐ型領域７８が接している絶縁膜７５の界面に少数キャリアが供給され、これが固定絶縁電極７６のＭＯＳ型電極７４からチャネル領域への電界を遮蔽するために、チャネル領域の空乏層が後退するためである。さらに注入電位が０.５ｅＶ以上になると、ポテンシャルも低くなって、チャネル領域７７内のバンドの型状は平坦になってゆく。これはｎ型ドレイン領域７２とｐ型領域８８との間の接合が順バイアス状態になり、ドレイン領域全域が高水準注入状態になるためである。このとき、正孔は直接にｐ型領域７８から注入されるほか、絶縁膜７５の界面からもドレイン領域７２へ供給される。すなわち、この条件において絶縁膜界面は伝導度の高い導電路として正孔電流を運ぶ働きをする。この段階になると、ドレイン電流の制御は注入電極電位よりは注入電流に注目した方が理解しやすい。すなわち、ドレイン領域７２に注入される正孔電流量によってドレイン領域７２の導電率が制御され、ドレイン電流量が制御される。
【００４９】
次に、導通状態から遮断状態に転ずる機構を説明する。ターン・オフするためには、注入電極１８の電位を接地（０Ｖに）、もしくは負電位にする。するとドレイン領域７２およびチャネル領域７に大量に存在していた正孔は消滅するか、もしくはｐ型領域７８を通して素子外に排除され、再びチャネル領域が空乏層で満たされるようになる。この機構は、例えば静電誘導サイリスタのターンオフ機構と同様である。ところで、図１８ではｐ型領域７８の深さは固定絶縁電極７６よりも深く描かれている。このような構成であれば、注入電極に負電位を印加してターン・オフを速く行なうことができる。しかし、ｐ型領域７８の深さが固定絶縁電極６より浅くても、デバイスとしては機能する。
【００５０】
このデバイスの電流電圧特性は、ほぼ単体バイポーラトランジスタの特性に類似して５極管特性となる。ドレイン電流は、注入電極からの電流があれば低いドレイン電位でも十分な電流が流れる。ドレイン電位が大きくなると、固定絶縁電極からドレイン領域へ伸びた空乏層により、電流はピンチオフされて電流値は飽和する。また、注入した正孔電流によってドレイン電流が決まることから、バイポーラトランジスタと同様のｈFE（直流電流増幅率）を定義することができる。この素子では、素子構造が微細であり、チャネル領域の電位が直接注入電極電位と連動する機構になっていることから、単体バイポーラトランジスタよりも大きなｈFEを期待することができる。
【００５１】
本発明による駆動回路は、上述したＧＴＢＴだけに使用されるものではなく、ゲート電極からキャリアを引き抜いてターンオフさせるときに、キャリア引き抜き速度が速すぎてゲート信号が振動を起こすような種々の半導体素子に適用できる。また、駆動トランジスタ１がターンオフ完了する直前の兆候を検出する手段も実施の形態に限定されない。さらには、ターンオフ完了する直前の兆候を検出する前後でインピーダンスを変更する手段も実施の形態に限定されない。
【００５２】
特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明すると、ゲート電極が制御端子に、キャリア引き抜き回路５などが電荷引き抜き経路に、電圧検出回路４などが検出手段に、制御回路６などがインピーダンス制御手段にそれぞれ対応する。
【図面の簡単な説明】
【図１】第１の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図２】図１の電流検出回路を示す図である。
【図３】図１の制御回路を示す図である。
【図４】図１の駆動回路の各部信号波形を示す図である。
【図５】第２の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図６】第３の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図７】第４の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図８】第５の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図９】第６の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１０】ラッチ回路の真理値を示す図である。
【図１１】図９の駆動回路の各部信号波形を示す図である。
【図１２】第７の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１３】論理回路およびラッチ回路の真理値を示す図である。
【図１４】図１２の駆動回路の各部信号波形を示す図である。
【図１５】電流制御型半導体素子の一例であるＧＴＢＴを説明する斜視図である。
【図１６】図１５の縦断面図である。
【図１７】図１６の平面図である。
【図１８】図１７のＢ−Ｂ線断面図である。
【図１９】従来の技術による電流制御型半導体素子の駆動回路を示す図である。
【図２０】図１９の駆動回路の各部信号波形を示す図である。
【符号の説明】
１：電流制御型半導体素子、 ２：ゲート電流供給源、
３：Ｐ型ＭＯＳトランジスタ、 ４：電流検出回路、
４Ａ：Ｖｇｓ電圧検出回路、 ４Ｂ：Ｖｄｓ電圧検出回路、
５，５Ａ，５Ｂ：キャリア引き抜き回路、
６，６Ａ：制御回路、 ７：電源、
９，１２Ａ：ラッチ回路、 １２Ｂ，１２Ｃ：論理回路、
５１，５２：第１および第２のキャリア引き抜き経路、
５１ａ，５２ａ、５２ｃ〜５２ｅ：Ｎ型ＭＯＳトランジスタ、
５２ｂ：抵抗、 ＬＯ：誘導性負荷
【発明の属する技術分野】
本発明は、制御端子に流入する電流を制御してターンオン／ターンオフする電流制御型半導体素子に用いられる駆動回路に関する。
【０００２】
【従来の技術】
誘導性負荷を駆動する電流制御型スイッチングトランジスタ素子として、特開平６−２５２４０８号公報に開示されているものが知られている（以下、ＧＴＢＴと記す）。図１９はこのような従来のＧＴＢＴを使用して誘導性負荷を駆動する駆動回路を示している。ＧＴＢＴ１０１は、不図示の駆動回路から指令されるターンオン／ターンオフ指令により駆動信号入力端子１０２に印加される駆動信号に応じてオン／オフされ、誘導性負荷１０３を駆動する。
【０００３】
駆動信号入力端子１０２の印加電圧Ｖｍがハイレベルからローレベルになると、Ｐ型ＭＯＳトランジスタ１０４がオン、Ｎ型ＭＯＳトランジスタ１０５がオフし、ゲート電流供給源１０６からＧＴＢＴ１０１のゲートに電流が流れる。これにより、ゲートにキャリアが注入されてＧＴＢＴ１０１はオンし、電源１０７から誘導性負荷１０３へ電流が流れる。ＧＴＢＴ１０１に接続されている負荷は誘導性負荷１０３であるのでドレイン電流Ｉｄｓは徐々に増加する。
【０００４】
図２０を参照してＧＴＢＴ１０１のターンオフ動作を説明する。駆動信号入力端子１０２の印加電圧Ｖｍがハイレベルになると、Ｐ型ＭＯＳトランジスタ１０４がオフ、Ｎ型ＭＯＳトランジスタ１０５がオンし、ＧＴＢＴ１０１のゲートへの電流の供給が停止される。また、Ｎ型ＭＯＳトランジスタ１０５を介してＧＴＢＴ１０１のゲートからキャリアが引き抜かれ、ＧＴＢＴ１０１はターンオフする。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１９に示すＧＴＢＴ１０１のターンオフ時には、次の理由によりゲート電圧Ｖｇｓが図２０に示すように振動し、ＧＴＢＴ１０１が誤ってターンオンすることがある。すなわち、ゲート電流が流れる経路には寄生インダクタンス２０１〜２０３のほか、たとえばＮ型ＭＯＳトランジスタ１０５のオン抵抗や配線抵抗および寄生容量成分が存在する。また、ＧＴＢＴ１０１は、電流駆動型素子であるため大きなゲート電流が流れ、しかも極めて短い時間でターンオフする。したがって、ターンオフ時には寄生インダクタンスにたまったエネルギを急激に放出する必要があり、このエネルギと寄生要素のＲＬＣ共振現象が発生して、ゲート電圧Ｖｇｓが激しく振動する。ゲート電圧がオン電圧まで上昇すると、図２０に示すように誤ってターンオンしてドレイン電流Ｉｄｓが流れる。図２０において、Ｉｇはゲート電流の波形を示し、＋側はゲート電極へ流れ込む電流の値であり、−側はゲート電極からキャリアが引き抜かれるときに流れる電流である。
【０００６】
なお、ゲート引き抜きが急激に行われないようにキャリア引き抜き回路の抵抗を大きくするとゲート電圧の振動は抑制できるが、ターンオフ指令から実際にＧＴＢＴ１０１がターンオフするまでのストレージ時間が長くなってしまう。
【０００７】
本発明の目的は、ストレージ時間を長くすることなくターンオフ時のゲート信号の振動を抑制して誤ってターンオンすることを防止するようにした電流制御型半導体素子用駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
一実施の形態を示す図に対応づけて本発明を説明する。
（１）請求項１に記載の発明は、電流制御型半導体素子１の制御端子に制御電流を供給してターンオンさせ、制御電流の供給を停止するとともに制御端子から電荷引き抜き経路５を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路に適用される。そして、上述した目的は、電流制御型半導体素子１のターンオフが完了する直前の兆候を検出する検出手段４と、電流制御型半導体素子１をターンオンさせるときは、電荷引き抜き経路５のインピーダンスを第１の値とし、電流制御型半導体素子１をターンオフさせるときは、検出手段４が上記兆候を検出するまでは、電荷引き抜き経路のインピーダンスを第１の値よりも小さい第２の値とし、検出手段４が上記兆候を検出すると、電荷引き抜き経路のインピーダンスを第１の値より小さく第２の値よりも大きい第３の値とするインピーダンス制御手段６とを備えることにより達成される。
（２）請求項２の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、電荷引き抜き経路５は、第２の値のインピーダンスを有する第１の電荷引き抜き経路５１と、第３の値のインピーダンスを有する第２の電荷引き抜き経路５２とを有し、インピーダンス制御手段６は、検出手段４が上記兆候を検出するまでは第１の経路５１を選択し、検出手段４が上記兆候を検出すると第２の経路５２を選択することを特徴とする。
（３）請求項３の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、インピーダンス制御手段６は、電荷引き抜き回路５に介在されてそのインピーダンスを可変とするインピーダンス可変素子５１ｃを有し、検出手段４が上記兆候を検出するまではインピーダンス可変素子５１ｃのインピーダンスを第２の値とし、検出手段４が上記兆候を検出するとインピーダンス可変素子５１ｃのインピーダンスを第３の値とすることを特徴とする。
（４）請求項４の発明は、請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、検出手段は、制御端子から引き抜かれる電荷によって発生する電流を検出する電流検出回路４（図１）であることを特徴とする。
（５）請求項５の発明は、請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、検出手段は、制御端子の電圧を検出する電圧検出回路４Ａ（図５）であることを特徴とする。
（６）請求項６の発明は、請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、検出手段は、電流制御型半導体素子を流れる駆動電流の電圧降下を検出する電圧降下検出回路４Ｂ（図６）であることを特徴とする。
（７）請求項７の発明は、請求項１〜６のいずれかに記載の電流制御型半導体素子用駆動回路において、インピーダンス制御手段９（図９）は、電流制御型半導体素子１をターンオフさせる指令信号にしたがって電荷引き抜き経路のインピーダンスを第３の値にしているとき、検出手段４Ｂ（図９）により兆候が検出されなくなっても第３の値を保持することを特徴とする。
（８）請求項８の発明は、請求項１〜６のいずれかに記載の電流制御型半導体素子用駆動回路において、インピーダンス制御手段１２Ａ，１２Ｂ，１２Ｃ（図１２）は、電流制御型半導体素子１をターンオンさせる指令信号にしたがって電荷引き抜き経路のインピーダンスを第１の値にしているとき、指令信号にノイズが生じても第１の値を保持することを特徴とする。
【０００９】
【発明の効果】
（１）本発明によれば、電流制御型半導体素子のターンオフ完了直前の兆候を検出し、検出電流制御型半導体素子をターンオフさせるとき、ターンオフ完了直前の兆候を検出するまでは、電荷引き抜き経路のインピーダンスを小さい値として、ストレージ時間の短縮化を図りつつ、上記兆候を検出すると、電荷引き抜き経路のインピーダンスを大きくして、制御端子の制御信号の振動を抑制して誤ってターンオンすることを防止できる。
（２）請求項４の発明のように、電流制御型半導体素子のターンオフに直接関係する電荷引き抜き方向の電流を検出してターンオフ完了直前の兆候を検出するようにすれば、迅速にインピーダンスを大きい値に切換えることができ、制御信号の振動を確実に抑制できる。
（３）請求項６の発明のように、電流制御型半導体素子の駆動電流の電圧降下を検出して上記兆候を検出することにより、検出する変化量を大きく設定することができ、ターンオフの兆候を検出する精度を向上することができる。
（４）請求項７の発明のように、電流制御型半導体素子のターンオフ完了直前に大きくした電荷引き抜き経路のインピーダンスを保持することにより、制御端子の制御信号の振動に対する抑制動作が持続して行われるようになる。
（５）請求項８の発明のように、電流制御型半導体素子をターンオンさせる指令信号にノイズが生じても電荷引き抜き経路のインピーダンスを保持することにより、ノイズ耐力に優れた電流制御型半導体素子用駆動回路が得られる。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
−第１の実施の形態−
図１は、駆動信号入力端子Ｖｃｏｎｔの信号レベルにより誘導性負荷ＬＯをオン／オフ駆動する電流制御型半導体素子１（以下、駆動トランジスタと呼ぶ）の駆動回路の一実施の形態を示す。駆動トランジスタ１は、たとえば特開平６−２５２４０８号公報に開示されている半導体スイッチング素子（以下、ＧＴＢＴと記す）である。ＧＴＢＴの詳細は後述する。
【００１１】
図１の半導体素子駆動回路は、駆動トランジスタ１のゲート電流供給源２と、ゲート電流をオン／オフするＰ型ＭＯＳトランジスタ３と、駆動トランジスタ１のゲート電極からキャリアを引き抜くときのゲート電流を検出する電流検出回路４と、駆動トランジスタ１のゲートからキャリアを引き抜く速度を可変としたキャリア引き抜き回路５と、キャリア引き抜き回路５のキャリア引き抜き速度を制御する制御回路６と、誘導性負荷ＬＯを駆動するための電源７と、還流動作用のダイオード８とを備えている。なお、キャリア引き抜き回路５によって駆動トランジスタ１のゲートからキャリアが引き抜かれることで、結果としてゲートの電荷が引き抜かれることを意味する。
【００１２】
電流検出回路４は、図２に示すように構成することができる。図２の電流検出回路４は、ゲート電流を電圧信号に変換する差動アンプ４１と、差動アンプ４１の出力を論理レベルに変換するレベル変換器４２とを備える。差動アンプ４１はオペアンプ４１ａと、抵抗４１ｂ〜４１ｅとで構成される。この電流検出回路４は、駆動トランジスタ１をターンオフする際のキャリアが引き抜き方向に流れるゲート電流の大きさに応じて出力論理値を変化させるものである。すなわち、キャリア引き抜き方向に流れるゲート電流ＩｇＬを変換して得られる電圧レベルが設定した電圧（たとえば２．５Ｖであり、以下、２．５Ｖを例として説明する）である２．５Ｖ以上のときにレベル変換器４２からハイレベル信号を出力し、２．５Ｖ未満のときはローレベル信号を出力する。駆動トランジスタ１がターンオンしているときに流れるゲート電流ＩｇＲによって、電流検出回路６は常にローレベル検出信号を出力する。
【００１３】
キャリア引き抜き回路５は、駆動トランジスタ１のゲート電極に対して並列に接続された第１および第２のキャリア引き抜き経路５１，５２を備えている。第１のキャリア引き抜き経路５１にはＮ型ＭＯＳトランジスタ５１ａが、第２のキャリア引き抜き経路５２にはＮ型ＭＯＳトランジスタ５２ａと、このＮ型ＭＯＳトランジスタ５２ａと直列に接続された抵抗５２ｂとが設けられている。
【００１４】
このキャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａは制御回路６によりオン／オフされる。制御回路６は、図３に示すように、電流検出回路４からの信号が入力されるＮＯＴゲート６１と、一方の入力端子にＮＯＴゲート６１の出力が供給され、他方の入力端子に駆動信号入力端子Ｖｃｏｎｔからの駆動信号が供給されるＡＮＤゲート６２とを備えている。ＡＮＤゲート６２の出力は、信号Ｖｍ２としてキャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａのゲートへ印加される。また、駆動信号入力端子Ｖｃｏｎｔからの駆動信号が、信号Ｖｍ１としてキャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５２ａのゲートへ印加される。図３からわかるように、駆動信号入力端子Ｖｃｏｎｔの駆動信号がローレベルのとき、換言すると、駆動トランジスタ１をターンオンする指令が出力されているときは、電流検出回路４からの検出信号のレベルにかかわらず、信号Ｖｍ１，Ｖｍ２はローレベルとなり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａ，５２ａはともにオフされる。
【００１５】
図１に示した電流制御型半導体素子１の駆動回路の動作を説明する。
−ターンオン動作−
図示しない駆動回路からターンオン指令が出力されると、駆動信号入力端子Ｖｃｏｎｔの信号レベルがハイレベルからローレベルとなり、Ｐ型ＭＯＳトランジスタ３はオンされる。このとき、上述したように制御回路６の出力信号Ｖｍ１およびＶｍ２はともにローレベルであり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａはともにオフされる。これにより、駆動トランジスタ１のゲート電極はソース電極と遮断状態となって、ゲート電流供給源２から駆動トランジスタ１のゲートに電流が流れ、ゲートにキャリアが注入されて駆動トランジスタ１がオンして電源７から誘導性負荷ＬＯへ電流が流れる。なお、キャリア引き抜き回路５により駆動トランジスタ１のゲート電極がソース電極と遮断状態にあるとき、キャリア引き抜き回路５はもっとも高インピーダンス状態にある。
【００１６】
−ターンオフ動作−
図４を参照して駆動トランジスタ１のターンオフ動作を説明する。図示しない駆動回路からターンオフ指令が出力されると、時点ｔ１において駆動信号入力端子Ｖｃｏｎｔの信号がローレベルからハイレベルになり、Ｐ型ＭＯＳトランジスタ３がオフしてゲート電流の供給が停止される。時点ｔ１ではゲート電流はソース電極側に流れているので、電流検出回路４の出力はローレベルである。したがって、制御回路６から出力される信号Ｖｍ１およびＶｍ２はともにハイレベルとなり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ａと５２ａはともにオンされる。そのため、駆動トランジスタ１のゲート電極は低インピーダンスである第１のキャリア引き抜き経路５１に接続される。ここで、図４の時点ｔ１〜ｔ２での過渡状態について説明する。時点ｔ１において、ゲート電極からキャリアを引き抜こうとするＩｇＬ方向の電流が生じる。この時点ではゲート電極へキャリアを注入するＩｇＲ方向の電流の方が多いため、ＩｇＲ方向へ電流が流れる。時点ｔ１から徐々にＩｇＬ方向の電流が増加してＩｇＲ方向の電流が減少する。時点ｔｘを過ぎると、ＩｇＬ方向の電流がＩｇＲ方向の電流よりも多くなり、ＩｇＬ方向に電流が流れる。その後、ＩｇＬ方向への電流が増加する。このように、ゲート電極からのキャリアの引き抜きが行われる。この時点ｔ１〜ｔ２は極め短時間に行われる。
【００１７】
ゲート電極のキャリアが減少してくると、引き抜き方向に流れていたゲート電流ＩｇＬが減少してくる。電流検出回路４は、キャリ引き抜き方向に流れるゲート電流を変換した電圧レベルが２．５Ｖ未満になると（時点ｔ３）、その出力論理レベルをハイレベルとする。このハイレベル信号を受け、制御回路６の出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされて、第１のキャリア引き抜き経路５１が遮断されて第２のキャリア引き抜き経路５２だけが選択される。この結果、ゲート−ソース間のキャリア引き抜き経路のインピーダンスが高くなり、キャリア引き抜き速度が遅くなり、換言するとキャリアが絞り込まれ、駆動トランジスタ１がターンオフ動作を完了する。 このとき、ゲート電流が絞られるので、寄生インダクタンスにたまるエネルギは少なく、さらに、ＲＬＣ共振現象のダンピングファクタであるＲ成分が大きくなる。その結果、ゲート電圧の振動が抑制されて、駆動トランジスタ１が誤ってターンオンすることが防止される。
【００１８】
以上のように、図１の実施の形態では、駆動トランジスタ１をターンオフする際、はじめはゲート電極を低インピーダンスのキャリア引き抜き経路５１に接続し、キャリア引き抜きに伴うゲート電流ＩｇＬが所定値未満になったとき、駆動トランジスタ１がターンオフ直前であるとして、ゲート電極を高インピーダンスのキャリア引き抜き経路５２に接続するようにした。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。キャリア引き抜きに伴うゲート電流ＩｇＬが所定値未満になったことを検出することは、駆動トランジスタ１のターンオフの兆候を検出することに他ならない。
【００１９】
−第２の実施の形態−
図５は第２の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。図１の駆動回路ではキャリア引き抜き方向のゲート電流ＩｇＬを検出してキャリア引き抜き経路のインピーダンスを可変とした。この実施の形態では、ゲート−ソス電圧Ｖｇｓを検出してキャリア引き抜き経路のインピーダンスを可変とする。
【００２０】
図５において、駆動トランジスタ１のゲート電極とソース端子との間にはゲート−ソース電圧Ｖｇｓ検出回路４Ａが設けられ、出力信号が制御回路６に入力されている。電圧Ｖｇｓ検出回路４Ａは、ゲート−ソース電圧Ｖｇｓが所定値（たとえば０．６Ｖであり、以下では０．６ｖとして説明する）以上でローレベル信号を、０．６Ｖ未満でハイレベル信号を制御回路６に出力する。
【００２１】
図４を参照して第２の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフするとき、第１の実施の形態と同様な動作により、駆動トランジスタ１のゲート電極からキャリア引き抜き方向にゲート電流ＩｇＬが流れる。ゲート電極のキャリアが減少してくるとこの方向のゲート電流ＩｇＬが減少し始め、ゲート−ソース電圧Ｖｇｓが低下し始める。ゲート−ソース電圧Ｖｇｓが所定値未満になると、電圧Ｖｇｓ検出回路４Ａから制御回路６にハイレベル信号が出力され、出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされる。出力信号Ｖｍ１は引き続きハイレベルであり、Ｎ型ＭＯＳトランジスタ５２ａはオン状態を維持する。その結果、第２のキャリア引き抜き経路５２だけがゲート電極と接続され、インピーダンスが高くなる。
【００２２】
図５の実施の形態でも、駆動トランジスタ１をターンオフする際、はじめはゲート電極を低インピーダンスのキャリア引き抜き経路５１に接続し、ゲート−ソース電圧Ｖｇｓが所定値未満になったときにゲート電極を高インピーダンスのキャリア引き抜き経路５２に接続するようにした。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。
【００２３】
−第３の実施の形態−
図６は第３の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。この実施の形態では、駆動トランジスタ１のドレイン−ソース電圧Ｖｄｓ（駆動トランジスタ１の駆動電流の電圧降下）を検出してキャリア引き抜き経路のインピーダンスを可変とする。ドレイン端子とソース端子との間にはドレイン−ソース電圧Ｖｄｓを検出するＶｄｓ電圧検出回路４Ｂが設けられている。Ｖｄｓ電圧検出回路４Ｂは、ドレイン−ソース電圧Ｖｄｓが所定レベル未満ではローレベル信号を、ドレイン−ソース電圧Ｖｄｓが所定レベル以上でハイレベル信号を制御回路６に出力する。
【００２４】
図４を参照して第３の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフするとき、第１の実施の形態と同様な動作により、駆動トランジスタ１のキャリア引き抜き方向のゲート電流ＩｇＬが減少する。図４に示すように、時点ｔ１で制御端子信号Ｖｍ１がハイレベルになっても、駆動トランジスタ１がターンオフ動作を開始するまでは、ドレイン−ソース電流が流れているので、ドレイン−ソース電圧Ｖｄｓはほぼゼロである。ゲート電流が小さくなってドレイン−ソース間が遮断され始めると、ドレイン−ソース電圧Ｖｄｓが立ち上がり始める。ドレイン−ソース電圧Ｖｄｓが時点ｔ３で所定値以上となると、Ｖｄｓ電圧検出回路４Ｂから制御回路６にハイレベル信号が出力され、出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ａがオフされる。その結果、第２のキャリア引き抜き経路５２だけがゲート電極と接続され、インピーダンスが高くなる。
【００２５】
図６の実施の形態でも、駆動トランジスタ１をターンオフする際、はじめはゲート電極を低インピーダンスのキャリア引き抜き経路５１に接続し、ドレイン−ソース電圧Ｖｄｓが所定レベル以上になったときにゲート電極を高インピーダンスのキャリア引き抜き経路５２に接続するようにした。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。この実施の形態のように、ドレイン−ソース電圧Ｖｄｓを検出して駆動トランジスタ１のターンオフの兆候を検出してキャリア引き抜き経路のインピーダンスを可変とすれば、第１および第２の実施の形態のように、キャリア引き抜き方向のゲート電流ＩｇＬの微小な変化（たとえば１ｍＡの数％）やゲート−ソース電圧Ｖｇｓの微小な変化（たとえば０．７Ｖの数％）を検出する場合に比べて、検出する変化量を大きくでき（たとえば１００Ｖの数％）、検出精度が向上する。その反面で、ゲート電流ＩｇＬを検出する場合は、応答性を向上できるという効果がある。
【００２６】
−第４の実施の形態−
図７は第４の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。図１のキャリア引き抜き回路５は第１および第２のキャリア引き抜き経路５１，５２を切換えてキャリア引き抜き経路のインピーダンスを可変とした。第４の実施の形態のキャリア引き抜き回路５Ａは、ゲート電極へ印加されるゲート電圧に応じたオン抵抗となるＮ型ＭＯＳトランジスタ５１ｃを用いるものであり、キャリア引き抜き方向のゲート電流ＩｇＬに応じて制御回路６Ａの出力信号Ｖｍ１、すなわち、Ｎ型ＭＯＳトランジスタ５１ｃのゲート電圧を変化させて、そのオン抵抗を変化させる。
【００２７】
キャリア引き抜き方向のゲート電流ＩｇＬが所定値以上のとき、電流検出回路４からローレベル検出信号が制御回路６に入力される。制御回路６Ａは、出力信号を第１のゲート電圧信号Ｖｍ１ＨＨとしてオン抵抗を小さくする。キャリア引き抜き方向のゲート電流ｉｇＬが所定値未満になり電流検出回路４からハイレベル信号が入力されると、制御回路６Ａは、出力信号を第２のゲート電圧Ｖｍ１ＨＬ（＜Ｖｍ１ＨＨ）としてオン抵抗を大きくする。なお、ターンオン指令が出力されているとき、駆動信号入力端子Ｖｃｏｎｔはローレベルであり、制御回路６Ａは、その出力信号Ｖｍ１をローレベルとし、キャリア引き抜き回路５ＡのＮ型ＭＯＳトランジスタ５１ｃをオフする。これにより、駆動トランジスタ１のゲートとソース間が遮断されて、ゲート電流供給源２からゲート電極にゲート電流が供給されて駆動トランジスタ１がターンオン動作する。
【００２８】
図４を参照して第４の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフするとき、第１の実施の形態と同様な動作により、駆動トランジスタ１のゲートからキャリアを引き抜き抜く際のゲート電流ＩｇＬが減少する。ゲート電流ＩｇＬが所定値未満となってゲート電流検出回路４から制御回路６Ａにハイレベル信号が出力されると、制御回路６Ａは、出力信号を第１のハイレベルＶｍ１ＨＨとし、ゲート電流検出回路４から制御回路６Ａにローレベル信号が出力されると、出力信号を第２のハイレベルＶｍ１ＨＬとする。Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は、ゲート電極に印加される出力信号が第１のハイレベルＶｍ１ＨＨの場合には第２のハイレベルＶｍ１ＨＬに比べて小さい。その結果、駆動トランジスタ１をターンオフする際、はじめはキャリア引き抜き方向のゲート電流ＩｇＬが大きいので制御回路６Ａからは第１のハイレベルの信号Ｖｍ１ＨＨが出力され、Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は小さい値となる。すなわち、駆動トランジスタ１のゲート電極は低インピーダンスのキャリア引き抜き経路に接続される。そして、駆動トランジスタ１のキャリア引き抜き方向のゲート電流ＩｇＬが所定値未満になったときに、制御回路６Ａからは第２のハイレベルの信号Ｖｍ１ＨＬが出力され、Ｎ型ＭＯＳトランジスタ５１ａのオン抵抗は大きくなる。その結果、駆動トランジスタ１のゲート電極は高インピーダンスのキャリア引き抜き経路となる。したがって、ターンオフが速やかに行われるとともに、ゲート電圧の振動が抑制されて誤ターンオンが防止できる。
【００２９】
−第５の実施の形態−
図８は第５の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図である。図１と同様な箇所には同一の符号を付して相違点を主に説明する。第１の実施の形態とはキャリア引き抜き回路が相違する。駆動トランジスタ１のゲート電極に接続されるキャリア引き抜き回路５Ｂは、直列接続されたＮ型ＭＯＳトランジスタ５１ｄ、５１ｅと、一方のＮ型ＭＯＳトランジスタ５１ｅと並列接続された抵抗５１ｆとを備えている。Ｎ型ＭＯＳトランジスタ５１ｅのオン抵抗値は抵抗５１ｅの抵抗値よりも小さい。Ｎ型ＭＯＳトランジスタ５１ｄ，５１ｅがともにオンされている場合には、低インピーダンスのキャリア引き抜き経路となり、Ｎ型ＭＯＳトランジスタ５１ｄがオン、Ｎ型ＭＯＳトランジスタ５１ｅがオフされている場合には、高インピーダンスのキャリア引き抜き経路となる。
【００３０】
第５の実施の形態のターンオン動作を説明する。図示しない駆動回路から出力されるターンオン指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルからローレベルになると、第１の実施の形態と同様に、Ｐ型ＭＯＳトランジスタ３がオンして駆動トランジスタ１のゲート電極にゲート電流が供給される。このとき、制御回路６には駆動信号入力端子Ｖｃｏｎｔのローレベル信号が入力され、制御回路６は少なくとも出力信号Ｖｍ１をローレベルとしてキャリア引き抜き回路５ＢのＮ型ＭＯＳトランジスタ５１ｄをオフする。したがって、キャリア引き抜き回路５Ｂ内で駆動トランジスタ１のゲート電極はソース電極と遮断状態となり、駆動トランジスタ１のゲート電極にゲート電流が供給されて駆動トランジスタ１はオンする。
【００３１】
第５の実施の形態のターンオフ動作を説明する。図示しない駆動回路から出力されるターンオフ指令により、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルからハイレベルになって駆動トランジスタ１をターンオフする。これにより、Ｐ型ＭＯＳトランジスタ３がオフしてゲート電流の供給が停止される。また、制御回路６から出力される信号Ｖｍ１およびＶｍ２はともにハイレベルとなり、キャリア引き抜き回路５のＮ型ＭＯＳトランジスタ５１ｄと５２ｅはともにオンされる。そのため、キャリア引き抜き経路にはＮ型ＭＯＳトランジスタ５１ｄと５１ｅが介装されて低インピーダンス状態となる。したがって、ゲート電極のキャリアを急速に引き抜き、駆動トランジスタ１をターンオフさせる。そして、キャリア引き抜き方向のゲート電流ＩｇＬが減少してゲート電流検出回路４がハイレベル信号を出力すると、制御回路６の出力信号Ｖｍ１はハイレベル、出力信号Ｖｍ２はローレベルとなり、Ｎ型ＭＯＳトランジスタ５１ｄはオンのままであるがＮ型ＭＯＳトランジスタ５１ｅがオフされる。その結果、キャリア引き抜き経路にはＮ型ＭＯＳトランジスタ５１ｄと抵抗５１ｆが介装されてインピーダンスが高くなり、キャリア引き抜き速度が遅くなりながら駆動トランジスタ１はターンオフに至る。このとき、ゲート電流が絞られるので、寄生インダクタンスにたまるエネルギは少なく、さらに、ＲＬＣ共振現象のダンピングファクタであるＲ成分が大きくなる。その結果、ゲート電圧の振動が抑制されて、駆動トランジスタ１が誤ってターンオンすることが防止される。
【００３２】
−第６の実施の形態−
図９は第６の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図であり、上述した第３の実施の形態による図６の駆動回路の変形例である。図９において、図１と同様の箇所には同一の符号を付して相違点を主に説明する。この実施の形態では、第１のキャリア引き抜き経路５１を構成するＮ型ＭＯＳトランジスタ５１ａがラッチ回路９によりオン／オフされ、第２のキャリア引き抜き経路５２を構成するＮ型ＭＯＳトランジスタ５２ａが駆動信号入力端子Ｖｃｏｎｔの印加信号によってオン／オフされる。ラッチ回路９は、入力端子Ｊと入力端子Ｋとを有し、出力端子ｆから出力する出力論理値を変化させる。ラッチ回路９は、図１０に示す真理値表の動作を行う。ラッチ回路９の入力端子ＫにはＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEが入力され、入力端子Ｊには駆動信号入力端子Ｖｃｏｎｔの印加信号が入力される。
【００３３】
図１１を参照して第６の実施の形態による駆動回路のターンオン動作を説明する。時点Ｔ０において、図示しない駆動回路から出力されるターンオン指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルになると、Ｐ型ＭＯＳトランジスタ３がオンし、駆動トランジスタ１にゲート電流が供給されて駆動トランジスタ１がオン動作を開始する。このとき、駆動トランジスタ１はまだオフ状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはハイレベルとなる。したがって、ラッチ回路９の出力端子ｆにはローレベルがセットされ、Ｐ型ＭＯＳトランジスタ３はオン、Ｎ型ＭＯＳトランジスタ５１ａと５２ａはオフする。駆動トランジスタ１に流れるゲート電流によってゲートからキャリアが注入され、やがて駆動トランジスタ１がターンオンする。時点Ｔ１において、駆動トランジスタ１がターンオンすると、ドレイン−ソース電圧Ｖｄｓが低下してＶｄｓ電圧検出回路４Ｂの検出信号SENSEがローレベルになり、ラッチ回路９の出力端子ｆには時点Ｔ１より前の論理レベルであるローレベルがラッチされる。なお、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルの間は、Ｎ型ＭＯＳトランジスタ５１ａおよび５２ａはともにオフしている。
【００３４】
次に、第６の実施の形態による駆動回路のターンオフ動作を説明する。時点Ｔ２において、図示しない駆動回路から出力されるターンオフ指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルになると、Ｐ型ＭＯＳトランジスタ３がオフして駆動トランジスタ１のゲート電流を遮断するとともに、Ｎ型ＭＯＳトランジスタ５２ａがオンして駆動トランジスタ１のゲートからキャリアの引き抜きを開始する。この結果、駆動トランジスタ１はターンオフ動作を開始する。このとき、駆動トランジスタ１はまだオン状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはローレベルとなる。したがって、ラッチ回路９の出力端子ｆにはハイレベルがセットされる。これによりＮ型ＭＯＳトランジスタ５１ａもオンされて、第１のキャリア引き抜き経路５１および第２のキャリア引き抜き経路５２の両方で駆動トランジスタ１のゲートからキャリアの引き抜きが行われる。
【００３５】
やがて、ドレイン−ソース電圧Ｖｄｓの上昇とともにＶｄｓ電圧検出回路４Ｂの検出信号SENSEが上昇を始める。時点Ｔ３において、検出信号SENSEがラッチ回路９のラッチ論理閾値電圧を越えると、ラッチ回路９の出力端子ｆには、時点Ｔ３より前の論理出力レベルを反転した論理出力、すなわち、ローレベルがラッチされる。これにより、Ｎ型ＭＯＳトランジスタ５１ａがオフされて、第２のキャリア引き抜き経路５２だけがゲートからキャリアの引き抜きを行う。この結果、ゲート−ソース間のキャリア引き抜き経路のインピーダンスが高くなり、キャリア引き抜き速度を遅くした状態で駆動トランジスタ１のターンオフ動作が終了する(時点Ｔ４)。
【００３６】
第６の実施の形態の特徴は以下の点にある。時点Ｔ３から時点Ｔ４の間で、キャリア引き抜き速度を遅くしたにも係わらず、上述した寄生インダクタンスなどに起因してドレイン−ソース電圧Ｖｄｓが振動する場合を考える。ドレイン−ソース電圧Ｖｄｓが振動すると、電圧検出回路４Ｂの検出信号SENSEも振動するおそれがある。上述した図６のように、検出信号SENSEによってＮ型ＭＯＳトランジスタ５１ａのオン／オフを切換えると、一旦ターンオフしたＮ型ＭＯＳトランジスタ５１ａが、検出信号SENSEの振動により再びターンオンしてしまう。すると、駆動トランジスタ１内のキャリアが急激に変化する。この結果、駆動トランジスタ１の内部のキャリアの変化に伴う電流変化ｄＩ／ｄｔや電圧変化ｄＶ／ｄｔによって、駆動トランジスタ１および駆動回路からノイズや電圧サージが発生してしまう。しかし、第６の実施の形態による図９の駆動回路では、ラッチ回路９によって出力端子ｆの出力レベルがローレベルに保持されるので、時点Ｔ３においてターンオフしたＮ型ＭＯＳトランジスタ５１ａは、駆動トランジスタ１のターンオフ動作が終了する時点Ｔ４までターンオンすることが防止される。このように、Ｎ型ＭＯＳトランジスタ５１ａの誤作動を防止した結果、回路から発生するノイズや電圧サージを抑制する効果が得られる。
【００３７】
−第７の実施の形態−
図１２は第７の実施の形態による電流制御型駆動トランジスタ１の駆動回路を示す図であり、上述した第３の実施の形態による図６の駆動回路の別の変形例である。図１２において、図１と同様の箇所には同一の符号を付して相違点を主に説明する。この実施の形態では、第１のキャリア引き抜き経路５１を構成するＮ型ＭＯＳトランジスタ５１ａが論理回路１２Ｂによりオン／オフされ、第２のキャリア引き抜き経路５２を構成するＮ型ＭＯＳトランジスタ５２ａが駆動信号入力端子Ｖｃｏｎｔの印加信号によってオン／オフされる。論理回路１２Ｂは、上述した図３の制御回路６と同様に、ＮＯＴゲート６１とＡＮＤゲート６２とによって構成されている。ＮＯＴゲート６１の入力端子には、ラッチ回路１２Ａの出力端子ｆからの出力論理値が入力される。
【００３８】
ラッチ回路１２Ａは、入力端子Ｊと入力端子Ｋとを有し、出力端子ｆから出力する出力論理値を変化させる。ラッチ回路１２Ａの入力端子Ｊおよび入力端子Ｋには、論理回路１２Ｃが接続されている。論理回路１２Ｃは入力端子Ｓと入力端子Ｒとを有し、論理回路１２Ｃとラッチ回路１２Ａとで図１３に示す真理値表の動作を行う。論理回路１２Ｃの入力端子ＳにはＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEが入力され、入力端子Ｒには駆動信号入力端子Ｖｃｏｎｔの印加信号が入力される。
【００３９】
図１４を参照して第７の実施の形態による駆動回路のターンオン動作を説明する。時点Ｔ０において、図示しない駆動回路から出力されるターンオン指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルになると、Ｐ型ＭＯＳトランジスタ３がオンし、駆動トランジスタ１にゲート電流が供給されて駆動トランジスタ１がオン動作を開始する。このとき、駆動トランジスタ１はまだオフ状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはハイレベルとなる。したがって、ラッチ回路１２Ａの出力端子ｆにはハイレベルがセットされる。駆動トランジスタ１に流れるゲート電流よってゲートからキャリアが注入され、やがて駆動トランジスタ１がターンオンする。時点Ｔ１において、駆動トランジスタ１がターンオンすると、ドレイン−ソース電圧Ｖｄｓが低下してＶｄｓ電圧検出回路４Ｂの検出信号SENSEがローレベルになり、ラッチ回路１２Ａの出力端子ｆには時点Ｔ１より前の論理レベルであるハイレベルがラッチされる。なお、駆動信号入力端子Ｖｃｏｎｔの印加信号がローレベルの間は、Ｎ型ＭＯＳトランジスタ５１ａおよび５２ａはともにオフしている。
【００４０】
次に、第７の実施の形態による駆動回路のターンオフ動作を説明する。時点Ｔ２において、図示しない駆動回路から出力されるターンオフ指令により駆動信号入力端子Ｖｃｏｎｔの印加信号がハイレベルになると、Ｐ型ＭＯＳトランジスタ３がオフして駆動トランジスタ１のゲート電流を遮断するとともに、Ｎ型ＭＯＳトランジスタ５２ａがオンして駆動トランジスタ１のゲートからキャリアの引き抜きを開始する。この結果、駆動トランジスタ１はターンオフ動作を開始する。このとき、駆動トランジスタ１はまだオン状態にあるので、ドレイン−ソース電圧Ｖｄｓ、およびＶｄｓ電圧検出回路４Ｂから出力される検出信号SENSEの出力レベルはローレベルとなる。したがって、ラッチ回路１２Ａの出力端子ｆはローレベルにリセットされる。このとき、論理回路１２ＢのＡＮＤゲート６２の出力信号Ｖｍ２がハイレベルになるので、Ｎ型ＭＯＳトランジスタ５１ａもオンされて、第１のキャリア引き抜き経路５１および第２のキャリア引き抜き経路５２の両方で駆動トランジスタ１のゲートからキャリアの引き抜きが行われる。
【００４１】
やがて、ドレイン−ソース電圧Ｖｄｓの上昇とともにＶｄｓ電圧検出回路４Ｂの検出信号SENSEが上昇を始める。時点Ｔ３において、検出信号SENSEが論理回路１２Ｃの論理閾値電圧を越えると、ラッチ回路１２Ａの出力端子ｆにハイレベルがセットされる。これにより、論理回路１２ＢのＡＮＤゲート６２の出力信号Ｖｍ２がローレベルになり、Ｎ型ＭＯＳトランジスタ５１ａがオフされて第２のキャリア引き抜き経路５２だけがゲートからキャリアの引き抜きを行う。この結果、ゲート−ソース間のキャリア引き抜き経路のインピーダンスが高くなり、キャリア引き抜き速度を遅くした状態で駆動トランジスタ１のターンオフ動作が終了する(時点Ｔ４)。
【００４２】
第７の実施の形態の特徴は以下の点にある。時点Ｔ１から時点Ｔ２の間の時点Ｔｘにおいて、駆動信号入力端子Ｖｃｏｎｔの印加信号に破線で示すインパルス性ノイズＮｓが入った場合を考える。論理回路１２Ｃの入力端子ＲにノイズＮｓが印加されると、ラッチ回路１２Ａの出力端子ｆはローレベルにリセットされる。その後の駆動信号入力端子Ｖｃｏｎｔの印加信号はローレベルであるので、ラッチ回路１２Ａの出力端子ｆにはローレベルがラッチされる。したがって、時点Ｔｘから時点Ｔ２までの出力端子ｆの出力論理レベルは、ノイズＮｓの有無によって異なることになる。しかし、論理回路１２ＢのＡＮＤゲート６２によって、出力端子ｆの出力論理レベルに係わらず、時点Ｔ０から時点Ｔ２までＡＮＤＯゲート６２の出力信号Ｖｍ２がローレベルに保持されるので、Ｎ型ＭＯＳトランジスタ５１ａがオンすることはない。このように、駆動トランジスタ１のターンオン期間に駆動信号入力端子Ｖｃｏｎｔの印加信号にノイズＮｓが入ってもＮ型ＭＯＳトランジスタ５１ａがオンしないようにした結果、Ｐ型ＭＯＳトランジスタ３とＮ型ＭＯＳトランジスタ５１ａとが両方オンして過大な電流が流れることを防止できる。すなわち、外部からのノイズに対して強い駆動回路を得ることができる。
【００４３】
図１５〜図１８を参照して上述したＧＴＢＴを説明する。図１５は、ＧＴＢＴの基本構造を説明するための斜視図、図１６は図１５の前面と同じ部分を示す断面図、図１７は素子の表面図で、この図１７と上記の図１５においては表面の電極（金属膜）を除いた様子を示している。すなわち、図１５は図１６中の線分Ａ−Ａ′を含んで紙面に垂直に切った断面を示す。逆に図１６は図１７中の線分Ａ−Ａ′を通って紙面に垂直な平面で切った断面図である。また、図１８は図１７中の線分Ｂ−Ｂ′を通って紙面に垂直な平面で切った断面図であり、図１６の場合と同様に、図１８における線分Ｂ−Ｂ′で切った断面図が図１７に相当する。なお、この実施の形態は半導体をシリコンとして説明する。
【００４４】
素子の構造を説明する。まず図１５〜図１８中において、７１は基板であるｎ+型基板領域、７２はｎ型ドレイン領域、７３はｎ+型ソース領域である。また、７４はＭＯＳ型電極であり、高濃度のｐ型多結晶半導体からなり、かつ後述するソース電極とオーミックコンタクトしていて、電位が固定されている。また、７５はＭＯＳ型電極７４とドレイン領域７２とを絶縁する絶縁膜である。これらの電極７４と７５を併せて「固定絶縁電極」７６と呼ぶことにする。この固定絶縁電極７６は、素子表面から側壁が垂直に掘られた溝の中に型成されている。ｎ型ドレイン領域７２のうち、この固定絶縁電極７６に挾まれた領域を「チャネル領域」７７と呼ぶことにする。このチャネル領域７７は、絶縁膜７５を介して隣接するＭＯＳ型電極７４が高濃度のｐ型半導体であるため、仕事関数差によって型成された空乏層によって、チャネル領域には伝導電子に対するポテンシャル障壁が型成されていて、ソース領域７３とドレイン領域７２とは初めから電気的に遮断された状態となっている。また、８１はドレイン電極であり、ｎ+型基板領域７１とオーミックコンタクトしている。８３はソース電極であり、ソース領域７３とＭＯＳ型電極７４にオーミックコンタクトしている。すなわち、ＭＯＳ型電極７４の電位はソース電極８３の電位に固定されている。また図中、Ｈをチャネル厚み、Ｌをチャネル長と呼ぶ。
【００４５】
次に、図１７において、この実施例では固定絶縁電極７６はストライプ状をしており、その両端はｐ型領域８（インジェクタ領域）に接している。このように「固定絶縁電極７６とｐ型領域７８に囲まれたチャネル領域７７」は、ひとつの単位セルを型成しており、図１７にはこのセル４単位分が示されている。なお、「チャネルの状態によって電流を遮断、もしくは電流量を制御しうる」という条件を満たしていれば、単位セルを構成する固定絶縁電極７６の型状、ソース領域７３の型状などは任意である。
【００４６】
図１８において、番号８８はｐ型領域７８とオーミックコンタクトした電極であり、ドレイン領域７２へ少数キャリアを供給する。これを「注入電極」と呼ぶことにする。なお、図中の破線は固定絶縁電極７の存在を示す。また、８５は層間絶縁膜である。
【００４７】
次に、このように構成されたＧＴＢＴの動作を説明する。この素子では、ソース電極８３は接地（０Ｖ）、ドレイン電極８１には正の電位を印加する。まず、遮断状態について説明する。注入電極７８が接地状態の時、素子は遮断状態である。先にも述べたように、ＭＯＳ型電極７４が高濃度のｐ型半導体からできていて、かつソース電極電位に固定されていることから、固定絶縁電極７６の周辺には空乏層が型成され、チャネル領域７は空乏化されてソース領域７３とドレイン領域７２は電気的に遮断されている構造になっている。通常、このようなＭＯＳダイオード的な構造では、空乏層を広げるべく電圧を印加してもドレイン領域中の空乏層で発生したキャリアが絶縁膜界面に溜って反転層を型成し、空乏層は広がらずに絶縁膜界面の電位が上昇する。しかし、この構造ではその絶縁膜７５が、接地されたｐ型領域７８に接しているので、空乏層で発生したキャリアは絶縁膜７５の界面に到達するが、すぐにｐ型領域７８を通って素子の外に排除される。すなわち、絶縁膜界面の電位は上昇せずに固定されていて、空乏層はドレイン電位にしたがって広がる。このデバイスはノーマリ・オフ構造を持つ。
【００４８】
遮断状態から導通状態に転じる機構について説明する。注入電極電位Ｖj＝０Ｖの時は、チャネル領域７のＣ−Ｃ′断面全域のポテンシャルが正であり、チャネル領域は遮断状態である。注入電極電位Ｖjが上昇して０.３Ｖまでになると、チャネル領域の中央部にポテンシャルが負の領域ができ、伝導電子が流れ得る状態となる。このように注入電極の電位を上げるとチャネル領域のポテンシャルが低下する理由は、注入電極にオーミックコンタクトしたｐ型領域７８の電位が上昇することで、ｐ型領域７８が接している絶縁膜７５の界面に少数キャリアが供給され、これが固定絶縁電極７６のＭＯＳ型電極７４からチャネル領域への電界を遮蔽するために、チャネル領域の空乏層が後退するためである。さらに注入電位が０.５ｅＶ以上になると、ポテンシャルも低くなって、チャネル領域７７内のバンドの型状は平坦になってゆく。これはｎ型ドレイン領域７２とｐ型領域８８との間の接合が順バイアス状態になり、ドレイン領域全域が高水準注入状態になるためである。このとき、正孔は直接にｐ型領域７８から注入されるほか、絶縁膜７５の界面からもドレイン領域７２へ供給される。すなわち、この条件において絶縁膜界面は伝導度の高い導電路として正孔電流を運ぶ働きをする。この段階になると、ドレイン電流の制御は注入電極電位よりは注入電流に注目した方が理解しやすい。すなわち、ドレイン領域７２に注入される正孔電流量によってドレイン領域７２の導電率が制御され、ドレイン電流量が制御される。
【００４９】
次に、導通状態から遮断状態に転ずる機構を説明する。ターン・オフするためには、注入電極１８の電位を接地（０Ｖに）、もしくは負電位にする。するとドレイン領域７２およびチャネル領域７に大量に存在していた正孔は消滅するか、もしくはｐ型領域７８を通して素子外に排除され、再びチャネル領域が空乏層で満たされるようになる。この機構は、例えば静電誘導サイリスタのターンオフ機構と同様である。ところで、図１８ではｐ型領域７８の深さは固定絶縁電極７６よりも深く描かれている。このような構成であれば、注入電極に負電位を印加してターン・オフを速く行なうことができる。しかし、ｐ型領域７８の深さが固定絶縁電極６より浅くても、デバイスとしては機能する。
【００５０】
このデバイスの電流電圧特性は、ほぼ単体バイポーラトランジスタの特性に類似して５極管特性となる。ドレイン電流は、注入電極からの電流があれば低いドレイン電位でも十分な電流が流れる。ドレイン電位が大きくなると、固定絶縁電極からドレイン領域へ伸びた空乏層により、電流はピンチオフされて電流値は飽和する。また、注入した正孔電流によってドレイン電流が決まることから、バイポーラトランジスタと同様のｈFE（直流電流増幅率）を定義することができる。この素子では、素子構造が微細であり、チャネル領域の電位が直接注入電極電位と連動する機構になっていることから、単体バイポーラトランジスタよりも大きなｈFEを期待することができる。
【００５１】
本発明による駆動回路は、上述したＧＴＢＴだけに使用されるものではなく、ゲート電極からキャリアを引き抜いてターンオフさせるときに、キャリア引き抜き速度が速すぎてゲート信号が振動を起こすような種々の半導体素子に適用できる。また、駆動トランジスタ１がターンオフ完了する直前の兆候を検出する手段も実施の形態に限定されない。さらには、ターンオフ完了する直前の兆候を検出する前後でインピーダンスを変更する手段も実施の形態に限定されない。
【００５２】
特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明すると、ゲート電極が制御端子に、キャリア引き抜き回路５などが電荷引き抜き経路に、電圧検出回路４などが検出手段に、制御回路６などがインピーダンス制御手段にそれぞれ対応する。
【図面の簡単な説明】
【図１】第１の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図２】図１の電流検出回路を示す図である。
【図３】図１の制御回路を示す図である。
【図４】図１の駆動回路の各部信号波形を示す図である。
【図５】第２の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図６】第３の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図７】第４の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図８】第５の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図９】第６の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１０】ラッチ回路の真理値を示す図である。
【図１１】図９の駆動回路の各部信号波形を示す図である。
【図１２】第７の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図１３】論理回路およびラッチ回路の真理値を示す図である。
【図１４】図１２の駆動回路の各部信号波形を示す図である。
【図１５】電流制御型半導体素子の一例であるＧＴＢＴを説明する斜視図である。
【図１６】図１５の縦断面図である。
【図１７】図１６の平面図である。
【図１８】図１７のＢ−Ｂ線断面図である。
【図１９】従来の技術による電流制御型半導体素子の駆動回路を示す図である。
【図２０】図１９の駆動回路の各部信号波形を示す図である。
【符号の説明】
１：電流制御型半導体素子、 ２：ゲート電流供給源、
３：Ｐ型ＭＯＳトランジスタ、 ４：電流検出回路、
４Ａ：Ｖｇｓ電圧検出回路、 ４Ｂ：Ｖｄｓ電圧検出回路、
５，５Ａ，５Ｂ：キャリア引き抜き回路、
６，６Ａ：制御回路、 ７：電源、
９，１２Ａ：ラッチ回路、 １２Ｂ，１２Ｃ：論理回路、
５１，５２：第１および第２のキャリア引き抜き経路、
５１ａ，５２ａ、５２ｃ〜５２ｅ：Ｎ型ＭＯＳトランジスタ、
５２ｂ：抵抗、 ＬＯ：誘導性負荷
Claims (8)
- 電流制御型半導体素子の制御端子に制御電流を供給してターンオンさせ、前記制御電流の供給を停止するとともに前記制御端子から電荷引き抜き経路を介して電荷を引き抜いてターンオフさせる電流制御型半導体素子用駆動回路において、
前記電流制御型半導体素子のターンオフが完了する直前の兆候を検出する検出手段と、
前記電流制御型半導体素子をターンオンさせるときは、前記電荷引き抜き経路のインピーダンスを第１の値とし、前記電流制御型半導体素子をターンオフさせるときは、前記検出手段が前記兆候を検出するまでは、前記電荷引き抜き経路のインピーダンスを前記第１の値よりも小さい第２の値とし、前記検出手段が前記兆候を検出すると、前記電荷引き抜き経路のインピーダンスを前記第１の値より小さく前記第２の値よりも大きい第３の値とするインピーダンス制御手段とを備えることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１に記載の電流制御型半導体素子用駆動回路において、
前記電荷引き抜き経路は前記第２の値のインピーダンスを有する第１の電荷引き抜き経路と、前記第３の値のインピーダンスを有する第２の電荷引き抜き経路とを有し、
前記インピーダンス制御手段は、前記検出手段が前記兆候を検出するまでは前記第１の経路を選択し、前記検出手段が前記兆候を検出すると前記第２の経路を選択することを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１に記載の電流制御型半導体素子用駆動回路において、
前記インピーダンス制御手段は、前記電荷引き抜き回路に介在されてそのインピーダンスを可変とするインピーダンス可変素子を含み、前記検出手段が前記兆候を検出するまでは前記インピーダンス可変素子のインピーダンスを第２の値とし、前記検出手段が前記兆候を検出すると前記インピーダンス可変素子のインピーダンスを第３の値とすることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、
前記検出手段は、前記制御端子から引き抜かれる電荷によって発生する電流を検出する電流検出回路であることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、
前記検出手段は、前記制御端子の電圧を検出する電圧検出回路であることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１〜３のいずれかに記載の電流制御型半導体素子用駆動回路において、
前記検出手段は、前記電流制御型半導体素子を流れる駆動電流の電圧降下を検出する電圧降下検出回路であることを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１〜６のいずれかに記載の電流制御型半導体素子用駆動回路において、
前記インピーダンス制御手段は、前記電流制御型半導体素子をターンオフさせる指令信号にしたがって前記電荷引き抜き経路のインピーダンスを前記第３の値にしているとき、前記検出手段により前記兆候が検出されなくなっても前記第３の値を保持することを特徴とする電流制御型半導体素子用駆動回路。 - 請求項１〜６のいずれかに記載の電流制御型半導体素子用駆動回路において、
前記インピーダンス制御手段は、前記電流制御型半導体素子をターンオンさせる指令信号にしたがって前記電荷引き抜き経路のインピーダンスを前記第１の値にしているとき、前記指令信号にノイズが生じても前記第１の値を保持することを特徴とする電流制御型半導体素子用駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000273761A JP3664061B2 (ja) | 1999-12-28 | 2000-09-08 | 電流制御型半導体素子用駆動回路 |
| US09/745,735 US6429701B2 (en) | 1999-12-28 | 2000-12-26 | Drive circuit for semiconductor power device and semiconductor switching circuit using the drive circuit |
| DE60020064T DE60020064T2 (de) | 1999-12-28 | 2000-12-28 | Treiberschaltung für ein Leistungshalbleiterelement und diese verwendende Halbleiterschaltvorrichtung |
| EP00128640A EP1115202B1 (en) | 1999-12-28 | 2000-12-28 | Drive circuit for semiconductor power device and semiconductor switching circuit using the drive circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37348599 | 1999-12-28 | ||
| JP11-373485 | 1999-12-28 | ||
| JP2000273761A JP3664061B2 (ja) | 1999-12-28 | 2000-09-08 | 電流制御型半導体素子用駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001251173A JP2001251173A (ja) | 2001-09-14 |
| JP3664061B2 true JP3664061B2 (ja) | 2005-06-22 |
Family
ID=26582499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000273761A Expired - Fee Related JP3664061B2 (ja) | 1999-12-28 | 2000-09-08 | 電流制御型半導体素子用駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6429701B2 (ja) |
| EP (1) | EP1115202B1 (ja) |
| JP (1) | JP3664061B2 (ja) |
| DE (1) | DE60020064T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1319736B1 (it) * | 2000-12-29 | 2003-11-03 | St Microelectronics Srl | Circuito di pilotaggio per un elemento di potenza connesso ad uncarico induttivo |
| JP3685137B2 (ja) * | 2002-02-06 | 2005-08-17 | 日産自動車株式会社 | 電流制御型半導体素子用駆動回路、および電流制御型半導体素子用駆動装置 |
| JP3873838B2 (ja) * | 2002-07-25 | 2007-01-31 | ソニー株式会社 | 電池電圧動作回路 |
| JP2004215458A (ja) * | 2003-01-08 | 2004-07-29 | Mitsubishi Electric Corp | 半導体スイッチング素子の駆動回路 |
| JP4479990B2 (ja) * | 2003-10-10 | 2010-06-09 | 学校法人慶應義塾 | 電力変換器及び電力変換器を用いたシステム |
| US6940320B2 (en) * | 2003-10-14 | 2005-09-06 | Semiconductor Components Industries, L.L.C. | Power control system startup method and circuit |
| US6943069B2 (en) | 2003-10-14 | 2005-09-13 | Semiconductor Components Industries, L.L.C. | Power system inhibit method and device and structure therefor |
| DE10355255A1 (de) * | 2003-11-26 | 2005-07-07 | Rexroth Indramat Gmbh | Verfahren zur Ansteuerung eines Bipolartransistors mit isolierter Gate-Elektrode und Vorrichtung zur Durchführung des Verfahrens |
| JP4501497B2 (ja) * | 2004-03-30 | 2010-07-14 | Ｔｄｋ株式会社 | ゲート駆動回路 |
| US7516029B2 (en) | 2004-06-09 | 2009-04-07 | Rambus, Inc. | Communication channel calibration using feedback |
| US7274242B2 (en) | 2004-11-02 | 2007-09-25 | Rambus Inc. | Pass transistors with minimized capacitive loading |
| JP4337711B2 (ja) * | 2004-11-17 | 2009-09-30 | 株式会社デンソー | 半導体素子制御装置 |
| JP4807577B2 (ja) * | 2006-07-27 | 2011-11-02 | 株式会社デンソー | トランジスタの駆動回路 |
| US7671636B2 (en) * | 2006-03-22 | 2010-03-02 | Denso Corporation | Switching circuit and driving circuit for transistor |
| JP4915158B2 (ja) * | 2006-07-14 | 2012-04-11 | トヨタ自動車株式会社 | 電力用スイッチング素子の駆動装置 |
| US8080988B2 (en) * | 2008-06-18 | 2011-12-20 | Active-Semi, Inc. | Switch driver with low impedance initial drive and higher impedance final drive |
| JP2012065235A (ja) * | 2010-09-17 | 2012-03-29 | Toshiba Corp | 電圧出力回路 |
| US8471606B2 (en) * | 2011-02-23 | 2013-06-25 | Deere & Company | Driver circuit for a semiconductor power switch |
| WO2014196136A1 (ja) * | 2013-06-04 | 2014-12-11 | パナソニックＩｐマネジメント株式会社 | ゲートドライバおよびこれを備えたパワーモジュール |
| US9548729B2 (en) * | 2015-06-16 | 2017-01-17 | Cypress Semiconductor Corporation | Switching circuit |
| US9813055B2 (en) | 2016-04-01 | 2017-11-07 | Ixys Corporation | Gate driver that drives with a sequence of gate resistances |
| CN111799993A (zh) * | 2019-04-08 | 2020-10-20 | 华润矽威科技（上海）有限公司 | 驱动电路 |
| CN111799991B (zh) * | 2019-04-08 | 2023-06-09 | 华润微集成电路(无锡)有限公司 | 芯片电源电路 |
| CN111800010A (zh) * | 2019-04-08 | 2020-10-20 | 华润矽威科技（上海）有限公司 | 开关电源电路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844760A (en) * | 1991-03-22 | 1998-12-01 | Fuji Electric Co., Ltd. | Insulated-gate controlled semiconductor device |
| JP2561413B2 (ja) | 1993-02-23 | 1996-12-11 | 日産自動車株式会社 | 半導体装置 |
| DE69319326T2 (de) | 1993-04-09 | 1998-10-29 | Cons Ric Microelettronica | Steuerung, Verringerung und Angleichen der Verzögerungszeiten in einer Low-Side-Treiberstufe |
| JP3319150B2 (ja) * | 1994-05-26 | 2002-08-26 | 株式会社デンソー | 内燃機関用燃料ポンプの制御装置 |
| US5563759A (en) * | 1995-04-11 | 1996-10-08 | International Rectifier Corporation | Protected three-pin mosgated power switch with separate input reset signal level |
| JP3125622B2 (ja) * | 1995-05-16 | 2001-01-22 | 富士電機株式会社 | 半導体装置 |
| EP0814564A1 (en) | 1996-06-20 | 1997-12-29 | ANSALDO INDUSTRIA S.p.A. | Electronic switching circuit with reduction of switching transients |
| JP3421507B2 (ja) | 1996-07-05 | 2003-06-30 | 三菱電機株式会社 | 半導体素子の駆動回路 |
| DE19634612A1 (de) | 1996-08-27 | 1998-03-12 | Siemens Ag | Verfahren und Vorrichtung zur Optimierung des Abschaltvorgangs eines nichteinrastenden, abschaltbaren Leistungs-Halbleiterschalters |
| US5742193A (en) | 1996-10-24 | 1998-04-21 | Sgs-Thomson Microelectronics, Inc. | Driver circuit including preslewing circuit for improved slew rate control |
| JP3241279B2 (ja) * | 1996-11-14 | 2001-12-25 | 株式会社日立製作所 | 保護機能付きスイッチ回路 |
| DE19717715C2 (de) | 1997-04-18 | 2001-10-04 | Daimler Chrysler Ag | Verfahren zum Ansteuern eines feldgesteuerten Leistungshalbleiterschalters |
| DE19740697C1 (de) | 1997-09-16 | 1999-02-11 | Siemens Ag | Verfahren und Vorrichtung zum Ansteuern einer integrierten Leistungsendstufe |
| US6194951B1 (en) | 1998-09-15 | 2001-02-27 | Siemens Aktiengesellschaft | Method and device for diving an integrated power output stage |
-
2000
- 2000-09-08 JP JP2000273761A patent/JP3664061B2/ja not_active Expired - Fee Related
- 2000-12-26 US US09/745,735 patent/US6429701B2/en not_active Expired - Fee Related
- 2000-12-28 EP EP00128640A patent/EP1115202B1/en not_active Expired - Lifetime
- 2000-12-28 DE DE60020064T patent/DE60020064T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001251173A (ja) | 2001-09-14 |
| US20010005152A1 (en) | 2001-06-28 |
| US6429701B2 (en) | 2002-08-06 |
| EP1115202A1 (en) | 2001-07-11 |
| EP1115202B1 (en) | 2005-05-11 |
| DE60020064T2 (de) | 2006-01-12 |
| DE60020064D1 (de) | 2005-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3664061B2 (ja) | 電流制御型半導体素子用駆動回路 | |
| US6414370B1 (en) | Semiconductor circuit preventing electromagnetic noise | |
| JP4357127B2 (ja) | 半導体装置 | |
| US8093660B2 (en) | Semiconductor device | |
| JP5228800B2 (ja) | 絶縁ゲート型半導体装置の駆動回路 | |
| JP3180831B2 (ja) | 絶縁ゲート制御半導体装置 | |
| CN110034176B (zh) | 解决反向恢复失效的逆导型横向绝缘栅双极型晶体管 | |
| US6069371A (en) | Semiconductor rectifier and a method for driving the same | |
| WO2008041685A1 (en) | Gate drive circuit | |
| JP6340841B2 (ja) | 絶縁ゲート型デバイスの駆動回路 | |
| US10886909B2 (en) | Electric assembly including an insulated gate bipolar transistor device and a wide-bandgap transistor device | |
| JP2012151838A (ja) | 電力変換器のための増幅器システム | |
| JP2014168093A (ja) | 電力用半導体装置 | |
| JP3149773B2 (ja) | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ | |
| Wu et al. | A snapback-free and low turn-off loss reverse-conducting SOI-LIGBT with embedded diode and MOSFET | |
| JP4822292B2 (ja) | 半導体装置 | |
| JP6879572B2 (ja) | 切換え過渡時に更なるタイミング相を有するダブルベースバイポーラトランジスタの動作 | |
| CN100389499C (zh) | 半导体器件以及半导体器件的驱动电路 | |
| JP3444045B2 (ja) | 半導体回路およびその駆動方法並びに半導体素子 | |
| JP4857814B2 (ja) | モータ駆動装置 | |
| JPH10327059A (ja) | 静電誘導トランジスタの駆動方法及び駆動回路 | |
| CN110352548B (zh) | 功率模块、反向导通igbt及驱动电路 | |
| JP7739064B2 (ja) | 絶縁ゲートバイポーラトランジスタおよびゲートドライバ回路 | |
| JP2002111462A (ja) | 電流制御型半導体素子用駆動回路 | |
| KR20240113939A (ko) | 반도체 스위치 및 반도체 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041124 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050321 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090408 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100408 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110408 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120408 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130408 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |