JP3660650B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ領域およびメモリとは異なる機能を有する機能領域を含む半導体装置の製造方法に関し、特にメモリセルにトレンチキャパシタを使用したＤＲＡＭ混載ＬＳＩの製造方法に使用されるものである。
【０００２】
【従来の技術】
ＬＳＩは、ＤＲＡＭやロジックＬＳＩといったように、機能毎に異なったチップとして以前より製造されている。しかし、近年、ＬＳＩの高性能化への要請から、異なった機能を有するＬＳＩをワンチップ化した、システムＬＳＩあるいは混載ＬＳＩと称されるＬＳＩとして製造されるようになってきている。
【０００３】
この種のＬＳＩは、従来の一品種で大量の需要の見込まれた汎用ＤＲＡＭやロジックＬＳＩとは異なり、少量多品種生産の製品であるとともに、製造の短期化が必要とされる製品である。
【０００４】
ところが、ＤＲＡＭとロジックＬＳＩとのシステムＬＳＩ（ＤＲＡＭ混載ＬＳＩ）においては、その製造工程を考えると、少量生産で品種毎にマスクが異なるためにマスク費用にコストがかかる。そのため、汎用ＤＲＡＭやロジックＬＳＩ等のＬＳＩに比べて、製造コストが高くなるという問題がある。
【０００５】
さらに、品種毎に仕様に合わせたマスクを作製するために、マスクの作製に時間がかかり、製造期間の短期化が困難になるという問題がある。
【０００６】
さらにまた、ＤＲＡＭのメモリセルを構成するキャパシタとしてトレンチキャパシタを使用した場合、トレンチキャパシタの合計面積（占有面積）が品種毎に異なるために、エッチングの条件出しが品種毎に必要になる。
【０００７】
すなわち、メモリセルを構成するトレンチキャパシタの深さおよびアスペクトが同じでも、メモリセル内のトレンチキャパシタの合計面積が異なると、トレンチのエッチング条件も変わってしまう。そのため、エッチングの条件出しが必要となり、製造期間の短期化がさらに困難になるという問題がある。
【０００８】
【発明が解決しようとする課題】
上述の如く、ＤＲＡＭ混載ＬＳＩは少量多品種生産であることから、汎用ＤＲＡＭやロジックＬＳＩ等のＬＳＩに比べて、製造コストが高くなったり、製造期間の短期化が困難であるという問題がある。特に、ＤＲＡＭのメモリセルにトレンチキャパシタを使用した場合、エッチングの条件出しが品種毎に必要になるため、製造期間の短期化がさらに困難になるという問題がある。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、製造期間の短縮化および製造コストの削減化を図れる、メモリ領域およびメモリとは異なる機能を有する機能領域を含む半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
本発明に係る半導体装置の製造方法は、メモリ形成プロセスの所定の工程までが済んだ複数の同一構成のメモリ領域を有するウェハを用意する工程と、前記ウェハ内の前記複数の同一構成のメモリ領域の中から、作製しようとするメモリが必要とする記憶容量に対応した数が選択されたメモリ領域を含む前記ウェハ内の１つの領域について、前記メモリ形成プロセスの前記所定の工程よりも後の工程を行うとともに、前記１つの領域内に、メモリとは異なる機能を有する機能領域を形成する工程と、前記１つの領域を前記ウェハから切り出す工程とを有することを特徴とする。
【００１３】
また、本発明に係る他の半導体装置の製造方法は、メモリ形成プロセスの所定の工程までが済んだ複数のメモリ領域を有する複数のウェハを用意する工程であって、同一ウェハ内の複数のメモリ領域は同一構成を有し、かつ前記メモリ領域の記憶容量はウェハ毎に異なる工程と、前記複数のウェハの中から１つのウェハを選択する工程と、前記選択したウェハ内の前記複数の同一構成のメモリ領域の中から、作製しようとするメモリが必要とする記憶容量に対応した数が選択されたメモリ領域を含む前記ウェハ内の１つの領域について、前記メモリ形成プロセスの前記所定の工程よりも後の工程を行うとともに、前記１つの領域内に、メモリとは異なる機能を有する機能領域を形成する工程と、前記１つの領域を前記ウェハから切り出す工程とを有することを特徴とする。
【００１５】
すなわち、メモリ形成プロセスの所定の工程までが済んだ複数の同一構成のメモリ領域を有するウェハを用意しておき、上記複数のメモリ領域のうち実際に必要となる記憶容量に対応した数のメモリ領域を使用することにより、メモリを最初から形成する従来の方法に比べて、実質的な製造期間（受注から製造が終了するまでの期間）を短縮することができる。
【００１６】
また、ウェハに形成するシステムＬＳＩの品種に関係なく、上記複数の同一構成のメモリ領域は同じマスクを用いて形成されるものなので、マスク費用のコストを削減化でき、その結果として製造コストの削減化を図れるようになる。
【００１７】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１９】
（第1の実施形態）
本実施形態では、本発明をＤＲＡＭ混載ＬＳＩに適用した場合について説明する。
【００２０】
まず、図１に示すように、チップ領域１中に占めるＤＲＡＭ領域２1 〜２4 の面積比率がそれぞれ５％、２０％、５０％、７５％のウェハ３1 〜３4 を予め準備しておく（ステップＳ１）。
【００２１】
記憶容量はＤＲＡＭ領域２1 〜２4 の順で多くなる。ＤＲＡＭ領域２1 〜２4 の面積比率を同じにして、ＤＲＡＭ領域２1 〜２4 毎に記憶容量を変えることも可能である。
【００２２】
ＤＲＡＭ領域２1 〜２4 内には、それぞれ、図２に示すように、メモリセルアレイ４とそれを駆動するための周辺回路５とを含むＤＲＡＭコア６が形成されている。ＤＲＡＭコア６にはいくつかのタイプがあるが、図２には代表的な二つのタイプが示されている。図２（ａ）には一対のメモリセルアレイ４と周辺回路５とで構成されたタイプ、図２（ｂ）には周辺回路５の上下にそれぞれメモリセルアレイ４が配置されたタイプが示されている。
【００２３】
メモリセルアレイ４は、１つのトレンチキャパシタと１つのＭＯＳトランジスタとで構成された所謂１Ｔｒ／１Ｃのメモリセルが集積化されたものである。ここでは、メモリセルアレイ４は、図３のトレンチキャパシタ形成に係わる工程までが済んだものとする。
【００２４】
図３のトレンチキャパシタ形成に係わる工程について説明すると、まず、図３（ａ）に示すように、（１００）面方位を有するｎ型のシリコン基板１１上にトレンチ形成用のマスクパターン１２を形成し、これをマスクに用いてシリコン基板１１の表面をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングし、トレンチ１３を形成する。
【００２５】
マスクパターン１２は、シリコン酸化膜とその上に形成されたシリコン窒化膜とからなる積層絶縁膜をフォトリソグラフィおよびエッチングを用いて加工することにより形成する。
【００２６】
次に、図３（ｂ）に示すように、トレンチ１３の側面および底面を被覆するように砒素ドープガラス膜１４を全面に形成した後、トレンチ１３内をその途中の深さまでフォトレジスト１５で埋め込む。
【００２７】
フォトレジスト１５は、以下のようにして形成する。すなわち、ポジ型のフォトレジストを全面に塗布し、次にトレンチ１３の中央部よりも上の部分のフォトレジストだけを露光し、最後にフォトレジストを現像して、その上部だけを除去することで、フォトレジスト１５が得られる。
【００２８】
次に、図３（ｃ）に示すように、フォトレジスト１５をマスクにして砒素ドープガラス膜１４をエッチングして、フォトレジスト１５よりも上の部分のトレンチ１３の側面を露出させ、その後図示しないＣＶＤ酸化膜を全面に形成してから、熱処理により砒素ドープガラス膜１４中の砒素（n型不純物）を基板中に拡散させ、ｎ型の拡散層（プレート電極）１６を形成する。ＣＶＤ酸化膜は、砒素ドープガラス膜１４中の砒素の気相への拡散を防止し、所望濃度の拡散層１６を容易に形成するためのものである。
【００２９】
この後、マスクパターン１２、砒素ドープガラス膜１４、フォトレジスト１５およびＣＶＤ酸化膜を除去する。
【００３０】
次に、図３（ｄ）に示すように、キャパシタ絶縁膜１７をトレンチ１３の側面および底面を被覆するように全面に形成し、その後トレンチ１３の内部を充填するように、第１ストレージノード電極となる砒素等の不純物を含む第１多結晶シリコン膜１８を全面に堆積する。
【００３１】
次に、図３（ｅ）に示すように、第１多結晶シリコン膜１８をＲＩＥプロセスによってエッチバックして第１ストレージノード電極１８を形成し、その後第１ストレージノード電極１８をマスクにしてキャパシタ絶縁膜１７をエッチングすることによって、第１ストレージノード電極１８より上の部分のトレンチ１３の側面を露出させる。
【００３２】
そして、図３（ｆ）に示すように、露出させたトレンチ１３の側壁にカラー酸化膜（ＳｉＯ2 膜）１９をいわゆる側壁残しによって形成し、さらにトレンチ１３内に砒素等の不純物を含む第２多結晶シリコン膜からなる第２ストレージノード電極２０を埋め込み形成することで、トレンチキャパシタが得られる。
【００３３】
次に、作製しようとするＤＲＡＭ混載ＬＳＩの回路設計の結果に基づき、該ＤＲＡＭ混載ＬＳＩのチップ全体に占めるＤＲＡＭ領域の面積を求める。次に、予め準備したウェハの中から、上記求めた面積に対応した面積比率のＤＲＡＭ領域を有するものを選択する（ステップＳ２）。
【００３４】
具体的には、図１に示した予め準備したウェハ３の中から、ＤＲＡＭ領域の面積が上記求めた面積と同じもの、同じものが無い場合にはそれよりも大きいものを選択する。後者の場合、通常は、ＤＲＡＭ領域の面積が上記求めた面積に最も近いものを選択する。
【００３５】
このように本実施形態では、ＤＲＡＭ領域のレイアウトやパターン等が予め決められている複数種のウェハの中から、作製しようとするＤＲＡＭ混載ＬＳＩのＤＲＡＭ領域の面積に対応したものを選択することにより、ＤＲＡＭ混載ＬＳＩの品種毎に異なったＤＲＡＭ領域のレイアウト等の設計を行う必要がなくなり、ＤＲＡＭ領域の設計期間の短縮化が可能になる。
【００３６】
選択したウェハ３のＤＲＡＭ領域は、上述したように、トレンチキャパシタ形成に係わる工程までが予め済んでいるので、メモリセルアレイのＭＯＳトランジスタ形成工程等の残りの周知の工程（図４、図５）を行って、ＤＲＡＭ領域内のＤＲＡＭコアを完成させ、さらにロジック領域等の残りの領域内にロジック回路等の回路を形成し、ＤＲＡＭ混載ＬＳＩを完成させる（ステップＳ３）。
【００３７】
このように本実施形態では、ロジック領域のレイアウト等が決まるよりも以前に、トレンチキャパシタ形成に係わる工程までが予め済んでいるので、ロジック領域のレイアウト等を含むレイアウト全体が完全に決定してからの製造工程は、トレンチキャパシタ形成に係わる工程を含まないものとなる。
【００３８】
したがって、ＤＲＡＭ領域の実質的な工程期間を短縮することができ、ＤＲＡＭ混載ＬＳＩの実質的な製造期間、すなわち仕様に合わせたマスクが出来上がってから製造工程が終了するまでの期間の短縮化を図れるようになる。この点については後でさらに詳細に説明する。
【００３９】
なお、図４は素子分離の形成の工程、図５はＭＯＳトランジスタおよび配線層の形成の工程をそれぞれ示している。これらの工程を簡単に説明する。
【００４０】
まず、図４（ｇ）に示すように、シリコン基板１１上にｎ型半導体層２１を例えばエピタキシャル成長法を用いて形成し、その後、図４（ｈ）に示すように、浅い溝内に絶縁膜２２を埋め込み、ＳＴＩ（Shallow Trench Isolation）による素子分離を行う。図には、トレンチキャパシタ領域の素子分離が示されているが、実際には他の領域の素子分離も同時または別途行われる。
【００４１】
次に、図５（ｉ）に示すＭＯＳトランジスタの形成工程に進む。まず、ｎ型半導体層２１およびシリコン基板１１にｐ型不純物をイオン注入し、しかる後、アニールを行ってｐ型ウェル２３を形成する。次に、ゲート酸化膜２４、ポリサイドゲート電極（多結晶シリコン膜２５、タングステンシリサイド膜２６）、絶縁膜２７（シリコン窒化膜）を形成する。
【００４２】
ここで、ＤＲＡＭ領域およびロジック領域のゲート電極部（ゲート酸化膜２４、ポリサイドゲート電極２５，２６、絶縁膜２７）は共通の工程で形成される。ＤＲＡＭ領域およびロジック領域のゲート電極部の形成工程を共通にすることにより、工程数の削減化を図れる。
【００４３】
次に、図５（ｉ）に示すように、ゲート電極部をマスクに用いたイオン注入およびアニールによりソース／ドレイン領域２８を形成する。続いて、ゲートの側壁を覆う絶縁膜２９となるシリコン窒化膜を全面に形成し、その後ＲＩＥプロセスにより上記シリコン窒化膜をエッチングすることにより、絶縁膜２９を形成する。ここで、ＤＲＡＭ領域の隣り合うゲート電極部間の基板表面（ソース／ドレイン領域）が絶縁膜２９で覆われるように形成する。
【００４４】
次に、チタン膜やコバルト膜等の高融点金属膜を全面に堆積し、その後該高融点金属膜とロジック領域のソース／ドレイン領域２８の表面とを反応させ、金属シリサイド膜３０を形成する。
【００４５】
このとき、ＤＲＡＭ領域のソース／ドレイン領域２８は絶縁膜２９で覆われているので、金属シリサイド膜３０は形成されない。また、ポリサイドゲート電極２５，２６の側壁および上部はそれぞれ絶縁膜２９および絶縁膜２７で覆われているので、金属シリサイド膜３０は形成されない。
【００４６】
次に、図５（ｊ）に示す配線層の形成工程に進む。まず、層間絶縁膜３１を全面に形成し、ＤＲＡＭ領域にビット線コンタクト（ＳＡＣ）３２、ロジック領域にプラグ３３をそれぞれ形成する。次に、層間絶縁膜３４を全面に形成し、ＤＲＡＭ領域にビット線３５、ロジック領域に金属配線３６をそれぞれ形成する。ビット線３５および金属配線３６の材料は例えばタングステンである。次に、層間絶縁膜３７を形成し、ロジック領域にプラグ３８を形成する。その後、層間絶縁膜３９を全面に形成し、金属配線４０を形成する。金属配線４０の材料は例えばアルミニウムである。
【００４７】
その後、選択したウェハから完成したＤＲＡＭ混載ＬＳＩを切り出す（ステップＳ４）。
【００４８】
ここで、図１に示したＤＲＡＭ領域２1 〜２4 は、例えばいずれも６ｍｍ×１０ｍｍのチップ領域１に一つのトレンチキャパシタ領域が形成されているというものであり、作製しようとするＤＲＡＭ混載ＬＳＩのチップ面積が上記値ものであれば、ＤＲＡＭ混載ＬＳＩが形成された１つのチップ領域１をウェハから切り出せばよい。
【００４９】
図６（ａ）に、５％のＤＲＡＭ領域２1 を含むウェハ３を選択した場合において、１つのチップ領域１（基本チップ）を用いて製造されたＤＲＡＭ混載ＬＳＩ９をウェハ３から切り出した様子を示す。本実施形態の場合、半導体基板上に４つの同一構成のＤＲＡＭ領域２1 （複数の同一構成のメモリ領域）が設けられることになる。
【００５０】
４つのＤＲＡＭ領域２1 は同じプロセスで形成されたものであり、基本的には同じ構成を有するものであるが、プロセスばらつきによって多少は構成が異なる可能性がある。したがって、本発明においては、４つのＤＲＡＭ領域２1 の構成に差異があっても、それがプロセスばらつきによって生じる範囲内のものであれば、同じであると解釈する。また、ここでは、４つのＤＲＡＭ領域２1 を選択したが、当然、２つ、３つ、あるいは５つ以上であっても構わない。
【００５１】
なお、図６（ａ）において、７1 〜７3 はＤＲＡＭ以外の機能を有する領域（機能領域）を示しており、例えば７2 はロジック回路を含むロジック領域を示している。
【００５２】
一方、ＤＲＡＭ混載ＬＳＩのチップとしてこれよりも広い面積を必要とする場合には、ＤＲＡＭ混載ＬＳＩが形成された複数の６ｍｍ×１０ｍｍのチップ領域１をウェハから切り出せばよい。
【００５３】
図６（ｂ）に、５％のＤＲＡＭ領域２1 を含むウェハ３を選択した場合において、４つのチップ領域１（基本チップ）を用いて製造されたＤＲＡＭ混載ＬＳＩ９をウェハ３から切り出した様子を示す。なお、図６（ｂ）において、８1 〜８10はＤＲＡＭ以外の機能を有する領域（機能領域）を示しており、例えば８10はロジック回路を含むロジック領域を示している。
【００５４】
なお、各チップ領域１上には図示しない位置合わせマークが同じ位置に形成されており、上記位置合わせマークは最終製品まで残る。したがって、複数のチップ領域１を用いた場合、各チップ領域１の同じ位置に同じ位置合わせマークが見られ、これにより本実施形態の方法で形成された製品であることが確認できる。
【００５５】
このようにＤＲＡＭ混載ＬＳＩの製造工程において、トレンチキャパシタ形成に係わる工程までが済んだ、複数の種類のＤＲＡＭ領域２が予め形成されたウェハを予め準備しておき、そしてレイアウト等が完全に決定した後、トレンチキャパシタ形成に係わる工程よりも後の工程、すなわち素子分離工程以降を行うことで、工期、コスト等に関して、以下のような効果が得られる。
【００５６】
代表的なＤＲＡＭ混載ＬＳＩの製造においては、工期全体で４５０時間程度のＲＰＴ（Raw Process Time）を必要とする。このうち約１５０時間がトレンチキャパシタの形成に費やされる。
【００５７】
ＲＰＴ短縮の方法として常套的なやり方に、小バッチ化がある。これは、例えばウェハ２４枚で１ロットを構成していたものを、ウェハ１２枚で１ロットとすることで、各工程の時間を短し、ＲＰＴを短くする方法である。
【００５８】
この方法は、枚葉装置を用いて行われるプロセスの場合にはＲＰＴを十分に短縮できるが、バッチ装置を用いて行われるプロセスの場合にはＲＰＴはそれほど短縮されない。そのため、ＤＲＡＭ混載ＬＳＩの各工程が全て枚葉装置を用いて行われるのであれば、小バッチ化によりＲＰＴを十分に短くすることが可能となる。
【００５９】
しかし、実際にはバッチ装置を用いて行われる工程がある。例えば、トレンチ１３内に砒素ドープガラス膜１４や第１多結晶シリコン膜１８を形成する工程（トレンチ埋め込み工程）がある。トレンチ１３内に砒素ドープガラス膜１４等を良好なステップカバレッジでもって形成するためには、トレンチ側壁に付着する原料の付着確率をできるだけ下げる必要がある。そのため、砒素ドープガラス膜１４等の成膜プロセスは反応律速領域で行われ、プロセス温度が低温化されている。
【００６０】
このような低プロセス温度での成膜の場合、ウェハ一枚あたりに要する成膜時間が長くなるため、バッチ式の成膜装置で行われる。しかし、バッチ装置を用いて行われるプロセスの場合、多数枚のウェハが同時に処理されるが、上述したようにＲＰＴはそれほど短縮されない。
【００６１】
したがって、従来のＤＲＡＭ混載ＬＳＩの製造方法では、小バッチ化の手法を取り入れても、トレンチキャパシタ形成に係わる工程中に枚葉化が困難なトレンチ埋め込み工程等があるかぎり、ＤＲＡＭ固有部分のＲＰＴの短縮化は困難であり、その結果として従来のＤＲＡＭ混載ＬＳＩのＲＰＴはＤＲＡＭ固有部分のＲＰＴによって支配されいる（図７）。
【００６２】
これに対して本実施形態のＤＲＡＭ混載ＬＳＩの製造方法の場合、受注し、レイアウト設計まで完了した後の製造工程は、トレンチキャパシタ形成に係わる工程以降の工程（ここでは素子分離工程）からであり、通常のロジックＬＳＩで必要とされる工程のみで済む。そのため、製造工期はＲＰＴが約３００時間（通常は４５０時間程度）で見積もられ、大幅な短縮が可能となる。
【００６３】
また、素子分離以降の工程はバッチ式装置を用いずに枚葉式装置で行うことが可能なので、小バッチ化の手法を取り入れることにより、ＲＰＴを効果的に低減することが可能となり、さらなる製造工期の短縮が可能となる。
【００６４】
トレンチキャパシタ形成プロセスは、ＲＩＥプロセスによるトレンチ１３の形成工程、砒素ドープガラス膜１４の形成工程、第１多結晶シリコン膜１８の埋め込み工程等を含む。これらの工程のプロセス条件出しは、ウェハ全面に占めるトレンチキャパシタのレイアウト等を考慮して行う必要がある。
【００６５】
通常のＤＲＡＭ混載ＬＳＩは、一般に、品種毎にＤＲＡＭ領域のレイアウトが異なる。そのため、レイアウト毎に、上記トレンチの形成工程等のプロセス条件出しを行うことになる。すなわち、ＤＲＡＭ混載ＬＳＩを実際に製造する前に行う、条件出し等のプロセス確立に時間がかかることになる。これは、ＤＲＡＭ混載ＬＳＩの製造にかかるトータルの時間を長くする原因となる。
【００６６】
これに対して本実施形態のＤＲＡＭ混載ＬＳＩの製造方法では、上記品種毎のプロセス条件出しが不要となるため、通常のＤＲＡＭ混載ＬＳＩの製造方法に比べて、トータルのプロセス時間を短縮することができる（図８）。
【００６７】
一方、製造コストの点では、ＤＲＡＭ領域のレイアウト毎に必要とされているマスクのうち、トレンチキャパシタに関わる部分を共通化できるため、マスクコストを削減することができる。また、上述したようなプロセス条件出しを省略できるため、これに伴う製造コストも削減できる。したがって、本実施形態によれば、通常のＤＲＡＭ混載ＬＳＩの製造方法に比べて、トータルの製造コストを削減できるようになる。
【００６８】
また、ＤＲＡＭ混載ＬＳＩは一般に品種毎の生産量が少なく、さらにトレンチキャパシタ形成プロセスのうち、トレンチの形成工程等は一般に品種毎に異なっている、そのため、異なる品種のＤＲＡＭ混載ＬＳＩのトレンチキャパシタ形成プロセスは一般にそれぞれ別のバッチ処理で行われている。
【００６９】
この場合、従来のＤＲＡＭ混載ＬＳＩのプロセスでは、品種毎に小ロットでウェハを流すことになるので、バッチ装置の１バッチ当たりのウェハの処理枚数は装置の製造能力よりもはるかに少なく、装置の使用効率は低いものとなる。
【００７０】
それに対して本実施形態の製造方法の場合、異なる品種のＤＲＡＭ混載ＬＳＩを製造する場合であっても、トレンチキャパシタ形成プロセスの種類は少数しかないため（図２の場合であれば４種類）、異なる品種でも同一バッチでトレンチキャパシタ形成プロセスを行えるようになる。その結果、バッチ装置での１バッチ当たりのウェハの処理枚数を非常に多くすることができ、装置の使用効率を上げることが可能となる。
【００７１】
なお、本実施形態では、予め準備しておくウェハ上のＤＲＡＭ領域のレイアウトとして、図１に示したようなものとしたが、製造する予定のあるＤＲＡＭ混載ＬＳＩのレイアウトに合わせて、使いやすいレイアウトのものを何種類か準備しておくことが望ましい。
【００７２】
ここで、レイアウトの種類が少なすぎると汎用性がなくなり、逆に、種類が多すぎると結局は使われないウェハを多数準備しておかねばならなくなり、無駄な時間やコストを増やすことになるので、適切な種類のものを必要最小限だけ準備しておくのが最も望ましい。
【００７３】
また、予め準備されたウェハ内のＤＲＡＭ領域の評価は予め行っておくので、完成したＤＲＡＭ混載ＬＳＩの評価は従来よりも簡易に行える。特に、ＤＲＡＭ領域のトレンチキャパシタについては、時間を要する電荷保持機能の評価も予め行っておくので、実質的な評価時間を短縮することが可能となる。
【００７４】
（第２の実施形態）
本実施形態では、本発明をＤＲＡＭ混載ＬＳＩに適用した場合について説明する。
【００７５】
まず、第1の実施形態と同様に、チップ領域に占めるＤＲＡＭ領域の面積比率がそれぞれ５％、２０％、５０％、７５％のウェハを予め準備しておく（ステップＳ１）。
【００７６】
ここで、第１の実施形態と異なる点は、図９に示すように、ＤＲＡＭ領域のトレンチキャパシタ形成に係わる工程以外に、ＤＲＡＭ領域の素子分離の形成工程およびＭＯＳトランジスタの形成工程までもが済んだウェハを予め準備することである。
【００７７】
図９に示した構造は、周知のプロセスにより得られるが、簡単に説明すると以下の通りである。
【００７８】
まず、図３（ａ）〜図３（ｆ）および図４（ｇ）〜図４（ｈ）に示した工程を行い、続いてＤＲＡＭ領域外の領域を例えばレジストで覆って、ＤＲＡＭ領域内に、ゲート酸化膜２４、ポリサイドゲート電極（多結晶シリコン膜２５、タングステンシリサイド膜２６）、絶縁膜２７、ソース／ドレイン領域２８、絶縁膜２９を選択的に形成する。その後、上記レジストを除去して、図９に示した構造が得られる。
【００７９】
次に、作製しようとするＤＲＡＭ混載ＬＳＩの回路設計の結果に基づき、該ＤＲＡＭ混載ＬＳＩのチップ全体に占めるＤＲＡＭ領域の面積を求める。次に、予め準備したウェハの中から、上記求めた面積に対応した面積比率のＤＲＡＭ領域２を有するものを選択する（ステップＳ２）。
【００８０】
このように本実施形態では、ＤＲＡＭ領域のレイアウトやパターン等が予め決められているウェハの中から、作製しようとするＤＲＡＭ混載ＬＳＩのＤＲＡＭ領域の面積に対応したものを選択することにより、ＤＲＡＭ混載ＬＳＩの品種ごとに異なったＤＲＡＭ領域のレイアウト等の設計を行う必要がなくなり、ＤＲＡＭ領域の設計期間の短縮化が可能になる。
【００８１】
次に、ロジック領域のＭＯＳトランジスタの形成工程、素子分離領域の形成工程等の残りの周知の工程（図１０）を行って、ＤＲＡＭ混載ＬＳＩを完成させる（ステップＳ３）。なお、図１０（ａ）はロジック領域のＭＯＳトランジスタの形成後の断面図、図１０（ｂ）は配線層の形成後の断面図をそれぞれ示している。
【００８２】
その後、選択したウェハから完成したＤＲＡＭ混載ＬＳＩを切り出す（ステップＳ４）。
【００８３】
本実施形態のＭＯＳトランジスタのプロセスは、ＤＲＡＭ混載ＬＳＩにおいて一般的に用いられているプロセスよりもトータルの工程数は多い。一般的には、第１の実施形態のように、ＤＲＡＭ領域およびロジック領域のゲート電極部２４〜２７等は共通の工程で形成される。これは、工程数を少なくすることで工期短縮、コスト削減を実現することを目的としているためである。
【００８４】
しかしながら、工程を共通化する場合、サリサイドブロック等のプロセス上の配慮が必要となる。これは、ロジック領域のＭＯＳトランジスタでは必須とされるサリサイドが、ＤＲＡＭ領域のＭＯＳトランジスタでは電界保持特性の劣化を引き起こすからである。そこで、例えば、第１の実施形態のように、ＤＲＡＭ領域にシリサイドが形成されないように、ＤＲＡＭ領域のソース／ドレイン領域２８等を絶縁膜２９等で覆うプロセス上の配慮が必要となる。
【００８５】
この種の配慮は、ＤＲＡＭ領域のレイアウト、絶縁膜２９（ゲート側壁絶縁膜）等のプロセス組み立て等に制約を与えるものであり、プロセスインテグレーションに困難を与えるものとなる。
【００８６】
これに対して本実施形態の場合、ＤＲＡＭ領域のトレンチキャパシタおよびゲート電極が形成されたウェハを予め準備しておくことで、上述したようなプロセス上の配慮が不要になり、ＤＲＡＭ領域とロジック領域とでそれぞれに最適化されたプロセスインテグレーションが可能となる。例えば、ＤＲＡＭ領域のＭＯＳトランジスタの電荷保持の劣化を防止できるとともに、ロジック領域の動作速度を高くできるプロセスを実現することが可能となる。
【００８７】
また、上記ＤＲＡＭ領域のゲート電極は、メモリセルアレイおよび周辺回路のＭＯＳトランジスタのゲート電極であっても構わないが、メモリセルアレイのＭＯＳトランジスタのゲート電極のみとすることにより、以下のような効果が得られる。
【００８８】
すなわち、周辺回路のＭＯＳトランジスタをロジック領域のＭＯＳトランジスタと同じプロセスで形成することが可能となり、これにより周辺回路の動作速度を高められ、ＤＲＡＭの高性能化を図れるようになる。
【００８９】
このように、周辺回路のＭＯＳトランジスタをロジック領域のＭＯＳトランジスタと同じプロセスで形成する場合には、ステップＳ３において、ＤＲＡＭ領域の周辺回路領域の素子分離を形成する工程を行う。
【００９０】
また、本実施形態の製造方法であれば、以下に述べるように、従来の製造方法では問題とされている製造工期の増大も抑制できる。
【００９１】
第１の実施形態で述べたように、代表的なＤＲＡＭ混載ＬＳＩのＲＰＴは約４５０時間である。しかし、ＤＲＡＭ領域とロジック領域とで素子分離用の絶縁膜とゲート電極部を別々に作ると５００時間程度となり、ＲＰＴは増大する。そこで、このようなＲＰＴの増大を避けるために、上述したように、素子分離の形成工程とゲート電極部の形成工程とを共通化することが行われている。
【００９２】
一方、本実施形態の場合、ＤＲＡＭ領域とロジック領域とで素子分離用の絶縁膜とゲート電極部を別々に作製するので、トータルの製造にかかる時間は増大する。
【００９３】
しかし、レイアウトが決定された後に実際に行わねばならない工程はロジック領域のプロセスに必要な工程のみであるため、受注時から納期までに要する期間を製造工期として考えると、ロジック領域内にロジック回路を製造するのに必要な期間と全く変わらず、ＲＰＴで約３００時間となる。したがって、実質的な工程期間を短縮することができ、製造期間の短縮化を図れるようになる。
【００９４】
なお、本実施形態では、ＤＲＡＭ領域のゲート電極まで形成したところを品種によらない共通工程としたが、この区切りは適宜変えることができる。
【００９５】
例えば、ＤＲＡＭ領域の素子分離用の絶縁膜まで作製しておき、レイアウト全体が決まった段階で、ロジック領域の素子分離用の絶縁膜を形成し、その後ＤＲＡＭ領域およびロジック領域のゲート電極を共通に形成することもできる。この方法によれば、ＳＴＩのための素子分離溝の深さを各領域で変えることができ、素子分離耐圧を各領域毎で変えることができる。これにより、各領域毎に適切な素子分離耐圧を与えることができる。その他、第１の実施形態と同様な変形例が可能である。また、ここでは述べていない第１の実施形態と同様な効果が得られる。
【００９６】
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではない。例えば、上記実施形態では、メモリセルにｎチャネルタイプのＭＯＳトランジスタを用いた場合について説明したが、ｐチャネルタイプのＭＯＳトランジスタを用いた場合にも同様な効果が得られる。
【００９７】
また、上記実施形態では、ＤＲＡＭ混載ＬＳＩの場合について説明したが、本発明は他のメモリを有するメモリ混載ＬＳＩにも適用可能である。また、メモリセルにトレンチキャパシタを使用しないメモリには適用可能である。
【００９８】
また、本発明は、ＤＲＡＭ以外の領域の少なくとも一部（前記メモリとは異なる機能を有する機能領域の少なくとも一部）が、ＳＯＩ領域となるような構造に対しても適用できる。このような構造は、例えば、ＳＯＩ基板（第１Ｓｉ層／絶縁層／第２Ｓｉ層）のうちＳＯＩ領域としない部分の第１Ｓｉ層および絶縁層を除去し、続いて第１Ｓｉ層および絶縁層を除去して露出した第２Ｓｉ層をシードとしてＳｉをエピタキシャル成長させ、第１Ｓｉ層および絶縁層を除去して生じた凹部をエピタキシャルＳｉ層で埋め込むことにより実現できる。そして、このような構造とすることで、ＤＲＡＭの性能、集積度を変えることなく、ロジック領域の性能向上を実現することができるようになる。
【００９９】
また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１００】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１０１】
【発明の効果】
以上詳説したように本発明によれば、製造期間の短縮化および製造コストの削減化を図れる、メモリ領域およびメモリとは異なる機能を有する機能領域を含む半導体装置の製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】実施形態のウェハを示す平面図
【図２】実施形態のＤＲＡＭ領域の構成を示す図
【図３】実施形態のＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【図４】図３に続く同ＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【図５】図４に続く同ＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【図６】実施形態のウェハからＤＲＡＭ混載ＬＳＩを切り出した様子を示す図
【図７】従来のＤＲＡＭ混載ＬＳＩの製造プロセスの問題点を説明するための図
【図８】実施形態のＤＲＡＭ混載ＬＳＩの製造プロセスの効果を説明するための図
【図９】実施形態のウェハに予め形成されているＤＲＡＭ構造を示す断面図
【図１０】実施形態のＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【符号の説明】
１…チップ領域
２…ＤＲＡＭ領域
３…ウェハ
４…メモリセルアレイ
５…周辺回路
６…ＤＲＡＭコア
７1 〜７3 ，８1 〜８10…機能領域
９…ＤＲＡＭ混載ＬＳＩ
１１…シリコン基板
１２…マスクパターン
１３…トレンチ
１４…砒素ドープガラス膜
１５…フォトレジスト
１６…拡散層（プレート電極）
１７…キャパシタ絶縁膜
１８…第１ストレージノード電極
１９…カラー酸化膜
２０…第２ストレージノード電極
２１…ｎ型半導体層
２２…絶縁膜
２３…ｐ型ウェル
２４…ゲート酸化膜
２５…多結晶シリコン膜（ゲート電極）
２６…タングステンシリサイド膜（ゲート電極）
２７…絶縁膜
２８…ソース／ドレイン領域
２９…絶縁膜
３０…金属シリサイド膜
３１…層間絶縁膜
３２…ビット線コンタクト
３３…プラグ
３４…層間絶縁膜
３５…ビット線
３６…金属配線
３７…層間絶縁膜
３８…プラグ
３９…層間絶縁膜
４０…金属配線
【発明の属する技術分野】
本発明は、メモリ領域およびメモリとは異なる機能を有する機能領域を含む半導体装置の製造方法に関し、特にメモリセルにトレンチキャパシタを使用したＤＲＡＭ混載ＬＳＩの製造方法に使用されるものである。
【０００２】
【従来の技術】
ＬＳＩは、ＤＲＡＭやロジックＬＳＩといったように、機能毎に異なったチップとして以前より製造されている。しかし、近年、ＬＳＩの高性能化への要請から、異なった機能を有するＬＳＩをワンチップ化した、システムＬＳＩあるいは混載ＬＳＩと称されるＬＳＩとして製造されるようになってきている。
【０００３】
この種のＬＳＩは、従来の一品種で大量の需要の見込まれた汎用ＤＲＡＭやロジックＬＳＩとは異なり、少量多品種生産の製品であるとともに、製造の短期化が必要とされる製品である。
【０００４】
ところが、ＤＲＡＭとロジックＬＳＩとのシステムＬＳＩ（ＤＲＡＭ混載ＬＳＩ）においては、その製造工程を考えると、少量生産で品種毎にマスクが異なるためにマスク費用にコストがかかる。そのため、汎用ＤＲＡＭやロジックＬＳＩ等のＬＳＩに比べて、製造コストが高くなるという問題がある。
【０００５】
さらに、品種毎に仕様に合わせたマスクを作製するために、マスクの作製に時間がかかり、製造期間の短期化が困難になるという問題がある。
【０００６】
さらにまた、ＤＲＡＭのメモリセルを構成するキャパシタとしてトレンチキャパシタを使用した場合、トレンチキャパシタの合計面積（占有面積）が品種毎に異なるために、エッチングの条件出しが品種毎に必要になる。
【０００７】
すなわち、メモリセルを構成するトレンチキャパシタの深さおよびアスペクトが同じでも、メモリセル内のトレンチキャパシタの合計面積が異なると、トレンチのエッチング条件も変わってしまう。そのため、エッチングの条件出しが必要となり、製造期間の短期化がさらに困難になるという問題がある。
【０００８】
【発明が解決しようとする課題】
上述の如く、ＤＲＡＭ混載ＬＳＩは少量多品種生産であることから、汎用ＤＲＡＭやロジックＬＳＩ等のＬＳＩに比べて、製造コストが高くなったり、製造期間の短期化が困難であるという問題がある。特に、ＤＲＡＭのメモリセルにトレンチキャパシタを使用した場合、エッチングの条件出しが品種毎に必要になるため、製造期間の短期化がさらに困難になるという問題がある。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、製造期間の短縮化および製造コストの削減化を図れる、メモリ領域およびメモリとは異なる機能を有する機能領域を含む半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
本発明に係る半導体装置の製造方法は、メモリ形成プロセスの所定の工程までが済んだ複数の同一構成のメモリ領域を有するウェハを用意する工程と、前記ウェハ内の前記複数の同一構成のメモリ領域の中から、作製しようとするメモリが必要とする記憶容量に対応した数が選択されたメモリ領域を含む前記ウェハ内の１つの領域について、前記メモリ形成プロセスの前記所定の工程よりも後の工程を行うとともに、前記１つの領域内に、メモリとは異なる機能を有する機能領域を形成する工程と、前記１つの領域を前記ウェハから切り出す工程とを有することを特徴とする。
【００１３】
また、本発明に係る他の半導体装置の製造方法は、メモリ形成プロセスの所定の工程までが済んだ複数のメモリ領域を有する複数のウェハを用意する工程であって、同一ウェハ内の複数のメモリ領域は同一構成を有し、かつ前記メモリ領域の記憶容量はウェハ毎に異なる工程と、前記複数のウェハの中から１つのウェハを選択する工程と、前記選択したウェハ内の前記複数の同一構成のメモリ領域の中から、作製しようとするメモリが必要とする記憶容量に対応した数が選択されたメモリ領域を含む前記ウェハ内の１つの領域について、前記メモリ形成プロセスの前記所定の工程よりも後の工程を行うとともに、前記１つの領域内に、メモリとは異なる機能を有する機能領域を形成する工程と、前記１つの領域を前記ウェハから切り出す工程とを有することを特徴とする。
【００１５】
すなわち、メモリ形成プロセスの所定の工程までが済んだ複数の同一構成のメモリ領域を有するウェハを用意しておき、上記複数のメモリ領域のうち実際に必要となる記憶容量に対応した数のメモリ領域を使用することにより、メモリを最初から形成する従来の方法に比べて、実質的な製造期間（受注から製造が終了するまでの期間）を短縮することができる。
【００１６】
また、ウェハに形成するシステムＬＳＩの品種に関係なく、上記複数の同一構成のメモリ領域は同じマスクを用いて形成されるものなので、マスク費用のコストを削減化でき、その結果として製造コストの削減化を図れるようになる。
【００１７】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００１８】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１９】
（第1の実施形態）
本実施形態では、本発明をＤＲＡＭ混載ＬＳＩに適用した場合について説明する。
【００２０】
まず、図１に示すように、チップ領域１中に占めるＤＲＡＭ領域２1 〜２4 の面積比率がそれぞれ５％、２０％、５０％、７５％のウェハ３1 〜３4 を予め準備しておく（ステップＳ１）。
【００２１】
記憶容量はＤＲＡＭ領域２1 〜２4 の順で多くなる。ＤＲＡＭ領域２1 〜２4 の面積比率を同じにして、ＤＲＡＭ領域２1 〜２4 毎に記憶容量を変えることも可能である。
【００２２】
ＤＲＡＭ領域２1 〜２4 内には、それぞれ、図２に示すように、メモリセルアレイ４とそれを駆動するための周辺回路５とを含むＤＲＡＭコア６が形成されている。ＤＲＡＭコア６にはいくつかのタイプがあるが、図２には代表的な二つのタイプが示されている。図２（ａ）には一対のメモリセルアレイ４と周辺回路５とで構成されたタイプ、図２（ｂ）には周辺回路５の上下にそれぞれメモリセルアレイ４が配置されたタイプが示されている。
【００２３】
メモリセルアレイ４は、１つのトレンチキャパシタと１つのＭＯＳトランジスタとで構成された所謂１Ｔｒ／１Ｃのメモリセルが集積化されたものである。ここでは、メモリセルアレイ４は、図３のトレンチキャパシタ形成に係わる工程までが済んだものとする。
【００２４】
図３のトレンチキャパシタ形成に係わる工程について説明すると、まず、図３（ａ）に示すように、（１００）面方位を有するｎ型のシリコン基板１１上にトレンチ形成用のマスクパターン１２を形成し、これをマスクに用いてシリコン基板１１の表面をＲＩＥ（Reactive Ion Etching）プロセスによりエッチングし、トレンチ１３を形成する。
【００２５】
マスクパターン１２は、シリコン酸化膜とその上に形成されたシリコン窒化膜とからなる積層絶縁膜をフォトリソグラフィおよびエッチングを用いて加工することにより形成する。
【００２６】
次に、図３（ｂ）に示すように、トレンチ１３の側面および底面を被覆するように砒素ドープガラス膜１４を全面に形成した後、トレンチ１３内をその途中の深さまでフォトレジスト１５で埋め込む。
【００２７】
フォトレジスト１５は、以下のようにして形成する。すなわち、ポジ型のフォトレジストを全面に塗布し、次にトレンチ１３の中央部よりも上の部分のフォトレジストだけを露光し、最後にフォトレジストを現像して、その上部だけを除去することで、フォトレジスト１５が得られる。
【００２８】
次に、図３（ｃ）に示すように、フォトレジスト１５をマスクにして砒素ドープガラス膜１４をエッチングして、フォトレジスト１５よりも上の部分のトレンチ１３の側面を露出させ、その後図示しないＣＶＤ酸化膜を全面に形成してから、熱処理により砒素ドープガラス膜１４中の砒素（n型不純物）を基板中に拡散させ、ｎ型の拡散層（プレート電極）１６を形成する。ＣＶＤ酸化膜は、砒素ドープガラス膜１４中の砒素の気相への拡散を防止し、所望濃度の拡散層１６を容易に形成するためのものである。
【００２９】
この後、マスクパターン１２、砒素ドープガラス膜１４、フォトレジスト１５およびＣＶＤ酸化膜を除去する。
【００３０】
次に、図３（ｄ）に示すように、キャパシタ絶縁膜１７をトレンチ１３の側面および底面を被覆するように全面に形成し、その後トレンチ１３の内部を充填するように、第１ストレージノード電極となる砒素等の不純物を含む第１多結晶シリコン膜１８を全面に堆積する。
【００３１】
次に、図３（ｅ）に示すように、第１多結晶シリコン膜１８をＲＩＥプロセスによってエッチバックして第１ストレージノード電極１８を形成し、その後第１ストレージノード電極１８をマスクにしてキャパシタ絶縁膜１７をエッチングすることによって、第１ストレージノード電極１８より上の部分のトレンチ１３の側面を露出させる。
【００３２】
そして、図３（ｆ）に示すように、露出させたトレンチ１３の側壁にカラー酸化膜（ＳｉＯ2 膜）１９をいわゆる側壁残しによって形成し、さらにトレンチ１３内に砒素等の不純物を含む第２多結晶シリコン膜からなる第２ストレージノード電極２０を埋め込み形成することで、トレンチキャパシタが得られる。
【００３３】
次に、作製しようとするＤＲＡＭ混載ＬＳＩの回路設計の結果に基づき、該ＤＲＡＭ混載ＬＳＩのチップ全体に占めるＤＲＡＭ領域の面積を求める。次に、予め準備したウェハの中から、上記求めた面積に対応した面積比率のＤＲＡＭ領域を有するものを選択する（ステップＳ２）。
【００３４】
具体的には、図１に示した予め準備したウェハ３の中から、ＤＲＡＭ領域の面積が上記求めた面積と同じもの、同じものが無い場合にはそれよりも大きいものを選択する。後者の場合、通常は、ＤＲＡＭ領域の面積が上記求めた面積に最も近いものを選択する。
【００３５】
このように本実施形態では、ＤＲＡＭ領域のレイアウトやパターン等が予め決められている複数種のウェハの中から、作製しようとするＤＲＡＭ混載ＬＳＩのＤＲＡＭ領域の面積に対応したものを選択することにより、ＤＲＡＭ混載ＬＳＩの品種毎に異なったＤＲＡＭ領域のレイアウト等の設計を行う必要がなくなり、ＤＲＡＭ領域の設計期間の短縮化が可能になる。
【００３６】
選択したウェハ３のＤＲＡＭ領域は、上述したように、トレンチキャパシタ形成に係わる工程までが予め済んでいるので、メモリセルアレイのＭＯＳトランジスタ形成工程等の残りの周知の工程（図４、図５）を行って、ＤＲＡＭ領域内のＤＲＡＭコアを完成させ、さらにロジック領域等の残りの領域内にロジック回路等の回路を形成し、ＤＲＡＭ混載ＬＳＩを完成させる（ステップＳ３）。
【００３７】
このように本実施形態では、ロジック領域のレイアウト等が決まるよりも以前に、トレンチキャパシタ形成に係わる工程までが予め済んでいるので、ロジック領域のレイアウト等を含むレイアウト全体が完全に決定してからの製造工程は、トレンチキャパシタ形成に係わる工程を含まないものとなる。
【００３８】
したがって、ＤＲＡＭ領域の実質的な工程期間を短縮することができ、ＤＲＡＭ混載ＬＳＩの実質的な製造期間、すなわち仕様に合わせたマスクが出来上がってから製造工程が終了するまでの期間の短縮化を図れるようになる。この点については後でさらに詳細に説明する。
【００３９】
なお、図４は素子分離の形成の工程、図５はＭＯＳトランジスタおよび配線層の形成の工程をそれぞれ示している。これらの工程を簡単に説明する。
【００４０】
まず、図４（ｇ）に示すように、シリコン基板１１上にｎ型半導体層２１を例えばエピタキシャル成長法を用いて形成し、その後、図４（ｈ）に示すように、浅い溝内に絶縁膜２２を埋め込み、ＳＴＩ（Shallow Trench Isolation）による素子分離を行う。図には、トレンチキャパシタ領域の素子分離が示されているが、実際には他の領域の素子分離も同時または別途行われる。
【００４１】
次に、図５（ｉ）に示すＭＯＳトランジスタの形成工程に進む。まず、ｎ型半導体層２１およびシリコン基板１１にｐ型不純物をイオン注入し、しかる後、アニールを行ってｐ型ウェル２３を形成する。次に、ゲート酸化膜２４、ポリサイドゲート電極（多結晶シリコン膜２５、タングステンシリサイド膜２６）、絶縁膜２７（シリコン窒化膜）を形成する。
【００４２】
ここで、ＤＲＡＭ領域およびロジック領域のゲート電極部（ゲート酸化膜２４、ポリサイドゲート電極２５，２６、絶縁膜２７）は共通の工程で形成される。ＤＲＡＭ領域およびロジック領域のゲート電極部の形成工程を共通にすることにより、工程数の削減化を図れる。
【００４３】
次に、図５（ｉ）に示すように、ゲート電極部をマスクに用いたイオン注入およびアニールによりソース／ドレイン領域２８を形成する。続いて、ゲートの側壁を覆う絶縁膜２９となるシリコン窒化膜を全面に形成し、その後ＲＩＥプロセスにより上記シリコン窒化膜をエッチングすることにより、絶縁膜２９を形成する。ここで、ＤＲＡＭ領域の隣り合うゲート電極部間の基板表面（ソース／ドレイン領域）が絶縁膜２９で覆われるように形成する。
【００４４】
次に、チタン膜やコバルト膜等の高融点金属膜を全面に堆積し、その後該高融点金属膜とロジック領域のソース／ドレイン領域２８の表面とを反応させ、金属シリサイド膜３０を形成する。
【００４５】
このとき、ＤＲＡＭ領域のソース／ドレイン領域２８は絶縁膜２９で覆われているので、金属シリサイド膜３０は形成されない。また、ポリサイドゲート電極２５，２６の側壁および上部はそれぞれ絶縁膜２９および絶縁膜２７で覆われているので、金属シリサイド膜３０は形成されない。
【００４６】
次に、図５（ｊ）に示す配線層の形成工程に進む。まず、層間絶縁膜３１を全面に形成し、ＤＲＡＭ領域にビット線コンタクト（ＳＡＣ）３２、ロジック領域にプラグ３３をそれぞれ形成する。次に、層間絶縁膜３４を全面に形成し、ＤＲＡＭ領域にビット線３５、ロジック領域に金属配線３６をそれぞれ形成する。ビット線３５および金属配線３６の材料は例えばタングステンである。次に、層間絶縁膜３７を形成し、ロジック領域にプラグ３８を形成する。その後、層間絶縁膜３９を全面に形成し、金属配線４０を形成する。金属配線４０の材料は例えばアルミニウムである。
【００４７】
その後、選択したウェハから完成したＤＲＡＭ混載ＬＳＩを切り出す（ステップＳ４）。
【００４８】
ここで、図１に示したＤＲＡＭ領域２1 〜２4 は、例えばいずれも６ｍｍ×１０ｍｍのチップ領域１に一つのトレンチキャパシタ領域が形成されているというものであり、作製しようとするＤＲＡＭ混載ＬＳＩのチップ面積が上記値ものであれば、ＤＲＡＭ混載ＬＳＩが形成された１つのチップ領域１をウェハから切り出せばよい。
【００４９】
図６（ａ）に、５％のＤＲＡＭ領域２1 を含むウェハ３を選択した場合において、１つのチップ領域１（基本チップ）を用いて製造されたＤＲＡＭ混載ＬＳＩ９をウェハ３から切り出した様子を示す。本実施形態の場合、半導体基板上に４つの同一構成のＤＲＡＭ領域２1 （複数の同一構成のメモリ領域）が設けられることになる。
【００５０】
４つのＤＲＡＭ領域２1 は同じプロセスで形成されたものであり、基本的には同じ構成を有するものであるが、プロセスばらつきによって多少は構成が異なる可能性がある。したがって、本発明においては、４つのＤＲＡＭ領域２1 の構成に差異があっても、それがプロセスばらつきによって生じる範囲内のものであれば、同じであると解釈する。また、ここでは、４つのＤＲＡＭ領域２1 を選択したが、当然、２つ、３つ、あるいは５つ以上であっても構わない。
【００５１】
なお、図６（ａ）において、７1 〜７3 はＤＲＡＭ以外の機能を有する領域（機能領域）を示しており、例えば７2 はロジック回路を含むロジック領域を示している。
【００５２】
一方、ＤＲＡＭ混載ＬＳＩのチップとしてこれよりも広い面積を必要とする場合には、ＤＲＡＭ混載ＬＳＩが形成された複数の６ｍｍ×１０ｍｍのチップ領域１をウェハから切り出せばよい。
【００５３】
図６（ｂ）に、５％のＤＲＡＭ領域２1 を含むウェハ３を選択した場合において、４つのチップ領域１（基本チップ）を用いて製造されたＤＲＡＭ混載ＬＳＩ９をウェハ３から切り出した様子を示す。なお、図６（ｂ）において、８1 〜８10はＤＲＡＭ以外の機能を有する領域（機能領域）を示しており、例えば８10はロジック回路を含むロジック領域を示している。
【００５４】
なお、各チップ領域１上には図示しない位置合わせマークが同じ位置に形成されており、上記位置合わせマークは最終製品まで残る。したがって、複数のチップ領域１を用いた場合、各チップ領域１の同じ位置に同じ位置合わせマークが見られ、これにより本実施形態の方法で形成された製品であることが確認できる。
【００５５】
このようにＤＲＡＭ混載ＬＳＩの製造工程において、トレンチキャパシタ形成に係わる工程までが済んだ、複数の種類のＤＲＡＭ領域２が予め形成されたウェハを予め準備しておき、そしてレイアウト等が完全に決定した後、トレンチキャパシタ形成に係わる工程よりも後の工程、すなわち素子分離工程以降を行うことで、工期、コスト等に関して、以下のような効果が得られる。
【００５６】
代表的なＤＲＡＭ混載ＬＳＩの製造においては、工期全体で４５０時間程度のＲＰＴ（Raw Process Time）を必要とする。このうち約１５０時間がトレンチキャパシタの形成に費やされる。
【００５７】
ＲＰＴ短縮の方法として常套的なやり方に、小バッチ化がある。これは、例えばウェハ２４枚で１ロットを構成していたものを、ウェハ１２枚で１ロットとすることで、各工程の時間を短し、ＲＰＴを短くする方法である。
【００５８】
この方法は、枚葉装置を用いて行われるプロセスの場合にはＲＰＴを十分に短縮できるが、バッチ装置を用いて行われるプロセスの場合にはＲＰＴはそれほど短縮されない。そのため、ＤＲＡＭ混載ＬＳＩの各工程が全て枚葉装置を用いて行われるのであれば、小バッチ化によりＲＰＴを十分に短くすることが可能となる。
【００５９】
しかし、実際にはバッチ装置を用いて行われる工程がある。例えば、トレンチ１３内に砒素ドープガラス膜１４や第１多結晶シリコン膜１８を形成する工程（トレンチ埋め込み工程）がある。トレンチ１３内に砒素ドープガラス膜１４等を良好なステップカバレッジでもって形成するためには、トレンチ側壁に付着する原料の付着確率をできるだけ下げる必要がある。そのため、砒素ドープガラス膜１４等の成膜プロセスは反応律速領域で行われ、プロセス温度が低温化されている。
【００６０】
このような低プロセス温度での成膜の場合、ウェハ一枚あたりに要する成膜時間が長くなるため、バッチ式の成膜装置で行われる。しかし、バッチ装置を用いて行われるプロセスの場合、多数枚のウェハが同時に処理されるが、上述したようにＲＰＴはそれほど短縮されない。
【００６１】
したがって、従来のＤＲＡＭ混載ＬＳＩの製造方法では、小バッチ化の手法を取り入れても、トレンチキャパシタ形成に係わる工程中に枚葉化が困難なトレンチ埋め込み工程等があるかぎり、ＤＲＡＭ固有部分のＲＰＴの短縮化は困難であり、その結果として従来のＤＲＡＭ混載ＬＳＩのＲＰＴはＤＲＡＭ固有部分のＲＰＴによって支配されいる（図７）。
【００６２】
これに対して本実施形態のＤＲＡＭ混載ＬＳＩの製造方法の場合、受注し、レイアウト設計まで完了した後の製造工程は、トレンチキャパシタ形成に係わる工程以降の工程（ここでは素子分離工程）からであり、通常のロジックＬＳＩで必要とされる工程のみで済む。そのため、製造工期はＲＰＴが約３００時間（通常は４５０時間程度）で見積もられ、大幅な短縮が可能となる。
【００６３】
また、素子分離以降の工程はバッチ式装置を用いずに枚葉式装置で行うことが可能なので、小バッチ化の手法を取り入れることにより、ＲＰＴを効果的に低減することが可能となり、さらなる製造工期の短縮が可能となる。
【００６４】
トレンチキャパシタ形成プロセスは、ＲＩＥプロセスによるトレンチ１３の形成工程、砒素ドープガラス膜１４の形成工程、第１多結晶シリコン膜１８の埋め込み工程等を含む。これらの工程のプロセス条件出しは、ウェハ全面に占めるトレンチキャパシタのレイアウト等を考慮して行う必要がある。
【００６５】
通常のＤＲＡＭ混載ＬＳＩは、一般に、品種毎にＤＲＡＭ領域のレイアウトが異なる。そのため、レイアウト毎に、上記トレンチの形成工程等のプロセス条件出しを行うことになる。すなわち、ＤＲＡＭ混載ＬＳＩを実際に製造する前に行う、条件出し等のプロセス確立に時間がかかることになる。これは、ＤＲＡＭ混載ＬＳＩの製造にかかるトータルの時間を長くする原因となる。
【００６６】
これに対して本実施形態のＤＲＡＭ混載ＬＳＩの製造方法では、上記品種毎のプロセス条件出しが不要となるため、通常のＤＲＡＭ混載ＬＳＩの製造方法に比べて、トータルのプロセス時間を短縮することができる（図８）。
【００６７】
一方、製造コストの点では、ＤＲＡＭ領域のレイアウト毎に必要とされているマスクのうち、トレンチキャパシタに関わる部分を共通化できるため、マスクコストを削減することができる。また、上述したようなプロセス条件出しを省略できるため、これに伴う製造コストも削減できる。したがって、本実施形態によれば、通常のＤＲＡＭ混載ＬＳＩの製造方法に比べて、トータルの製造コストを削減できるようになる。
【００６８】
また、ＤＲＡＭ混載ＬＳＩは一般に品種毎の生産量が少なく、さらにトレンチキャパシタ形成プロセスのうち、トレンチの形成工程等は一般に品種毎に異なっている、そのため、異なる品種のＤＲＡＭ混載ＬＳＩのトレンチキャパシタ形成プロセスは一般にそれぞれ別のバッチ処理で行われている。
【００６９】
この場合、従来のＤＲＡＭ混載ＬＳＩのプロセスでは、品種毎に小ロットでウェハを流すことになるので、バッチ装置の１バッチ当たりのウェハの処理枚数は装置の製造能力よりもはるかに少なく、装置の使用効率は低いものとなる。
【００７０】
それに対して本実施形態の製造方法の場合、異なる品種のＤＲＡＭ混載ＬＳＩを製造する場合であっても、トレンチキャパシタ形成プロセスの種類は少数しかないため（図２の場合であれば４種類）、異なる品種でも同一バッチでトレンチキャパシタ形成プロセスを行えるようになる。その結果、バッチ装置での１バッチ当たりのウェハの処理枚数を非常に多くすることができ、装置の使用効率を上げることが可能となる。
【００７１】
なお、本実施形態では、予め準備しておくウェハ上のＤＲＡＭ領域のレイアウトとして、図１に示したようなものとしたが、製造する予定のあるＤＲＡＭ混載ＬＳＩのレイアウトに合わせて、使いやすいレイアウトのものを何種類か準備しておくことが望ましい。
【００７２】
ここで、レイアウトの種類が少なすぎると汎用性がなくなり、逆に、種類が多すぎると結局は使われないウェハを多数準備しておかねばならなくなり、無駄な時間やコストを増やすことになるので、適切な種類のものを必要最小限だけ準備しておくのが最も望ましい。
【００７３】
また、予め準備されたウェハ内のＤＲＡＭ領域の評価は予め行っておくので、完成したＤＲＡＭ混載ＬＳＩの評価は従来よりも簡易に行える。特に、ＤＲＡＭ領域のトレンチキャパシタについては、時間を要する電荷保持機能の評価も予め行っておくので、実質的な評価時間を短縮することが可能となる。
【００７４】
（第２の実施形態）
本実施形態では、本発明をＤＲＡＭ混載ＬＳＩに適用した場合について説明する。
【００７５】
まず、第1の実施形態と同様に、チップ領域に占めるＤＲＡＭ領域の面積比率がそれぞれ５％、２０％、５０％、７５％のウェハを予め準備しておく（ステップＳ１）。
【００７６】
ここで、第１の実施形態と異なる点は、図９に示すように、ＤＲＡＭ領域のトレンチキャパシタ形成に係わる工程以外に、ＤＲＡＭ領域の素子分離の形成工程およびＭＯＳトランジスタの形成工程までもが済んだウェハを予め準備することである。
【００７７】
図９に示した構造は、周知のプロセスにより得られるが、簡単に説明すると以下の通りである。
【００７８】
まず、図３（ａ）〜図３（ｆ）および図４（ｇ）〜図４（ｈ）に示した工程を行い、続いてＤＲＡＭ領域外の領域を例えばレジストで覆って、ＤＲＡＭ領域内に、ゲート酸化膜２４、ポリサイドゲート電極（多結晶シリコン膜２５、タングステンシリサイド膜２６）、絶縁膜２７、ソース／ドレイン領域２８、絶縁膜２９を選択的に形成する。その後、上記レジストを除去して、図９に示した構造が得られる。
【００７９】
次に、作製しようとするＤＲＡＭ混載ＬＳＩの回路設計の結果に基づき、該ＤＲＡＭ混載ＬＳＩのチップ全体に占めるＤＲＡＭ領域の面積を求める。次に、予め準備したウェハの中から、上記求めた面積に対応した面積比率のＤＲＡＭ領域２を有するものを選択する（ステップＳ２）。
【００８０】
このように本実施形態では、ＤＲＡＭ領域のレイアウトやパターン等が予め決められているウェハの中から、作製しようとするＤＲＡＭ混載ＬＳＩのＤＲＡＭ領域の面積に対応したものを選択することにより、ＤＲＡＭ混載ＬＳＩの品種ごとに異なったＤＲＡＭ領域のレイアウト等の設計を行う必要がなくなり、ＤＲＡＭ領域の設計期間の短縮化が可能になる。
【００８１】
次に、ロジック領域のＭＯＳトランジスタの形成工程、素子分離領域の形成工程等の残りの周知の工程（図１０）を行って、ＤＲＡＭ混載ＬＳＩを完成させる（ステップＳ３）。なお、図１０（ａ）はロジック領域のＭＯＳトランジスタの形成後の断面図、図１０（ｂ）は配線層の形成後の断面図をそれぞれ示している。
【００８２】
その後、選択したウェハから完成したＤＲＡＭ混載ＬＳＩを切り出す（ステップＳ４）。
【００８３】
本実施形態のＭＯＳトランジスタのプロセスは、ＤＲＡＭ混載ＬＳＩにおいて一般的に用いられているプロセスよりもトータルの工程数は多い。一般的には、第１の実施形態のように、ＤＲＡＭ領域およびロジック領域のゲート電極部２４〜２７等は共通の工程で形成される。これは、工程数を少なくすることで工期短縮、コスト削減を実現することを目的としているためである。
【００８４】
しかしながら、工程を共通化する場合、サリサイドブロック等のプロセス上の配慮が必要となる。これは、ロジック領域のＭＯＳトランジスタでは必須とされるサリサイドが、ＤＲＡＭ領域のＭＯＳトランジスタでは電界保持特性の劣化を引き起こすからである。そこで、例えば、第１の実施形態のように、ＤＲＡＭ領域にシリサイドが形成されないように、ＤＲＡＭ領域のソース／ドレイン領域２８等を絶縁膜２９等で覆うプロセス上の配慮が必要となる。
【００８５】
この種の配慮は、ＤＲＡＭ領域のレイアウト、絶縁膜２９（ゲート側壁絶縁膜）等のプロセス組み立て等に制約を与えるものであり、プロセスインテグレーションに困難を与えるものとなる。
【００８６】
これに対して本実施形態の場合、ＤＲＡＭ領域のトレンチキャパシタおよびゲート電極が形成されたウェハを予め準備しておくことで、上述したようなプロセス上の配慮が不要になり、ＤＲＡＭ領域とロジック領域とでそれぞれに最適化されたプロセスインテグレーションが可能となる。例えば、ＤＲＡＭ領域のＭＯＳトランジスタの電荷保持の劣化を防止できるとともに、ロジック領域の動作速度を高くできるプロセスを実現することが可能となる。
【００８７】
また、上記ＤＲＡＭ領域のゲート電極は、メモリセルアレイおよび周辺回路のＭＯＳトランジスタのゲート電極であっても構わないが、メモリセルアレイのＭＯＳトランジスタのゲート電極のみとすることにより、以下のような効果が得られる。
【００８８】
すなわち、周辺回路のＭＯＳトランジスタをロジック領域のＭＯＳトランジスタと同じプロセスで形成することが可能となり、これにより周辺回路の動作速度を高められ、ＤＲＡＭの高性能化を図れるようになる。
【００８９】
このように、周辺回路のＭＯＳトランジスタをロジック領域のＭＯＳトランジスタと同じプロセスで形成する場合には、ステップＳ３において、ＤＲＡＭ領域の周辺回路領域の素子分離を形成する工程を行う。
【００９０】
また、本実施形態の製造方法であれば、以下に述べるように、従来の製造方法では問題とされている製造工期の増大も抑制できる。
【００９１】
第１の実施形態で述べたように、代表的なＤＲＡＭ混載ＬＳＩのＲＰＴは約４５０時間である。しかし、ＤＲＡＭ領域とロジック領域とで素子分離用の絶縁膜とゲート電極部を別々に作ると５００時間程度となり、ＲＰＴは増大する。そこで、このようなＲＰＴの増大を避けるために、上述したように、素子分離の形成工程とゲート電極部の形成工程とを共通化することが行われている。
【００９２】
一方、本実施形態の場合、ＤＲＡＭ領域とロジック領域とで素子分離用の絶縁膜とゲート電極部を別々に作製するので、トータルの製造にかかる時間は増大する。
【００９３】
しかし、レイアウトが決定された後に実際に行わねばならない工程はロジック領域のプロセスに必要な工程のみであるため、受注時から納期までに要する期間を製造工期として考えると、ロジック領域内にロジック回路を製造するのに必要な期間と全く変わらず、ＲＰＴで約３００時間となる。したがって、実質的な工程期間を短縮することができ、製造期間の短縮化を図れるようになる。
【００９４】
なお、本実施形態では、ＤＲＡＭ領域のゲート電極まで形成したところを品種によらない共通工程としたが、この区切りは適宜変えることができる。
【００９５】
例えば、ＤＲＡＭ領域の素子分離用の絶縁膜まで作製しておき、レイアウト全体が決まった段階で、ロジック領域の素子分離用の絶縁膜を形成し、その後ＤＲＡＭ領域およびロジック領域のゲート電極を共通に形成することもできる。この方法によれば、ＳＴＩのための素子分離溝の深さを各領域で変えることができ、素子分離耐圧を各領域毎で変えることができる。これにより、各領域毎に適切な素子分離耐圧を与えることができる。その他、第１の実施形態と同様な変形例が可能である。また、ここでは述べていない第１の実施形態と同様な効果が得られる。
【００９６】
以上、本発明の実施形態について説明したが、本発明はこれに限定されるものではない。例えば、上記実施形態では、メモリセルにｎチャネルタイプのＭＯＳトランジスタを用いた場合について説明したが、ｐチャネルタイプのＭＯＳトランジスタを用いた場合にも同様な効果が得られる。
【００９７】
また、上記実施形態では、ＤＲＡＭ混載ＬＳＩの場合について説明したが、本発明は他のメモリを有するメモリ混載ＬＳＩにも適用可能である。また、メモリセルにトレンチキャパシタを使用しないメモリには適用可能である。
【００９８】
また、本発明は、ＤＲＡＭ以外の領域の少なくとも一部（前記メモリとは異なる機能を有する機能領域の少なくとも一部）が、ＳＯＩ領域となるような構造に対しても適用できる。このような構造は、例えば、ＳＯＩ基板（第１Ｓｉ層／絶縁層／第２Ｓｉ層）のうちＳＯＩ領域としない部分の第１Ｓｉ層および絶縁層を除去し、続いて第１Ｓｉ層および絶縁層を除去して露出した第２Ｓｉ層をシードとしてＳｉをエピタキシャル成長させ、第１Ｓｉ層および絶縁層を除去して生じた凹部をエピタキシャルＳｉ層で埋め込むことにより実現できる。そして、このような構造とすることで、ＤＲＡＭの性能、集積度を変えることなく、ロジック領域の性能向上を実現することができるようになる。
【００９９】
また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１００】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１０１】
【発明の効果】
以上詳説したように本発明によれば、製造期間の短縮化および製造コストの削減化を図れる、メモリ領域およびメモリとは異なる機能を有する機能領域を含む半導体装置の製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】実施形態のウェハを示す平面図
【図２】実施形態のＤＲＡＭ領域の構成を示す図
【図３】実施形態のＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【図４】図３に続く同ＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【図５】図４に続く同ＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【図６】実施形態のウェハからＤＲＡＭ混載ＬＳＩを切り出した様子を示す図
【図７】従来のＤＲＡＭ混載ＬＳＩの製造プロセスの問題点を説明するための図
【図８】実施形態のＤＲＡＭ混載ＬＳＩの製造プロセスの効果を説明するための図
【図９】実施形態のウェハに予め形成されているＤＲＡＭ構造を示す断面図
【図１０】実施形態のＤＲＡＭ混載ＬＳＩの製造工程を示す断面図
【符号の説明】
１…チップ領域
２…ＤＲＡＭ領域
３…ウェハ
４…メモリセルアレイ
５…周辺回路
６…ＤＲＡＭコア
７1 〜７3 ，８1 〜８10…機能領域
９…ＤＲＡＭ混載ＬＳＩ
１１…シリコン基板
１２…マスクパターン
１３…トレンチ
１４…砒素ドープガラス膜
１５…フォトレジスト
１６…拡散層（プレート電極）
１７…キャパシタ絶縁膜
１８…第１ストレージノード電極
１９…カラー酸化膜
２０…第２ストレージノード電極
２１…ｎ型半導体層
２２…絶縁膜
２３…ｐ型ウェル
２４…ゲート酸化膜
２５…多結晶シリコン膜（ゲート電極）
２６…タングステンシリサイド膜（ゲート電極）
２７…絶縁膜
２８…ソース／ドレイン領域
２９…絶縁膜
３０…金属シリサイド膜
３１…層間絶縁膜
３２…ビット線コンタクト
３３…プラグ
３４…層間絶縁膜
３５…ビット線
３６…金属配線
３７…層間絶縁膜
３８…プラグ
３９…層間絶縁膜
４０…金属配線
Claims (4)
- メモリ形成プロセスの所定の工程までが済んだ複数の同一構成のメモリ領域を有するウェハを用意する工程と、
前記ウェハ内の前記複数の同一構成のメモリ領域の中から、作製しようとするメモリが必要とする記憶容量に対応した数が選択されたメモリ領域を含む前記ウェハ内の１つの領域について、前記メモリ形成プロセスの前記所定の工程よりも後の工程を行うとともに、前記１つの領域内に、メモリとは異なる機能を有する機能領域を形成する工程と、
前記１つの領域を前記ウェハから切り出す工程と
を有することを特徴とする半導体装置の製造方法。 - メモリ形成プロセスの所定の工程までが済んだ複数のメモリ領域を有する複数のウェハを用意する工程であって、同一ウェハ内の複数のメモリ領域は同一構成を有し、かつ前記メモリ領域の記憶容量はウェハ毎に異なる工程と、
前記複数のウェハの中から１つのウェハを選択する工程と、
前記選択したウェハ内の前記複数の同一構成のメモリ領域の中から、作製しようとするメモリが必要とする記憶容量に対応した数が選択されたメモリ領域を含む前記ウェハ内の１つの領域について、前記メモリ形成プロセスの前記所定の工程よりも後の工程を行うとともに、前記１つの領域内に、メモリとは異なる機能を有する機能領域を形成する工程と、
前記１つの領域を前記ウェハから切り出す工程と
を有することを特徴とする半導体装置の製造方法。 - 前記メモリ領域は、メモリセルアレイおよび周辺回路を含むＤＲＡＭ領域であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記メモリ領域は、ＭＯＳトランジスタとトレンチキャパシタとからなるメモリセルアレイを含むＤＲＡＭ領域であり、前記所定の工程は、前記トレンチキャパシタの形成工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
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