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JP3510085B2 - 銅の選択堆積方法および接着性導電体界面 - Google Patents

銅の選択堆積方法および接着性導電体界面

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JP3510085B2
JP3510085B2 JP19898997A JP19898997A JP3510085B2 JP 3510085 B2 JP3510085 B2 JP 3510085B2 JP 19898997 A JP19898997 A JP 19898997A JP 19898997 A JP19898997 A JP 19898997A JP 3510085 B2 JP3510085 B2 JP 3510085B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に集積回路のプ
ロセスと製造に関する。特に集積回路と、選択された集
積回路表面における選択銅堆積の方法に関する。
【０００２】
【従来の技術】電子製品の小型化、低コスト化、および
高パワー化に対する要求がさらに強まると、集積回路
（ＩＣ）の構造の小型化および大きな基板がさらに必要
となる。また、これにより、ＩＣ基板上の回路パッケー
ジの高密度化に対する要求も生じる。ＩＣ回路構造の小
型化が望まれる場合は、構成要素と誘電層との間の接続
はできるだけ小さくすることが必要である。従って、ビ
ア(via) 接続および接続線の幅を小さくする研究が続け
られている。接続の導電率は接続の表面積が小さくなる
に従って低くなり、これにより接続の抵抗率が高くなる
と、ＩＣ設計上障害となる。抵抗率が高い導電体は、イ
ンピーダンスが高く伝搬遅延が大きい導電路を形成す
る。この結果、信号タイミングおよび電圧レベルの信頼
性が低下し、またＩＣの構成要素間の信号遅延が大きく
なる。また、交差する導電性表面同士の接続が不十分な
場合、または非常に異なるインピーダンスの特性を有す
る導電体同士が接合される場合、伝搬が中断する。
【０００３】
【発明が解決しようとする課題】低い抵抗率および揮発
性のプロセス環境に耐え得る能力を共に有する接続およ
びビア(via)が必要とされる。集積回路の製造におい
て、電気的に活性な領域間に接続またはビアを作製する
ためには、アルミニウムおよびタングステン金属が用い
られることが多い。これらの金属は、特別な取り扱いを
必要とする銅とは異なり、製造環境下での使用が容易で
あるため一般的に用いられる。
【０００４】電気回路中の配線およびビアのサイズを小
さくする場合に、当然の選択としてアルミニウムに替え
て銅（Ｃu）が用いられる。銅の導電率はアルミニウム
の約２倍であり、タングステンの３倍以上である。この
ため、銅線であればアルミニウム線の半分の幅で同じ電
流を流すことができる。
【０００５】また、銅のエレクトロマイグレーション特
性はアルミニウムよりはるかに優れている。アルミニウ
ムはエレクトロマイグレーションによる劣化、破損の影
響を銅よりも１０倍受けやすい。このため、銅線は断面
積がアルミニウム線よりもはるかに小さくても、電気的
完全性の維持能力が優れている。
【０００６】しかし、ＩＣプロセスで銅を使用する場合
にはいくつかの問題がある。銅はＩＣプロセスで用いら
れる材料の多くを汚染し、従って、銅のマイグレーショ
ンを防止するように注意する必要がある。銅のシリコン
半導体領域へのマイグレーションは特に有害である。半
導体領域の導電特性はトランジスタの設計において考慮
すべき要件である。典型的には、製造プロセスは、半導
体領域が設計通りに製造されるように注意深く制御され
る。これらの半導体領域への銅元素のマイグレーション
により、関連するトランジスタの導電性特性が著しく変
化し得る。
【０００７】集積回路材料への銅の拡散の問題に対処す
るために様々な手段が示唆されている。影響を受けやす
い回路への銅の拡散を阻止するために、いくつかの材
料、特に金属材料は、少なくとも部分的に銅構造を封止
するバリアとして使用することを示唆している。タング
ステン、モリブデンおよび窒化チタン(ＴｉＮ)もまた、
銅の拡散バリアとして使用されることが示唆されてい
る。金属バリア材料を使用することによって、銅は電気
的には半導体領域と通じることができるが、物理的には
孤立している。しかしながら、銅をこれらの拡散バリア
材料と接着させることは、これまでＩＣプロセスにおけ
る課題であり、このような材料の電気的な導電性は、Ｉ
Ｃ接続が作製されるときに問題になる。
【０００８】先に述べたように、ＩＣ表面に銅が堆積す
るとプロセス上の問題となる。他の金属を用いて行われ
るように、ＩＣ表面を銅層で覆い、銅層を部分的にエッ
チングして、接続構造を形成するのは不便である。銅は
高温度で除去され、ともに用いられるシリコン、酸化
物、半導体および金属構造に害を与える可能性がある。
典型的に銅は高温度で堆積するので、ＣＶＤ銅を付与す
ることが望まれないＩＣ表面の領域を覆うために、マス
クとしてフォトレジストを用いることは困難である。フ
ォトレジストは高温で劣化するようになる。そのため、
銅の接続の特徴はしばしば最近開発されているダマシー
ン法(damascene method)により形成される。
【０００９】基板の表面とその上にある誘電体の表面と
の間のビアを形成するダマシーン法を以下に説明する。
下にある基板表面は最初は酸化物のような誘電体に完全
に覆われている。そしてパターン化されたフォトレジス
トのプロフィールが酸化物上に形成される。そのレジス
トプロフィールは、そのビアが形成されるべき酸化物中
の領域に対応するフォトレジストにおいて開口部か穴を
有する。残されることになる酸化物の他の領域は、フォ
トレジストで覆われている。フォトレジストで覆われて
いる誘電体は、エッチングされてフォトレジスト中の穴
の下にある酸化物が除去される。そしてフォトレジスト
が剥離される。続いてＣＶＤ銅がビアを充填するために
用いられる。この時点では酸化物から成る層がそれを貫
通する銅ビアと共に基板表面にあることになる。余分な
銅は従来からよく知られている化学的機械的研磨（ＣＭ
Ｐ）で除去される。
【００１０】接着とエッチングの困難以外に、選択され
たＩＣの外形が小さいという特徴があるとき、基板上あ
るいはビア内へ、アルミニウム堆積のための従来のプロ
セスを用いて銅を堆積することもまた問題である。すな
わち、配線とＩＣの層間誘電体の接続とにおいて、アル
ミニウムの代わりに銅を使用するために新しい堆積プロ
セスが開発されている。ギャップを満たす能力が乏しい
ので、直径の小さいビアを充填するために金属、すなわ
ちアルミニウムまたは銅をスパッターリングすることは
実際的ではない。銅を堆積するために、まず物理気相成
長（ＰＶＤ）技術が、次に化学気相成長（ＣＶＤ）技術
が、工業的に開発されている。ＰＶＤ技術により、ＩＣ
表面は銅の蒸気に曝露され、銅がその表面に濃縮され
る。その技術は表面に関しては選択的ではない。銅が金
属表面に堆積されるべきときには、隣接した非導電性表
面はマスクされるか、あるいはその後のプロセスステッ
プでエッチングしてきれいにされなければならない。先
に述べたように、フォトレジストマスクと他の隣接ＩＣ
構造は、典型的に、銅が気化する高温でダメージを受け
る。ＣＶＤ技術はどの表面に銅が成長するかについてよ
り選択的であるので、ＰＶＤ技術より進歩している。Ｃ
ＶＤ技術は金属表面および銅蒸気との間の化学反応によ
って金属表面に銅を堆積させているので、選択的であ
る。
【００１１】典型的なＣＶＤプロセスでは、銅はリガン
ドまたは有機化合物と結合させて、揮発性の銅を作製す
る。すなわち、銅は蒸発してガスとなる化合物中の元素
となる。 集積回路の選択された表面、例えば、拡散バ
リアー材料が高温環境下で銅ガスに曝される。銅ガス化
合物が分解すると、銅は選択された表面に残される。Ｃ
ＶＤプロセスでは、いくつかの銅ガス化合物が利用可能
である。銅ガス化合物の配置は少なくとも部分的に、銅
の残渣が選択された表面に接着する能力に影響を与える
ことが一般的に認知されている。
【００１２】Norman et al.(USP 5,085,731)は、導電性
表面に銅を堆積する前駆物質を開示している。これらの
前駆物質は非金属表面にではなく金属導電性表面に、選
択的に銅を堆積するように化学的に反応する。しかしな
がら、そのＣＶＤプロセスが長く続くと、ＣＶＤ銅の付
与は典型的に選択的でなくなる。ある期間後、銅は最終
的に非導電性表面に蓄積され始める。一旦銅層が非導電
性表面に形成されると、導電性表面および非導電性表面
における銅の堆積成長速度は実質的に同じになる。
【００１３】本発明は、かかる問題点を解決するための
ものであって、その目的は、非導電性表面と共存する導
電性表面にＣＶＤ銅を選択的に堆積する方法および接着
性導電体界面を提供することにある。
【００１４】
【課題を解決するための手段】本発明による銅の選択堆
積方法は、それぞれの選択された導電性表面と非導電性
表面とを含む選択された集積回路（ＩＣ）表面に銅（Ｃ
ｕ）を選択堆積する方法であって、該方法は、ａ）それ
ぞれの選択された該導電性表面と非導電性表面をイオン
に曝露することにより、該選択された導電性表面と非導
電性表面における銅膜の堆積速度の変化を促進するステ
ップと、ｂ）それぞれの選択された該導電性表面と該非
導電性表面をエッチングして、該非導電性表面上の汚染
物質と不用なＩＣ材料とを除去するステップと、ｃ）ス
テップａ）で曝露されたそれぞれの選択された該導電性
表面と該非導電性表面にＣＶＤ法により銅膜を堆積し
て、該導電性表面に該非導電性表面よりも厚い銅層を形
成するステップと、を包含しており、そのことにより上
記目的が達成される。
【００１５】前記ステップａ）からｃ）が複数回繰り返
されて、それぞれの選択された表面に複数回銅を選択堆
積し、前記ステップｂ）で前記非導電性表面から除去さ
れる前記不用なＩＣ材料は銅であって、このことによ
り、該非導電性表面に銅が存在しない状態に維持しつ
つ、該導電性表面の上の該銅層を連続的に厚くすること
が好ましい。
【００１６】前記ステップｃ）は、単原子層分より少な
い銅層が前記非導電性表面に形成されるまで、それぞれ
選択された表面への銅の堆積を含み、さらに、以前に該
ステップｃ）で該非導電性表面に蓄積された該銅が除去
されるまで、それぞれの選択された表面が前記ステップ
ｂ）でエッチングされることを包含することが好まし
い。
【００１７】前記ステップｃ）が、前記非導電性表面に
あらかじめ決められた厚さの銅が蓄積されるまで、それ
ぞれの選択された表面への銅の堆積を含み、以前にステ
ップｃ）で該非導電性表面に蓄積された該銅が除去され
るまで、ステップｂ）でそれぞれの選択された表面がエ
ッチングされ、あらかじめ決められた厚さが選択され、
ステップａ）からｃ）までの１堆積サイクルの後、銅の
最大厚さが該導電性表面に蓄積され、このことにより、
銅の堆積プロセスの該選択性が最適化されることが好ま
しい。
【００１８】前記ステップａ）は不活性ガスからソース
イオンを生成することを含み、このことにより、該イオ
ンと該選択された表面との間の化学反応を最小限にする
ことが好ましい。
【００１９】前記不活性ガスがＡｒ、Ｈｅ、Ｎｅ、Ｋ
ｒ、Ｈ2、Ｎ2およびＸｅからなる群から選択されること
が好ましい。
【００２０】前記ステップａ）は、ソースイオンが一般
的に１５０ｅＶ以下のエネルギーレベルを有し、前記非
導電性表面の平滑さを制御し、前記ステップｂ）におけ
る非導電性表面材料の該エッチングを最小限にすること
が好ましい。
【００２１】前記導電性表面がＴｉＮ、ＴｉＯＮ、Ｔｉ
ＳｉＮ、ＴａＳｉＮ、ＴａＮ，ＴｉＷ、ＴｉＷＮ、Ｍｏ
およびＷＮからなる群から選択され、Ｃｕをバリア材料
上に堆積してＣｕの該導電性表面のＩＣの領域への該拡
散を防ぐことが好ましい。
【００２２】前記導電性表面がＡｌ、Ｃｕ、ＷおよびＴ
ｉからなる該群から選択され、このことにより、ＣＶＤ
Ｃｕが金属表面に選択堆積することが好ましい。
【００２３】前記非導電性表面がＴＥＯＳ酸化珪素、Ｂ
Ｎ、ＳｉＢＮ、ＳｉＮ、フッ素含有酸化珪素、酸化珪素
およびポリマーからなる群から選択されることが好まし
い。
【００２４】銅に代わる金属が選択された前記導電性表
面に選択堆積され、前記ステップｃ）がＷ、Ａｌおよび
Ｔｉからなる群から選択される該ＣＶＤ金属の代替物を
含むことが好ましい。
【００２５】前記ステップａ）が１０ｍＴｏｒｒより低
い低圧環境下に前記選択された表面を曝露し、このこと
により、前記イオンが異方性であることが好ましい。
【００２６】本発明による銅の選択堆積方法は、選択的
に銅を堆積し、ＩＣ誘電体層に接続スタッドを形成する
方法であって、該ＩＣが、導電性表面を有する導電性接
続領域を含む第１のＩＣ表面と、非導電性表面を有する
第２のＩＣ表面と、該非導電性表面および該導電性表面
との間に位置し垂直な壁を有するビアとを有し、該ビア
の底面が該導電性表面であり、該方法は、ａ）該非導電
性表面と該導電性表面とをイオンに曝露することにより
該導電性表面と該非導電性表面における銅膜の堆積速度
の変化を促進するステップと、ｂ）該ステップａ）で曝
露されたそれぞれの該導電性表面と該非導電性表面をエ
ッチングして該非導電性表面上の汚染物質と不用なＩＣ
材料とを除去するステップと、ｃ）単原子層分より少な
い銅が該非導電性表面に蓄積されるまで、該ステップ
ａ）で曝露された該導電性表面と該非導電性表面および
該ビアの該壁にＣＶＤ法により銅膜を堆積するステップ
と、ｄ）該ビアが実質的に銅で満たされるまで、該ステ
ップａ）から該ステップｃ）が繰り返され、このことに
より、隣接する非導電性表面をマスクすることなしに誘
電体層に銅界面が形成されるステップと、を包含してお
り、そのことにより、上記目的が達成される。
【００２７】前記銅スタッドが、前記ステップｄ）での
前記ビア壁上での銅の連続的な堆積によって主に形成さ
れ、このことにより、スタッドを形成するために用いら
れる銅堆積プロセスが促進されることが好ましい。
【００２８】前記ステップｂ）が１０ｍＴｏｒｒより低
い低圧環境下で前記イオンエッチングを行うことを含
み、このことにより、該異方性のイオンの流れが前記ビ
ア壁上に形成された銅のエッチングを最小限にし、さら
に、該銅スタッドの該形成を促進することが好ましい。
【００２９】前記ビアの垂直壁表面は非導電性であっ
て、このことにより、前記ステップｃ）において、前記
ビア壁上に堆積される前記銅は最初に前記非導電性表面
に堆積されることが好ましい。
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】以下、本発明の作用を説明する。
【００３５】本発明によると、非導電性表面（例えば非
金属表面）と共存する導電性表面（例えば金属表面）に
ＣＶＤ銅を選択的に堆積する方法が提供される。本発明
の銅の堆積方法は、導電性表面と非導電性表面の両方を
不活性ガスの低エネルギーイオンエッチングによって調
製するステップを含む。このエッチングは導電性表面の
銅の堆積を促進し、非導電性表面への銅の堆積を抑制す
る。従って、エッチングされた表面に銅を堆積すると、
導電性表面には銅が厚く堆積され、非導電性表面には薄
く銅が堆積される。この後、非導電性表面に堆積された
銅が除去されるまで再度上記エッチングを行った後、銅
を堆積ることによって、導電性表面にのみ、選択的に銅
を堆積することが出来る。本願明細書において、この選
択的な堆積を「選択堆積」と呼ぶ。
【００３６】
【発明の実施の形態】以下、本発明による銅の選択堆積
方法の一実施例を図面を参照して詳細に説明する。図１
は選択された集積回路（ＩＣ）表面の選択銅堆積の方法
におけるステップを示すフローチャートである。ステッ
プ１０はＩＣの選択された領域に付与する導電性表面お
よび非導電性表面を含む選択された表面を提供する。ス
テップ１２では、それぞれの選択された表面をイオン源
に曝す。ステップ１４ではそれぞれの選択された表面を
エッチングして、非導電性表面に集められた汚染物質お
よび不用なＩＣ材料を除去する。ステップ１６ではステ
ップ１２で曝露されたそれぞれの選択された表面にＣＶ
Ｄ銅を付与し、導電性表面に比較的厚い銅層を形成し、
非導電性表面に比較的薄い銅層を形成する。ステップ１
８は製品、すなわちステップ１２において選択された表
面が曝露されることによって、銅の堆積速度の変化が促
進されたＩＣである。
【００３７】選択された表面はイオン源に曝露されてお
り、このことによりその表面がエッチングされる。いく
つかの実施例において、ステップ１２および１４は組み
合わせられる。導電性表面をエッチングすることはＣＶ
Ｄ銅の付与を促進する。一方、非導電性表面をエッチン
グすることは銅が堆積することを抑制する。図２は本願
発明のイオン曝露を伴う場合と伴わない場合との両方に
おいて、ＴＥＯＳ表面およびＴｉＮ表面に堆積する銅の
選択性を示すグラフである。このグラフは一方の軸には
堆積する銅の厚さを表し、もう一方の軸には堆積する時
間を示す。この曲線において最初の約１００秒間が最も
興味深い。表面がＴＥＯＳあるいはＴｉＮのいずれで
も、一旦銅が表面に形成され始めると、その堆積速度は
実質的には同じである。イオン曝露を行う前では、導電
性表面と非導電性表面の両表面におけるＣＶＤ銅の堆積
速度は実質的に同じである。例えば３００秒の時、ＴＥ
ＯＳ（非導電性）上に堆積した銅の厚さは、ＴｉＮ（導
電性）上での厚さと実質的に同じであり、その厚さは約
１４００〜１５００Åである。イオン源による処理の
後、ＴＥＯＳ上に堆積する銅の厚さは約３００Å減少
し、ＴｉＮ上では約５００Å増加する。あるいは、３０
０秒の時、イオンガンによる処理後、ＴＥＯＳ表面に対
するＴｉＮ表面の堆積厚さの比は０．９（１４５０Å／
１６００Å）から１．４４（１９５０Å／１３５０Å）
に変化するのである。
【００３８】図１に戻って、好適な実施態様においてス
テップ１２から１６は複数回繰り返され、銅はそれぞれ
の選択された表面に複数回選択堆積する。ステップ１４
で非導電性表面から除去される不用なＩＣ材料は銅であ
り、このことによって非導電性表面に銅が存在しない状
態を維持しつつ、導電性表面の銅層は連続的に厚くされ
る。すなわち、銅層が希望の厚さになるまで、導電性表
面の銅層は図１に示されているような方法を繰り返すこ
とによって形成される。そのプロセスがステップ１４を
越えて繰り返される度に、非導電性表面に蓄積されてい
る銅が除去されるまで表面がエッチングされる。このよ
うにして、最終製品は導電性表面に形成された銅層を有
し、非導電性表面に銅層を実質的に有さない。幾つかの
プロセスにおいて、最終のエッチングステップは非導電
性表面から銅を除去するために必要とされるだろう。
【００３９】ある実施態様において、ステップ１６は単
原子層より少ない銅層が非導電性表面に蓄積されるま
で、それぞれの選択された表面に銅が堆積することを含
む。そしてそれぞれの選択された表面は、前のステップ
１６で非導電性表面に蓄積された銅が除去されるまで、
（次のサイクルの）ステップ１４でエッチングされる。
幾つかの状況において、ちょうど銅が非導電性表面に蓄
積し始めるときに、銅の堆積を停止する場合、そのプロ
セスは最も選択的である。
【００４０】他の実施態様では、非導電性表面にあらか
じめ決められた厚さの銅が蓄積されるまで、ステップ１
６はそれぞれの選択された表面に銅を堆積することを含
む。ステップ１２から１６の１つの堆積サイクルの後に
銅の最大の厚さが導電性表面に蓄積されるように、その
あらかじめ決められた厚さは経験的なデータから選択さ
れる。そしてこのことによって、銅の堆積プロセスの選
択性は最適化される。銅の堆積プロセスの目的は、ステ
ップ１４で非導電性表面から銅が除去された後、導電性
表面に最大厚さの銅を蓄積することである。ステップ１
６でどれくらいの銅が堆積しているか、および非導電性
表面がエッチングされるステップ１４でどれくらいの銅
が除去されているかに、導電性表面における銅の厚さは
依存している。幾つかの状況下で、ステップ１２から１
６までの１堆積サイクル後の導電性表面における銅の全
蓄積量は、ステップ１６における非導電性表面に単原子
層より多い銅が蓄積することを許容することによって最
適化される。
【００４１】図２にもどって、曲線Ａはイオン調製され
たＴＥＯＳ表面に堆積する銅の厚さを示している。その
プロセスの約１００秒まで、銅はＣＶＤ銅環境下におい
て堆積しないことがわかる。曲線Ｂはイオン調製された
ＴｉＮ表面に堆積する銅の厚さを示す。１００秒で約５
００Åの銅が堆積することがわかる。本実施例より、本
願発明の方法は、その表面を繰り返しイオンガンに曝露
し、続いてＣＶＤ銅に１００秒曝露するということがわ
かる。このように５０００Åの厚さの銅は図１に示され
るプロセスの約１０サイクル後にＴｉＮ層上に形成され
る。これら１０サイクルの最後には、ＴＥＯＳ表面の銅
層の厚さはおよそ零になる。
【００４２】図１にもどって、ステップ１２が不活性ガ
スからイオン源を生じることを含むことは本願発明の特
徴であり、このことによってイオンと選択された表面と
の間の化学反応は最小限にされる。その不活性ガスは、
Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｈ2、Ｎ2およびＸｅからなる
群から選択される。そのプロセスに対して単に力学的エ
ネルギーを供給するいずれかのイオンか、化学的に汚染
物質と反応しその表面から汚染物質を除去する酸素のよ
うな反応性イオンに曝露されることにより、一般的に、
汚染物質と不用な化合物は表面からエッチングされる。
不活性ガスイオンは元来のものでない化合物を比較的少
量表面に残すので、不活性ガスイオンが効果的であると
信じられるが、これによって限定されるものでない。汚
染物質が除去された後、導電性表面は反応性であり、す
ぐに銅分子と結合するが、一方、非導電性表面は銅と反
応しようとしない安定な化合物から成る。以下に述べる
ように、本願発明において使用される不活性イオンは、
一般的に低いパワーレベルである。選択された表面に衝
突するイオンのエネルギーは最小限なので、イオンに曝
露された結果起こるかもしれない全ての化学反応は、最
小限に抑制される。
【００４３】一般的に１５０ｅＶより低いレベルのエネ
ルギーを持ち、非導電性表面の平滑さを制御し、ステッ
プ１４において非導電性表面のエッチングを最小限にす
る、ソースイオンをステップ１２が含むこともまた本発
明の特徴である。ステップ１４はイオンのエネルギーレ
ベルを増加させることによってもっと速く行うことがで
きる。しかし、エッチングのエネルギーが高いほど、表
面からＩＣ材料が多く除去される傾向がある。ステップ
１４で非導電性表面から銅が除去されるとき、表面のダ
メージを最小にすることが望まれる。高エネルギーのイ
オンが使用されるほど、銅は速く除去されるが、表面が
粗くなる。表面が粗いと、その後のエッチングステップ
で銅を除去するのが困難になる。さらに、余分な表面が
除去されると、回路の電気特性は時々有害な影響を受け
る。
【００４４】本願発明の方法はＴｉＮ、ＴｉＯＮ、Ｔｉ
ＳｉＮ、ＴａＳｉＮ、ＴａＮ、ＴｉＷ、ＴｉＷＮ、Ｍｏ
およびＷＮからなる群から選択された導電性表面に適用
され、このことによってＣｕはバリア材料上に堆積し、
導電性表面のＩＣ領域にＣｕが拡散することを阻止す
る。同様に、その方法はＡｌ、Ｃｕ、ＷおよびＴｉから
なる群から選択される導電性表面にも適用され、このこ
とによってＣＶＤ銅は金属表面に選択堆積する。本願発
明の方法はたいていの金属、あるいは金属性の表面材料
に効果的である。
【００４５】本願発明の方法はＴＥＯＳ酸化物、ＢＮ、
ＳｉＢＮ、ＳｉＮ、フッ素酸化物、酸化珪素およびポリ
マーからなる群から選択される非導電性表面に適用され
る。一般的にその方法はＩＣプロセスに用いられる、た
いていの絶縁性のバリアー材料および電気的に不活性な
バリアー材料に関して効果的である。
【００４６】図３は、銅を選択的に選択堆積してＩＣ誘
電体層間に接続スタッドを形成する方法のステップを示
すフローチャートである。ステップ２０は導電性表面を
有する導電性接続領域を含む第１のＩＣ表面と、第１の
表面に非導電性表面領域を有する第２のＩＣ表面と、非
導電性表面と導電性表面との間に位置し垂直な壁を有す
るビアを有するＩＣを提供する。ステップ２２では非導
電性表面および導電性表面をイオン源に曝露する。ステ
ップ２４はステップ２２で曝露された表面をエッチング
して、非導電性表面に集められた汚染物質および不用な
ＩＣ材料を除去する。およそ単原子層よりも少ない銅が
非導電性表面に蓄積されるまで、ステップ２６ではステ
ップ２２で曝露された表面およびビアの壁にＣＶＤ銅を
付与する。ステップ２８はそのビアが銅で満たされてい
るかどうかを決定し、もし満たされていなければ、その
プロセスはステップ２２に戻り、イオン曝露を繰り返
す。すなわち、ステップ２２から２６はそのビアが実質
的に銅で満たされるまで繰り返される。そのビアが銅で
満たされると、そのプロセスはステップ３０に進む。ス
テップ３０は製品、すなわち誘電体層間に銅界面を有
し、隣接する非導電性表面をマスクすることなく形成さ
れたＩＣである。
【００４７】図３で述べたように、ビア、あるいは他の
ＩＣ構造を銅で満たす原理は図１で先に述べたのと本質
的に同じである。第１の表面のビアの底の導電性表面お
よび第２の表面においてビアを囲んでいる非導電性表面
は、銅の堆積に続いて行われるイオンエッチングのサイ
クルに曝露される。銅が導電性表面に連続層状に形成さ
れるにつれて、そのビアは満たされる。銅が第２の表面
の非導電性表面に蓄積し始めるまで、それぞれのサイク
ルにおいて、ＣＶＤ銅は付与される。銅の堆積ステップ
後に、ビアのまわりの非導電性表面に蓄積された銅は、
その後のエッチングステップにおいて除去される。エッ
チングステップの間に銅は導電性表面からも除去される
が、全体の結果として、非導電性表面にではなく導電性
表面に銅が蓄積するということが言える。
【００４８】発明の好適な実施態様において、銅スタッ
ドはステップ２８において主にビア壁上の連続的な銅の
堆積から形成され、このことによって、スタッドを形成
するために用いられる銅の堆積プロセスが促進される。
本願発明の堆積方法はパターン依存性があることがわか
る。もしビアが十分大きければ、先に図１を参照しなが
ら述べたように、銅は導電性表面に形成され、ビアを満
たす。しかしながら、たいていのＩＣビアは比較的小さ
く、直径１ミクロンよりかなり小さい。本願発明の方法
が小さいビアに用いられると、ＣＶＤ銅はビア壁ととも
に導電性表面および非導電性の第２のＩＣ表面にも付与
される。一般的に、ステップ２２に用いられるイオン源
は少なくとも部分的には異方性である。導電性表面と第
２のＩＣ表面はイオンの流れに対して垂直であるが、ビ
ア壁はイオンの流れに対して平行である。ステップ２４
で表面がエッチングされると、ビア壁上に蓄積された銅
は垂直表面の銅よりも少ない量だけ除去される。
【００４９】ビア壁上での成長の利点をさらに得るため
に、ステップ２４は約１０ｍＴより低い低圧環境下でイ
オンエッチングを行うことを含む。このことよって異方
性のイオンの流れはビア壁上に形成される銅のエッチン
グを最小限にし、さらに銅スタッドの形成を促進する。
当該分野で知られているように、低圧環境はランダムに
衝突するイオンの数を最小限にし、続いてイオンの流れ
方向をランダムにする。イオンの流れが異方性のままで
あることを、低圧環境は保証する。
【００５０】多くの状況下で垂直なビア壁は、拡散バリ
ア材料から形成される。ビア中の銅とビアの底にある半
導体表面とを電気的に接続する必要があるので、典型的
には拡散バリア材料は導電性である。拡散バリアは、第
１の表面と第２の表面との間の周辺ＩＣ材料の領域への
銅のマイグレーションが起こることを阻止する。たと
え、周りの材料が電気的な絶縁体であっても、絶縁体か
ら半導体材料への銅のマイグレーションは時々連続して
起こり、設計された半導体の導電特性を変える。銅のマ
イグレーションを問題にするとき、拡散バリア材料はビ
ア壁に沿って必要とされる。しかし、幾つかの状況下で
銅のマイグレーションは問題ではなく、拡散バリアは必
要とされない。ビアの垂直な壁の表面が非導電性である
ことは本願発明の特徴であり、このことによって、ステ
ップ２６でビア壁上に堆積する銅は、最初、非導電性の
表面に堆積する。先に示したように、ビア壁はイオンの
流れに平行であるので、表面は比較的イオンによって影
響を受けない。それ故、ステップ２４で行われる初期の
エッチングは、ビア壁が非導電性であるときでもビア壁
上での銅の堆積を抑制しない。結果として、イオンの流
れの方向に対して垂直な表面においてと同様、非導電性
のビア壁上での銅の堆積は抑制されない。
【００５１】図４から６は、ＩＣ上の銅の選択堆積から
形成されるＩＣ上において完成された接着性導電体界面
を形成する方法のステップを示している。図４はＩＣ材
料の導電性表面４０およびＩＣ材料の非導電性表面４２
を含むＩＣを示している。表面４０と４２は矢印４４に
よって表される不活性ガスのイオン源に曝露されてい
る。イオン４４は表面４０および４２をエッチングす
る。表面４０および４２のエッチングされた領域は、表
面４０および４２上の領域４６によって表されている。
【００５２】図５は１回の堆積サイクル後の図４のＩＣ
を示している。それぞれの堆積サイクルでは導電性表面
４０および非導電性表面４２の両方が低エネルギー不活
性ガスイオン源４４に曝露され、表面４０と４２をエッ
チングし（図４）、その後ＣＶＤ銅を付与することによ
って比較的薄い銅層４８を非導電性表面４２に堆積し、
比較的厚い銅層５０を導電性表面４０に堆積する。表面
４０と４２は後の堆積サイクルで次にエッチングされる
とき、薄い銅層４８は非導電性表面４２から除去され
る。厚い銅層５０の一部もまた同じエッチング期間に除
去される。しかしながら、非導電性表面４２に堆積され
ない一方で、導電性表面４０に銅が蓄積されるというこ
とが一般的な結果である。
【００５３】図６は導電性表面４０の上にもう１層の銅
層５２をさらに含む図５のＩＣを示す。銅層５２は繰り
返し堆積サイクルによって形成される。このことによっ
て銅は選択的に導電性表面４０および非導電性表面４２
上に堆積し、導電性表面４０および他のＩＣ領域の間に
接続を形成する。典型的に銅層５２は、同じ誘電体層上
の他の導電性表面（不図示）に表面４０を電気的に接続
するために用いられる銅で満たされたトレンチ（溝）で
ある。あるいは、銅層５２は、導電性表面４０を他の層
上の導電性表面（不図示）に接続するために用いられる
銅で満たされたビアである。いくつかの状況下では、最
後の堆積サイクルの後に最終のエッチング１回が行わ
れ、非導電性表面４２から残っている銅が除去される。
【００５４】銅界面を伴うＩＣｓの開発を進めるには、
銅をもっと効果的に堆積する方法を発見することが必要
とされる。本願発明は、導電性表面と非導電性表面とが
共存している表面に、ＣＶＤ銅の選択性を増加させる方
法を開示している。スタッドや配線のような接続構造を
形成するためにＣＶＤ銅を付与する比較的単純な方法も
また開示している。表面をイオンの流れに曝露すること
によって、導電性表面における銅の成長は促進され、非
導電性表面における銅の成長は抑制される。本願発明の
方法においては、非導電性表面をマスクする必要がな
い、また、銅が自然に蓄積される表面から銅の厚い層を
エッチングするプロセスをＩＣは受ける必要がない。銅
の厚い層は典型的に比較的高温で除去されるので、本願
発明の他の方法は周りのシリコンやフォトレジストに対
してあまり破壊的でない。
【００５５】本願発明の他の実施態様において、銅以外
の金属は選択された表面に選択堆積される。本願発明
は、特にＣＶＤ銅を適用するために開発されたが、その
方法は選択されたＩＣ表面に選択堆積する銅に代わる金
属に効果的であり、その結果ステップ１６は、 Ｗ、Ａ
ｌおよびＴｉからなる群から選択される代わりのＣＶＤ
金属を含む。典型的に、上記の金属は本願発明の方法を
用いなくても効果的に堆積することができる。しかしな
がら、ある状況下で選択的な堆積を増大させるために、
本願発明の方法はこれらの金属に用いられる。
【００５６】また、他の実施態様において、本願発明
は、ダマシーン法によって形成されるビアを銅で満たす
ときにも付与される。銅の堆積が望まれない隣接した非
導電性表面に対して多くの予防措置を行う必要なしに、
ビア中で銅は堆積する。対応するスタッドとともにビア
構造を特に説明したが、本願発明はトレンチを含む全て
のダマシーン構造や、ビアおよびトレンチを含む２重の
ダマシーン構造にも付与される。
【００５７】
【発明の効果】上述したように、本発明によれば、導電
性および非導電性ＩＣ表面に選択的に銅を堆積する方法
が提供される。従って、非導電性表面をマスクしたり、
あるいは本質的なエッチングプロセスを行って非導電性
表面から銅を除去する必要なしに、ＩＣ表面に銅を選択
的に堆積することができる。また、本発明によれば、銅
の接続、スタッドおよび配線が隣接する非導電性表面を
保護するためのダマシーンプロセスを使用する必要がな
い。また、本発明によれば、その表面に堆積する銅の選
択性を改良するために、ＣＶＤ銅の付与に先だって、導
電性および非導電性表面の両方を調製する方法が提供さ
れる。本発明の他の実施例や他の応用例は当該分野の当
業者によってなされるだろう。
【図面の簡単な説明】
【図１】選択されたＩＣ表面への選択銅堆積方法におけ
るステップを示すフローチャートである。
【図２】本願発明のイオン曝露を伴う場合と伴わない場
合の両方のＴＥＯＳとＴｉＮ表面に堆積する銅の選択性
を示すグラフである。
【図３】銅を選択的に堆積してＩＣ誘電体層間の接続ス
タッドを形成する方法におけるステップを示すフローチ
ャートである。
【図４】ＩＣ上の銅の選択堆積から形成されるＩＣ上に
おいて完成された接着性銅導電体界面を形成するステッ
プを示す図である。
【図５】ＩＣ上の銅の選択堆積から形成されるＩＣ上に
おいて完成された接着性銅導電体界面を形成するステッ
プを示す図である。
【図６】ＩＣ上の銅の選択堆積から形成されるＩＣ上に
おいて完成された接着性銅導電体界面を形成するステッ
プを示す図である。
【符号の説明】
４０ ＩＣ材料の導電性表面 ４２ ＩＣ材料の非導電性表面 ４４ イオン ４８ 薄い銅層 ５０ 厚い銅層 ５２ 銅層
フロントページの続き (72)発明者 ローレンス ジェイ． チャレニイスキ ー アメリカ合衆国 ワシントン 98682, バンクーバー， エヌイー 227ティ ーエイチ アベニュー 8115 (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607, カマス， エヌダブリュー トロート コート 2215 (56)参考文献 特開 平６−236879（ＪＰ，Ａ) 特開 平７−7078（ＪＰ，Ａ) 特開 平８−107144（ＪＰ，Ａ) 特開 平５−259110（ＪＰ，Ａ) 特開 平６−224309（ＪＰ，Ａ) 特開 平８−264535（ＪＰ，Ａ) 特開 平８−260131（ＪＰ，Ａ) 特開 平８−222568（ＪＰ，Ａ) 特開 平８−172131（ＪＰ，Ａ) 特開 平８−139092（ＪＰ，Ａ) 特開 平８−139090（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/285 H01L 21/28 301 H01L 21/3205

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 それぞれの選択された導電性表面と非導
    電性表面とを含む選択された集積回路（ＩＣ）表面に銅
    （Ｃｕ）を選択堆積する方法であって、該方法は、 ａ）それぞれの選択された該導電性表面と非導電性表面
    をイオンに曝露することにより、該選択された導電性表
    面と非導電性表面における銅膜の堆積速度の変化を促進
    するステップと、 ｂ）それぞれの選択された該導電性表面と該非導電性表
    面をエッチングして、該非導電性表面上の汚染物質と不
    用なＩＣ材料とを除去するステップと、 ｃ）ステップａ）で曝露されたそれぞれの選択された該
    導電性表面と該非導電性表面にＣＶＤ法により銅膜を堆
    積して、該導電性表面に該非導電性表面よりも厚い銅層
    を形成するステップと、を包含する方法。
  2. 【請求項２】 前記ステップａ）からｃ）が複数回繰り
    返されて、それぞれの選択された表面に複数回銅を選択
    堆積し、前記ステップｂ）で前記非導電性表面から除去
    される前記不用なＩＣ材料は銅であって、このことによ
    り、該非導電性表面に銅が存在しない状態に維持しなが
    ら、該導電性表面の上の該銅層を連続的に厚くする、請
    求項１に記載の方法。
  3. 【請求項３】 前記ステップｃ）は、単原子層分より少
    ない銅層が前記非導電性表面に形成されるまで、それぞ
    れ選択された表面への銅の堆積を含み、さらに、以前に
    該ステップｃ）で該非導電性表面に蓄積された該銅が除
    去されるまで、それぞれの選択された表面が前記ステッ
    プｂ）でエッチングされることを包含する、請求項２に
    記載の方法。
  4. 【請求項４】 前記ステップｃ）が、前記非導電性表面
    にあらかじめ決められた厚さの銅が蓄積されるまで、そ
    れぞれの選択された表面への銅の堆積を含み、以前にス
    テップｃ）で該非導電性表面に蓄積された該銅が除去さ
    れるまで、ステップｂ）でそれぞれの選択された表面が
    エッチングされ、あらかじめ決められた厚さが選択さ
    れ、ステップａ）からｃ）までの１堆積サイクルの後、
    銅の最大厚さが該導電性表面に蓄積され、このことによ
    り、銅の堆積プロセスの該選択性が最適化される、請求
    項２に記載の方法。
  5. 【請求項５】 前記ステップａ）は不活性ガスからソー
    スイオンを生成することを含み、このことにより、該イ
    オンと該選択された表面との間の化学反応を最小限にす
    る、請求項１に記載の方法。
  6. 【請求項６】 前記不活性ガスがＡｒ、Ｈｅ、Ｎｅ、Ｋ
    ｒ、Ｈ2、Ｎ2およびＸｅからなる群から選択される請求
    項５に記載の方法。
  7. 【請求項７】 前記ステップａ）は、ソースイオンが一
    般的に１５０ｅＶ以下のエネルギーレベルを有し、前記
    非導電性表面の平滑さを制御し、前記ステップｂ）にお
    ける非導電性表面材料の該エッチングを最小限にする、
    請求項１に記載の方法。
  8. 【請求項８】 前記導電性表面がＴｉＮ、ＴｉＯＮ、Ｔ
    ｉＳｉＮ、ＴａＳｉＮ、ＴａＮ，ＴｉＷ、ＴｉＷＮ、Ｍ
    ｏおよびＷＮからなる群から選択され、Ｃｕをバリア材
    料上に堆積してＣｕの該導電性表面のＩＣの領域への該
    拡散を防ぐ、請求項１に記載の方法。
  9. 【請求項９】 前記導電性表面がＡｌ、Ｃｕ、Ｗおよび
    Ｔｉからなる該群から選択され、このことにより、ＣＶ
    ＤＣｕが金属表面に選択堆積する、請求項１に記載の方
    法。
  10. 【請求項１０】 前記非導電性表面がＴＥＯＳ酸化珪
    素、ＢＮ、ＳｉＢＮ、ＳｉＮ、フッ素含有酸化珪素、酸
    化珪素およびポリマーからなる群から選択される、請求
    項１に記載の方法。
  11. 【請求項１１】 銅に代わる金属が選択された前記導電
    性表面に選択堆積され、前記ステップｃ）がＷ、Ａｌお
    よびＴｉからなる群から選択される該ＣＶＤ金属の代替
    物を含む、請求項１に記載の方法。
  12. 【請求項１２】 前記ステップａ）が１０ｍＴｏｒｒよ
    り低い低圧環境下に前記選択された表面を曝露し、この
    ことにより、前記イオンが異方性である、請求項１に記
    載の方法。
  13. 【請求項１３】 選択的に銅を堆積し、ＩＣ誘電体層に
    接続スタッドを形成する方法であって、該ＩＣが、導電
    性表面を有する導電性接続領域を含む第１のＩＣ表面
    と、非導電性表面を有する第２のＩＣ表面と、該非導電
    性表面および該導電性表面との間に位置し垂直な壁を有
    するビアとを有し、該ビアの底面が該導電性表面であ
    り、該方法は、 ａ）該非導電性表面と該導電性表面とをイオンに曝露す
    ることにより該導電性表面と該非導電性表面における銅
    膜の堆積速度の変化を促進するステップと、 ｂ）該ステップａ）で曝露されたそれぞれの該導電性表
    面と該非導電性表面をエッチングして該非導電性表面上
    の汚染物質と不用なＩＣ材料とを除去するステップと、 ｃ）単原子層分より少ない銅が該非導電性表面に蓄積さ
    れるまで、該ステップａ）で曝露された該導電性表面と
    該非導電性表面および該ビアの該壁にＣＶＤ法により銅
    膜を堆積するステップと、 ｄ）該ビアが実質的に銅で満たされるまで、該ステップ
    ａ）から該ステップｃ）が繰り返され、このことによ
    り、隣接する非導電性表面をマスクすることなしに誘電
    体層に銅界面が形成されるステップと、 を包含する方法。
  14. 【請求項１４】 前記銅スタッドが、前記ステップｄ）
    での前記ビア壁上での銅の連続的な堆積によって主に形
    成され、このことにより、スタッドを形成するために用
    いられる銅堆積プロセスが促進される、請求項１３に記
    載の方法。
  15. 【請求項１５】 前記ステップｂ）が１０ｍＴｏｒｒよ
    り低い低圧環境下で前記イオンエッチングを行うことを
    含み、このことにより、該異方性のイオンの流れが前記
    ビア壁上に形成された銅のエッチングを最小限にし、さ
    らに、該銅スタッドの該形成を促進する、請求項１４に
    記載の方法。
  16. 【請求項１６】 前記ビアの垂直壁表面は非導電性であ
    って、このことにより、前記ステップｃ）において、前
    記ビア壁上に堆積される前記銅は最初に前記非導電性表
    面に堆積される、請求項１４に記載の方法。
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