JP3501360B2 - Polymer reinforced column grid array - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は一般に半導体パッケ
ージングに関し、特に、チップ・キャリア基板上のカラ
ムをポリマ補強して形成されるセラミック・カラム・グ
リッド・アレイ・パッケージに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates generally to semiconductor packaging, and more particularly to a ceramic column grid array package formed by polymer-reinforcing columns on a chip carrier substrate.
【０００２】[0002]
【従来の技術】セラミック・カラム・グリッド・アレイ
・パッケージは、多くの高性能特定用途向け集積回路及
びマイクロプロセッサ・チップにおいて使用されてい
る。ボンディング、アセンブリ及びテストの一般的な製
造プロセスにおいて、セラミック・カラム・グリッド・
アレイのワイヤ接続は、製造サイクルの終り近くに取り
付けられ、それにより取り扱い上の損傷を最小化する。
カラム・グリッド・アレイ処理に関する問題は、プリン
ト回路カードのリワークの間、グリッド・アレイ・パッ
ケージ上のカラムがパッケージ基板側から外れて、プリ
ント回路カード上に居残ることである。これらのカラム
を除去するために行われる、プリント回路カード上での
複数の局部加熱は、かなりの時間及び労働を要し、ラン
ド剥離を生じることにより、プリント回路カードを損傷
することがある。Ceramic column grid array packages are used in many high performance application specific integrated circuits and microprocessor chips. In the general manufacturing process of bonding, assembly and testing, ceramic column grid
The wire connections of the array are mounted near the end of the manufacturing cycle, thereby minimizing handling damage.
A problem with column grid array processing is that during rework of the printed circuit card, the columns on the grid array package are dislodged from the package substrate side and remain on the printed circuit card. Multiple localized heating on the printed circuit card to remove these columns can be quite time consuming and labor intensive and can damage the printed circuit card by causing land delamination.
【０００３】[0003]
【発明が解決しようとする課題】本発明の目的は、改良
されたセラミック・カラム・グリッド・アレイ、及びカ
ラム・グリッド基板上のカラム・グリッドのワイヤを機
械的に安定化する方法を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide an improved ceramic column grid array and method for mechanically stabilizing the wires of a column grid on a column grid substrate. Is.
【０００４】本発明の別の目的は、カラム・グリッドが
基板側に留まり、プリント回路カード側に残存しないで
リワークされ得る、改良されたカラム・グリッド・アレ
イを提供することである。Another object of the present invention is to provide an improved column grid array in which the column grid remains on the substrate side and can be reworked without remaining on the printed circuit card side.
【０００５】[0005]
【課題を解決するための手段】当業者には明らかな前述
の及び他の目的が、本発明により達成される。１態様で
は、カラム・グリッド・アレイ・ワイヤの取り付け後、
低ガラス転移温度を有するポリマが基板上に被覆され
る。ポリマの硬化の際、ポリマが機械的にカラム・グリ
ッド・アレイ・ワイヤのベースまたはフィレット（fill
et）を補強し、セラミック・カラム・グリッド基板への
ワイヤの取り付けを改良する。ポリマは基板上に注入ま
たはスピン・コーティングされ、ワイヤ・カラムはんだ
材料の融点よりも低い温度で硬化される。プリント回路
カード上に実装されるセラミック・カラム・グリッド・
アレイの除去の際、全てのワイヤ・グリッドがアレイ・
パッケージ側に残存し、カラムはプリント回路カードそ
のものの側には残存しない。The foregoing and other objects apparent to those skilled in the art are achieved by the present invention. In one aspect, after attaching the column grid array wires,
A polymer having a low glass transition temperature is coated on the substrate. Upon curing of the polymer, the polymer mechanically causes the base or fillet of the column grid array wire to fill.
et) to improve the attachment of wires to the ceramic column grid substrate. The polymer is injected or spin coated onto the substrate and cured at a temperature below the melting point of the wire column solder material. Ceramic column grid mounted on a printed circuit card
When removing the array, all wire grids
It remains on the package side, and the column does not remain on the printed circuit card itself.
【０００６】[0006]
【発明の実施の形態】本発明は、セラミック・カラム・
グリッド・アレイ・パッケージング技術を使用する特定
用途向け集積回路及びマイクロプロセッサなどの半導体
パッケージに有用である。本発明は特に、ワイヤ・カラ
ム・グリッド・アレイに好適である。ワイヤ・セラミッ
ク・カラム・グリッド・アレイは、しばしば使用される
パッケージ構造であり、当業者にはその構造を形成する
方法は既知である。ワイヤ・セラミック・カラム・グリ
ッド・アレイは、半導体集積回路のボンディング、アセ
ンブリ、及びテスト製造サイクルの一番最後に取り付け
られ、それにより取扱い上の損傷を最小化する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention relates to a ceramic column
It is useful for semiconductor packages such as application specific integrated circuits and microprocessors that use grid array packaging technology. The invention is particularly suitable for wire column grid arrays. Wire ceramic column grid arrays are a frequently used packaging structure, and those skilled in the art know how to form that structure. The wire ceramic column grid array is installed at the very end of the semiconductor integrated circuit bonding, assembly, and test manufacturing cycle, thereby minimizing handling damage.
【０００７】図１に示されるセラミック・カラム・グリ
ッド・アレイ・モジュール１０は、一般にプリント回路
カードまたはボード４０上に実装される。セラミック・
カラム・グリッド・アレイ・モジュール１０は、チップ
２０を基板またはモジュール３０上のパッド２４上の複
数のソルダ・ボールを介して、基板またはモジュール３
０に固定することにより形成される。基板３０は、デカ
ップリング・コンデンサ２８などの１つ以上の電子素子
２８を有し、これらはパッド２４及びソルダ・ボール２
２を介して、基板３０に電気的に接続される。一部のア
プリケーションでは、ソルダ・ボール２２及びパッド２
４が、エポキシなどのカプセル材２６によりカプセル化
される。熱伝導材料１６がチップ２０の露出面上に付着
され、チップ２０を保護するカバー１４が配置されると
き、チップ２０とキャップまたはカバー１４との間に、
直接熱接触が形成される。一般に、キャップまたはカバ
ー１４を基板またはモジュール３０に固定するために、
カバー・シーラント１８が提供される。基板３０は一般
に、ワイヤ・カラム３２などの入出力手段３２を介し
て、プリント回路カード４０に取り付けらる。図３によ
り明瞭に示されるように、ワイヤ・カラム３２は共融は
んだ３６を用いて、基板上のパッド３４に接着される。
同様に、図３により明瞭に示されるように、グリッド・
アレイのワイヤ・カラムは一般に、共融はんだ３８によ
り、プリント回路カード４０上のカード・ランド４２に
接着される。The ceramic column grid array module 10 shown in FIG. 1 is typically mounted on a printed circuit card or board 40. ceramic·
The column grid array module 10 includes a chip 20 via a plurality of solder balls on pads 24 on a substrate or module 30 to form a substrate or module 3.
It is formed by fixing at 0. The substrate 30 has one or more electronic elements 28, such as decoupling capacitors 28, which include pads 24 and solder balls 2.
2 is electrically connected to the substrate 30. In some applications, solder ball 22 and pad 2
4 is encapsulated by an encapsulant material 26 such as epoxy. Between the tip 20 and the cap or cover 14, when the heat conducting material 16 is deposited on the exposed surface of the tip 20 and the cover 14 protecting the tip 20 is placed,
Direct thermal contact is formed. Generally, to secure the cap or cover 14 to the substrate or module 30,
A cover sealant 18 is provided. The substrate 30 is typically attached to the printed circuit card 40 via input / output means 32, such as a wire column 32. As more clearly shown in FIG. 3, the wire column 32 is bonded to the pad 34 on the substrate using eutectic solder 36.
Similarly, as shown more clearly in FIG.
The wire columns of the array are typically adhered by eutectic solder 38 to card lands 42 on printed circuit card 40.
【０００８】プリント回路カードは通常、有機積層複合
材を含む導電膜の１つ以上の層から形成される。時々、
プリント回路カードのテストの間に故障が発生し、セラ
ミック・カラム・グリッド・アレイ・パッケージ・モジ
ュールをプリント回路カードから除去しなければならな
いことがある。この際、セラミック・カラム・グリッド
・アレイはしばしば、チップ・キャリアまたはモジュー
ル基板上、及び有機プリント回路カード上の両方に、ワ
イヤ相互接続を取り残す。プリント回路カード４０から
カラム・グリッド・アレイ・モジュール１０を除去した
後の結果が、図２に示される。ワイヤ・カラム３２の幾
つかは基板３０に付着され、残りのものはプリント回路
カード４０に付着される。プリント回路カード上に残る
これらのカラムを除去するには、カード側の局部加熱が
必要とされる。カラムはかなりの時間及び労働を要する
プロセスにより除去され、そこでは可搬熱ガス・ツール
が除去サイトを加熱するために使用され、共融はんだ界
面が溶融すると、カラムがバキューム・ノズルにより取
り出される。プリント回路カード上の導体配線剥離によ
るカードの損傷を防止するように、注意が払われなけれ
ばならない。Printed circuit cards are typically formed from one or more layers of conducting films that include organic laminate composites. Sometimes,
During testing of the printed circuit card, a failure may occur and the ceramic column grid array package module may have to be removed from the printed circuit card. In doing so, ceramic column grid arrays often leave wire interconnects both on the chip carrier or module substrate and on the organic printed circuit card. The results after removing the column grid array module 10 from the printed circuit card 40 are shown in FIG. Some of the wire columns 32 are attached to the substrate 30 and the rest are attached to the printed circuit card 40. Local heating on the card side is required to remove these columns that remain on the printed circuit card. The column is removed by a time consuming and labor intensive process in which a portable hot gas tool is used to heat the removal site and when the eutectic solder interface melts, the column is removed by a vacuum nozzle. Care must be taken to prevent damage to the card by stripping the conductor traces on the printed circuit card.
【０００９】ワイヤ・カラム３２の詳細図が図３に示さ
れる。ワイヤ・カラム３２は一般に、２７０℃乃至３０
０℃の範囲の高融点を有するはんだ合金から成る。ワイ
ヤ・カラム材料は、低融点はんだによりぬれ性を有す
る。ワイヤ・カラムを形成する高融点材料は、スズが約
５％乃至約３０％の範囲の、鉛とスズの合金から成る。
約２％乃至３％の銀などの少量の追加の材料が、ワイヤ
・カラムを形成するために使用され得る。或いは、ワイ
ヤ・カラム３２は、約９９％のスズと１％のゲルマニウ
ムの合金、または約９７％のスズと３％の銅の合金など
の、ほぼ純粋な（near solid）スズから成ってもよい。
ワイヤ・カラム３２の直径は、約０．３ｍｍ乃至約０．
５ｍｍの範囲であり、これは超小型電子素子のための良
好な電気相互接続を提供するのに十分である。ワイヤ・
カラム３２の高さは、約１．０ｍｍ乃至約２．５ｍｍの
範囲である。A detailed view of the wire column 32 is shown in FIG. The wire column 32 is typically 270 ° C to 30 ° C.
It consists of a solder alloy having a high melting point in the range of 0 ° C. The wire column material is wettable by the low melting point solder. The refractory material forming the wire column consists of an alloy of lead and tin with tin ranging from about 5% to about 30%.
A small amount of additional material, such as about 2-3% silver, can be used to form the wire column. Alternatively, the wire column 32 may consist of near solid tin, such as an alloy of about 99% tin and 1% germanium, or an alloy of about 97% tin and 3% copper. .
The diameter of the wire column 32 is about 0.3 mm to about 0.
It is in the range of 5 mm, which is sufficient to provide good electrical interconnection for microelectronic devices. Wire
The height of the column 32 is in the range of about 1.0 mm to about 2.5 mm.
【００１０】図３に示されるように、ワイヤ・カラム３
２は共融はんだ３６により、パッド上の基板底面金属系
３４に取り付けられる。同様に、ワイヤ・カラム３２の
他端は、共融はんだ３８により、プリント回路カードの
ランド４２に取り付けられる。共融はんだは、フィレッ
ト（fillet）を形成し、ワイヤ・カラムがパッド３４ま
たはランド４２に突き当たる凹型の接合部を成す。両方
の接合部材３６及び３８に使われる共融はんだは、例え
ば６３／３７の比率のスズ／鉛合金である。勿論、異な
る融点を提供する他の比率のスズ／鉛合金を使用するこ
とも可能である。両方の接合材３６及び３８として、同
一のはんだが使用されるが、異なるはんだ材料がそれぞ
れに対して使用されてもよい。As shown in FIG. 3, the wire column 3
2 is attached to the board bottom metal system 34 on the pad by eutectic solder 36. Similarly, the other end of the wire column 32 is attached by eutectic solder 38 to the land 42 of the printed circuit card. The eutectic solder forms a fillet and forms a concave joint where the wire column abuts the pad 34 or land 42. The eutectic solder used for both joining members 36 and 38 is, for example, a 63/37 ratio tin / lead alloy. Of course, it is also possible to use other ratios of tin / lead alloys that provide different melting points. The same solder is used as both joining materials 36 and 38, but different solder materials may be used for each.
【００１１】モジュールの除去の際の、一般的な故障メ
カニズムは、図４に示されるように、共融はんだ３６が
モジュール・パッド３４の近傍で破壊するか、プリント
回路カードのランド４２の近傍で、共融はんだ接合部３
８が破壊する（図示せず）。A common failure mechanism during module removal is that the eutectic solder 36 breaks near the module pad 34 or near the land 42 of the printed circuit card, as shown in FIG. , Eutectic solder joint 3
8 breaks (not shown).
【００１２】本発明は、図５及び図６に示すように、ワ
イヤ・カラム３２のフィレットを覆うように、薄いポリ
マ被覆５０が追加された、前述と同様に基板に取り付け
られる標準のセラミック・ワイヤ・カラム・グリッド・
アレイを使用する。選択されるポリマは、適切な被覆及
び温度特性を有さなければならない。ポリマ５０は、ワ
イヤ・カラムのフィレットに薄い共形の被覆を提供する
ために、分配またはスピン・コーティング可能でなけれ
ばならない。硬化膜の一般的な厚さは、約５μｍ乃至約
５０μｍの範囲であり、好適な厚さは約５μｍ乃至約１
５μｍである。少量のポリマをカラム・グリッド・アレ
イの１つ以上の隅に注入し、表面張力が材料を広げるこ
とを可能にするなどの、別の被覆方法も、使用され得
る。基板３０は一般にセラミックから成るが、基板への
ポリマの良好な接着が獲得されるならば、有機基板また
はシリコン基板も使用され得る。The present invention provides a standard ceramic wire mounted on a substrate as before, with the addition of a thin polymer coating 50 to cover the fillet of the wire column 32, as shown in FIGS.・ Column grid ・
Use an array. The polymer selected must have the proper coating and temperature properties. The polymer 50 must be distributable or spin coatable to provide a thin conformal coating on the fillet of the wire column. Typical thicknesses of the cured film are in the range of about 5 μm to about 50 μm, with a preferred thickness of about 5 μm to about 1 μm.
It is 5 μm. Other coating methods may also be used, such as injecting a small amount of polymer into one or more corners of the column grid array, allowing surface tension to spread the material. Substrate 30 is generally made of ceramic, although organic or silicon substrates may also be used provided good adhesion of the polymer to the substrate is obtained.
【００１３】使用されるポリマは、カラム・グリッド・
アレイ接続において使用される共融合金の融点以下で硬
化されなければならない。一般に、鉛／スズ共融合金の
融点は、約１８０℃である。従って、ポリマはこの温度
以下で硬化されなければならない。ポリマのガラス転移
温度、すなわちポリマが軟化する温度は、ワイヤ・カラ
ムを形成するために使用される鉛／スズ合金の融点以下
であるべきである。The polymer used is a column grid
It must be hardened below the melting point of the eutectic alloy used in the array connection. In general, the melting point of lead / tin eutectic alloy is about 180 ° C. Therefore, the polymer must be cured below this temperature. The glass transition temperature of the polymer, i.e. the temperature at which the polymer softens, should be below the melting point of the lead / tin alloy used to form the wire column.
【００１４】ポリマ５０は、セラミック基板３０及び金
属パッド３４の下面に良好に接着すべきであり、ワイヤ
・カラム３２を基板パッド３４に接着する鉛／スズはん
だ３６の表面との十分な接着を有するべきである。薄い
ポリマ被覆５０は、カードのリワークの間に、９０／１
０はんだにより接合されたワイヤ・カラムが、溶融共融
合金から分離されないようにする。ポリマ５０はセラミ
ック・カラム・グリッド・アレイに機械的補強を提供
し、ワイヤ・カラム３２が半導体モジュール側にに留ま
り、モジュールが必要に応じて再利用され得ることを保
証する。The polymer 50 should adhere well to the underside of the ceramic substrate 30 and metal pad 34 and has sufficient adhesion to the surface of the lead / tin solder 36 that attaches the wire column 32 to the substrate pad 34. Should be. A thin polymer coating 50 provides 90/1 during card rework.
Ensure that the wire columns joined by zero solder are not separated from the molten eutectic alloy. The polymer 50 provides mechanical reinforcement to the ceramic column grid array and ensures that the wire column 32 remains on the semiconductor module side and the module can be reused if desired.
【００１５】好適なポリマ材料は、約１４２℃のガラス
転移温度を有するシロキサン・ポリイミドである。１メ
チル−２ピロリドン（ＮＭＰ）内のシロキサン・ポリイ
ミドの約４％乃至約５％の溶液が、ポリマ被覆として良
好に作用することが判明した。良好に作用することが判
明した別の被覆は、ジェネラル・エレクトリック社から
提供されるポリイミドＵｌｔｅｍ１０４０（商標）であ
り、これは約１８０℃のガラス転移温度を有する。例え
ば約３％乃至５％のアンチモンを含むスズ／アンチモン
などの他の低温はんだ界面は、約２３２℃の融点を有
し、鉛／スズはんだは、約１８０℃乃至約２４０℃の融
点範囲を有する。或いは、鉛／スズ共融はんだの代わり
に、他の様々な比率が使用され得る。更に、パラジウム
添加共融はんだなどの一過性液体はんだ界面も、本発明
と共に使用され得る。The preferred polymeric material is a siloxane polyimide having a glass transition temperature of about 142 ° C. A solution of about 4% to about 5% of siloxane polyimide in 1-methyl-2pyrrolidone (NMP) has been found to work well as a polymer coating. Another coating that has been found to work well is the polyimide Ultem 1040 (TM) from General Electric Company, which has a glass transition temperature of about 180 ° C. Other low temperature solder interfaces, such as tin / antimony with about 3% to 5% antimony, have a melting point of about 232 ° C and lead / tin solders have a melting point range of about 180 ° C to about 240 ° C. . Alternatively, various other ratios may be used instead of lead / tin eutectic solder. In addition, transient liquid solder interfaces such as palladium-loaded eutectic solders can also be used with the present invention.
【００１６】次に、ポリマ改良型セラミック・カラム・
グリッド・アレイを形成するプロセスについて述べるこ
とにする。図５に示されるようなセラミック・カラム・
グリッド・アレイ・モジュール１０が、基板３０の表面
をクリーニングするために、プラズマ・アッシャ（plas
ma asher）内に配置される。アッシング・ステップに続
き、接着促進材の薄層が基板上に被覆され（１μｍ乃至
２μｍ）、それらにはユニオン・カーバイド社から提供
されるＡ１１００、ガンマ・アミノプロピルトリエトキ
シシラン、またはシラン・ベースのカップリング剤など
が含まれる。次に、基板が約１０５℃乃至約１１０℃に
加熱され、適切なシロキサン・ポリイミド溶液がセラミ
ック基板上に分配される。この分配は、各面上のカラム
の縁部に沿って、または４つの隅において実施される。
シロキサン・ポリイミドは、約１００℃乃至約１２０℃
の基板温度において、カラムに沿って広がり、ワイヤ・
カラムのフィレット上に、入出力パッドからカラム・シ
ャンクの頭上約０．５ｍｍ乃至約１．０ｍｍ（約２０ミ
ル乃至約４０ミル）の高さの薄い被覆を形成する。ポリ
イミド被覆基板はポリイミドを硬化させるために、窒素
雰囲気炉内で約１５０℃乃至約１６０℃の温度で１時間
乃至２時間硬化される。Next, a polymer improved ceramic column
The process of forming a grid array will be described. A ceramic column as shown in FIG.
The grid array module 10 uses a plasma asher (plas) to clean the surface of the substrate 30.
ma asher). Following the ashing step, a thin layer of adhesion promoter is coated onto the substrate (1 μm to 2 μm), which includes A1100, gamma aminopropyltriethoxysilane, or silane based supplied by Union Carbide. A coupling agent and the like are included. The substrate is then heated to about 105 ° C to about 110 ° C and the appropriate siloxane-polyimide solution is dispensed onto the ceramic substrate. This distribution is performed along the edge of the column on each side or at the four corners.
Siloxane polyimide is about 100 ° C to about 120 ° C
Spreads along the column at the substrate temperature of
On the fillet of the column, form a thin coating from the I / O pad to a height of about 20 to about 40 mm (about 0.5 mm to about 1.0 mm) above the column shank. The polyimide coated substrate is cured in a nitrogen atmosphere furnace at a temperature of about 150 ° C. to about 160 ° C. for 1 to 2 hours to cure the polyimide.
【００１７】図６は、ポリマによりカプセル化されたカ
ラム・フィレットの詳細図であり、特に、はんだ接合部
３６におけるワイヤ・カラム３２のフィレット領域が、
ポリイミド膜により被覆されることを示す。ワイヤ・カ
ラムのシャンク上の被覆は、ワイヤ・カラムが基板の入
出力パッドに接合するフィレットのベースから、約０．
７５ｍｍ乃至約１．０ｍｍ（３０ミル乃至４０ミル）離
れたところでは、数μｍ程に先細りになる。FIG. 6 is a detailed view of the polymer-encapsulated column fillet, particularly where the fillet region of the wire column 32 at the solder joint 36 is:
It is shown to be covered with a polyimide film. The coating on the shank of the wire column is about 0.
At a distance of 75 mm to about 1.0 mm (30 mil to 40 mil), the taper is about several μm.
【００１８】図７に示されるように、有機プリント回路
カードからのモジュールの除去に際して、ワイヤ・カラ
ムが基板側に留まるように、ポリイミドが機械的にカラ
ム・グリッド・アレイを強化する。図８に示されるよう
に、ワイヤ・カラムはプリント回路カードから離され、
せいぜい少量の鉛／スズ共融はんだだけがカード・ラン
ド４２上に残り、ワイヤ・カラム３２は基板３０側に留
まる。ポリイミドは１８０℃以下のガラス転移温度を有
するので、リワークの間にモジュールをプリント回路カ
ードから除去する間に、ポリイミドがしなやか（compli
ant）となり、はんだが溶融するとき、共融はんだが移
動するのを阻止する。結果的に、鉛／すずワイヤ・カラ
ムが、モジュール側のワイヤ・カラム接合部の共融はん
だ界面に接合されて維持され、モジュールが再利用可能
となる。As shown in FIG. 7, upon mechanical removal of the module from the organic printed circuit card, the polyimide mechanically strengthens the column grid array so that the wire columns remain on the substrate side. The wire column is separated from the printed circuit card, as shown in FIG.
At best, only a small amount of lead / tin eutectic solder remains on the card land 42 and the wire column 32 remains on the substrate 30 side. Polyimide has a glass transition temperature of 180 ° C. or less, so the polyimide is flexible during removal of the module from the printed circuit card during rework.
ant) and prevents the eutectic solder from moving when the solder melts. As a result, the lead / tin wire column is maintained bonded to the eutectic solder interface at the wire column joint on the module side and the module is reusable.
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。In summary, the following matters will be disclosed regarding the configuration of the present invention.
【００２０】（１）集積回路チップを回路ボード上に実
装するパッケージであって、片面上に集積回路チップが
実装され、反対面上に複数の入出力パッドを有する基板
と、はんだ合金から成り、はんだ接合により、前記基板
の前記反対面上の対応する入出力パッドに取り付けられ
る、少なくとも１つのワイヤ・カラムと、前記ワイヤ・
カラムのフィレット上に共形被覆を提供する、前記基板
の前記反対面上のポリマ被覆とを含む、パッケージ。
（２）前記ワイヤ・カラムが前記基板の前記入出力パッ
ドに、低融点はんだを用いて固定される、前記（１）記
載のパッケージ。
（３）前記ワイヤ・カラムが高融点はんだ合金から成
る、前記（１）記載のパッケージ。
（４）前記ワイヤ・カラムが約０．３ｍｍ乃至約０．５
ｍｍの直径、及び約１．０ｍｍ乃至約２．５ｍｍの高さ
を有する、前記（１）記載のパッケージ。
（５）前記ポリマ被覆が前記基板上で約５μｍ乃至約４
０μｍの範囲の厚さを有し、前記ワイヤ・カラムに沿っ
て、約０．３ｍｍ乃至約１ｍｍの範囲の高さで延びる、
前記（１）記載のパッケージ。
（６）前記ポリマがシロキサン・ポリイミドである、前
記（１）記載のパッケージ。
（７）前記ポリマが前記低融点はんだの融点より低いガ
ラス転移温度を有する、前記（１）記載のパッケージ。
（８）接着促進材が前記ポリマと前記基板との間に介在
される、前記（１）記載のパッケージ。
（９）前記接着促進材がシラン・ベースのカップリング
剤である、前記（８）記載のパッケージ。
（１０）ポリマ補強カラム・グリッドを有する超小型電
子パッケージを形成する方法であって、片面上に集積回
路チップを含み、反対面上に複数のカラムがはんだ付け
される基板において、カラム・グリッド・アレイを有す
る面をポリマにより被覆するステップと、前記カラムを
前記基板に取り付けるはんだ材料の融点以下の温度で、
前記ポリマ被覆を硬化するステップとを含み、それによ
って、回路カードからの前記基板の除去に際して、全て
の前記カラムが前記基板に付着されて維持されるよう
に、前記基板と前記カラム・グリッド・アレイとの間の
接着を強化する方法。(1) A package for mounting an integrated circuit chip on a circuit board, which comprises a substrate having an integrated circuit chip mounted on one side and a plurality of input / output pads on the opposite side, and a solder alloy, At least one wire column attached to corresponding I / O pads on the opposite side of the substrate by solder bonding;
A polymer coating on the opposite surface of the substrate to provide a conformal coating on a fillet of a column. (2) The package according to (1), wherein the wire column is fixed to the input / output pad of the substrate by using a low melting point solder. (3) The package according to (1), wherein the wire column is made of a high melting point solder alloy. (4) The wire column is about 0.3 mm to about 0.5
The package of (1) above having a diameter of mm and a height of about 1.0 mm to about 2.5 mm. (5) The polymer coating is about 5 μm to about 4 on the substrate.
Having a thickness in the range of 0 μm and extending along the wire column at a height in the range of about 0.3 mm to about 1 mm,
The package according to (1) above. (6) The package according to (1) above, wherein the polymer is siloxane-polyimide. (7) The package according to (1) above, wherein the polymer has a glass transition temperature lower than the melting point of the low melting point solder. (8) The package according to (1) above, wherein an adhesion promoter is interposed between the polymer and the substrate. (9) The package according to (8) above, wherein the adhesion promoter is a silane-based coupling agent. (10) A method of forming a microelectronic package having a polymer reinforced column grid, comprising: a substrate including an integrated circuit chip on one side and a plurality of columns soldered on the opposite side; Coating the surface having the array with a polymer, and at a temperature below the melting point of the solder material attaching the column to the substrate,
Curing the polymer coating so that upon removal of the substrate from a circuit card, all of the columns remain attached to the substrate and the column grid array. How to strengthen the bond between and.
【図面の簡単な説明】[Brief description of drawings]
【図１】カードへのアセンブリ後の、一般的なカラム・
グリッド・アレイ・パッケージ・モジュールを示す図で
ある。FIG. 1 shows a typical column after assembly into a card.
It is a figure which shows a grid array package module.
【図２】プリント回路カードからの除去後の、一般的な
カラム・グリッド・アレイ・パッケージ・モジュールを
示す図である。FIG. 2 illustrates a typical column grid array package module after removal from a printed circuit card.
【図３】ワイヤ・カラムをカード及び基板に接着する共
融はんだの詳細図である。FIG. 3 is a detailed view of the eutectic solder that bonds the wire column to the card and substrate.
【図４】プリント回路カードのリワークの際の、ワイヤ
・カラム構造故障の詳細図である。FIG. 4 is a detailed view of a wire column structure failure during rework of a printed circuit card.
【図５】本発明の方法により被覆されたポリマ改良型カ
ラム・グリッド・アレイを示す図である。FIG. 5 shows a polymer modified column grid array coated by the method of the present invention.
【図６】ポリマによりカプセル化されたワイヤ・カラム
の詳細図である。FIG. 6 is a detailed view of a polymer encapsulated wire column.
【図７】プリント回路カードのリワーク後の、ポリマ改
良型モジュールを示す図である。FIG. 7 shows a polymer modified module after reworking of a printed circuit card.
【図８】プリント回路カードのリワーク後の、本発明に
従うポリマ補強を施されたワイヤ・カラムの詳細図であ
る。FIG. 8 is a detailed view of a polymer reinforced wire column according to the present invention after rework of a printed circuit card.
１０ セラミック・カラム・グリッド・アレイ・モジュ
ール
１４ キャップまたはカバー
１６ 熱伝導材料
１８ カバー・シーラント
２０ チップ
２２ ソルダ・ボール
２４ パッド
２６ カプセル材
２８ 電子素子
３０ セラミック基板またはモジュール
３２ ワイヤ・カラム
３４ パッド
３６、３８ 共融はんだ
４０ プリント回路カードまたはボード
４２ カード・ランド
５０ ポリマ被覆10 Ceramic Column Grid Array Module 14 Cap or Cover 16 Thermal Conductive Material 18 Cover Sealant 20 Chip 22 Solder Ball 24 Pad 26 Encapsulant 28 Electronic Device 30 Ceramic Substrate or Module 32 Wire Column 34 Pad 36, 38 Eutectic solder 40 Printed circuit card or board 42 Card land 50 Polymer coating
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイモンド・アラン・ジャクソン アメリカ合衆国12524、ニューヨーク州 フィッシュキル、ピィ・オー・ボックス 33 (72)発明者 スディプタ・クマー・レイ アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールス、ローリン グ・グリーン・レーン 23 (72)発明者 ポール・エイ・ズッコ アメリカ合衆国12523、ニューヨーク州 エリザビル、ポンド・ロード 17 (72)発明者 スコット・アール・ドワイヤー アメリカ合衆国12180、ニューヨーク州 トロイ、ポーリング・アベニュー 160 (56)参考文献 特開 平１−100958（ＪＰ，Ａ) 特開 平７−326706（ＪＰ，Ａ) 特開 平８−316367（ＪＰ，Ａ) 特開 平11−74444（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 23/50 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Raymond Alan Jackson United States 12524, Fishkill, NY, Pyo Box 33 (72) Inventor Sudepta Kumar Ray United States 12590, Wappingers Falls, NY, Rolling Green Lane 23 (72) Inventor Paul A. Zucco 12523 United States, Elizaville, NY Pond Road 17 (72) Inventor Scott Earl Dwyer United States 12180, Troy, NY 160, Poling Avenue 160 ( 56) References JP-A-1-100958 (JP, A) JP-A-7-326706 (JP, A) JP-A-8-316367 (JP, A) JP-A-11-744 44 (JP, A) (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 23/12 H01L 23/50
Claims (10)
パッケージであって、 片面上に集積回路チップが実装され、反対面上に複数の
入出力パッドを有する基板と、 はんだ合金から成り、前記基板の前記反対面上の対応す
る入出力パッドに低融点はんだを用いて接合される、少
なくとも１つのワイヤ・カラムと、 前記ワイヤ・カラムのフィレット上に被覆を提供する、
前記基板の前記反対面上の硬化されたポリマ被覆と、 を含み、前記ポリマが前記低融点はんだの融点以下の温
度のガラス転移温度を有するため、前記パッケージのリ
ワークの間の、前記回路ボードからの前記基板の除去に
際して軟化する結果、前記ワイヤ・カラムが前記低融点
はんだにより接合されて維持される、 ことを特徴とするパッケージ。1. A package for mounting an integrated circuit chip on a circuit board, comprising: a substrate having an integrated circuit chip mounted on one surface and a plurality of input / output pads on the other surface; and a solder alloy. Providing at least one wire column bonded to corresponding I / O pads on the opposite side of the substrate using a low melting point solder, and a coating on the fillet of the wire column;
Anda polymer coating that is cured on said opposite surface of the substrate, since the polymer will have a glass transition temperature of the low melting point solder having a melting point below the temperature, during the rework of the package, the circuit board As a result of softening upon removal of the substrate from the wire column, the wire column has a lower melting point.
A package characterized by being joined and maintained by solder .
ら成る、請求項１記載のパッケージ。2. The package of claim 1, wherein the wire column comprises a high melting point solder alloy.
の範囲の融点を有する、請求項１または２記載のパッケ
ージ。 3. The low melting point solder is 180 ° C. to 240 ° C.
Package according to claim 1 or 2 having a melting point in the range of
Page.
の範囲の融点を有する、請求項１〜３のいずれか１項記
載のパッケージ。 4. The previous high melting point solder is 270 ° C. to 300 ° C.
4. The method according to claim 1, having a melting point in the range of
Listed package.
０．５ｍｍの直径、及び約１．０ｍｍ乃至約２．５ｍｍ
の高さを有する、請求項１〜４のいずれか１項記載のパ
ッケージ。5. The wire column has a diameter of about 0.3 mm to about 0.5 mm, and about 1.0 mm to about 2.5 mm.
The package according to any one of claims 1 to 4 , which has a height of.
至約４０μｍの範囲の厚さを有し、前記ワイヤ・カラム
に沿って、約０．３ｍｍ乃至約１ｍｍの範囲の高さで延
びる、請求項１〜５のいずれか１項記載のパッケージ。6. The polymer coating has a thickness on the substrate in the range of about 5 μm to about 40 μm and extends along the wire column at a height in the range of about 0.3 mm to about 1 mm. The package according to any one of claims 1 to 5 .
る、請求項１〜６のいずれか１項記載のパッケージ。Wherein said polymer is a siloxane polyimide, any one package according claim 1-6.
に介在される、請求項１〜７のいずれか１項記載のパッ
ケージ。8. The package according to claim 1 , wherein an adhesion promoter is interposed between the polymer and the substrate.
リング剤である、請求項８記載のパッケージ。9. The package of claim 8, wherein the adhesion promoter is a silane-based coupling agent.
有する超小型電子パッケージをリワークする際の、前記
カラムの接合部の破壊を防止する方法であって、 片面上に集積回路チップを含み、反対面上に複数のカラ
ムが低融点はんだによりはんだ付けされる基板におい
て、カラム・グリッド・アレイを有する面をポリマによ
り被覆するステップと、 前記はんだの融点以下の温度で、前記ポリマ被覆を硬化
するステップとを含み、 前記ポリマが、前記低融点はんだの融点以下の温度のガ
ラス転移温度を有するため、前記パッケージのリワーク
の間の、前記回路ボードからの前記基板の除去に際して
軟化する結果、前記カラム・グリッド・アレイが前記低
融点半田により接合されて維持される、 ことを特徴とする方法。10. A method of preventing breakage of a junction of a column when reworking a microelectronic package having a polymer reinforced column grid array, comprising an integrated circuit chip on one side and an opposite side. A substrate on which a plurality of columns are soldered with a low melting point solder, a step of coating a surface having a column grid array with a polymer, and a step of curing the polymer coating at a temperature equal to or lower than the melting point of the solder. Including a polymer having a temperature below the melting point of the low melting point solder.
Upon removal of the substrate from the circuit board during rework of the package due to having a lath transition temperature
As a result of softening, the column grid array is bonded and maintained by the low melting point solder.
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|---|---|
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Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6248614B1 (en) * | 1999-03-19 | 2001-06-19 | International Business Machines Corporation | Flip-chip package with optimized encapsulant adhesion and method |
| US6424033B1 (en) * | 1999-08-31 | 2002-07-23 | Micron Technology, Inc. | Chip package with grease heat sink and method of making |
| US6492254B2 (en) * | 2001-01-31 | 2002-12-10 | Bae Systems Information And Electronic Systems Integration, Inc. | Ball grid array (BGA) to column grid array (CGA) conversion process |
| US7235886B1 (en) | 2001-12-21 | 2007-06-26 | Intel Corporation | Chip-join process to reduce elongation mismatch between the adherents and semiconductor package made thereby |
| US20030116860A1 (en) * | 2001-12-21 | 2003-06-26 | Biju Chandran | Semiconductor package with low resistance package-to-die interconnect scheme for reduced die stresses |
| US6911726B2 (en) * | 2002-06-07 | 2005-06-28 | Intel Corporation | Microelectronic packaging and methods for thermally protecting package interconnects and components |
| US6974330B2 (en) * | 2002-08-08 | 2005-12-13 | Micron Technology, Inc. | Electronic devices incorporating electrical interconnections with improved reliability and methods of fabricating same |
| DE10323007B4 (en) * | 2003-05-21 | 2005-10-20 | Infineon Technologies Ag | A semiconductor device |
| US20050068757A1 (en) * | 2003-09-30 | 2005-03-31 | Saikumar Jayaraman | Stress compensation layer systems for improved second level solder joint reliability |
| US7268428B2 (en) * | 2005-07-19 | 2007-09-11 | International Business Machines Corporation | Thermal paste containment for semiconductor modules |
| JP4686318B2 (en) * | 2005-09-28 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| WO2007084540A2 (en) * | 2006-01-17 | 2007-07-26 | University Of Alabama Research Foundation | Electrode arrays and methods of fabrication thereof |
| US20070284420A1 (en) * | 2006-06-13 | 2007-12-13 | Advanpack Solutions Pte Ltd | Integrated circuit chip formed on substrate |
| US7897878B2 (en) * | 2007-01-26 | 2011-03-01 | International Business Machines Corporation | Compliant penetrating packaging interconnect |
| US8115304B1 (en) * | 2008-02-06 | 2012-02-14 | Xilinx, Inc. | Method of implementing a discrete element in an integrated circuit |
| TWI464031B (en) * | 2011-12-14 | 2014-12-11 | Univ Yuan Ze | Method for suppressing kirkendall voids formation at the interface between solder and cu pad |
| CN109729639B (en) | 2018-12-24 | 2020-11-20 | 奥特斯科技(重庆)有限公司 | Component carrier comprising columns on coreless substrate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5476211A (en) * | 1993-11-16 | 1995-12-19 | Form Factor, Inc. | Method of manufacturing electrical contacts, using a sacrificial member |
| JPH0235764A (en) * | 1988-07-26 | 1990-02-06 | Matsushita Electric Works Ltd | Terminal pin for semiconductor package |
| JPH04142765A (en) * | 1990-10-04 | 1992-05-15 | Nec Corp | Lsi package |
| JPH06103707B2 (en) | 1991-12-26 | 1994-12-14 | インターナショナル・ビジネス・マシーンズ・コーポレイション | How to replace semiconductor chip |
| US5483421A (en) | 1992-03-09 | 1996-01-09 | International Business Machines Corporation | IC chip attachment |
| US5324892A (en) * | 1992-08-07 | 1994-06-28 | International Business Machines Corporation | Method of fabricating an electronic interconnection |
| US5471027A (en) | 1994-07-22 | 1995-11-28 | International Business Machines Corporation | Method for forming chip carrier with a single protective encapsulant |
| US5659203A (en) | 1995-06-07 | 1997-08-19 | International Business Machines Corporation | Reworkable polymer chip encapsulant |
| US5697148A (en) | 1995-08-22 | 1997-12-16 | Motorola, Inc. | Flip underfill injection technique |
| US5766982A (en) | 1996-03-07 | 1998-06-16 | Micron Technology, Inc. | Method and apparatus for underfill of bumped or raised die |
| JP3070514B2 (en) * | 1997-04-28 | 2000-07-31 | 日本電気株式会社 | Semiconductor device having protruding electrode, method of mounting semiconductor device, and mounting structure thereof |
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2000
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