JP3587702B2 - Ｄｌｌ回路を内蔵する集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ） 回路を内蔵する集積回路装置に関し、特に、集積回路装置内の他の回路から電源を経由して与えられる電源ノイズ等の影響を少なくして、ＤＬＬ回路の位相調整機能の精度を高くしたＤＬＬ回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の同期型の集積回路装置は、外部から供給される基準クロックに同期して、或いは基準クロックと所定の位相関係のタイミングで内部回路を動作させる。そのために、内部にタイミングクロック発生回路が設けられる。
【０００３】
かかるタイミングクロック発生回路は、集積回路装置内での基準クロックの伝播遅延による影響をなくすために、ＤＬＬ回路を利用する。即ち、ＤＬＬ回路は、基準クロックを遅延させて所定のタイミングを有する制御クロックを出力する可変遅延回路と、基準クロックとそれを遅延させた可変クロックとの位相を比較し、それらの位相が整合するように可変遅延回路の遅延量を調整する位相比較回路及び遅延制御回路とを有する。かかるＤＬＬ回路は、例えば、特開平１０−１１２１８２ 号公報（平成１０年４月２８日公開）に基本的な構成が示される。
【０００４】
図１は、従来のＤＬＬ回路の構成図である。図１には、ＤＬＬ回路１、出力回路２及びＤＬＬ回路以外の回路として入力バッファ３が示される。ＤＬＬ回路１には、外部電源から降圧された内部電源Ｖｉｉ１が電源として供給される。この降圧内部電源Ｖｉｉ１は、外部電源Ｖｃｃ、Ｖｓｓを供給され、電源Ｖｃｃを昇圧して昇圧電源Ｖｐｐを生成する昇圧電源発生回路４と、昇圧電源Ｖｐｐを電源として供給され一定に制御された制御電圧としてゲート電圧Ｖｇ を生成する制御電圧（ゲート電圧）発生回路５と、ゲート電圧Ｖｇ からトランジスタＱ１の閾値電圧だけ低い内部電源Ｖｉｉ１ を生成する内部電源回路ＶＲ１からなる内部電源システムにより生成される。
【０００５】
入力バッファ３には、外部からのクロックＣＬＫとその反転クロック／ＣＬＫを内部に取り込む入力バッファ１１，１０と、ＤＬＬ回路の一部として利用されるダミー入力バッファ１８が設けられる。入力バッファ１０，１１から取り込まれたクロック／ＣＬＫ０，ＣＬＫ０は、それぞれ可変遅延回路１２，１３を通過し遅延し、所定の位相に制御された制御クロック／ＣＬＫ１，ＣＬＫ１としてデータ出力バッファ１４に供給される。図示しない内部からのデータが、この位相が制御されたクロック／ＣＬＫ１，ＣＬＫ１に応答して、外部に出力データＤｏｕｔ として出力される。従って、この出力バッファ１４には、通常の外部電源Ｖｃｃ、Ｖｓｓとは異なる外部バッファ用の外部電源ＶｃｃＱ 、ＶｓｓＱ とが供給される。
【０００６】
ＤＬＬ回路のフィードバックループには、内部クロックＣＬＫ０を分周器１５により低い周波数に分周したクロックｃ−ｃｌｋが供給される。この基準クロックｃ−ｃｌｋは、位相比較回路２０の一方の入力として供給されると共に、可変遅延回路１６，ダミーデータ出力バッファ１７，ダミー入力バッファ１８により遅延されて可変クロックｄ−ｉ−ｃｌｋ として位相比較回路２０の他方の入力に供給される。そして、その位相比較結果が遅延制御回路２１に供給され、２つの入力クロックの位相が一致するように、遅延制御回路２１が可変遅延回路１２，１３，１６の遅延量を調整する。即ち、これらの可変遅延回路１２，１３，１６に、共通の遅延制御信号Ｎ２１を与える。
【０００７】
上記の出力バッファ以外に、他の所定の内部回路に前記制御クロックが供給され、その内部回路の動作タイミングが制御される場合もある。例えば、入力バッファに制御クロックが供給される。
【０００８】
上記の通り、従来例のＤＬＬ回路において、他の回路からの電源ノイズの影響を避けるために、ＤＬＬ回路専用の内部電源回路ＶＲ１がＤＬＬ回路用の内部電源Ｖｉｉ１ を生成する。入力バッファ３のようなＤＬＬ回路以外の回路には、外部電源Ｖｃｃが供給されるか、或いはＤＬＬ回路専用の内部電源回路ＶＲ１とは異なる内部電源回路ＶＲ２からの内部電源Ｖｉｉ２ が供給される。また、大電流を必要とする出力回路２には、通常の外部電源Ｖｃｃ， Ｖｓｓとは異なる出力回路用の外部電源ＶｃｃＱ 、ＶｓｓＱ が供給される。また、ＤＬＬ回路１及びそれ以外の回路３や電源システム４，５，ＶＲ１，ＶＲ２には外部接地電源Ｖｓｓが供給される。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＤＬＬ回路を駆動する降圧された内部電源Ｖｉｉ１ は、ＤＬＬ回路の全ての構成要素に供給される。したがって内部電源Ｖｉｉ１ には、ＤＬＬ回路の各構成要素の動作によって電源ノイズが発生する。そして、ＤＬＬ回路のある構成要素の動作で発生した電源ノイズが他の構成要素の動作に影響を与える。例えば、反転クロック／ＣＬＫ１が可変遅延回路１２を通過する時に、可変遅延回路１２の動作により内部電源Ｖｉｉ１ に電源ノイズが生じると、同じ内部電源Ｖｉｉ１ で駆動されている他の可変遅延回路１３，１６が、その電源ノイズに影響を受けて、それらの遅延量が変動する。その結果、制御クロックのジッタ（位相の揺れ）の原因となり正確な位相調整が困難になる。
【００１０】
より具体的には、基準クロックｃ−ｃｌｋと可変遅延回路１６，ダミー遅延回路１７，１８を通過した可変クロックｄ−ｉ−ｃｌｋ とがロックオン状態にある時に、他の可変遅延回路１２，１３の動作により内部電源Ｖｉｉ１ に電源ノイズが発生すると、上記のフィードバックループ内の可変遅延回路１６の動作が影響を受けて、その遅延量が変化し、アンロック状態になる場合がある。その場合、外部クロックＣＬＫ，／ＣＬＫと制御クロックＣＬＫ１，／ＣＬＫ１とがロックオン状態にもかかわらず電源ノイズによりアンロック状態になり、制御クロックＣＬＫ１，／ＣＬＫ１にジッタが発生し、データ出力Ｄｏｕｔ の出力のタイミングが不正確になる。
【００１１】
また、別の例では、位相比較回路２０は、入力クロックｃ−ｃｌｋとｄ−ｉ−ｃｌｋ の位相差がロックオン状態か否かを検出するための位相一致検出部を有する。この位相一致検出部が、可変遅延回路の動作による電源ノイズの影響を受けて、ロックオン状態にもかかわらずアンロック状態を検出する場合がある。この場合も、その位相比較結果にしたがって遅延制御回路２１が可変遅延回路１６の遅延量を制御し、ロックオン状態にしようとするが、その時には電源ノイズの影響がなくなり、今度はその遅延量変更後の可変クロックｄ−ｉ−ｃｌｋ に対してアンロックが検出され、再度遅延制御回路２１が可変クロック６の遅延量を制御する。このような現象が、制御クロックＣＬＫ１，／ＣＬＫ１のジッタの原因になる。
【００１２】
更に、従来例では、外部電源Ｖｃｃ、Ｖｓｓが、ＤＬＬ回路専用の内部電源回路ＶＲ１に供給され、更に、その内部電源回路ＶＲ１に供給されるゲート電圧Ｖｇ を生成する制御電圧（ゲート電圧）発生回路５にも外部グランド電源Ｖｓｓが供給され、更に、昇圧電源Ｖｐｐを発生する昇圧電源発生回路４にも外部電源Ｖｃｃ、Ｖｓｓが供給される。
【００１３】
しかしながら、例えば昇圧電源発生回路４は、昇圧電源発生のために大電流をポンピングする動作を伴い、外部電源Ｖｃｃ、Ｖｓｓに電源ノイズを発生しやすい。また、図示しないメモリ回路の読み出し動作や書き込み動作に伴うワード線やビット線の大電流駆動動作により、外部電源Ｖｃｃ、Ｖｓｓに電源ノイズが発生する。かかる電源ノイズは、ＤＬＬ回路用の制御電圧（ゲート電圧）発生回路５が発生するゲート電圧Ｖｇ のレベルの変動を招き、更に、内部電源回路ＶＲ１が発生する内部電源Ｖｉｉ１ のレベルの変動を招く、その結果、内部電源Ｖｉｉ１ に発生した電源ノイズにより、ＤＬＬ回路内の可変遅延回路の遅延量が変動し、位相比較回路内の位相一致検出部の動作が影響を受け、上記した通り制御クロックのジッタの原因になる。
【００１４】
将来において、クロックの周波数がより高くなる場合、上記したＤＬＬ回路内部の他の構成要素からの内部電源Ｖｉｉ１ への電源ノイズの影響や、ＤＬＬ回路以外の回路からの外部電源Ｖｃｃ、Ｖｓｓへの電源ノイズの影響などは無視できなくなり、その影響によるクロックのジッタの発生は解決しなければならない。
【００１５】
そこで、本発明の目的は、電源ノイズによるジッタの発生を抑制したＤＬＬ回路を有する集積回路装置を提供することにある。
【００１６】
更に、本発明の別の目的は、電源ノイズによる可変遅延回路の遅延量への影響を抑えたＤＬＬ回路を有する集積回路装置を提供することにある。
【００１７】
更に、本発明の別の目的は、電源ノイズによる位相比較回路のロックオン検出への影響を抑えたＤＬＬ回路を有する集積回路装置を提供することにある。
【００１８】
更に、本発明の別の目的は、電源ノイズによるＤＬＬ回路用の内部電源システムへの影響を抑えた集積回路装置を提供することにある。
【００１９】
更に、本発明の別の目的は、電源ノイズによるＤＬＬ回路用の内部電源への影響を抑えた集積回路装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成する為に、第１の発明は、集積回路装置に供給される外部電源を、ＤＬＬ回路用の第１の外部電源と、ＤＬＬ回路以外の回路用の第２の外部電源とに分けることを特徴とする。ここでいう外部電源とは外部から供給されるグランド電源（または接地電源）とそれより一定の電圧異なる電源とを含む概念である。また、グランド電源と異なる電源を単に外部電源と称する場合もある。
【００２１】
本発明では、より好ましくは、ＤＬＬ回路の可変遅延回路に、より望ましくはその遅延ユニット部に、上記の第１の外部電源が利用され、第２の外部電源に発生する電源ノイズが可変遅延回路に伝わらないようにする。また、より好ましくは、ＤＬＬ回路の位相比較回路内の位相一致検出部（または単に比較部）に、上記の第１の電源が利用され、第２の外部電源に発生する電源ノイズが位相一致検出部に伝わらないようにする。また、可変遅延回路や位相一致検出部には、第１の外部接地電源を供給し、それ以外の回路の動作に基づく第２の外部接地電源からの電源ノイズの影響を抑える。
【００２２】
本発明では、更に好ましくは、ＤＬＬ回路用の内部電源システムを、ＤＬＬ回路内の可変遅延回路や位相比較回路の位相一致検出部に内部電源を供給する部分と、それ以外のＤＬＬ回路の構成要素に内部電源を供給する部分とを別々にする。その結果、ＤＬＬ回路内で発生する電源ノイズが、ＤＬＬ回路の位相調整動作の精度に最もクリティカルな可変遅延回路や位相一致検出部の内部電源に伝わらないようにする。更に、好ましくは、それらの可変遅延回路や位相一致検出部に内部電源を供給するＤＬＬ用内部電源回路も、別々に構成する。その結果、可変遅延回路や位相一致検出部間での相互の電源ノイズの影響も避けることができる。
【００２３】
更に、本発明では、ＤＬＬ回路以外の回路にも外部電源を降圧した内部電源を利用する場合は、その内部電源回路を、ＤＬＬ回路の可変遅延回路や位相一致検出部のＤＬＬ用内部電源回路とは独立して設ける。更に、ＤＬＬ用内部電源回路に内部電源の基準となる制御電圧を供給する制御電圧発生回路も、ＤＬＬ回路以外の回路用の内部電源回路の制御電圧発生回路とは別々の構成にする。制御電圧（ゲート電圧）への電源ノイズの影響を抑えることにより、ＤＬＬ回路の動作をより正確にする。
【００２４】
更に、本発明では、集積回路装置に供給される出力用外部電源に関し、ＤＬＬ回路の遅延ループ内のダミー出力バッファ用の第１の出力用外部電源と、通常の出力バッファ用の第２の出力用外部電源とを分離することを特徴とする。通常の出力バッファの動作によって発生する電源ノイズが、クロックの位相調整を行うＤＬＬ回路のダミー出力バッファの電源に伝わるのを抑えて、ダミー出力バッファの遅延量を一定にして安定した位相調整を実現することができる。
【００２５】
上記の目的を達成するために、第２の発明は、ＤＬＬ回路を構成する回路間での電源ノイズの影響を抑える為に、異なるクロックが供給され通過する複数の可変遅延回路毎にそれぞれ独立したＤＬＬ用内部電源回路を設ける。
【００２６】
更に、第２の発明は、より好ましくは、可変遅延回路内の比較的充放電電流量が少ない遅延ユニット部と、可変遅延回路内の比較的充放電電流量が多いドライブ部と出力部との電源を分ける。そして、遅延ユニット部には、ＤＬＬ用内部電源回路から降圧内部電源を供給する。また、ドライブ部にも降圧された内部電源を供給するが、そのドライブ部には、ＤＬＬ回路以外の回路とは独立したＤＬＬ用内部電源回路か或いはＤＬＬ回路以外の回路用の内部電源回路から内部電源を供給する。そして、出力部には、降圧された内部電源を供給する場合は、ドライブ部と同様の構成にする。また、出力部には外部電源を直接供給してもよい。その場合は、出力部には、ＤＬＬ用の第１の外部電源とは異なるＤＬＬ回路以外の回路用の第２の外部電源が供給されることが好ましい。但し、出力部内の電圧レベル変換部は、駆動電流量が少なく電源ノイズが少ないので、第１の外部電源を供給することが好ましい。
【００２７】
更に第２の発明は、より好ましくは、位相比較回路の位相一致検出部の遅延素子とそれ以外との電源を分ける。そして、位相一致検出部の遅延素子にはＤＬＬ用内部電源から降圧内部電源を供給する。それ以外の回路にも降圧内部電源を供給する場合は、位相一致検出部のＤＬＬ用内部電源回路とは別のＤＬＬ用内部電源回路か、或いはＤＬＬ回路以外の回路用の内部電源回路から内部電源を供給する。或いは、位相一致検出部以外の回路には、外部電源を直接供給しても良い。その場合は、好ましくは第２の外部電源を供給する。
【００２８】
上記の様に、第２の発明では、可変遅延回路の遅延ユニット部または位相比較回路の位相一致検出部には、第１の外部電源から降圧内部電源を生成するＤＬＬ用内部電源回路から内部電源を供給し、しかも、それぞれの遅延ユニット部または位相一致検出部には、それぞれ個別のＤＬＬ用内部電源回路から内部電源を供給する。その結果、それらの遅延特性に対する電源ノイズの影響を、抑えることができる。
【００２９】
更に、上記の目的を達成するために、第３の発明は、可変遅延回路の遅延ユニット部または位相比較回路の位相一致検出部に、外部電圧から降圧された内部電源電圧を供給するＤＬＬ用内部電源回路において、その内部電源電圧を安定化する。そのために、このＤＬＬ用内部電源回路には、ＤＬＬ用の第１の外部電源を供給し、第２の外部電源からのノイズを伝えないようにする。更に、このＤＬＬ用内部電源回路の電流供給能力を、それぞれの対応する遅延ユニット部や位相一致検出部の消費電力に略比例させる。その結果、各ＤＬＬ用内部電源回路は、各対応する回路にほぼ同電位の内部電源電圧を与えることができる。
【００３０】
更に、第３の発明では、各内部電源回路に供給される制御電圧（ゲート電圧）を安定化するために、制御電圧発生回路と内部電源回路との間に、ローパスフィルタを挿入し、制御電圧発生回路からのノイズをカットする。更に、第３の発明では、内部電源回路がドレインが第１の外部電源に接続され、ゲートに制御電圧が供給され、ソースに内部電源が出力されるソースフォロワ型のトランジスタを有し、そのトランジスタのソースと接地電源との間に、トランジスタから所定の電流を引き抜く電流回路を設けることを特徴とする。より好ましくは、この電流回路が引き抜く電流量は、パワーダウンモード時に少なく、非パワーダウンモード時に多くなるようにダイナミックに制御される。その結果、内部電源が供給される可変遅延回路の遅延ユニット部や位相比較回路の位相一致検出部が、パワーダウンモード時に電流を消費しなくても、所定量の電流が電流回路から吸収されるので、トランジスタのソースの電圧が過剰に上昇することを防止することができる。更に、アクティブモードにおいて、電流回路がより多くの電流を吸収することにより、遅延ユニット部や位相一致検出部が供給されるクロックの位相に対応して間欠的に電流を消費しても、トランジスタのソースの電圧が過剰に上下することを防止することができる。
【００３１】
更に、第３の発明によれば、ＤＬＬ用内部電源回路に制御電圧を供給する制御電圧（ゲート電圧）発生回路の制御電圧（ゲート電圧）を安定化するために、制御電圧発生回路の接地電源は、第１の外部電源の接地電源を利用する。更に、好ましくは、制御電圧発生回路は、オペレーションアンプとその出力を一方の入力に負帰還する回路構成を有し、負帰還回路内の抵抗素子の近傍に、第１の外部電源の接地電源配線が併設される。電源ノイズの影響が少ない第１の外部電源の接地電源配線のシールド作用により、抵抗素子への電源ノイズの影響を抑えることができる。更に、第３の発明では、好ましくは、複数のＤＬＬ用内部電源回路には共通の制御電圧発生回路からのゲート電圧が供給される。その結果、複数のＤＬＬ用内部電源回路は、同等の電位の内部電源を発生することができる。
【００３２】
上記の目的を達成するために、第４の発明は、ＤＬＬ用の制御電圧発生回路に供給する昇圧電源発生回路には、第２の外部電源を供給することを特徴とする。このＤＬＬ用昇圧電源発生回路は、外部電源を利用してポンピング動作により昇圧電源を発生するので、その外部電源に大きな電源ノイズを生成する。したがって、第４の発明では、このＤＬＬ用昇圧電源発生回路には、第２の外部電源を供給して、第１の外部電源にその電源ノイズが伝わらないようにする。
【００３３】
第４の発明は、より好ましくは、ＤＬＬ用の昇圧電源発生回路の昇圧動作を、ＤＬＬ以外の昇圧電源発生回路よりも緩慢にする。或いは、ＤＬＬ用の昇圧電源発生回路における一回の昇圧に利用する電荷量をより小さくする。更に、ＤＬＬ用の昇圧電源発生回路内に抵抗などを挿入して、そのポンピング動作に伴う昇圧電源の電位の変動を最小限にする。また、好ましくは、ＤＬＬ用の昇圧電源発生回路とＤＬＬ用の制御電圧発生回路との間にローパスフィルタを挿入する。その結果、昇圧電源発生回路のポンピング動作による昇圧電源の電位の変動を、制御電圧発生回路に伝えないようにすることができる。
【００３４】
以上のように、第４の発明によれば、昇圧電源発生回路が生じる電源ノイズや昇圧電源の変動が、ＤＬＬ用の制御電圧発生回路や内部電源回路に伝わらないようにすることができる。
【００３５】
上記の目的を達成するために、第５の発明は、可変遅延回路の遅延ユニット部または位相比較回路の位相一致検出部のトランジスタのチャネル領域に供給するバックバイアス電源を、他の回路のトランジスタへのバックバイアス電源と分離することを特徴とする。遅延ユニット部または位相一致検出部のトランジスタには、他の回路のバックバイアス電源端子に発生するノイズからの影響が少ない専用のバックバイアス電源を供給することにより、それらのトランジスタの閾値電圧を安定させ、遅延ユニット部の遅延時間や位相一致検出部の遅延時間などの精度を高めることができる。
【００３６】
第５の発明は、更に好ましくは、ＤＬＬ用内部電源回路やそれに制御電圧を供給するＤＬＬ用制御電圧発生回路のトランジスタにも、同様に他の回路のバックバイアス電源から分離したノイズが少ないバックバイアス電源を供給する。その結果、制御電圧を決めるトランジスタの閾値電圧が安定し、制御電圧が安定する。更に、内部電源回路のトランジスタの閾値電圧が安定し、内部電源の電位が安定する。
【００３７】
第５の発明は、更に好ましくは、分離したバックバイアス電圧とメモリセルのセルプレートの電圧との間に所定のキャパシタを挿入し、分離したバックバイアス電圧の電圧値がより安定化するようにする。
【００３８】
上記の目的は、第６の発明によれば、ＤＬＬ回路のより位相が調整された制御クロックが、複数の内部回路に等長配線を介して供給し、その等長配線の分岐点に制御クロックを駆動するバッファ回路を挿入することを特徴とする。駆動バッファを等長配線上に配置することで、伝播する制御クロックの波形を急峻にすることができ、電源ノイズの影響を受けにくくすることができる。
【００３９】
更に、第６の発明は、複数の等長配線の対応する分岐点には等しい数の駆動バッファを接続し、支線が少ない等長配線に対しても同等の寄生容量を設け、それぞれの等長配線の制御クロックの伝播速度を等しくすることを特徴とする。また、対応する分岐点に設けられたバッファ回路は、それぞれ同じ駆動能力を有する。また、第６の発明は、前記の駆動ゲート回路を構成するトランジスタのバックバイアス電圧を供給する電圧配線を、他の回路用のバックバイアス電圧の配線から分離し、駆動バッファ回路の動作速度に他の回路の動作によるノイズが影響しないようにする。更に、第６の発明は、等長配線に他の信号線からのノイズが影響しないように、等長配線にＤＬＬ用の第１の電源の配線を併設し、好ましくは他の信号配線からシールドする。これにより、制御クロックの伝播速度を、複数の等長配線間でほぼ等しくする。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００４１】
本発明の実施の形態例のＤＬＬ回路は、従来例と同様に可変遅延回路、位相比較回路、遅延制御回路、及び、ダミー出力バッファやダミー入力バッファなどのダミー遅延回路を有する。それぞれの構成要素には、異なる電源が供給され、電源ノイズなどが原因となって発生するＤＬＬ回路のジッタが少なくなるように構成される。そこで、具体的な実施の形態例を説明する前に、ＤＬＬ回路の構成要素について、簡単に説明する。これらの構成が理解されることにより、後述する本発明の実施の形態例を容易に理解することができる。
【００４２】
［可変遅延回路］
図２は、可変遅延回路１２，１３，１６の例を示す図である。この可変遅延回路は、入力クロックｉ−ｃｌｋを遅延させて、出力クロックｄｌｌ−ｃｌｋを出力する。可変遅延回路は、複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、図示される通り構成される。インバータ９８〜１０１により供給されるクロックを駆動するドライブ部が構成される。また、ＮＡＮＤゲート１１３〜１２８及びインバータ１０２〜１０８によって、遅延ユニットが構成される。そして、インバータ１０９〜１１２がクロックを出力する出力部を構成する。
【００４３】
ＮＡＮＤゲート１１３〜１２０の一方の入力には、入力クロックｉ−ｃｌｋを遅延させたクロックが供給され、他方の入力には遅延制御信号φＥ−１ 〜φＥ−３２が供給される。遅延制御信号φＥ−１ 〜φＥ−３２は、いずれか１つの信号がＨレベルとなり、残りの信号がＬレベルとなる。
【００４４】
仮に、遅延制御信号φＥ−１ がＨレベルとすると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲート１１３〜１１９の出力は全てＨレベルとなる。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、インバータ１０２〜１０８は全てＨレベルとなる。そこで、入力クロックｉ−ｃｌｋは、４つのインバータ９８〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つのインバータ１０９〜１１２との合計１０段のゲートの遅延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力される。この状態が、遅延量が最小の状態である。
【００４５】
そして、Ｈレベルの遅延制御信号φＥ−１ 〜φＥ−３２が図中右側にシフトするたびに、ＮＡＮＤゲート１２７及びインバータ１０８の２段のゲートの遅延量が追加される。そして、遅延制御信号φＥ−３２がＨレベルになると、最大の遅延量となる。
即ち、遅延制御信号φＥ−１ 〜φＥ−３２の内、Ｈレベルの遅延制御信号が右側に１つずれると、ＮＡＮＤゲートとインバータの２段分の遅延量が増加され、左側に１つずれると、同様の２段分の遅延量が減少される。
【００４６】
上記の説明により明らかな通り、遅延ユニットでのクロックの遅延量が遅延制御信号により制御される。したがって、この遅延ユニットの遅延量が電源ノイズの影響やバックバイアス電圧のノイズの影響を受けないようにすることが必要である。
【００４７】
［位相比較回路］
図３は、位相比較回路２０内の位相比較部の回路図である。また、図４は、位相比較部の動作を示す波形図である。この位相比較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１５からなる部分において、基準クロックｃ−ｃｌｋとそれを遅延させた可変クロックｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ４にその検出結果を生成する。両クロックの位相関係は、図４の（Ａ）に示される通り、基準クロックｃ−ｃｌｋに比較して可変クロックｄ−ｉ−ｃｌｋの位相が進んでいる状態と、図４の（Ｂ）に示される通り、両クロックの位相がほぼ一致している状態と、図４の（Ｃ）に示される通り、基準クロックｃ−ｃｌｋに比較して可変クロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに分類される。
【００４８】
図４の（Ａ）の状態の場合は、両クロックがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
になる。その後、基準クロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。ＮＡＮＤゲート１９８は、両クロックが共にＨレベルになると出力をＬレベルにし、その立ち下がりエッジから所定の幅のＨレベルパルスが、ＮＯＲゲート２１６から出力される。このＨレベルパルスが、サンプリングパルスとしてＮＡＮＤゲート２０４〜２０７に供給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１０，２１１からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φｂ、φｃ、φｄ、φｅは、図３の表に示される通り、
φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ
になる。
【００４９】
図４（Ｂ）の状態は、基準クロックｃ−ｃｌｋに対して可変クロックｄ−ｉ−ｃｌｋの位相が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時間以内の範囲で遅れる場合である。その場合は、基準クロックｃ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｈ、ｎ２＝Ｌ
になり、更に、インバータ２１５の出力が可変クロックｄ−ｉ−ｃｌｋよりも後にＨレベルになり、
ｎ３＝Ｌ、ｎ４＝Ｈ
となる。
【００５０】
従って、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図３の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ
になる。この場合は、位相が一致したことを意味するので、ＡＮＤゲート４１８の出力のロックオン信号ＪＳＴもＨレベルを出力する。
【００５１】
以上の通り、ＮＡＮＤゲート２０１とインバータ２１５は、図２の可変遅延回路の遅延ユニット部の１段分の遅延回路と同じ回路構成を有し、基準クロックｃ−ｃｌｋと可変クロックｄ−ｉ−ｃｌｋ の位相差が可変遅延回路の１段分の遅延量未満であるか否かを検出する位相一致検出部（或いは単に比較部）を構成する。この位相一致検出部を構成するゲート２０１とインバータ２１５の遅延量は、電源ノイズやバックバイアス電圧のノイズの影響を受けない様にすることが、安定的なロックオン検出機能を実現するためには重要である。
【００５２】
図４（Ｃ）の状態では、基準クロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ
になる。その後、可変クロックｄ−ｉ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。この状態が、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図３の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ
になる。
【００５３】
図５は、位相比較回路２０の位相比較出力部の回路図である。また、図６は、その位相比較出力部の動作を示す波形図である。波形図の（Ａ），（Ｂ），（Ｃ）は、図３及び図４の（Ａ），（Ｂ），（Ｃ）にそれぞれ対応する。
【００５４】
位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φａの周波数を２分の１に分周する分周回路２０Ａと、その分周回路２０Ａからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φｂ、φｃ、φｄ、φｅに基づいて、位相比較結果信号φＳＯ〜φＲＥを出力する出力回路２０Ｂとから構成される。
【００５５】
２分の１分周回路２０Ａは、ＪＫフリップフロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８（図３）で検出し、そのサンプリングパルスφａ を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。サンプリングパルスφａ がゲート２２６，２２７に供給され、その反転パルス／φａ がゲート２２２，２２３に供給され、ゲート２２８，２２９からなるラッチ回路と、ゲート２２４，２２５からなるラッチ回路間で、反転信号を転送する。その結果、２分の１分周された逆相のパルス信号ｎ１１，ｎ１２が生成される。
【００５６】
出力回路２０Ｂは、サンプリングラッチされた信号φｂ、φｃ、φｄ、φｅをデコードして、基準クロックｃ−ｃｌｋの位相が可変クロックｄ−ｉ−ｃｌｋより遅れている時（状態（Ａ））は、インバータ２３６の出力をＨレベルにし、両クロックの位相が一致している時（状態（Ｂ））は、インバータ２３６と２３７の出力を共にＬレベルにし、更に、基準クロックｃ−ｃｌｋの位相が可変クロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））は、インバータ２３７の出力をＨレベルにする。
【００５７】
従って、出力回路２０Ｂは、ＮＡＮＤゲート２３２〜２３５のデコード機能により、上記の状態（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイミング信号ｎ１１，ｎ１２に応答して、可変クロックｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１３の遅延量を増加させる位相比較結果信号φＳＯ、φＳＥを、交互にＨレベルにする。即ち、図６（Ａ）に示される通りである。また、上記の状態（Ｂ）の時は、出力回路２０Ｂは、図６（Ｂ）の如く、位相比較結果信号φＳＯ〜φＲＥを生成しない。更に、上記の状態（Ｃ）の時は、図６（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５が、タイミング信号ｎ１１，ｎ１２に応答して、可変クロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延回路１３の遅延量を減少させる位相比較結果信号φＲＯ、φＲＥを、交互にＨレベルにする。
【００５８】
以上の説明の様に、位相比較回路２０内において、上記のゲート２０１とインバータ２１５からなる遅延素子は、位相一致検出の為の回路２０Ａである。この回路以外のゲート回路は、単にデジタル信号に応答して動作するだけでよいので、特にゲート２０１やインバータ２１５の様にノイズに基づく遅延特性の変化を安定させる必要はない。
【００５９】
［遅延制御回路］
図７は、遅延制御回路２１の一部の構成を示す回路図である。遅延制御回路２１は、位相比較結果信号φＳＯ〜φＲＥに応答して、ＮＯＲゲート４３１−１〜４３１−３から遅延制御信号φＥ−１ 〜φＥ−３ を出力する。図２に示した通り、遅延制御信号φＥ−１ 〜φＥ−３２は、３２ビットで構成される。
【００６０】
遅延制御回路２１は、位相比較結果信号φＳＯ、φＳＥによりＨレベルの遅延制御信号φＥ を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号φＲＯ、φＲＥによりＨレベルの遅延制御信号φＥ を左側にシフトし可変遅延回路の遅延量を減少させる。
【００６１】
遅延制御回路の各段は、例えば１段目では、ＮＡＮＤゲート４３２−１とインバータ４３３−１からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φＳＯ〜φＲＥによりラッチ回路４３２−１と４３３−１の状態を強制的に反転させるトランジスタ４３４−１，４３６−１を有する。トランジスタ４３８−１，４３９−１は、反転の対象外の場合にトランジスタ４３４−１，４３６−１によってはラッチ回路が反転されないようにする為に設けられる。２段目〜３段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００６２】
今仮に、Ｌレベルパルスのリセット信号φＲ が印加されると、ＮＡＮＤゲート４３１−１〜３の出力は全てＨレベルとなり、インバータ４３３−１〜３の出力は全てＬレベルとなる。従って、ノード５ａ−２がＬレベルとなり、ＮＯＲゲート４３１−１の出力の遅延制御信号φＥ−１ はＨレベルとなる。また、ノード５ａ−１，５ａ−３が共にＨレベルであるので、それ以外の遅延制御信号φＥ−２ 、φＥ−３ は全てＬレベルとなる。即ち、リセット信号φＲ に応答して、遅延制御信号φＥ−１ がＨレベルとなり、可変遅延回路１３，１４は最小遅延時間に制御される。
【００６３】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φＳＯ〜φＲＥのいずれかがＨレベルとなる。今仮に、位相比較結果信号φＳＥがＨレベルとなると、トランジスタ４３４−１が導通し、ノード５ａ−１を強制的にＬレベルに引き下げて、インバータ４３３−１の出力のノード５ａ−２を強制的にＨレベルに引き上げる。その結果、ＮＯＲゲート４３１−１の出力φＥ−１ はＬレベルとなる。また、ノード５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１−２の出力φＥ−２ はＨレベルとなる。そして、１段目と２段目のラッチ回路は、その状態を保持する。更に、その後の位相比較により位相比較結果信号φＳＯがＨレベルになると、同様の動作により、ノード５ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号φＥ−３ がＨレベルとなる。この様に、位相比較結果信号φＳＥとφＳＯにより、遅延時間が長くなる様に遅延制御信号φＥ が右側にシフトする。
【００６４】
逆に、位相比較結果信号φＲＥとφＲＯにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φＥ が左側にシフトする。尚、上記の位相比較回路の出力部の動作から明らかな通り、位相比較結果信号φＳＥとφＳＯは、可変クロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φＲＥとφＲＯは、可変クロックｄ−ｉ−ｃｌｋが遅れている時に位相比較毎に交互に生成される。
【００６５】
また、位相比較結果信号φＳＥ、φＳＯに応答して、遅延制御信号φＥ が次々に右側に移動し、最後に遅延制御信号φＥ−３２がＨレベルになる。この状態では、インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲート４３２−３２の出力がＨレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φＳＯが供給されると、ＮＡＮＤゲート４３２−４３の出力がＬレベルに引き下げられ、インバータ４３３−３２の出力がＨレベルに引き上げられる。
【００６６】
以上の通り、遅延制御回路２１には、電源ノイズやバックバイアス電圧のノイズによるＤＬＬ回路のロックオン動作に影響する回路構成要素はない。
【００６７】
以上、ＤＬＬ回路の構成要素について簡単に説明した。これらの説明から、以下の本発明の実施の形態例のＤＬＬ回路が、電源ノイズなどによる影響を抑えることができることが理解される。
【００６８】
［第１の実施の形態例］
図８は、本発明の第１の実施の形態例の集積回路装置の構成図である。図８に示された集積回路装置は、内部に集積回路が設けられた半導体チップ２５と、その半導体チップ２５を搭載するパッケージ３０とで構成される。パッケージ３０内において、外部端子３１がパッケージリード２９及びボンディングワイヤ２８を介してチップ２５内のチップパッド２７に接続される。半導体チップ２５は、例としてＤＬＬ回路１以外に、メモリ回路２６を有する。メモリ回路２６は、例えばデコーダＤＥＣとメモリセルアレイＭＣＡ及びセンスアンプＳＡを有する。また、チップ内には、従来例と同様にＤＬＬ回路１に加えて入力バッファ３と出力バッファ２を有する。
【００６９】
図８の実施の形態例では、チップ内の外部電源として、ＤＬＬ回路に供給される第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ と、ＤＬＬ回路以外の回路に供給される第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ とが別々に設けられる。図８の例では、これらの外部電源Ｖｃｃ、Ｖｓｓは、パッケージ３０の外部端子では共通するが、パッケージ３０内において、それらの外部端子は分岐されたパッケージリード２９を構成する。そして、それぞれ分岐されたパッケージリードから、別々のボンディングワイヤ２８を介して、チップ内部の第１の外部電源パッドＶｃｃ１ 、Ｖｓｓ１ 及び第２の外部電源パッドＶｃｃ２ 、Ｖｓｓ２ に、外部電源が供給される。パッケージ３０の外部端子３１から第１及び第２の外部電源が別々に構成されても良い。そして、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ は、チップ内部のＤＬＬ回路１に供給される。また、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ は、チップ内部のＤＬＬ回路以外の回路３，２６に供給される。また、後述する通り、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ は、ＤＬＬ回路１にも供給される。
【００７０】
かかる構成にすることにより、メモリ回路２６内での大電流を駆動する動作が発生して第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に電源ノイズが発生しても、それと分離された第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ には電源ノイズが伝播することは少ない。したがって、ＤＬＬ回路以外の回路から発生する電源ノイズが、ＤＬＬ回路内の可変遅延回路や位相比較回路の動作に悪影響を与えることはない。
【００７１】
従来例においても、出力バッファ用の外部電源は、内部回路用の外部電源と分離され、大電流を駆動する必要のある出力バッファから発生する電源ノイズが、内部回路用の外部電源に影響しないようにする。図８の実施の形態例では更に、出力バッファ２における外部電源ＶｃｃＱ 、ＶｓｓＱ を、ＤＬＬ回路１に接続されるダミー出力バッファ１７に供給される第１の出力用外部電源ＶｃｃＱ１、ＶｓｓＱ１と、通常の出力バッファ１４に供給される第２の出力用外部電源ＶｃｃＱ２、ＶｓｓＱ２とに分離する。この電源の分離も、上記と同様に、パッケージ３０内のパッケージリード２９で分岐して、それぞれの電源ＶｃｃＱ１、ＶｓｓＱ１と、ＶｃｃＱ２、ＶｓｓＱ２とにボンディングワイヤ２８を介して接続する。
【００７２】
かかる構成にすることにより、通常の出力バッファ１４の動作に伴い発生する電源ノイズが、ＤＬＬ回路のフィードバックループを構成するダミー出力バッファ１７の遅延量に影響を与えるのが防止される。従って、従来例の如き制御クロックのジッタの発生を防止することができる。
【００７３】
［第２の実施の形態例］
図９は、第２の実施の形態例のＤＬＬ回路を示す図である。図９に示されたＤＬＬ回路１の可変遅延回路１２，１３，１６は、それぞれ入力クロックが供給されるドライバ部１２Ａ，１３Ａ，１６Ａと、ドライバ部により駆動されたクロックが通過する遅延ユニット１２Ｂ、１３Ｂ、１６Ｂと、その遅延したクロックを出力する出力部１２Ｃ、１３Ｃ、１６Ｃとに分けられる。そして、それぞれの可変遅延ユニット１２Ｃ、１３Ｃ、１６Ｃには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ と制御電圧（ゲート電圧）Ｖｇ が供給される第１の内部電源回路ＶＲｎＤから内部電源Ｖｉｉ２ 、Ｖｉｉ４ 、Ｖｉｉ６ が供給される。内部電源Ｖｉｉは、ゲート電圧Ｖｇ を基準にする電位レベルを有する。図９によれば、第１の内部電源回路ＶＲ２Ｄ、ＶＲ４Ｄ、ＶＲ６Ｄが、それぞれの可変遅延ユニット１２Ｃ、１３Ｃ、１６Ｃに供給される。そして、可変遅延ユニット１２Ｃ、１３Ｃ、１６Ｃには、第１の外部接地電源Ｖｓｓ１ がそれぞれ供給される。
【００７４】
更に、各可変遅延回路のドライバ部１２Ａ，１３Ａ，１６Ａには、第１の内部電源回路ＶＲｎＤとは別の内部電源回路ＶＲ１，ＶＲ３，ＶＲ５から内部電源Ｖｉｉ１ 、Ｖｉｉ３ 、Ｖｉｉ５ が供給される。これらの内部電源回路ＶＲ１，ＶＲ３，ＶＲ５には、後述する通り、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給され、ゲート電圧Ｖｇ を基準にする内部電源Ｖｉｉが生成される。更に、ドライバ部には、第１の外部接地電源Ｖｓｓ１ または第２の外部接地電源Ｖｓｓ２ が供給される。ドライバ部１２Ａ，１３Ａ，１６Ａとその対応する内部電源回路ＶＲ１，ＶＲ３，ＶＲ５には、上記の通り、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。但し、ドライバ部は比較的大きな電流駆動動作を伴い電源ノイズが発生するので、より好ましくは、これらのドライバ部と内部電源回路ＶＲ１，ＶＲ３，ＶＲ５には、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。
【００７５】
上記の内部電源Ｖｉｉは、外部電源Ｖｃｃから降圧された電位レベルを有する。かかる内部電源Ｖｉｉは、通常、チップ内のより大規模なメモリ回路部分で利用される。降圧した電位レベルにすることにより、メモリ回路での消費電力を少なくし、微細化されたトランジスタ等の耐圧特性に整合させる。図９の例では、可変遅延回路１２，１３，１６や位相比較回路２０に、この降圧された内部電源Ｖｉｉが利用される。
【００７６】
上記の通り、ＤＬＬ回路１において、最も遅延時間の精度が必要な可変遅延回路内の遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ、及び位相比較回路２０内のロックオン検出感度を決める位相比較部の遅延素子２０Ａには、最も安定した内部電源内部電源Ｖｉｉ２ 、Ｖｉｉ４ 、Ｖｉｉ６ 、Ｖｉｉ７ が、内部電源回路ＶＲ２Ｄ、ＶＲ４Ｄ、ＶＲ６Ｄ、ＶＲ７Ｄからそれぞれ別々に供給される。そして、これらの内部電源回路ＶＲｎＤには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ が供給され、遅延ユニットと位相比較部の遅延素子２０Ａには、第１の外部接地電源Ｖｓｓ１ が供給される。従って、可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂや位相一致検出部の遅延素子２０Ａは、ＤＬＬ回路以外の回路３に供給される第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に発生する電源ノイズの影響を受けることは少ない。
【００７７】
更に、可変遅延回路１２と１３に供給されるクロック／ＣＬＫ０，ＣＬＫ０は、可変遅延回路１６に供給されるクロックｃ−ｃｌｋよりも周波数が高い。従って、それらに内部電源Ｖｉｉを供給する内部電源回路ＶＲｎＤの電流供給能力は、対応する可変遅延回路の消費電力に応じて設定される。より具体的には、可変遅延回路の消費電力に比例して内部電源回路ＶＲｎＤの電流供給能力が設定される。同様に、位相比較回路内の比較部の遅延素子（位相一致検出部）２０Ａに内部電源Ｖｉｉ７ を供給する内部電源回路ＶＲ７Ｄも、遅延素子２０Ａの消費電力に応じて電流供給能力が設定される。電流供給能力については、具体的回路に従って後述する。
【００７８】
図９の実施の形態例では、ＤＬＬ回路１内の遅延ユニット等以外の回路である、分周器１５，可変遅延回路の出力部１２Ｃ、１３Ｃ、１６Ｃ、位相比較回路の比較部内の遅延素子２０Ａ以外の回路２０Ｂ、遅延制御回路２１には、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。それに対して、ＤＬＬ回路１以外の回路３には、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。回路３における大電流駆動を伴う動作によって発生する電源ノイズが、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ に伝わるのが防止され、ＤＬＬ回路１の遅延特性に影響を与えることが防止される。図９中、Ｖｃｃ１，２ 及びＶｓｓ１，２ と示される場合は、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ のいずれかが供給されることを示している。以下の説明においても同様である。
【００７９】
図９の実施の形態例では、昇圧電源発生回路４Ｄには、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。昇圧電源発生回路４Ｄは、後述する通り容量素子に対して電荷をポンピング動作させて昇圧電源Ｖｐｐを生成する。従って、それ自体電源ノイズの発生源になりやすい。従って、この昇圧電源発生回路４Ｄには、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ を供給して、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ へ電源ノイズが伝播することを防止する。また、昇圧電源Ｖｐｐは、ゲート電圧発生回路５Ｄに電源として、ローパスフィルタＲ１を介して供給される。ゲート電圧発生回路５Ｄは、後述するとおり、第１の外部接地電源Ｖｓｓ１ が供給され、電源ノイズの影響を受けない安定したゲート電圧Ｖｇ を生成する。このゲート電圧Ｖｇ が、それぞれの内部電源回路ＶＲｎＤ、ＶＲｎに供給される。尚、内部電源回路の記号ｎは、整数を意味する。以下同様である。
【００８０】
図９の実施の形態例では、可変遅延回路１２，１３，１６の出力部１２Ｃ，１３Ｃ，１６Ｃには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。この出力部は、位相調整された制御クロック／ＣＬＫ１、ＣＬＫ１を出力バッファ１４に供給するので、外部電源により駆動される。それにより、制御クロックが外部電源レベルを有するので、同様に外部電源ＶｃｃＱ 、ＶｓｓＱ で駆動される出力バッファ１４とレベルを整合させることができる。
【００８１】
図１０は、第２の実施の形態例における可変遅延回路１２，１３，１６の詳細回路図である。図１０には、図２の可変遅延回路の一部が示される。
【００８２】
上記した通り、本実施の形態例では、可変遅延回路内の可変遅延ユニット１２Ｂ，１３Ｂ，１６Ｂには、それぞれ独立して内部電源回路ＶＲｍＤが設けられる。従って、可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂに異なるクロックが供給されて、その動作が異なっても、それぞれが発生する電源ノイズの影響を受けることがないので、正確な遅延量を維持することができ、正確な位相調整が可能になる。
【００８３】
更に、電流の充放電が比較的少ない可変遅延ユニットと、充放電が比較的多いドライブ部及び出力部の電源を分けることで、ドライブ部と出力部からの電源ノイズを可変遅延ユニットに伝わりにくくすることができる。
【００８４】
第２の実施の形態例では、図１０に示される通り、出力部１２Ｃを構成するインバータ１１２，１１１には、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。また、出力部１２Ｃと遅延ユニット１２Ｂとの間に、降圧された内部電源Ｖｉｉから外部電源Ｖｃｃ２ へのレベル変換回路１１０が設けられる。このレベル変換回路１１０は、出力部１２Ｃの如く大きな電流駆動能力を有しないので、むしろ第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ を供給し、その遅延特性の精度を上げている。ドライバ部１２Ａを構成するインバータ９８〜１０１には、第２の外部電源Ｖｃｃ２ が供給される内部電源回路ＶＲｎから内部電源Ｖｉｉが供給され、第２の外部接地電源Ｖｓｓ２ が供給される。ドライバ部１２Ａでの駆動動作による電源ノイズが遅延ユニット１２Ｂに影響することが防止される。
【００８５】
図９に示した実施の形態例では、出力回路２において、前述した通り、通常の出力バッファ１４には第２の外部電源ＶｃｃＱ２、ＶｓｓＱ２が供給され、ＤＬＬ回路回路のフィードバックループを構成するダミー出力バッファ１７には、第１の外部電源ＶｃｃＱ１、ＶｓｓＱ１が供給され、その遅延特性に電源ノイズが影響することが防止される。
【００８６】
［第３の実施の形態例］
図１１は、第３の実施の形態例のＤＬＬ回路を示す図である。第３の実施の形態例は、ＤＬＬ回路以外の回路である入力バッファ３も外部電源から降圧した内部電源Ｖｉｉ１１Ｓ を利用する例である。図８に示した通りＤＬＬ回路以外の回路としてメモリ回路が降圧した内部電源Ｖｉｉを利用する場合も、図１１と同様である。
【００８７】
図１１の実施の形態例では、ＤＬＬ回路以外の入力バッファ３に内部電源を供給するために、内部電源回路ＶＲ１１Ｓ を設ける。内部電源回路ＶＲ１１Ｓ は、第２の外部電源Ｖｃｃ２ を供給され、ゲート電圧Ｖｇ２に従って内部電源Ｖｉｉ１１Ｓ を生成する。入力バッファ３などのＤＬＬ回路以外の回路は、その動作が不安定であり、且つ大電流駆動を伴う場合がある。従って、内部電源Ｖｉｉ１１Ｓ には不安定な大電流が発生することがあり、ゲート電圧Ｖｇ２に対してノイズを発生する源となりうる。そこで、第３の実施の形態例では、ＤＬＬ回路以外の回路用の内部電源回路ＶＲ１１Ｓ に対してゲート電圧Ｖｇ２を供給するゲート電圧発生回路５を、ＤＬＬ回路１の可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ及び位相比較回路内の遅延素子を有する比較部２０Ａに内部電源を供給するＤＬＬ用内部電源回路ＶＲｎＤのゲート電圧発生回路５Ｄと別々に設ける。従って、ゲート電圧Ｖｇ２にノイズが伝わっても、ＤＬＬ用のゲート電圧Ｖｇ１にはそのノイズが伝わりにくくなる。その結果、ＤＬＬ用内部電源回路ＶＲｎＤには、安定したゲート電圧Ｖｇ１が供給され、ＤＬＬ用の内部電源ＶｉｉｎＤの電位も安定する。
【００８８】
図１１の実施の形態例では、更に、ＤＬＬ回路１内の可変遅延ユニット１２Ｂ、１Ｂ、１６Ｂと遅延素子を有する比較部２０Ａ以外の回路には、ゲート電圧Ｖｇ２を供給され、内部電源Ｖｉｉｎ を生成する内部電源回路ＶＲｎがそれぞれ設けられる。この内部電源回路ＶＲｎは、後述する通り、第１の外部電源Ｖｃｃ１または第２の外部電源Ｖｃｃ２ が供給される。この様に、可変遅延ユニットと遅延素子を有する比較部の最もクリティカルな部分への内部電源回路ＶＲｎＤとは別に、内部電源回路ＶＲｎを設けることで、クリティカルな部分に供給される内部電源ＶｉｉｎＤとは別に内部電源Ｖｉｉｎ を生成して、電源ノイズが伝わらないようにする。更に、内部電源Ｖｉｉｎ を生成する内部電源回路ＶＲｎに供給するゲート電圧Ｖｇ２を、ＤＬＬ用のゲート電圧発生回路５Ｄとは別のゲート電圧発生回路５から供給することにより、電源ノイズがゲート電圧Ｖｇ１を介してＤＬＬ用内部電源回路ＶＲｎＤに伝わるのを防止する。外部接地電源Ｖｓｓ１ 、Ｖｓｓ２ については、図９に示した第２の実施の形態例と同様である。
【００８９】
［第４の実施の形態例］
図１２は、第４の実施の形態例のＤＬＬ回路を示す図である。第４の実施の形態例も、第３の実施の形態例と同様に、ＤＬＬ回路以外の回路である入力バッファ３にも外部電源から降圧した内部電源Ｖｉｉ１１Ｓ を利用する例である。図８に示した通りＤＬＬ回路以外の回路としてメモリ回路が降圧した内部電源Ｖｉｉを利用する場合も、図１２と同様である。
【００９０】
図１２の実施の形態例では、第３の実施の形態例と同様に、ＤＬＬ回路１内の可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂと位相比較回路内の遅延素子を有する比較部（位相一致検出部）２０Ａとに内部電源ＶｉｉｎＤを供給する内部電源回路ＶＲｎＤに加えて、それ以外の回路用の内部電源回路ＶＲ１２Ｓ を別に設ける。そして、ＤＬＬ用の内部電源回路ＶＲｎＤとそれ以外の回路用の内部電源回路ＶＲ１２Ｓ とに、それぞれゲート電圧Ｖｇ１、Ｖｇ２を供給するゲート電圧発生回路５Ｄ、５を別々に設ける。これにより、ＤＬＬ回路以外の回路動作からの電源ノイズが、ゲート電圧配線を介してＤＬＬ用内部電源ＶｉｉｎＤに伝わることが防止される。
【００９１】
図１２の例では、内部電源回路ＶＲ１２Ｓ が、ＤＬＬ回路内の遅延ユニットと比較部以外の回路にも内部電源を供給するので、ＤＬＬ用内部電源回路以外の内部電源回路の数を少なくすることができる。これらの回路は、遅延ユニットや比較部に比べて電源ノイズによる遅延特性の変動がないので、かかる内部電源回路の構成が可能になる。
【００９２】
第１の外部接地電源Ｖｓｓ１ は、第２、第３の実施の形態例と同様に、遅延ユニットと比較部に供給され、それ以外の回路には、第２の外部接地電源Ｖｓｓ２ または第１の外部接地電源Ｖｓｓ１ が供給される。但し、好ましくは、遅延ユニットと比較部以外の回路には、第２の外部接地電源Ｖｓｓ２ が供給される。そうすることで、第２の外部接地電源Ｖｓｓ２ に発生する電源ノイズが第１の外部接地電源Ｖｓｓ１ に伝わりにくくすることができる。
【００９３】
図１３は、第３及び第４の実施の形態例における可変遅延回路１２，１３，１６の構成図である。この例でも、図１０の例と同様に、可変遅延ユニット１２Ｂには、ＤＬＬ回路専用のＤＬＬ用内部電源回路ＶＲｍＤを独立して設けて、それぞれに内部電源ＶｉｉｍＤを供給する。ＤＬＬ用内部電源回路ＶＲｍＤと可変遅延ユニット１２Ｂには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ が供給され、他の回路からの電源ノイズがカットされる。更に、それぞれの遅延ユニットにＤＬＬ用内部電源を設けることで、それぞれの遅延ユニットに供給されるクロックの周波数が異なって動作が異なる場合でも、互いに内部電源ＶｉｉｍＤを通じて電源ノイズが影響しあうことはない。
【００９４】
また、第３及び第４の実施の形態例では、可変遅延回路のドライブ部１２Ａと出力部１２Ｃにも、降圧された内部電源Ｖｉｉｎ が供給されるが、それらには、まとめて内部電源回路ＶＲｎから内部電源が供給される。第４の実施の形態例では、この内部電源回路は第２の外部電源Ｖｃｃ２ を利用する回路ＶＲ１２Ｓ で構成される。
【００９５】
図３に戻り、第２〜第４の実施の形態例の位相比較回路の比較部の構成を説明する。上述した通り、ロックオン検出感度を決定する遅延素子であるゲート２０１およぴ２１５とそれ以外の部分とで電源を分離する。この遅延素子には内部電源回路ＶＲ７Ｄからの降圧された内部電源Ｖｉｉ７Ｄを供給し、その他のゲートには他の電源から電源を供給する。図９の第２の実施の形態例のようにＤＬＬ回路以外の周辺回路の電源を、外部電源から降圧しない場合は、上記のその他のゲートには第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ を供給する。図１１、図１２のようにＤＬＬ以外の周辺回路の電源を外部電源から降圧する場合は、前記その他のゲートには、ＤＬＬ回路以外の回路用のゲート電圧発生回路５のゲート電圧Ｖｇ２をもとに生成した内部電源Ｖｉｉを供給する。
【００９６】
上記において、ゲート２０１および２１５の構成例を、図２１において示す。図示される通り、ゲート２０１および２１５を構成しているＰＭＯＳトランジスタには、内部電源回路ＶＲ７Ｄからの内部電源Ｖｉｉ７Ｄが接続され、ＮＭＯＳトランジスタには第１の外部接地電源Ｖｓｓ１ が接続される。内部電源Ｖｉｉ７Ｄ及び第１の外部接地電源Ｖｓｓ１ には電源ノイズによる影響が少ないので、ゲート２０１，２１５の遅延時間は変動しにくい。
【００９７】
位相比較回路の説明から明らかな通り、ゲート２０１，２１５は、２つの入力クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋ の位相差がこれらのゲート２０１，２１５の遅延時間以内の時に、位相比較回路がロックオン状態になる。従って、遅延素子であるゲート２０１，２１５の遅延時間の変動を抑えることにより、位相比較回路のロックオン状態をより正確に検出することができる。
【００９８】
位相比較回路内のゲート２０１，２１５以外の部分は、入力信号レベルに応じたデジタル信号を後段に出力できればよいので、電源ノイズに強い。そのため、遅延素子２０１，２１５のような電源の対策は必要とせず、これらのゲートの動作による電源ノイズが遅延素子に影響を与えないように電源を分離すればよい。
【００９９】
［内部電源システム］
図８に示される通り、ＤＬＬ用の内部電源ＶｉｉＤ を生成する電源システム４Ｄ，５Ｄ，ＶＲｎＤと、ＤＬＬ回路以外のメモリ等の内部電源ＶｉｉＳ を生成する電源システム５，ＶＲｎＳとは、別々に設けられることが望ましい。更に、ＤＬＬ回路以外のメモリ等で使用される昇圧電源Ｖｐｐ２ を生成する第２の昇圧電源発生回路４も、ＤＬＬ用の第１の昇圧電源Ｖｐｐ１ を発生する第１の昇圧電源発生回路４Ｄとは別々に設けられることが望ましい。そこで、この内部電源システムの具体例を説明し、本発明の実施の形態例を説明する。
【０１００】
図１４は、図８に示された内部電源システムを示す回路図である。内部電源システムは、ＤＬＬ用の第１の昇圧電源発生回路４Ｄと、第１及び第２のゲート電圧（制御電圧）発生回路５Ｄ、５と、ＤＬＬ用内部電源回路ＶＲｎＤと、ＤＬＬ以外の回路用の内部電源回路ＶＲｎＳと、ＤＬＬ回路以外のメモリ等で利用される第２の昇圧電源発生回路４とを有する。昇圧電源発生回路４Ｄ、４は、外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給されて昇圧電源Ｖｐｐ１、Ｖｐｐ２ をそれぞれ発生する。ゲート電圧（制御電圧）発生回路５Ｄ、５は、第１の昇圧電源Ｖｐｐ１が供給され、基準電圧Ｖｒｅｆ よりも所定の電圧高いゲート電圧（制御電圧）Ｖｇ１、Ｖｇ２をそれぞれ生成する。そして、内部電源回路ＶＲｎＳは、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給されゲート電圧Ｖｇ２からトランジスタの閾値電圧分低い内部電源ＶｉｉＳ を生成する。また、ＤＬＬ回路用内部電源回路ＶＲｎＤは、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ が供給されゲート電圧Ｖｇ１からトランジスタの閾値電圧分低いＤＬＬ回路用内部電源ＶｉｉＤ を生成する。
【０１０１】
昇圧電源発生回路４Ｄ、４は共に、リングオシレータまたは発振器ＯＳＣと、ダイオードＤ１〜Ｄ４と、キャパシタＣ１，Ｃ２で構成される。ダイオードＤ２，Ｄ４を介してキャパシタＣ１，Ｃ２が充電されて、それぞれのノードｎ１００、ｎ１０１が電源Ｖｃｃ２ からダイオードＤ４の順方向電圧分低い電位にされる。そして、発振器ＯＳＣがキャパシタＣ１のノードｎ１００と反対側の電極にポンピングパルスを供給することにより、キャパシタＣ１を介してノードｎ１００が昇圧され、ノードｎ１０１に外部電源Ｖｃｃ２ よりも高い昇圧電源Ｖｐｐ１ 、Ｖｐｐ２ が生成される。ここで、第２の昇圧電源Ｖｐｐ２ は、主にＤＬＬ回路以外の回路であるメモリ等のワード線駆動電圧に利用される。したがって、第１の昇圧電源Ｖｐｐ１ が、内部電源回路にゲート電圧を供給する制御電圧発生回路に利用され、内部電源回路システムは、第２の昇圧電源Ｖｐｐ２ から分離される。
【０１０２】
ＤＬＬ回路用の昇圧電源発生回路４Ｄの電源ノイズ対策された回路については、後述する。
【０１０３】
制御電圧発生回路５は、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなるオペアンプ、及びトランジスタＮ１のドレインがゲートに接続されるＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ４と抵抗Ｒ１０，Ｒ１２からなる負帰還回路を有する。オペアンプの一方の入力に基準電圧Ｖｒｅｆ が供給され、もう一方の入力に負帰還回路のノードｎ１０２が供給される。オペアンプと負帰還回路の機能により、ノードｎ１０２は基準電圧Ｖｒｅｆ と同じ電位になるように制御される。即ち、基準電圧Ｖｒｅｆ が上昇すると、トランジスタＮ１のドレインが低下し、トランジスタＰ３の導電度が上昇し、ノードｎ１０２も上昇し、基準電圧Ｖｒｅｆ とバランスする。従って、ゲート電圧Ｖｇ２は、ノードｎ１０２の電圧の（Ｒ１０＋Ｒ１２）／Ｒ１２倍の電圧にトランジスタＮ４の閾値電圧を加えた電位に制御される。
【０１０４】
ＤＬＬ回路用の制御電圧発生回路５Ｄも、上記の回路と同じ回路構成である。但し、その回路５Ｄについても、電源ノイズ対策を施した回路を後で説明する。
【０１０５】
内部電源回路ＶＲｎＳは、ドレインに外部電源Ｖｃｃ２ が接続され、ゲートにゲート電圧Ｖｇ２が供給され、ソースに内部電源Ｖｉｉが生成されるソースフォロワトランジスタＱ１と、その内部電源Ｖｉｉの変動を吸収するためのキャパシタＣ３とを有する。この内部電源回路ＶＲｎＳは、ゲート電圧Ｖｇ２よりトランジスタＱ１の閾値電圧Ｖｔｈ分低い（Ｖｇ２−Ｖｔｈ）の内部電源Ｖｉｉを生成し、内部電源Ｖｉｉが接続される回路への電流供給は、トランジスタＱ１を介して外部電源Ｖｃｃ２ から行われる。ゲート電圧Ｖｇ２が一定の電圧であるので、内部電源Ｖｉｉは、それからトランジスタＱ１の閾値電圧分下げられた一定の電圧に制御される。トランジスタＱ１のソースに接続されたキャパシタＣ３は、内部電源Ｖｉｉが供給される回路がパワーダウンモードから復帰した時、回路動作が一次的に大電流を消費しても内部電源Ｖｉｉの電位が低下しないようにするために電荷を蓄積する。
【０１０６】
ＤＬＬ回路用内部電源回路ＶＲｎＤも、上記の内部電源回路ＶＲｎＳと同じ用に、ゲートに制御電圧Ｖｇ１が供給されドレインに第１の外部電源Ｖｃｃ１が供給され、ソースにＤＬＬ用内部電源ＶｉｉＤ を生成するソースフォロワトランジスタを有する。そして、この回路についても電源ノイズ対策を行った回路を、後で説明する。
【０１０７】
図８に示される通り、ＤＬＬ用の内部電源システムは、昇圧電圧発生回路４Ｄと、ゲート電圧発生回路５Ｄと、内部電源回路ＶＲｎＤで構成される。これらの回路は、基本的には図１４に示した回路により構成されるるが、ＤＬＬ回路への電源ノイズの影響を少なくするために、以下に示す通り種々の改良が加えられてる。
【０１０８】
図１５は、ＤＬＬ用の昇圧電源発生回路４Ｄの改良例を示す図である。ＤＬＬ用昇圧電源発生回路４Ｄも、図１４に示したＤＬＬ回路以外の回路用の昇圧電源発生回路４と同様に、リングオシレータＯＳＣと、昇圧キャパシタＣ１Ｄと、ダイオードＤ１〜Ｄ４とを有し、昇圧電源Ｖｐｐ１ を生成する。そして、図１４のＤＬＬ以外の回路用の昇圧電源発生回路４と異なる点は、ＤＬＬ昇圧電源発生回路４Ｄ内の昇圧キャパシタＣ１Ｄの容量が、図１４の回路４の容量Ｃ１よりも小さい点と、図１５に示される通り、抵抗手段Ｚ１〜Ｚ６のいずれかが設けられる点である。
【０１０９】
昇圧キャパシタＣ１Ｄの容量が小さいと昇圧能力も小さくなるが、昇圧動作時にポンピング動作によって昇圧電源Ｖｐｐ１ に発生する電源ノイズを低減することができる。ＤＬＬ用昇圧電源発生回路４Ｄが発生する昇圧電源Ｖｐｐ１ は、内部電源回路ＶＲｎＤ、ＶＲｎ等のゲート電圧Ｖｇ１を生成するためだけに使用される。従って、メモリ等の大電流を消費する回路用の内部電源回路ＶＲｎＳのゲート電圧Ｖｇ２を生成するための昇圧電源Ｖｐｐ２ ほど大きな昇圧能力を必要としない。従って、昇圧キャパシタＣ１Ｄを小さくしてもそれほど問題にはならない。また、昇圧動作による第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ への電源ノイズは、前述した通り第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ には伝わりにくい。
【０１１０】
更に、ＤＬＬ用昇圧電源発生回路４Ｄは、内部に抵抗手段Ｚ１〜Ｚ６を設けることにより、一種のローパスフィルタの機能により昇圧動作が緩慢になる。その結果、昇圧電源Ｖｐｐ１ への電源ノイズを低減することができる。
【０１１１】
図１６は、ＤＬＬ用制御電圧発生回路５Ｄの構成図である。この回路５Ｄは、図１４で示した制御電圧発生回路５と同じ回路である。但し、ＤＬＬ用昇圧電源発生回路４ＤとＤＬＬ用制御電圧発生回路５Ｄとの間には、ローパスフィルタとして抵抗Ｒ１が設けられる。抵抗Ｒ１と寄生容量によりローパスフィルタが構成される。図９，１１，１２参照。また、ＤＬＬ用制御電圧発生回路５Ｄの接地電源は、第１の外部接地電源Ｖｓｓ１ が利用される。
【０１１２】
そして、生成されるゲート電圧Ｖｇ１の電位を決定する抵抗Ｒｇ１、Ｒｇ２には、図中下部に示される通り、第１の外部接地電源Ｖｓｓ１ の配線が併設され、他の回路からのノイズが遮断される。半導体基板４０の表面上に設けられる絶縁膜４２内に設けられるポリシリコンからなる抵抗配線４４の上下に、第１の外部接地電源Ｖｓｓ１ に接続された導電層４３と、同じ電源Ｖｓｓ１ に接続されたウエル領域４１とが近接して設けられる。この構造にすることで、抵抗配線４４が接地電源配線によりシールドされ、他の回路からのノイズからシールドされる。従って、ポリシリコンからなる抵抗Ｒｇ１，Ｒｇ２の電位が変化することが防止され、ゲート電圧Ｖｇ１の電位が安定化される。
【０１１３】
図１７は、内部電源回路を示す図である。図１７（Ａ）にＤＬＬ用内部電源ＶＲｎＤが、図１７（Ｂ）にＤＬＬ回路内の他の回路用の内部電源回路ＶＲｎ、図１７（Ｃ）にＤＬＬ回路以外の回路用の内部電源回路ＶＲｎＳを示す。
【０１１４】
図９，１１の第２及び第３の実施の形態例で利用されるＤＬＬ用内部電源回路ＶＲｎＤと内部電源回路ＶＲｎ（ｎ＝１〜７）は、トランジスタＱ１とキャパシタＣ１で構成される。そして、ゲート電圧Ｖｇ１、Ｖｇ２は、ローパスフィルタＲＧｎ、ＣＧｎを介して、トランジスタＱ１のゲートＮＧｎに供給される。これによりゲート電圧Ｖｇに発生するノイズの影響を抑えることができる。このローパスフィルタのキャパシタＣＧｎは、ゲート端子ＮＧｎの寄生容量を利用することもできる。
【０１１５】
更に、ＤＬＬ用内部電源回路ＶＲｎＤは、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ に接続される。従って、内部電源ＶｉｉＤ に第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に発生した電源ノイズが影響することは少ない。ＤＬＬ用内部電源回路ＶＲｎＤは、前述した通り、複数の可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ及び比較部２０Ａに供給される。これらの回路の消費電力は、可変遅延ユニット１２Ｂ、１３Ｂが最も多く、次に可変遅延ユニット１６Ｂが多く、そして比較部２０Ａが最も少ない。従って、これらの回路に内部電源を供給する内部電源回路の電流供給能力も、
ＶＲ２Ｄ＝ＶＲ４Ｄ＞ＶＲ６Ｄ＞ＶＲ７Ｄ
になるように設定される。具体的には、ソースフォロワ型のトランジスタＱ１のゲート幅を上記の関係に設定する。可変遅延回路１２，１３に供給させるクロックの周波数が、可変遅延回路１６に供給される分周クロックの周波数の４倍の場合は、内部電源回路ＶＲ２Ｄ、ＶＲ４ＤとＶＲ６Ｄとの電流供給能力は、４：１になるように、そのトランジスタのゲート幅も４：１に設定する。
【０１１６】
ＤＬＬ回路以外の回路用の内部電源回路ＶＲｎＳは、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に接続される。ゲート電圧Ｖｇ２がローパスフィルタを経由してトランジスタＱ１のゲートに供給される構造は、上記と同じである。このトランジスタＱ１のゲート幅も、内部電源ＶｉｉｎＳが供給される回路の消費電力に応じて設定される。したがって、図１２の第４の実施の形態例の内部電源回路ＶＲ１２ＳのトランジスタＱ１のゲート幅は、かなり大きく設定される。
【０１１７】
図１８は、ＤＬＬ用内部電源回路の他の例を示す図である。図１７（Ａ）に示されたＤＬＬ用内部電源回路は、ゲートに制御されたゲート電圧Ｖｇが供給されるトランジスタＱ１と、パワーダウン時の電荷を蓄積するキャパシタＣ３で構成される。そして、トランジスタＱ１のソースには、内部電源ＶｉｉｎＤが生成され、ＤＬＬ回路に供給される。
【０１１８】
ＤＬＬ回路の中には、アクティブ時にクロックが供給され内部回路が動作し、パワーダウン時にクロックが供給されずに動作を停止する場合がある。アクティブ時は、ＤＬＬ回路が電流を消費してそのソース電位は安定的にゲート電圧Ｖｇ１から閾値電圧分低い電位に維持される。そして、パワーダウン時には、ＤＬＬ回路の消費電流がゼロになり、ソース電位はフローティング状態で上昇し、トランジスタＱ１はサブスレッショルド領域で動作する。サブスレッショルド領域では、トランジスタＱ１のゲート・ソース間が十分に閾値電圧より低くなるまで、リーク電流が発生する。そのサブスレッショルド領域での動作に伴うリーク電流がキャパシタＣ３に蓄積され、パワーダウンから復帰した時にＤＬＬ回路が活発に動作して大きな電流を消費しても内部電源ＶｉｉｎＤの電位がゆっくりとしか下がらない。
【０１１９】
実際のパワーダウンからの復帰時の内部電源Ｖｉｉの変化を調べると、図１９（Ａ）に示される通り、パワーダウン時の内部電源Ｖｉｉのレベルが上がりすぎて、通常動作モードに復帰した時に内部電源Ｖｉｉが定常状態のレベルの２Ｖに復帰するまでに、約５クロックを要する。ＤＬＬ回路は、アクティブ状態になってから所望の特性を示すまで、ダミーサイクルを要する。このダミーサイクルが少なければ少ない程好ましいが、図１９（Ａ）の例では、このダミーサイクルが５クロックにも及ぶ。
【０１２０】
そこで、図１８（Ａ）に示される通り、トランジスタＱ１のソースと接地電源Ｖｓｓ１ との間に、常時導通するトランジスタＱ１０からなる負荷手段４５を設ける。このトランジスタＱ１０は、非常に小さい電流を吸収する電流回路である。例えば、０．０１ｍＡ程度のごく少ない電流である。かかる負荷手段４５を設けることにより、パワーダウン時にトランジスタＱ１のソース端子からサブスレッショルド電流程度の電流を引き抜き、図１９（Ａ）の如く内部電源Ｖｉｉが異常に上昇するのを防止することができる。しかも、わずかな電流吸収であるので、パワーダウン時の消費電流の増加にはならない。
【０１２１】
図１９（Ｂ）に、図１８（Ａ）の負荷回路４５を設ける場合と設けない場合との内部電源Ｖｉｉの変化が示される。負荷回路４５を設けることにより、パワーダウン時の内部電源Ｖｉｉの電位は、通常状態のレベルに近い電位に維持される。従って、パワーダウンから復帰した時に１クロック程度で通常状態のレベルに復帰することができ、ＤＬＬ回路のダミーサイクルを短くすることができる。
【０１２２】
図１８（Ｂ）は、更に改良された内部電源回路を示す。この回路では、負荷手段或いは電流回路として、常時導通する小型のトランジスタＱ１０とアクティブ時に導通する大型のトランジスタＱ２０とを有する可変負荷手段４６を設ける。この可変負荷手段４６は、パワーダウン時は小型のトランジスタＱ１０のみが導通し、例えば０．０１ｍＡ程度の電流を吸収し、内部電源Ｖｉｉが不安定に上昇するのを防止する。そして、可変負荷手段４６は、アクティブ時に小型のトランジスタＱ１０に加えて大型のトランジスタＱ２０も導通し、例えば０．１ ｍ程度の大電流を吸収する。
【０１２３】
図１９（Ｃ）は、アクティブ時の内部電源ＶｉｉとクロックＣＬＫとの微視的な動作を示す。ＤＬＬ回路は、クロックの立ち上がりエッジ時に何らかの動作を行い電流を消費する。従って、トランジスタＱ２０が設けられない場合は、図１９（Ｃ）の破線に示される通り、クロックＣＬＫの立ち上がりエッジで電流消費に伴い内部電源Ｖｉｉが低下し、その後内部電源Ｖｉｉが上昇する。それに対して、トランジスタＱ２０が設けられ、比較的大きな電流の吸収が行われると、全体の電流吸収に対する上記のＤＬＬ回路による電流吸収の変化の割合が小さくなる。その結果、図１９（Ｃ）の実線に示される通り、内部電源Ｖｉｉの変動は小さくなる。即ち、アクティブ時には、可変負荷手段の電流吸収能力を高めて、内部電源ＶｉｉのＤＬＬ回路の動作に伴う変動の大きさを小さくすることができる。そうすることにより、ＤＬＬ回路にはより安定した電位の内部電源Ｖｉｉが供給され、正確で安定したな遅延量を生成し、制御クロックのジッタを小さくすることができる。
【０１２４】
［バックバイアス電源の分離］
ＤＲＡＭのメモリセルを構成するトランジスタのチャネルには、通常バックバイアス電源が印加される。このバックバイアス電源は、接地電源よりも低い電位レベルを有し、チャネル領域を接地電源よりも低い電位に保って、トランジスタのソース、ドレイン領域が確実に逆バイアス状態になりリーク電流が発生しないようにする。チャネル領域を接地電源に接続した場合、ソース、ドレイン領域の逆バイアスが小さい。したがって、その接地電源に電源ノイズが発生してソース、ドレイン領域が順バイアスになりやすく、リーク電流が発生しやすい。そのリーク電流のため、セルのキャパシタの電荷量が変動したり、ビット線電位が変動して、誤動作の原因になる。かかる理由からバックバイアス電圧がセルトランジスタのチャネルに印加される。
【０１２５】
このバックバイアス電源は、接地電源から比較的高いインピーダンスを介して生成される内部電源であり、接地電源の電源ノイズの影響が少ない。従って、このバックバイアス電源を、ＤＬＬ回路内の遅延ユニットや比較器のトランジスタや、ＤＬＬ用の内部電源システムのゲート電圧発生回路のトランジスタ等のチャネル領域に印加することで、それらのトランジスタの閾値を安定化することができる。
【０１２６】
更に、バックバイアス電源をメモリセル等のＤＬＬ回路以外の回路に利用されるバックバイアス電源と、ＤＬＬ回路等に利用されるバックバイアス電源とを分離することにより、メモリセルの動作に伴うバックバイアス電源に発生するノイズの影響を少なくすることができる。
【０１２７】
図２０は、実施の形態例におけるバックバイアス電源の分離を示す図である。図２０に示される例では、バックバイアス発生回路４８がバックバイアス電源ＶＢＢを発生するが、抵抗Ｒ２０，３０により第１のバックバイアス電源ＶＢＢ１ と、第２のバックバイアス電源ＶＢＢ２ に電気的に分離される。そして、第２のバックバイアス電源ＶＢＢ２ は、ＤＬＬ回路以外の回路のメモリセルのトランジスタ等に供給される。また、第１のバックバイアス電源ＶＢＢ１ は、ＤＬＬ回路内の遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ及び位相比較回路の遅延素子を有する比較部２０Ａとに供給される。更に、第１のバックバイアス電源ＶＢＢ１ は、ＤＬＬ用のゲート電圧発生回路５Ｄにも供給される。
【０１２８】
ＤＬＬ回路内でも、位相調整に直接関係しない部分には、第２のバックバイアス電源ＶＢＢ２ が図示される通り供給される。即ち、可変遅延回路のドライバ部や出力部及び位相比較回路の遅延素子以外の部分２０Ｂである。
【０１２９】
更に、第２のバックバイアス電源ＶＢＢ１ は、所定のキャパシタＣ３０を介して、メモリセルのキャパシタの対向電極（セルプレート）の電圧ＶＰＲに接続される。メモリセルのセルプレートは、それ自体大きな容量を持ち、安定した電位、例えばＶｉｉ／２に保たれる。したがって、第１のバックバイアス電源ＶＢＢ１ をキャパシタＣ３０を介してセルプレート電圧に接続することで、よりノイズの発生を防止することができる。
【０１３０】
図２１は、本実施の形態例のより詳細なバックバイアス電源のトランジスタへの印加を示す図である。図２１には、位相比較回路の比較部２０Ａを構成する遅延素子のゲート２０１，２１５の回路と、ゲート電圧発生回路５Ｄの回路とが示される。図２０で説明した第１のバックバイアス電源ＶＢＢ１ は、ゲート２０１，２１５の回路を構成するＮＭＯＳトランジスタのチャネル領域に、破線で示す様に接続される。これにより、ＮＭＯＳトランジスタの閾値電圧がノイズの影響を受けずに安定する。また、これらの回路のＰＭＯＳトランジスタのチャネルには、内部電源Ｖｉｉ７Ｄが供給されるので、これらのトランジスタの閾値電圧もノイズの影響を受けずに安定する。したがって、これらのゲートの遅延時間はノイズの影響を受けずに安定する。
【０１３１】
可変遅延回路内の可変遅延ユニットを構成するゲート回路も、基本的には、図２１のゲート２０１，２１５と同じである。
【０１３２】
図２１に示される通り、更にＤＬＬ用のゲート電圧発生回路５Ｄを構成するＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のチャネル領域にも、破線で示される通り、第１のバックバイアス電源ＶＢＢ１ が供給される。これらのトランジスタの閾値電圧も電源ノイズの影響を受けずに安定する。ゲート電圧発生回路の出力Ｖｇ１には、発振防止用のキャパシタＣ４０が接続される。このキャパシタＣ４０の容量は、負帰還回路によるフィードバック動作により回路が発振するのを防止するように設定される。それに対して、トランジスタＮ１，Ｎ２，Ｎ３からなるオペアンプの応答動作は、それらのトランジスタの閾値電圧の変動に応じて変化する。したがって、これらのトランジスタの閾値電圧を安定にすることにより、発振動作を防止し、ゲート電圧Ｖｇ１の電位を安定させることができる。
【０１３３】
更に、ゲート電圧Ｖg1は、ノードｎ１０２の電位の抵抗分割レベルから、更にトランジスタＮ４の閾値電圧分高く設定される。したがって、このトランジスタＮ４の閾値電圧が安定することにより、ゲート電圧Ｖｇ1 も安定させることができる。尚、図１７に示したＤＬＬ用内部電源回路のトランジスタＱ１のチャネル領域にも、この第１のバックバイアス電源ＶBB1 を供給することで、同様にその閾値電圧を安定させることができる。その結果、内部電源Ｖiiの電位をノイズの影響を受けずに安定させることができる。
【０１３４】
尚、上記の実施の形態例におけるバックバイアス電圧の印加に変えて、第１の外部接地電源Ｖｓｓ１ を図２１に示したトランジスタのチャネルに印加してもよい。この第１の外部接地電源Ｖｓｓ１ を利用することができない場合は、上記の通り、その代わりにノイズの影響を受けないバックバイアス電圧ＶＢＢ１ を利用する。
【０１３５】
図２２は、可変遅延回路から出力バッファ等へのクロック信号配線の構成を示す図である。また、図２３は、そのクロック信号配線のより詳細な構成例を示す図である。図２２に示される通り、可変遅延回路１２（但し、可変遅延回路１３も同じ）が生成する制御クロック／ＣＬＫ１は、複数のデータ出力バッファ１４−０〜１４−４に供給される。これらの出力バッファは、供給される制御クロック／ＣＬＫ１の立ち上がりエッジに応答して同時に動作する。したがって、可変遅延回路１２からこれらの出力バッファへのクロック信号配線の伝播遅延時間は、全て等しくすることが要求される。また、ＤＬＬ回路のフィードバックループ内の可変遅延回路１６が生成するクロックも、同じ伝播遅延時間を経てダミー出力バッファ１７に供給されることが要求される。
【０１３６】
そこで、本実施の形態例では、これらのクロック信号配線の長さを全て同じになるように構成する。具体的には、遅延制御回路１２から複数の出力バッファ１４までのクロック信号配線はツリー構造にし、分岐点Ｔｎ間の距離を同じにし、分岐点Ｔｎから出力バッファまでの距離を同じにする。また、フィードバック側のダミークロックの信号配線は、ツリー構造ではないが、それぞれの分岐点間の距離と分岐点からダミー出力バッファ１７までの距離を、上記のクロック／ＣＬＫ１の信号配線の対応する距離と同じにする。即ち、図２２に示される通り、配線の長さは、Ｌ１＝Ｌ２、Ｌ３＝Ｌ４＝Ｌ５、Ｌ６＝Ｌ７＝Ｌ８＝Ｌ９＝Ｌ１０＝Ｌ１１に設定される。
【０１３７】
次に、クロック信号配線の各分岐点Ｔｎには、クロックを増幅する為のバッファＧｎを設ける。バッファＧｎを設けることにより、クロックの立ち上がりエッジや立ち下がりエッジを急峻にすることができる。クロックの両エッジを急峻にすることにより、電源ノイズの影響を受けにくくすることができる。即ち、図２２に示される通り、分岐点Ｔ１には、それぞれの分岐する配線に対してバッファＧ１，Ｇ２が設けられる。更に、一方の分岐点Ｔ２には、３つの分岐する配線に対してバッファＧ８，Ｇ９，Ｇ１０が設けられる。それに対応して、もう一つの分岐点Ｔ２には、２つの分岐する配線に対してバッファＧ６，Ｇ７を設けると共に、ダミーのバッファＧ５を設ける。
【０１３８】
それに対して、フィードバックループ内のダミークロック信号配線では、分岐点Ｔ１に２つのバッファＧ３，Ｇ４を設ける。このバッファＧ３，Ｇ４は、バッファＧ１，Ｇ２とおなじサイズのバッファである。また、ダミークロック信号配線では、分岐点Ｔ２に３つのバッファＧ１１，Ｇ１２，Ｇ１３を設ける。このバッファＧ１１〜Ｇ１３は、対応するバッファＧ５〜Ｇ１０と同じサイズで同じ駆動能力のバッファである。
【０１３９】
更に、これらの対応する分岐点に設けられるバッファの数は、複数のクロック信号配線間で等しい数に設定される。そうすることにより、バッファによる負荷容量を等しくすることができる。したがって、フィードバックループ内のダミークロック信号配線には、出力が接続されないバッファＧ４，Ｇ１１，Ｇ１３が設けられる。同様に、バッファＧ５も出力が接続されない。
【０１４０】
上記の構成にすることにより、制御クロック／ＣＬＫ１及びダミーのクロックの、信号配線での遅延時間を等しくすることができる。
【０１４１】
図２３（Ａ）に示される通り、上記のバッファＧ１〜Ｇ１３を構成するＮＭＯＳトランジスタのチャネルに、分離されたバックバイアス電源ＶＢＢ１ を供給する。これによりＮＭＯＳトランジスタの閾値を安定させることができる。ＮＭＯＳトランジスタのソース側には、ＤＬＬ用の外部接地電源Ｖｓｓ１ が供給される。更に、ＰＭＯＳトランジスタのチャネルには、ＤＬＬ用内部電源ＶｉｉｎＤを供給して、閾値電圧を安定化させる。
【０１４２】
図２３（Ｂ）に示される通り、クロック信号配線の上下に、第１の外部接地電源Ｖｓｓ１ の配線を併設して、他の回路からのノイズを遮断する。或いは、図２３（Ｃ）に示される通り、クロック信号配線の両側に、第１の外部接地電源Ｖｓｓ１ の配線を併設して、他の回路からのノイズを遮断する。これらの構成により、クロックの伝達から電源ノイズの影響を取り除くことができる。
【０１４３】
以上、ＤＬＬ回路の精度の高い位相調整機能を実現する手段を実施の形態例にしたがって説明した。しかしながら、本発明は、それらの実施の形態例に限定されず、種々の変更が可能である。
【０１４４】
【発明の効果】
以上説明した通り、本発明によれば、クロックの位相調整を行うＤＬＬ回路に他の回路とは独立した専用の外部電源を供給することで、ＤＬＬ回路の位相調整の精度を向上することができ、生成される制御クロックのジッタを少なくすることができる。
【０１４５】
更に、本発明によれば、ＤＬＬ回路内の可変遅延回路の可変遅延ユニットや位相比較回路の比較部の遅延素子等、位相調整に最も関係する部分に、専用の内部電源回路を設けることにより、ＤＬＬ回路の位相調整の精度を向上することができ、生成される制御クロックのジッタを少なくすることができる。
【０１４６】
また、ＤＬＬ回路用の電源システムにおいて、種々の改良を施すことにより、ＤＬＬ回路以外の回路からの電源ノイズがＤＬＬ回路に影響を与えないようにすることができる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の構成図である。
【図２】可変遅延回路１２，１３，１６の例を示す図である。
【図３】位相比較回路２０内の位相比較部の回路図である。
【図４】位相比較部の動作を示す波形図である。
【図５】位相比較回路２０の位相比較出力部の回路図である。
【図６】位相比較出力部の動作を示す波形図である。
【図７】遅延制御回路２１の一部の構成を示す回路図である。
【図８】第１の実施の形態例の集積回路装置の構成図である。
【図９】第２の実施の形態例のＤＬＬ回路を示す図である。
【図１０】第２の実施の形態例における可変遅延回路１２，１３，１６の詳細回路図である。
【図１１】第３の実施の形態例のＤＬＬ回路を示す図である。
【図１２】第４の実施の形態例のＤＬＬ回路を示す図である。
【図１３】第３及び第４の実施の形態例における可変遅延回路１２，１３，１６の構成図である。
【図１４】図８に示された内部電源システムを示す回路図である。
【図１５】ＤＬＬ用の昇圧電源発生回路を示す図である。
【図１６】ＤＬＬ用制御電圧発生回路５Ｄの構成図である。
【図１７】内部電源回路を示す図である。
【図１８】ＤＬＬ用内部電源回路の他の例を示す図である。
【図１９】図１８の動作を示す波形図である。
【図２０】実施の形態例におけるバックバイアス電源の分離を示す図である。
【図２１】本実施の形態例のより詳細なバックバイアス電源のトランジスタへの印加を示す図である。
【図２２】可変遅延回路から出力バッファ等へのクロック信号配線の構成を示す図である。
【図２３】クロック信号配線のより詳細な構成例を示す図である。
【符号の説明】
Ｖｃｃ１ 、Ｖｓｓ１ 第１の外部電源
Ｖｃｃ２ 、Ｖｓｓ２ 第２の外部電源
ＶＲｎＤ ＤＬＬ用内部電源回路、第１の内部電源回路
ＶＲｎ、ＶＲｎＳ ＤＬＬ回路以外の内部電源回路、第２の内部電源回路
ＶｃｃＱ１、ＶｓｓＱ１ 第１の出力用外部電源
ＶｃｃＱ２、ＶｓｓＱ２ 第２の出力用外部電源
Ｖｐｐ 昇圧電源
Ｖｇ ゲート電圧、制御電圧
ＶｉｉｎＤ 第１の内部電源
Ｖｉｉｎ 、ＶｉｉｎＳ 第２の内部電源
１ ＤＬＬ回路
２ 出力回路
３ ＤＬＬ回路以外の回路、入力バッファ
４，４Ｄ 昇圧電源発生回路
５，５Ｄ 制御電圧発生回路
１２，１３，１６ 可変遅延回路
１２Ｂ、１３Ｂ、１６Ｂ 可変遅延ユニット、遅延ユニット
２０ 位相比較回路
２０Ａ 比較部、位相一致検出部
【発明の属する技術分野】
本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ） 回路を内蔵する集積回路装置に関し、特に、集積回路装置内の他の回路から電源を経由して与えられる電源ノイズ等の影響を少なくして、ＤＬＬ回路の位相調整機能の精度を高くしたＤＬＬ回路を有する集積回路装置に関する。
【０００２】
【従来の技術】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の同期型の集積回路装置は、外部から供給される基準クロックに同期して、或いは基準クロックと所定の位相関係のタイミングで内部回路を動作させる。そのために、内部にタイミングクロック発生回路が設けられる。
【０００３】
かかるタイミングクロック発生回路は、集積回路装置内での基準クロックの伝播遅延による影響をなくすために、ＤＬＬ回路を利用する。即ち、ＤＬＬ回路は、基準クロックを遅延させて所定のタイミングを有する制御クロックを出力する可変遅延回路と、基準クロックとそれを遅延させた可変クロックとの位相を比較し、それらの位相が整合するように可変遅延回路の遅延量を調整する位相比較回路及び遅延制御回路とを有する。かかるＤＬＬ回路は、例えば、特開平１０−１１２１８２ 号公報（平成１０年４月２８日公開）に基本的な構成が示される。
【０００４】
図１は、従来のＤＬＬ回路の構成図である。図１には、ＤＬＬ回路１、出力回路２及びＤＬＬ回路以外の回路として入力バッファ３が示される。ＤＬＬ回路１には、外部電源から降圧された内部電源Ｖｉｉ１が電源として供給される。この降圧内部電源Ｖｉｉ１は、外部電源Ｖｃｃ、Ｖｓｓを供給され、電源Ｖｃｃを昇圧して昇圧電源Ｖｐｐを生成する昇圧電源発生回路４と、昇圧電源Ｖｐｐを電源として供給され一定に制御された制御電圧としてゲート電圧Ｖｇ を生成する制御電圧（ゲート電圧）発生回路５と、ゲート電圧Ｖｇ からトランジスタＱ１の閾値電圧だけ低い内部電源Ｖｉｉ１ を生成する内部電源回路ＶＲ１からなる内部電源システムにより生成される。
【０００５】
入力バッファ３には、外部からのクロックＣＬＫとその反転クロック／ＣＬＫを内部に取り込む入力バッファ１１，１０と、ＤＬＬ回路の一部として利用されるダミー入力バッファ１８が設けられる。入力バッファ１０，１１から取り込まれたクロック／ＣＬＫ０，ＣＬＫ０は、それぞれ可変遅延回路１２，１３を通過し遅延し、所定の位相に制御された制御クロック／ＣＬＫ１，ＣＬＫ１としてデータ出力バッファ１４に供給される。図示しない内部からのデータが、この位相が制御されたクロック／ＣＬＫ１，ＣＬＫ１に応答して、外部に出力データＤｏｕｔ として出力される。従って、この出力バッファ１４には、通常の外部電源Ｖｃｃ、Ｖｓｓとは異なる外部バッファ用の外部電源ＶｃｃＱ 、ＶｓｓＱ とが供給される。
【０００６】
ＤＬＬ回路のフィードバックループには、内部クロックＣＬＫ０を分周器１５により低い周波数に分周したクロックｃ−ｃｌｋが供給される。この基準クロックｃ−ｃｌｋは、位相比較回路２０の一方の入力として供給されると共に、可変遅延回路１６，ダミーデータ出力バッファ１７，ダミー入力バッファ１８により遅延されて可変クロックｄ−ｉ−ｃｌｋ として位相比較回路２０の他方の入力に供給される。そして、その位相比較結果が遅延制御回路２１に供給され、２つの入力クロックの位相が一致するように、遅延制御回路２１が可変遅延回路１２，１３，１６の遅延量を調整する。即ち、これらの可変遅延回路１２，１３，１６に、共通の遅延制御信号Ｎ２１を与える。
【０００７】
上記の出力バッファ以外に、他の所定の内部回路に前記制御クロックが供給され、その内部回路の動作タイミングが制御される場合もある。例えば、入力バッファに制御クロックが供給される。
【０００８】
上記の通り、従来例のＤＬＬ回路において、他の回路からの電源ノイズの影響を避けるために、ＤＬＬ回路専用の内部電源回路ＶＲ１がＤＬＬ回路用の内部電源Ｖｉｉ１ を生成する。入力バッファ３のようなＤＬＬ回路以外の回路には、外部電源Ｖｃｃが供給されるか、或いはＤＬＬ回路専用の内部電源回路ＶＲ１とは異なる内部電源回路ＶＲ２からの内部電源Ｖｉｉ２ が供給される。また、大電流を必要とする出力回路２には、通常の外部電源Ｖｃｃ， Ｖｓｓとは異なる出力回路用の外部電源ＶｃｃＱ 、ＶｓｓＱ が供給される。また、ＤＬＬ回路１及びそれ以外の回路３や電源システム４，５，ＶＲ１，ＶＲ２には外部接地電源Ｖｓｓが供給される。
【０００９】
【発明が解決しようとする課題】
しかしながら、ＤＬＬ回路を駆動する降圧された内部電源Ｖｉｉ１ は、ＤＬＬ回路の全ての構成要素に供給される。したがって内部電源Ｖｉｉ１ には、ＤＬＬ回路の各構成要素の動作によって電源ノイズが発生する。そして、ＤＬＬ回路のある構成要素の動作で発生した電源ノイズが他の構成要素の動作に影響を与える。例えば、反転クロック／ＣＬＫ１が可変遅延回路１２を通過する時に、可変遅延回路１２の動作により内部電源Ｖｉｉ１ に電源ノイズが生じると、同じ内部電源Ｖｉｉ１ で駆動されている他の可変遅延回路１３，１６が、その電源ノイズに影響を受けて、それらの遅延量が変動する。その結果、制御クロックのジッタ（位相の揺れ）の原因となり正確な位相調整が困難になる。
【００１０】
より具体的には、基準クロックｃ−ｃｌｋと可変遅延回路１６，ダミー遅延回路１７，１８を通過した可変クロックｄ−ｉ−ｃｌｋ とがロックオン状態にある時に、他の可変遅延回路１２，１３の動作により内部電源Ｖｉｉ１ に電源ノイズが発生すると、上記のフィードバックループ内の可変遅延回路１６の動作が影響を受けて、その遅延量が変化し、アンロック状態になる場合がある。その場合、外部クロックＣＬＫ，／ＣＬＫと制御クロックＣＬＫ１，／ＣＬＫ１とがロックオン状態にもかかわらず電源ノイズによりアンロック状態になり、制御クロックＣＬＫ１，／ＣＬＫ１にジッタが発生し、データ出力Ｄｏｕｔ の出力のタイミングが不正確になる。
【００１１】
また、別の例では、位相比較回路２０は、入力クロックｃ−ｃｌｋとｄ−ｉ−ｃｌｋ の位相差がロックオン状態か否かを検出するための位相一致検出部を有する。この位相一致検出部が、可変遅延回路の動作による電源ノイズの影響を受けて、ロックオン状態にもかかわらずアンロック状態を検出する場合がある。この場合も、その位相比較結果にしたがって遅延制御回路２１が可変遅延回路１６の遅延量を制御し、ロックオン状態にしようとするが、その時には電源ノイズの影響がなくなり、今度はその遅延量変更後の可変クロックｄ−ｉ−ｃｌｋ に対してアンロックが検出され、再度遅延制御回路２１が可変クロック６の遅延量を制御する。このような現象が、制御クロックＣＬＫ１，／ＣＬＫ１のジッタの原因になる。
【００１２】
更に、従来例では、外部電源Ｖｃｃ、Ｖｓｓが、ＤＬＬ回路専用の内部電源回路ＶＲ１に供給され、更に、その内部電源回路ＶＲ１に供給されるゲート電圧Ｖｇ を生成する制御電圧（ゲート電圧）発生回路５にも外部グランド電源Ｖｓｓが供給され、更に、昇圧電源Ｖｐｐを発生する昇圧電源発生回路４にも外部電源Ｖｃｃ、Ｖｓｓが供給される。
【００１３】
しかしながら、例えば昇圧電源発生回路４は、昇圧電源発生のために大電流をポンピングする動作を伴い、外部電源Ｖｃｃ、Ｖｓｓに電源ノイズを発生しやすい。また、図示しないメモリ回路の読み出し動作や書き込み動作に伴うワード線やビット線の大電流駆動動作により、外部電源Ｖｃｃ、Ｖｓｓに電源ノイズが発生する。かかる電源ノイズは、ＤＬＬ回路用の制御電圧（ゲート電圧）発生回路５が発生するゲート電圧Ｖｇ のレベルの変動を招き、更に、内部電源回路ＶＲ１が発生する内部電源Ｖｉｉ１ のレベルの変動を招く、その結果、内部電源Ｖｉｉ１ に発生した電源ノイズにより、ＤＬＬ回路内の可変遅延回路の遅延量が変動し、位相比較回路内の位相一致検出部の動作が影響を受け、上記した通り制御クロックのジッタの原因になる。
【００１４】
将来において、クロックの周波数がより高くなる場合、上記したＤＬＬ回路内部の他の構成要素からの内部電源Ｖｉｉ１ への電源ノイズの影響や、ＤＬＬ回路以外の回路からの外部電源Ｖｃｃ、Ｖｓｓへの電源ノイズの影響などは無視できなくなり、その影響によるクロックのジッタの発生は解決しなければならない。
【００１５】
そこで、本発明の目的は、電源ノイズによるジッタの発生を抑制したＤＬＬ回路を有する集積回路装置を提供することにある。
【００１６】
更に、本発明の別の目的は、電源ノイズによる可変遅延回路の遅延量への影響を抑えたＤＬＬ回路を有する集積回路装置を提供することにある。
【００１７】
更に、本発明の別の目的は、電源ノイズによる位相比較回路のロックオン検出への影響を抑えたＤＬＬ回路を有する集積回路装置を提供することにある。
【００１８】
更に、本発明の別の目的は、電源ノイズによるＤＬＬ回路用の内部電源システムへの影響を抑えた集積回路装置を提供することにある。
【００１９】
更に、本発明の別の目的は、電源ノイズによるＤＬＬ回路用の内部電源への影響を抑えた集積回路装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的を達成する為に、第１の発明は、集積回路装置に供給される外部電源を、ＤＬＬ回路用の第１の外部電源と、ＤＬＬ回路以外の回路用の第２の外部電源とに分けることを特徴とする。ここでいう外部電源とは外部から供給されるグランド電源（または接地電源）とそれより一定の電圧異なる電源とを含む概念である。また、グランド電源と異なる電源を単に外部電源と称する場合もある。
【００２１】
本発明では、より好ましくは、ＤＬＬ回路の可変遅延回路に、より望ましくはその遅延ユニット部に、上記の第１の外部電源が利用され、第２の外部電源に発生する電源ノイズが可変遅延回路に伝わらないようにする。また、より好ましくは、ＤＬＬ回路の位相比較回路内の位相一致検出部（または単に比較部）に、上記の第１の電源が利用され、第２の外部電源に発生する電源ノイズが位相一致検出部に伝わらないようにする。また、可変遅延回路や位相一致検出部には、第１の外部接地電源を供給し、それ以外の回路の動作に基づく第２の外部接地電源からの電源ノイズの影響を抑える。
【００２２】
本発明では、更に好ましくは、ＤＬＬ回路用の内部電源システムを、ＤＬＬ回路内の可変遅延回路や位相比較回路の位相一致検出部に内部電源を供給する部分と、それ以外のＤＬＬ回路の構成要素に内部電源を供給する部分とを別々にする。その結果、ＤＬＬ回路内で発生する電源ノイズが、ＤＬＬ回路の位相調整動作の精度に最もクリティカルな可変遅延回路や位相一致検出部の内部電源に伝わらないようにする。更に、好ましくは、それらの可変遅延回路や位相一致検出部に内部電源を供給するＤＬＬ用内部電源回路も、別々に構成する。その結果、可変遅延回路や位相一致検出部間での相互の電源ノイズの影響も避けることができる。
【００２３】
更に、本発明では、ＤＬＬ回路以外の回路にも外部電源を降圧した内部電源を利用する場合は、その内部電源回路を、ＤＬＬ回路の可変遅延回路や位相一致検出部のＤＬＬ用内部電源回路とは独立して設ける。更に、ＤＬＬ用内部電源回路に内部電源の基準となる制御電圧を供給する制御電圧発生回路も、ＤＬＬ回路以外の回路用の内部電源回路の制御電圧発生回路とは別々の構成にする。制御電圧（ゲート電圧）への電源ノイズの影響を抑えることにより、ＤＬＬ回路の動作をより正確にする。
【００２４】
更に、本発明では、集積回路装置に供給される出力用外部電源に関し、ＤＬＬ回路の遅延ループ内のダミー出力バッファ用の第１の出力用外部電源と、通常の出力バッファ用の第２の出力用外部電源とを分離することを特徴とする。通常の出力バッファの動作によって発生する電源ノイズが、クロックの位相調整を行うＤＬＬ回路のダミー出力バッファの電源に伝わるのを抑えて、ダミー出力バッファの遅延量を一定にして安定した位相調整を実現することができる。
【００２５】
上記の目的を達成するために、第２の発明は、ＤＬＬ回路を構成する回路間での電源ノイズの影響を抑える為に、異なるクロックが供給され通過する複数の可変遅延回路毎にそれぞれ独立したＤＬＬ用内部電源回路を設ける。
【００２６】
更に、第２の発明は、より好ましくは、可変遅延回路内の比較的充放電電流量が少ない遅延ユニット部と、可変遅延回路内の比較的充放電電流量が多いドライブ部と出力部との電源を分ける。そして、遅延ユニット部には、ＤＬＬ用内部電源回路から降圧内部電源を供給する。また、ドライブ部にも降圧された内部電源を供給するが、そのドライブ部には、ＤＬＬ回路以外の回路とは独立したＤＬＬ用内部電源回路か或いはＤＬＬ回路以外の回路用の内部電源回路から内部電源を供給する。そして、出力部には、降圧された内部電源を供給する場合は、ドライブ部と同様の構成にする。また、出力部には外部電源を直接供給してもよい。その場合は、出力部には、ＤＬＬ用の第１の外部電源とは異なるＤＬＬ回路以外の回路用の第２の外部電源が供給されることが好ましい。但し、出力部内の電圧レベル変換部は、駆動電流量が少なく電源ノイズが少ないので、第１の外部電源を供給することが好ましい。
【００２７】
更に第２の発明は、より好ましくは、位相比較回路の位相一致検出部の遅延素子とそれ以外との電源を分ける。そして、位相一致検出部の遅延素子にはＤＬＬ用内部電源から降圧内部電源を供給する。それ以外の回路にも降圧内部電源を供給する場合は、位相一致検出部のＤＬＬ用内部電源回路とは別のＤＬＬ用内部電源回路か、或いはＤＬＬ回路以外の回路用の内部電源回路から内部電源を供給する。或いは、位相一致検出部以外の回路には、外部電源を直接供給しても良い。その場合は、好ましくは第２の外部電源を供給する。
【００２８】
上記の様に、第２の発明では、可変遅延回路の遅延ユニット部または位相比較回路の位相一致検出部には、第１の外部電源から降圧内部電源を生成するＤＬＬ用内部電源回路から内部電源を供給し、しかも、それぞれの遅延ユニット部または位相一致検出部には、それぞれ個別のＤＬＬ用内部電源回路から内部電源を供給する。その結果、それらの遅延特性に対する電源ノイズの影響を、抑えることができる。
【００２９】
更に、上記の目的を達成するために、第３の発明は、可変遅延回路の遅延ユニット部または位相比較回路の位相一致検出部に、外部電圧から降圧された内部電源電圧を供給するＤＬＬ用内部電源回路において、その内部電源電圧を安定化する。そのために、このＤＬＬ用内部電源回路には、ＤＬＬ用の第１の外部電源を供給し、第２の外部電源からのノイズを伝えないようにする。更に、このＤＬＬ用内部電源回路の電流供給能力を、それぞれの対応する遅延ユニット部や位相一致検出部の消費電力に略比例させる。その結果、各ＤＬＬ用内部電源回路は、各対応する回路にほぼ同電位の内部電源電圧を与えることができる。
【００３０】
更に、第３の発明では、各内部電源回路に供給される制御電圧（ゲート電圧）を安定化するために、制御電圧発生回路と内部電源回路との間に、ローパスフィルタを挿入し、制御電圧発生回路からのノイズをカットする。更に、第３の発明では、内部電源回路がドレインが第１の外部電源に接続され、ゲートに制御電圧が供給され、ソースに内部電源が出力されるソースフォロワ型のトランジスタを有し、そのトランジスタのソースと接地電源との間に、トランジスタから所定の電流を引き抜く電流回路を設けることを特徴とする。より好ましくは、この電流回路が引き抜く電流量は、パワーダウンモード時に少なく、非パワーダウンモード時に多くなるようにダイナミックに制御される。その結果、内部電源が供給される可変遅延回路の遅延ユニット部や位相比較回路の位相一致検出部が、パワーダウンモード時に電流を消費しなくても、所定量の電流が電流回路から吸収されるので、トランジスタのソースの電圧が過剰に上昇することを防止することができる。更に、アクティブモードにおいて、電流回路がより多くの電流を吸収することにより、遅延ユニット部や位相一致検出部が供給されるクロックの位相に対応して間欠的に電流を消費しても、トランジスタのソースの電圧が過剰に上下することを防止することができる。
【００３１】
更に、第３の発明によれば、ＤＬＬ用内部電源回路に制御電圧を供給する制御電圧（ゲート電圧）発生回路の制御電圧（ゲート電圧）を安定化するために、制御電圧発生回路の接地電源は、第１の外部電源の接地電源を利用する。更に、好ましくは、制御電圧発生回路は、オペレーションアンプとその出力を一方の入力に負帰還する回路構成を有し、負帰還回路内の抵抗素子の近傍に、第１の外部電源の接地電源配線が併設される。電源ノイズの影響が少ない第１の外部電源の接地電源配線のシールド作用により、抵抗素子への電源ノイズの影響を抑えることができる。更に、第３の発明では、好ましくは、複数のＤＬＬ用内部電源回路には共通の制御電圧発生回路からのゲート電圧が供給される。その結果、複数のＤＬＬ用内部電源回路は、同等の電位の内部電源を発生することができる。
【００３２】
上記の目的を達成するために、第４の発明は、ＤＬＬ用の制御電圧発生回路に供給する昇圧電源発生回路には、第２の外部電源を供給することを特徴とする。このＤＬＬ用昇圧電源発生回路は、外部電源を利用してポンピング動作により昇圧電源を発生するので、その外部電源に大きな電源ノイズを生成する。したがって、第４の発明では、このＤＬＬ用昇圧電源発生回路には、第２の外部電源を供給して、第１の外部電源にその電源ノイズが伝わらないようにする。
【００３３】
第４の発明は、より好ましくは、ＤＬＬ用の昇圧電源発生回路の昇圧動作を、ＤＬＬ以外の昇圧電源発生回路よりも緩慢にする。或いは、ＤＬＬ用の昇圧電源発生回路における一回の昇圧に利用する電荷量をより小さくする。更に、ＤＬＬ用の昇圧電源発生回路内に抵抗などを挿入して、そのポンピング動作に伴う昇圧電源の電位の変動を最小限にする。また、好ましくは、ＤＬＬ用の昇圧電源発生回路とＤＬＬ用の制御電圧発生回路との間にローパスフィルタを挿入する。その結果、昇圧電源発生回路のポンピング動作による昇圧電源の電位の変動を、制御電圧発生回路に伝えないようにすることができる。
【００３４】
以上のように、第４の発明によれば、昇圧電源発生回路が生じる電源ノイズや昇圧電源の変動が、ＤＬＬ用の制御電圧発生回路や内部電源回路に伝わらないようにすることができる。
【００３５】
上記の目的を達成するために、第５の発明は、可変遅延回路の遅延ユニット部または位相比較回路の位相一致検出部のトランジスタのチャネル領域に供給するバックバイアス電源を、他の回路のトランジスタへのバックバイアス電源と分離することを特徴とする。遅延ユニット部または位相一致検出部のトランジスタには、他の回路のバックバイアス電源端子に発生するノイズからの影響が少ない専用のバックバイアス電源を供給することにより、それらのトランジスタの閾値電圧を安定させ、遅延ユニット部の遅延時間や位相一致検出部の遅延時間などの精度を高めることができる。
【００３６】
第５の発明は、更に好ましくは、ＤＬＬ用内部電源回路やそれに制御電圧を供給するＤＬＬ用制御電圧発生回路のトランジスタにも、同様に他の回路のバックバイアス電源から分離したノイズが少ないバックバイアス電源を供給する。その結果、制御電圧を決めるトランジスタの閾値電圧が安定し、制御電圧が安定する。更に、内部電源回路のトランジスタの閾値電圧が安定し、内部電源の電位が安定する。
【００３７】
第５の発明は、更に好ましくは、分離したバックバイアス電圧とメモリセルのセルプレートの電圧との間に所定のキャパシタを挿入し、分離したバックバイアス電圧の電圧値がより安定化するようにする。
【００３８】
上記の目的は、第６の発明によれば、ＤＬＬ回路のより位相が調整された制御クロックが、複数の内部回路に等長配線を介して供給し、その等長配線の分岐点に制御クロックを駆動するバッファ回路を挿入することを特徴とする。駆動バッファを等長配線上に配置することで、伝播する制御クロックの波形を急峻にすることができ、電源ノイズの影響を受けにくくすることができる。
【００３９】
更に、第６の発明は、複数の等長配線の対応する分岐点には等しい数の駆動バッファを接続し、支線が少ない等長配線に対しても同等の寄生容量を設け、それぞれの等長配線の制御クロックの伝播速度を等しくすることを特徴とする。また、対応する分岐点に設けられたバッファ回路は、それぞれ同じ駆動能力を有する。また、第６の発明は、前記の駆動ゲート回路を構成するトランジスタのバックバイアス電圧を供給する電圧配線を、他の回路用のバックバイアス電圧の配線から分離し、駆動バッファ回路の動作速度に他の回路の動作によるノイズが影響しないようにする。更に、第６の発明は、等長配線に他の信号線からのノイズが影響しないように、等長配線にＤＬＬ用の第１の電源の配線を併設し、好ましくは他の信号配線からシールドする。これにより、制御クロックの伝播速度を、複数の等長配線間でほぼ等しくする。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面を参照して説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００４１】
本発明の実施の形態例のＤＬＬ回路は、従来例と同様に可変遅延回路、位相比較回路、遅延制御回路、及び、ダミー出力バッファやダミー入力バッファなどのダミー遅延回路を有する。それぞれの構成要素には、異なる電源が供給され、電源ノイズなどが原因となって発生するＤＬＬ回路のジッタが少なくなるように構成される。そこで、具体的な実施の形態例を説明する前に、ＤＬＬ回路の構成要素について、簡単に説明する。これらの構成が理解されることにより、後述する本発明の実施の形態例を容易に理解することができる。
【００４２】
［可変遅延回路］
図２は、可変遅延回路１２，１３，１６の例を示す図である。この可変遅延回路は、入力クロックｉ−ｃｌｋを遅延させて、出力クロックｄｌｌ−ｃｌｋを出力する。可変遅延回路は、複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、図示される通り構成される。インバータ９８〜１０１により供給されるクロックを駆動するドライブ部が構成される。また、ＮＡＮＤゲート１１３〜１２８及びインバータ１０２〜１０８によって、遅延ユニットが構成される。そして、インバータ１０９〜１１２がクロックを出力する出力部を構成する。
【００４３】
ＮＡＮＤゲート１１３〜１２０の一方の入力には、入力クロックｉ−ｃｌｋを遅延させたクロックが供給され、他方の入力には遅延制御信号φＥ−１ 〜φＥ−３２が供給される。遅延制御信号φＥ−１ 〜φＥ−３２は、いずれか１つの信号がＨレベルとなり、残りの信号がＬレベルとなる。
【００４４】
仮に、遅延制御信号φＥ−１ がＨレベルとすると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲート１１３〜１１９の出力は全てＨレベルとなる。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、インバータ１０２〜１０８は全てＨレベルとなる。そこで、入力クロックｉ−ｃｌｋは、４つのインバータ９８〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つのインバータ１０９〜１１２との合計１０段のゲートの遅延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力される。この状態が、遅延量が最小の状態である。
【００４５】
そして、Ｈレベルの遅延制御信号φＥ−１ 〜φＥ−３２が図中右側にシフトするたびに、ＮＡＮＤゲート１２７及びインバータ１０８の２段のゲートの遅延量が追加される。そして、遅延制御信号φＥ−３２がＨレベルになると、最大の遅延量となる。
即ち、遅延制御信号φＥ−１ 〜φＥ−３２の内、Ｈレベルの遅延制御信号が右側に１つずれると、ＮＡＮＤゲートとインバータの２段分の遅延量が増加され、左側に１つずれると、同様の２段分の遅延量が減少される。
【００４６】
上記の説明により明らかな通り、遅延ユニットでのクロックの遅延量が遅延制御信号により制御される。したがって、この遅延ユニットの遅延量が電源ノイズの影響やバックバイアス電圧のノイズの影響を受けないようにすることが必要である。
【００４７】
［位相比較回路］
図３は、位相比較回路２０内の位相比較部の回路図である。また、図４は、位相比較部の動作を示す波形図である。この位相比較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１５からなる部分において、基準クロックｃ−ｃｌｋとそれを遅延させた可変クロックｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ４にその検出結果を生成する。両クロックの位相関係は、図４の（Ａ）に示される通り、基準クロックｃ−ｃｌｋに比較して可変クロックｄ−ｉ−ｃｌｋの位相が進んでいる状態と、図４の（Ｂ）に示される通り、両クロックの位相がほぼ一致している状態と、図４の（Ｃ）に示される通り、基準クロックｃ−ｃｌｋに比較して可変クロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに分類される。
【００４８】
図４の（Ａ）の状態の場合は、両クロックがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
になる。その後、基準クロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。ＮＡＮＤゲート１９８は、両クロックが共にＨレベルになると出力をＬレベルにし、その立ち下がりエッジから所定の幅のＨレベルパルスが、ＮＯＲゲート２１６から出力される。このＨレベルパルスが、サンプリングパルスとしてＮＡＮＤゲート２０４〜２０７に供給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１０，２１１からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φｂ、φｃ、φｄ、φｅは、図３の表に示される通り、
φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ
になる。
【００４９】
図４（Ｂ）の状態は、基準クロックｃ−ｃｌｋに対して可変クロックｄ−ｉ−ｃｌｋの位相が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時間以内の範囲で遅れる場合である。その場合は、基準クロックｃ−ｃｌｋが先にＨレベルになり、
ｎ１＝Ｈ、ｎ２＝Ｌ
になり、更に、インバータ２１５の出力が可変クロックｄ−ｉ−ｃｌｋよりも後にＨレベルになり、
ｎ３＝Ｌ、ｎ４＝Ｈ
となる。
【００５０】
従って、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図３の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ
になる。この場合は、位相が一致したことを意味するので、ＡＮＤゲート４１８の出力のロックオン信号ＪＳＴもＨレベルを出力する。
【００５１】
以上の通り、ＮＡＮＤゲート２０１とインバータ２１５は、図２の可変遅延回路の遅延ユニット部の１段分の遅延回路と同じ回路構成を有し、基準クロックｃ−ｃｌｋと可変クロックｄ−ｉ−ｃｌｋ の位相差が可変遅延回路の１段分の遅延量未満であるか否かを検出する位相一致検出部（或いは単に比較部）を構成する。この位相一致検出部を構成するゲート２０１とインバータ２１５の遅延量は、電源ノイズやバックバイアス電圧のノイズの影響を受けない様にすることが、安定的なロックオン検出機能を実現するためには重要である。
【００５２】
図４（Ｃ）の状態では、基準クロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ
になる。その後、可変クロックｄ−ｉ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。この状態が、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図３の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ
になる。
【００５３】
図５は、位相比較回路２０の位相比較出力部の回路図である。また、図６は、その位相比較出力部の動作を示す波形図である。波形図の（Ａ），（Ｂ），（Ｃ）は、図３及び図４の（Ａ），（Ｂ），（Ｃ）にそれぞれ対応する。
【００５４】
位相比較出力部は、両クロックの位相比較のタイミングで生成されるタイミング信号φａの周波数を２分の１に分周する分周回路２０Ａと、その分周回路２０Ａからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φｂ、φｃ、φｄ、φｅに基づいて、位相比較結果信号φＳＯ〜φＲＥを出力する出力回路２０Ｂとから構成される。
【００５５】
２分の１分周回路２０Ａは、ＪＫフリップフロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８（図３）で検出し、そのサンプリングパルスφａ を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。サンプリングパルスφａ がゲート２２６，２２７に供給され、その反転パルス／φａ がゲート２２２，２２３に供給され、ゲート２２８，２２９からなるラッチ回路と、ゲート２２４，２２５からなるラッチ回路間で、反転信号を転送する。その結果、２分の１分周された逆相のパルス信号ｎ１１，ｎ１２が生成される。
【００５６】
出力回路２０Ｂは、サンプリングラッチされた信号φｂ、φｃ、φｄ、φｅをデコードして、基準クロックｃ−ｃｌｋの位相が可変クロックｄ−ｉ−ｃｌｋより遅れている時（状態（Ａ））は、インバータ２３６の出力をＨレベルにし、両クロックの位相が一致している時（状態（Ｂ））は、インバータ２３６と２３７の出力を共にＬレベルにし、更に、基準クロックｃ−ｃｌｋの位相が可変クロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））は、インバータ２３７の出力をＨレベルにする。
【００５７】
従って、出力回路２０Ｂは、ＮＡＮＤゲート２３２〜２３５のデコード機能により、上記の状態（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイミング信号ｎ１１，ｎ１２に応答して、可変クロックｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１３の遅延量を増加させる位相比較結果信号φＳＯ、φＳＥを、交互にＨレベルにする。即ち、図６（Ａ）に示される通りである。また、上記の状態（Ｂ）の時は、出力回路２０Ｂは、図６（Ｂ）の如く、位相比較結果信号φＳＯ〜φＲＥを生成しない。更に、上記の状態（Ｃ）の時は、図６（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５が、タイミング信号ｎ１１，ｎ１２に応答して、可変クロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延回路１３の遅延量を減少させる位相比較結果信号φＲＯ、φＲＥを、交互にＨレベルにする。
【００５８】
以上の説明の様に、位相比較回路２０内において、上記のゲート２０１とインバータ２１５からなる遅延素子は、位相一致検出の為の回路２０Ａである。この回路以外のゲート回路は、単にデジタル信号に応答して動作するだけでよいので、特にゲート２０１やインバータ２１５の様にノイズに基づく遅延特性の変化を安定させる必要はない。
【００５９】
［遅延制御回路］
図７は、遅延制御回路２１の一部の構成を示す回路図である。遅延制御回路２１は、位相比較結果信号φＳＯ〜φＲＥに応答して、ＮＯＲゲート４３１−１〜４３１−３から遅延制御信号φＥ−１ 〜φＥ−３ を出力する。図２に示した通り、遅延制御信号φＥ−１ 〜φＥ−３２は、３２ビットで構成される。
【００６０】
遅延制御回路２１は、位相比較結果信号φＳＯ、φＳＥによりＨレベルの遅延制御信号φＥ を右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号φＲＯ、φＲＥによりＨレベルの遅延制御信号φＥ を左側にシフトし可変遅延回路の遅延量を減少させる。
【００６１】
遅延制御回路の各段は、例えば１段目では、ＮＡＮＤゲート４３２−１とインバータ４３３−１からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φＳＯ〜φＲＥによりラッチ回路４３２−１と４３３−１の状態を強制的に反転させるトランジスタ４３４−１，４３６−１を有する。トランジスタ４３８−１，４３９−１は、反転の対象外の場合にトランジスタ４３４−１，４３６−１によってはラッチ回路が反転されないようにする為に設けられる。２段目〜３段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００６２】
今仮に、Ｌレベルパルスのリセット信号φＲ が印加されると、ＮＡＮＤゲート４３１−１〜３の出力は全てＨレベルとなり、インバータ４３３−１〜３の出力は全てＬレベルとなる。従って、ノード５ａ−２がＬレベルとなり、ＮＯＲゲート４３１−１の出力の遅延制御信号φＥ−１ はＨレベルとなる。また、ノード５ａ−１，５ａ−３が共にＨレベルであるので、それ以外の遅延制御信号φＥ−２ 、φＥ−３ は全てＬレベルとなる。即ち、リセット信号φＲ に応答して、遅延制御信号φＥ−１ がＨレベルとなり、可変遅延回路１３，１４は最小遅延時間に制御される。
【００６３】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φＳＯ〜φＲＥのいずれかがＨレベルとなる。今仮に、位相比較結果信号φＳＥがＨレベルとなると、トランジスタ４３４−１が導通し、ノード５ａ−１を強制的にＬレベルに引き下げて、インバータ４３３−１の出力のノード５ａ−２を強制的にＨレベルに引き上げる。その結果、ＮＯＲゲート４３１−１の出力φＥ−１ はＬレベルとなる。また、ノード５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１−２の出力φＥ−２ はＨレベルとなる。そして、１段目と２段目のラッチ回路は、その状態を保持する。更に、その後の位相比較により位相比較結果信号φＳＯがＨレベルになると、同様の動作により、ノード５ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号φＥ−３ がＨレベルとなる。この様に、位相比較結果信号φＳＥとφＳＯにより、遅延時間が長くなる様に遅延制御信号φＥ が右側にシフトする。
【００６４】
逆に、位相比較結果信号φＲＥとφＲＯにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φＥ が左側にシフトする。尚、上記の位相比較回路の出力部の動作から明らかな通り、位相比較結果信号φＳＥとφＳＯは、可変クロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φＲＥとφＲＯは、可変クロックｄ−ｉ−ｃｌｋが遅れている時に位相比較毎に交互に生成される。
【００６５】
また、位相比較結果信号φＳＥ、φＳＯに応答して、遅延制御信号φＥ が次々に右側に移動し、最後に遅延制御信号φＥ−３２がＨレベルになる。この状態では、インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲート４３２−３２の出力がＨレベルにラッチされている。そこで、更に、遅延時間を延ばす比較結果信号φＳＯが供給されると、ＮＡＮＤゲート４３２−４３の出力がＬレベルに引き下げられ、インバータ４３３−３２の出力がＨレベルに引き上げられる。
【００６６】
以上の通り、遅延制御回路２１には、電源ノイズやバックバイアス電圧のノイズによるＤＬＬ回路のロックオン動作に影響する回路構成要素はない。
【００６７】
以上、ＤＬＬ回路の構成要素について簡単に説明した。これらの説明から、以下の本発明の実施の形態例のＤＬＬ回路が、電源ノイズなどによる影響を抑えることができることが理解される。
【００６８】
［第１の実施の形態例］
図８は、本発明の第１の実施の形態例の集積回路装置の構成図である。図８に示された集積回路装置は、内部に集積回路が設けられた半導体チップ２５と、その半導体チップ２５を搭載するパッケージ３０とで構成される。パッケージ３０内において、外部端子３１がパッケージリード２９及びボンディングワイヤ２８を介してチップ２５内のチップパッド２７に接続される。半導体チップ２５は、例としてＤＬＬ回路１以外に、メモリ回路２６を有する。メモリ回路２６は、例えばデコーダＤＥＣとメモリセルアレイＭＣＡ及びセンスアンプＳＡを有する。また、チップ内には、従来例と同様にＤＬＬ回路１に加えて入力バッファ３と出力バッファ２を有する。
【００６９】
図８の実施の形態例では、チップ内の外部電源として、ＤＬＬ回路に供給される第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ と、ＤＬＬ回路以外の回路に供給される第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ とが別々に設けられる。図８の例では、これらの外部電源Ｖｃｃ、Ｖｓｓは、パッケージ３０の外部端子では共通するが、パッケージ３０内において、それらの外部端子は分岐されたパッケージリード２９を構成する。そして、それぞれ分岐されたパッケージリードから、別々のボンディングワイヤ２８を介して、チップ内部の第１の外部電源パッドＶｃｃ１ 、Ｖｓｓ１ 及び第２の外部電源パッドＶｃｃ２ 、Ｖｓｓ２ に、外部電源が供給される。パッケージ３０の外部端子３１から第１及び第２の外部電源が別々に構成されても良い。そして、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ は、チップ内部のＤＬＬ回路１に供給される。また、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ は、チップ内部のＤＬＬ回路以外の回路３，２６に供給される。また、後述する通り、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ は、ＤＬＬ回路１にも供給される。
【００７０】
かかる構成にすることにより、メモリ回路２６内での大電流を駆動する動作が発生して第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に電源ノイズが発生しても、それと分離された第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ には電源ノイズが伝播することは少ない。したがって、ＤＬＬ回路以外の回路から発生する電源ノイズが、ＤＬＬ回路内の可変遅延回路や位相比較回路の動作に悪影響を与えることはない。
【００７１】
従来例においても、出力バッファ用の外部電源は、内部回路用の外部電源と分離され、大電流を駆動する必要のある出力バッファから発生する電源ノイズが、内部回路用の外部電源に影響しないようにする。図８の実施の形態例では更に、出力バッファ２における外部電源ＶｃｃＱ 、ＶｓｓＱ を、ＤＬＬ回路１に接続されるダミー出力バッファ１７に供給される第１の出力用外部電源ＶｃｃＱ１、ＶｓｓＱ１と、通常の出力バッファ１４に供給される第２の出力用外部電源ＶｃｃＱ２、ＶｓｓＱ２とに分離する。この電源の分離も、上記と同様に、パッケージ３０内のパッケージリード２９で分岐して、それぞれの電源ＶｃｃＱ１、ＶｓｓＱ１と、ＶｃｃＱ２、ＶｓｓＱ２とにボンディングワイヤ２８を介して接続する。
【００７２】
かかる構成にすることにより、通常の出力バッファ１４の動作に伴い発生する電源ノイズが、ＤＬＬ回路のフィードバックループを構成するダミー出力バッファ１７の遅延量に影響を与えるのが防止される。従って、従来例の如き制御クロックのジッタの発生を防止することができる。
【００７３】
［第２の実施の形態例］
図９は、第２の実施の形態例のＤＬＬ回路を示す図である。図９に示されたＤＬＬ回路１の可変遅延回路１２，１３，１６は、それぞれ入力クロックが供給されるドライバ部１２Ａ，１３Ａ，１６Ａと、ドライバ部により駆動されたクロックが通過する遅延ユニット１２Ｂ、１３Ｂ、１６Ｂと、その遅延したクロックを出力する出力部１２Ｃ、１３Ｃ、１６Ｃとに分けられる。そして、それぞれの可変遅延ユニット１２Ｃ、１３Ｃ、１６Ｃには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ と制御電圧（ゲート電圧）Ｖｇ が供給される第１の内部電源回路ＶＲｎＤから内部電源Ｖｉｉ２ 、Ｖｉｉ４ 、Ｖｉｉ６ が供給される。内部電源Ｖｉｉは、ゲート電圧Ｖｇ を基準にする電位レベルを有する。図９によれば、第１の内部電源回路ＶＲ２Ｄ、ＶＲ４Ｄ、ＶＲ６Ｄが、それぞれの可変遅延ユニット１２Ｃ、１３Ｃ、１６Ｃに供給される。そして、可変遅延ユニット１２Ｃ、１３Ｃ、１６Ｃには、第１の外部接地電源Ｖｓｓ１ がそれぞれ供給される。
【００７４】
更に、各可変遅延回路のドライバ部１２Ａ，１３Ａ，１６Ａには、第１の内部電源回路ＶＲｎＤとは別の内部電源回路ＶＲ１，ＶＲ３，ＶＲ５から内部電源Ｖｉｉ１ 、Ｖｉｉ３ 、Ｖｉｉ５ が供給される。これらの内部電源回路ＶＲ１，ＶＲ３，ＶＲ５には、後述する通り、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給され、ゲート電圧Ｖｇ を基準にする内部電源Ｖｉｉが生成される。更に、ドライバ部には、第１の外部接地電源Ｖｓｓ１ または第２の外部接地電源Ｖｓｓ２ が供給される。ドライバ部１２Ａ，１３Ａ，１６Ａとその対応する内部電源回路ＶＲ１，ＶＲ３，ＶＲ５には、上記の通り、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。但し、ドライバ部は比較的大きな電流駆動動作を伴い電源ノイズが発生するので、より好ましくは、これらのドライバ部と内部電源回路ＶＲ１，ＶＲ３，ＶＲ５には、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。
【００７５】
上記の内部電源Ｖｉｉは、外部電源Ｖｃｃから降圧された電位レベルを有する。かかる内部電源Ｖｉｉは、通常、チップ内のより大規模なメモリ回路部分で利用される。降圧した電位レベルにすることにより、メモリ回路での消費電力を少なくし、微細化されたトランジスタ等の耐圧特性に整合させる。図９の例では、可変遅延回路１２，１３，１６や位相比較回路２０に、この降圧された内部電源Ｖｉｉが利用される。
【００７６】
上記の通り、ＤＬＬ回路１において、最も遅延時間の精度が必要な可変遅延回路内の遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ、及び位相比較回路２０内のロックオン検出感度を決める位相比較部の遅延素子２０Ａには、最も安定した内部電源内部電源Ｖｉｉ２ 、Ｖｉｉ４ 、Ｖｉｉ６ 、Ｖｉｉ７ が、内部電源回路ＶＲ２Ｄ、ＶＲ４Ｄ、ＶＲ６Ｄ、ＶＲ７Ｄからそれぞれ別々に供給される。そして、これらの内部電源回路ＶＲｎＤには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ が供給され、遅延ユニットと位相比較部の遅延素子２０Ａには、第１の外部接地電源Ｖｓｓ１ が供給される。従って、可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂや位相一致検出部の遅延素子２０Ａは、ＤＬＬ回路以外の回路３に供給される第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に発生する電源ノイズの影響を受けることは少ない。
【００７７】
更に、可変遅延回路１２と１３に供給されるクロック／ＣＬＫ０，ＣＬＫ０は、可変遅延回路１６に供給されるクロックｃ−ｃｌｋよりも周波数が高い。従って、それらに内部電源Ｖｉｉを供給する内部電源回路ＶＲｎＤの電流供給能力は、対応する可変遅延回路の消費電力に応じて設定される。より具体的には、可変遅延回路の消費電力に比例して内部電源回路ＶＲｎＤの電流供給能力が設定される。同様に、位相比較回路内の比較部の遅延素子（位相一致検出部）２０Ａに内部電源Ｖｉｉ７ を供給する内部電源回路ＶＲ７Ｄも、遅延素子２０Ａの消費電力に応じて電流供給能力が設定される。電流供給能力については、具体的回路に従って後述する。
【００７８】
図９の実施の形態例では、ＤＬＬ回路１内の遅延ユニット等以外の回路である、分周器１５，可変遅延回路の出力部１２Ｃ、１３Ｃ、１６Ｃ、位相比較回路の比較部内の遅延素子２０Ａ以外の回路２０Ｂ、遅延制御回路２１には、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。それに対して、ＤＬＬ回路１以外の回路３には、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。回路３における大電流駆動を伴う動作によって発生する電源ノイズが、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ に伝わるのが防止され、ＤＬＬ回路１の遅延特性に影響を与えることが防止される。図９中、Ｖｃｃ１，２ 及びＶｓｓ１，２ と示される場合は、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ のいずれかが供給されることを示している。以下の説明においても同様である。
【００７９】
図９の実施の形態例では、昇圧電源発生回路４Ｄには、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。昇圧電源発生回路４Ｄは、後述する通り容量素子に対して電荷をポンピング動作させて昇圧電源Ｖｐｐを生成する。従って、それ自体電源ノイズの発生源になりやすい。従って、この昇圧電源発生回路４Ｄには、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ を供給して、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ へ電源ノイズが伝播することを防止する。また、昇圧電源Ｖｐｐは、ゲート電圧発生回路５Ｄに電源として、ローパスフィルタＲ１を介して供給される。ゲート電圧発生回路５Ｄは、後述するとおり、第１の外部接地電源Ｖｓｓ１ が供給され、電源ノイズの影響を受けない安定したゲート電圧Ｖｇ を生成する。このゲート電圧Ｖｇ が、それぞれの内部電源回路ＶＲｎＤ、ＶＲｎに供給される。尚、内部電源回路の記号ｎは、整数を意味する。以下同様である。
【００８０】
図９の実施の形態例では、可変遅延回路１２，１３，１６の出力部１２Ｃ，１３Ｃ，１６Ｃには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。この出力部は、位相調整された制御クロック／ＣＬＫ１、ＣＬＫ１を出力バッファ１４に供給するので、外部電源により駆動される。それにより、制御クロックが外部電源レベルを有するので、同様に外部電源ＶｃｃＱ 、ＶｓｓＱ で駆動される出力バッファ１４とレベルを整合させることができる。
【００８１】
図１０は、第２の実施の形態例における可変遅延回路１２，１３，１６の詳細回路図である。図１０には、図２の可変遅延回路の一部が示される。
【００８２】
上記した通り、本実施の形態例では、可変遅延回路内の可変遅延ユニット１２Ｂ，１３Ｂ，１６Ｂには、それぞれ独立して内部電源回路ＶＲｍＤが設けられる。従って、可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂに異なるクロックが供給されて、その動作が異なっても、それぞれが発生する電源ノイズの影響を受けることがないので、正確な遅延量を維持することができ、正確な位相調整が可能になる。
【００８３】
更に、電流の充放電が比較的少ない可変遅延ユニットと、充放電が比較的多いドライブ部及び出力部の電源を分けることで、ドライブ部と出力部からの電源ノイズを可変遅延ユニットに伝わりにくくすることができる。
【００８４】
第２の実施の形態例では、図１０に示される通り、出力部１２Ｃを構成するインバータ１１２，１１１には、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給される。また、出力部１２Ｃと遅延ユニット１２Ｂとの間に、降圧された内部電源Ｖｉｉから外部電源Ｖｃｃ２ へのレベル変換回路１１０が設けられる。このレベル変換回路１１０は、出力部１２Ｃの如く大きな電流駆動能力を有しないので、むしろ第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ を供給し、その遅延特性の精度を上げている。ドライバ部１２Ａを構成するインバータ９８〜１０１には、第２の外部電源Ｖｃｃ２ が供給される内部電源回路ＶＲｎから内部電源Ｖｉｉが供給され、第２の外部接地電源Ｖｓｓ２ が供給される。ドライバ部１２Ａでの駆動動作による電源ノイズが遅延ユニット１２Ｂに影響することが防止される。
【００８５】
図９に示した実施の形態例では、出力回路２において、前述した通り、通常の出力バッファ１４には第２の外部電源ＶｃｃＱ２、ＶｓｓＱ２が供給され、ＤＬＬ回路回路のフィードバックループを構成するダミー出力バッファ１７には、第１の外部電源ＶｃｃＱ１、ＶｓｓＱ１が供給され、その遅延特性に電源ノイズが影響することが防止される。
【００８６】
［第３の実施の形態例］
図１１は、第３の実施の形態例のＤＬＬ回路を示す図である。第３の実施の形態例は、ＤＬＬ回路以外の回路である入力バッファ３も外部電源から降圧した内部電源Ｖｉｉ１１Ｓ を利用する例である。図８に示した通りＤＬＬ回路以外の回路としてメモリ回路が降圧した内部電源Ｖｉｉを利用する場合も、図１１と同様である。
【００８７】
図１１の実施の形態例では、ＤＬＬ回路以外の入力バッファ３に内部電源を供給するために、内部電源回路ＶＲ１１Ｓ を設ける。内部電源回路ＶＲ１１Ｓ は、第２の外部電源Ｖｃｃ２ を供給され、ゲート電圧Ｖｇ２に従って内部電源Ｖｉｉ１１Ｓ を生成する。入力バッファ３などのＤＬＬ回路以外の回路は、その動作が不安定であり、且つ大電流駆動を伴う場合がある。従って、内部電源Ｖｉｉ１１Ｓ には不安定な大電流が発生することがあり、ゲート電圧Ｖｇ２に対してノイズを発生する源となりうる。そこで、第３の実施の形態例では、ＤＬＬ回路以外の回路用の内部電源回路ＶＲ１１Ｓ に対してゲート電圧Ｖｇ２を供給するゲート電圧発生回路５を、ＤＬＬ回路１の可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ及び位相比較回路内の遅延素子を有する比較部２０Ａに内部電源を供給するＤＬＬ用内部電源回路ＶＲｎＤのゲート電圧発生回路５Ｄと別々に設ける。従って、ゲート電圧Ｖｇ２にノイズが伝わっても、ＤＬＬ用のゲート電圧Ｖｇ１にはそのノイズが伝わりにくくなる。その結果、ＤＬＬ用内部電源回路ＶＲｎＤには、安定したゲート電圧Ｖｇ１が供給され、ＤＬＬ用の内部電源ＶｉｉｎＤの電位も安定する。
【００８８】
図１１の実施の形態例では、更に、ＤＬＬ回路１内の可変遅延ユニット１２Ｂ、１Ｂ、１６Ｂと遅延素子を有する比較部２０Ａ以外の回路には、ゲート電圧Ｖｇ２を供給され、内部電源Ｖｉｉｎ を生成する内部電源回路ＶＲｎがそれぞれ設けられる。この内部電源回路ＶＲｎは、後述する通り、第１の外部電源Ｖｃｃ１または第２の外部電源Ｖｃｃ２ が供給される。この様に、可変遅延ユニットと遅延素子を有する比較部の最もクリティカルな部分への内部電源回路ＶＲｎＤとは別に、内部電源回路ＶＲｎを設けることで、クリティカルな部分に供給される内部電源ＶｉｉｎＤとは別に内部電源Ｖｉｉｎ を生成して、電源ノイズが伝わらないようにする。更に、内部電源Ｖｉｉｎ を生成する内部電源回路ＶＲｎに供給するゲート電圧Ｖｇ２を、ＤＬＬ用のゲート電圧発生回路５Ｄとは別のゲート電圧発生回路５から供給することにより、電源ノイズがゲート電圧Ｖｇ１を介してＤＬＬ用内部電源回路ＶＲｎＤに伝わるのを防止する。外部接地電源Ｖｓｓ１ 、Ｖｓｓ２ については、図９に示した第２の実施の形態例と同様である。
【００８９】
［第４の実施の形態例］
図１２は、第４の実施の形態例のＤＬＬ回路を示す図である。第４の実施の形態例も、第３の実施の形態例と同様に、ＤＬＬ回路以外の回路である入力バッファ３にも外部電源から降圧した内部電源Ｖｉｉ１１Ｓ を利用する例である。図８に示した通りＤＬＬ回路以外の回路としてメモリ回路が降圧した内部電源Ｖｉｉを利用する場合も、図１２と同様である。
【００９０】
図１２の実施の形態例では、第３の実施の形態例と同様に、ＤＬＬ回路１内の可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂと位相比較回路内の遅延素子を有する比較部（位相一致検出部）２０Ａとに内部電源ＶｉｉｎＤを供給する内部電源回路ＶＲｎＤに加えて、それ以外の回路用の内部電源回路ＶＲ１２Ｓ を別に設ける。そして、ＤＬＬ用の内部電源回路ＶＲｎＤとそれ以外の回路用の内部電源回路ＶＲ１２Ｓ とに、それぞれゲート電圧Ｖｇ１、Ｖｇ２を供給するゲート電圧発生回路５Ｄ、５を別々に設ける。これにより、ＤＬＬ回路以外の回路動作からの電源ノイズが、ゲート電圧配線を介してＤＬＬ用内部電源ＶｉｉｎＤに伝わることが防止される。
【００９１】
図１２の例では、内部電源回路ＶＲ１２Ｓ が、ＤＬＬ回路内の遅延ユニットと比較部以外の回路にも内部電源を供給するので、ＤＬＬ用内部電源回路以外の内部電源回路の数を少なくすることができる。これらの回路は、遅延ユニットや比較部に比べて電源ノイズによる遅延特性の変動がないので、かかる内部電源回路の構成が可能になる。
【００９２】
第１の外部接地電源Ｖｓｓ１ は、第２、第３の実施の形態例と同様に、遅延ユニットと比較部に供給され、それ以外の回路には、第２の外部接地電源Ｖｓｓ２ または第１の外部接地電源Ｖｓｓ１ が供給される。但し、好ましくは、遅延ユニットと比較部以外の回路には、第２の外部接地電源Ｖｓｓ２ が供給される。そうすることで、第２の外部接地電源Ｖｓｓ２ に発生する電源ノイズが第１の外部接地電源Ｖｓｓ１ に伝わりにくくすることができる。
【００９３】
図１３は、第３及び第４の実施の形態例における可変遅延回路１２，１３，１６の構成図である。この例でも、図１０の例と同様に、可変遅延ユニット１２Ｂには、ＤＬＬ回路専用のＤＬＬ用内部電源回路ＶＲｍＤを独立して設けて、それぞれに内部電源ＶｉｉｍＤを供給する。ＤＬＬ用内部電源回路ＶＲｍＤと可変遅延ユニット１２Ｂには、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ が供給され、他の回路からの電源ノイズがカットされる。更に、それぞれの遅延ユニットにＤＬＬ用内部電源を設けることで、それぞれの遅延ユニットに供給されるクロックの周波数が異なって動作が異なる場合でも、互いに内部電源ＶｉｉｍＤを通じて電源ノイズが影響しあうことはない。
【００９４】
また、第３及び第４の実施の形態例では、可変遅延回路のドライブ部１２Ａと出力部１２Ｃにも、降圧された内部電源Ｖｉｉｎ が供給されるが、それらには、まとめて内部電源回路ＶＲｎから内部電源が供給される。第４の実施の形態例では、この内部電源回路は第２の外部電源Ｖｃｃ２ を利用する回路ＶＲ１２Ｓ で構成される。
【００９５】
図３に戻り、第２〜第４の実施の形態例の位相比較回路の比較部の構成を説明する。上述した通り、ロックオン検出感度を決定する遅延素子であるゲート２０１およぴ２１５とそれ以外の部分とで電源を分離する。この遅延素子には内部電源回路ＶＲ７Ｄからの降圧された内部電源Ｖｉｉ７Ｄを供給し、その他のゲートには他の電源から電源を供給する。図９の第２の実施の形態例のようにＤＬＬ回路以外の周辺回路の電源を、外部電源から降圧しない場合は、上記のその他のゲートには第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ または第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ を供給する。図１１、図１２のようにＤＬＬ以外の周辺回路の電源を外部電源から降圧する場合は、前記その他のゲートには、ＤＬＬ回路以外の回路用のゲート電圧発生回路５のゲート電圧Ｖｇ２をもとに生成した内部電源Ｖｉｉを供給する。
【００９６】
上記において、ゲート２０１および２１５の構成例を、図２１において示す。図示される通り、ゲート２０１および２１５を構成しているＰＭＯＳトランジスタには、内部電源回路ＶＲ７Ｄからの内部電源Ｖｉｉ７Ｄが接続され、ＮＭＯＳトランジスタには第１の外部接地電源Ｖｓｓ１ が接続される。内部電源Ｖｉｉ７Ｄ及び第１の外部接地電源Ｖｓｓ１ には電源ノイズによる影響が少ないので、ゲート２０１，２１５の遅延時間は変動しにくい。
【００９７】
位相比較回路の説明から明らかな通り、ゲート２０１，２１５は、２つの入力クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋ の位相差がこれらのゲート２０１，２１５の遅延時間以内の時に、位相比較回路がロックオン状態になる。従って、遅延素子であるゲート２０１，２１５の遅延時間の変動を抑えることにより、位相比較回路のロックオン状態をより正確に検出することができる。
【００９８】
位相比較回路内のゲート２０１，２１５以外の部分は、入力信号レベルに応じたデジタル信号を後段に出力できればよいので、電源ノイズに強い。そのため、遅延素子２０１，２１５のような電源の対策は必要とせず、これらのゲートの動作による電源ノイズが遅延素子に影響を与えないように電源を分離すればよい。
【００９９】
［内部電源システム］
図８に示される通り、ＤＬＬ用の内部電源ＶｉｉＤ を生成する電源システム４Ｄ，５Ｄ，ＶＲｎＤと、ＤＬＬ回路以外のメモリ等の内部電源ＶｉｉＳ を生成する電源システム５，ＶＲｎＳとは、別々に設けられることが望ましい。更に、ＤＬＬ回路以外のメモリ等で使用される昇圧電源Ｖｐｐ２ を生成する第２の昇圧電源発生回路４も、ＤＬＬ用の第１の昇圧電源Ｖｐｐ１ を発生する第１の昇圧電源発生回路４Ｄとは別々に設けられることが望ましい。そこで、この内部電源システムの具体例を説明し、本発明の実施の形態例を説明する。
【０１００】
図１４は、図８に示された内部電源システムを示す回路図である。内部電源システムは、ＤＬＬ用の第１の昇圧電源発生回路４Ｄと、第１及び第２のゲート電圧（制御電圧）発生回路５Ｄ、５と、ＤＬＬ用内部電源回路ＶＲｎＤと、ＤＬＬ以外の回路用の内部電源回路ＶＲｎＳと、ＤＬＬ回路以外のメモリ等で利用される第２の昇圧電源発生回路４とを有する。昇圧電源発生回路４Ｄ、４は、外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給されて昇圧電源Ｖｐｐ１、Ｖｐｐ２ をそれぞれ発生する。ゲート電圧（制御電圧）発生回路５Ｄ、５は、第１の昇圧電源Ｖｐｐ１が供給され、基準電圧Ｖｒｅｆ よりも所定の電圧高いゲート電圧（制御電圧）Ｖｇ１、Ｖｇ２をそれぞれ生成する。そして、内部電源回路ＶＲｎＳは、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ が供給されゲート電圧Ｖｇ２からトランジスタの閾値電圧分低い内部電源ＶｉｉＳ を生成する。また、ＤＬＬ回路用内部電源回路ＶＲｎＤは、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ が供給されゲート電圧Ｖｇ１からトランジスタの閾値電圧分低いＤＬＬ回路用内部電源ＶｉｉＤ を生成する。
【０１０１】
昇圧電源発生回路４Ｄ、４は共に、リングオシレータまたは発振器ＯＳＣと、ダイオードＤ１〜Ｄ４と、キャパシタＣ１，Ｃ２で構成される。ダイオードＤ２，Ｄ４を介してキャパシタＣ１，Ｃ２が充電されて、それぞれのノードｎ１００、ｎ１０１が電源Ｖｃｃ２ からダイオードＤ４の順方向電圧分低い電位にされる。そして、発振器ＯＳＣがキャパシタＣ１のノードｎ１００と反対側の電極にポンピングパルスを供給することにより、キャパシタＣ１を介してノードｎ１００が昇圧され、ノードｎ１０１に外部電源Ｖｃｃ２ よりも高い昇圧電源Ｖｐｐ１ 、Ｖｐｐ２ が生成される。ここで、第２の昇圧電源Ｖｐｐ２ は、主にＤＬＬ回路以外の回路であるメモリ等のワード線駆動電圧に利用される。したがって、第１の昇圧電源Ｖｐｐ１ が、内部電源回路にゲート電圧を供給する制御電圧発生回路に利用され、内部電源回路システムは、第２の昇圧電源Ｖｐｐ２ から分離される。
【０１０２】
ＤＬＬ回路用の昇圧電源発生回路４Ｄの電源ノイズ対策された回路については、後述する。
【０１０３】
制御電圧発生回路５は、ＰＭＯＳトランジスタＰ１，Ｐ２とＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなるオペアンプ、及びトランジスタＮ１のドレインがゲートに接続されるＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ４と抵抗Ｒ１０，Ｒ１２からなる負帰還回路を有する。オペアンプの一方の入力に基準電圧Ｖｒｅｆ が供給され、もう一方の入力に負帰還回路のノードｎ１０２が供給される。オペアンプと負帰還回路の機能により、ノードｎ１０２は基準電圧Ｖｒｅｆ と同じ電位になるように制御される。即ち、基準電圧Ｖｒｅｆ が上昇すると、トランジスタＮ１のドレインが低下し、トランジスタＰ３の導電度が上昇し、ノードｎ１０２も上昇し、基準電圧Ｖｒｅｆ とバランスする。従って、ゲート電圧Ｖｇ２は、ノードｎ１０２の電圧の（Ｒ１０＋Ｒ１２）／Ｒ１２倍の電圧にトランジスタＮ４の閾値電圧を加えた電位に制御される。
【０１０４】
ＤＬＬ回路用の制御電圧発生回路５Ｄも、上記の回路と同じ回路構成である。但し、その回路５Ｄについても、電源ノイズ対策を施した回路を後で説明する。
【０１０５】
内部電源回路ＶＲｎＳは、ドレインに外部電源Ｖｃｃ２ が接続され、ゲートにゲート電圧Ｖｇ２が供給され、ソースに内部電源Ｖｉｉが生成されるソースフォロワトランジスタＱ１と、その内部電源Ｖｉｉの変動を吸収するためのキャパシタＣ３とを有する。この内部電源回路ＶＲｎＳは、ゲート電圧Ｖｇ２よりトランジスタＱ１の閾値電圧Ｖｔｈ分低い（Ｖｇ２−Ｖｔｈ）の内部電源Ｖｉｉを生成し、内部電源Ｖｉｉが接続される回路への電流供給は、トランジスタＱ１を介して外部電源Ｖｃｃ２ から行われる。ゲート電圧Ｖｇ２が一定の電圧であるので、内部電源Ｖｉｉは、それからトランジスタＱ１の閾値電圧分下げられた一定の電圧に制御される。トランジスタＱ１のソースに接続されたキャパシタＣ３は、内部電源Ｖｉｉが供給される回路がパワーダウンモードから復帰した時、回路動作が一次的に大電流を消費しても内部電源Ｖｉｉの電位が低下しないようにするために電荷を蓄積する。
【０１０６】
ＤＬＬ回路用内部電源回路ＶＲｎＤも、上記の内部電源回路ＶＲｎＳと同じ用に、ゲートに制御電圧Ｖｇ１が供給されドレインに第１の外部電源Ｖｃｃ１が供給され、ソースにＤＬＬ用内部電源ＶｉｉＤ を生成するソースフォロワトランジスタを有する。そして、この回路についても電源ノイズ対策を行った回路を、後で説明する。
【０１０７】
図８に示される通り、ＤＬＬ用の内部電源システムは、昇圧電圧発生回路４Ｄと、ゲート電圧発生回路５Ｄと、内部電源回路ＶＲｎＤで構成される。これらの回路は、基本的には図１４に示した回路により構成されるるが、ＤＬＬ回路への電源ノイズの影響を少なくするために、以下に示す通り種々の改良が加えられてる。
【０１０８】
図１５は、ＤＬＬ用の昇圧電源発生回路４Ｄの改良例を示す図である。ＤＬＬ用昇圧電源発生回路４Ｄも、図１４に示したＤＬＬ回路以外の回路用の昇圧電源発生回路４と同様に、リングオシレータＯＳＣと、昇圧キャパシタＣ１Ｄと、ダイオードＤ１〜Ｄ４とを有し、昇圧電源Ｖｐｐ１ を生成する。そして、図１４のＤＬＬ以外の回路用の昇圧電源発生回路４と異なる点は、ＤＬＬ昇圧電源発生回路４Ｄ内の昇圧キャパシタＣ１Ｄの容量が、図１４の回路４の容量Ｃ１よりも小さい点と、図１５に示される通り、抵抗手段Ｚ１〜Ｚ６のいずれかが設けられる点である。
【０１０９】
昇圧キャパシタＣ１Ｄの容量が小さいと昇圧能力も小さくなるが、昇圧動作時にポンピング動作によって昇圧電源Ｖｐｐ１ に発生する電源ノイズを低減することができる。ＤＬＬ用昇圧電源発生回路４Ｄが発生する昇圧電源Ｖｐｐ１ は、内部電源回路ＶＲｎＤ、ＶＲｎ等のゲート電圧Ｖｇ１を生成するためだけに使用される。従って、メモリ等の大電流を消費する回路用の内部電源回路ＶＲｎＳのゲート電圧Ｖｇ２を生成するための昇圧電源Ｖｐｐ２ ほど大きな昇圧能力を必要としない。従って、昇圧キャパシタＣ１Ｄを小さくしてもそれほど問題にはならない。また、昇圧動作による第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ への電源ノイズは、前述した通り第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ には伝わりにくい。
【０１１０】
更に、ＤＬＬ用昇圧電源発生回路４Ｄは、内部に抵抗手段Ｚ１〜Ｚ６を設けることにより、一種のローパスフィルタの機能により昇圧動作が緩慢になる。その結果、昇圧電源Ｖｐｐ１ への電源ノイズを低減することができる。
【０１１１】
図１６は、ＤＬＬ用制御電圧発生回路５Ｄの構成図である。この回路５Ｄは、図１４で示した制御電圧発生回路５と同じ回路である。但し、ＤＬＬ用昇圧電源発生回路４ＤとＤＬＬ用制御電圧発生回路５Ｄとの間には、ローパスフィルタとして抵抗Ｒ１が設けられる。抵抗Ｒ１と寄生容量によりローパスフィルタが構成される。図９，１１，１２参照。また、ＤＬＬ用制御電圧発生回路５Ｄの接地電源は、第１の外部接地電源Ｖｓｓ１ が利用される。
【０１１２】
そして、生成されるゲート電圧Ｖｇ１の電位を決定する抵抗Ｒｇ１、Ｒｇ２には、図中下部に示される通り、第１の外部接地電源Ｖｓｓ１ の配線が併設され、他の回路からのノイズが遮断される。半導体基板４０の表面上に設けられる絶縁膜４２内に設けられるポリシリコンからなる抵抗配線４４の上下に、第１の外部接地電源Ｖｓｓ１ に接続された導電層４３と、同じ電源Ｖｓｓ１ に接続されたウエル領域４１とが近接して設けられる。この構造にすることで、抵抗配線４４が接地電源配線によりシールドされ、他の回路からのノイズからシールドされる。従って、ポリシリコンからなる抵抗Ｒｇ１，Ｒｇ２の電位が変化することが防止され、ゲート電圧Ｖｇ１の電位が安定化される。
【０１１３】
図１７は、内部電源回路を示す図である。図１７（Ａ）にＤＬＬ用内部電源ＶＲｎＤが、図１７（Ｂ）にＤＬＬ回路内の他の回路用の内部電源回路ＶＲｎ、図１７（Ｃ）にＤＬＬ回路以外の回路用の内部電源回路ＶＲｎＳを示す。
【０１１４】
図９，１１の第２及び第３の実施の形態例で利用されるＤＬＬ用内部電源回路ＶＲｎＤと内部電源回路ＶＲｎ（ｎ＝１〜７）は、トランジスタＱ１とキャパシタＣ１で構成される。そして、ゲート電圧Ｖｇ１、Ｖｇ２は、ローパスフィルタＲＧｎ、ＣＧｎを介して、トランジスタＱ１のゲートＮＧｎに供給される。これによりゲート電圧Ｖｇに発生するノイズの影響を抑えることができる。このローパスフィルタのキャパシタＣＧｎは、ゲート端子ＮＧｎの寄生容量を利用することもできる。
【０１１５】
更に、ＤＬＬ用内部電源回路ＶＲｎＤは、第１の外部電源Ｖｃｃ１ 、Ｖｓｓ１ に接続される。従って、内部電源ＶｉｉＤ に第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に発生した電源ノイズが影響することは少ない。ＤＬＬ用内部電源回路ＶＲｎＤは、前述した通り、複数の可変遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ及び比較部２０Ａに供給される。これらの回路の消費電力は、可変遅延ユニット１２Ｂ、１３Ｂが最も多く、次に可変遅延ユニット１６Ｂが多く、そして比較部２０Ａが最も少ない。従って、これらの回路に内部電源を供給する内部電源回路の電流供給能力も、
ＶＲ２Ｄ＝ＶＲ４Ｄ＞ＶＲ６Ｄ＞ＶＲ７Ｄ
になるように設定される。具体的には、ソースフォロワ型のトランジスタＱ１のゲート幅を上記の関係に設定する。可変遅延回路１２，１３に供給させるクロックの周波数が、可変遅延回路１６に供給される分周クロックの周波数の４倍の場合は、内部電源回路ＶＲ２Ｄ、ＶＲ４ＤとＶＲ６Ｄとの電流供給能力は、４：１になるように、そのトランジスタのゲート幅も４：１に設定する。
【０１１６】
ＤＬＬ回路以外の回路用の内部電源回路ＶＲｎＳは、第２の外部電源Ｖｃｃ２ 、Ｖｓｓ２ に接続される。ゲート電圧Ｖｇ２がローパスフィルタを経由してトランジスタＱ１のゲートに供給される構造は、上記と同じである。このトランジスタＱ１のゲート幅も、内部電源ＶｉｉｎＳが供給される回路の消費電力に応じて設定される。したがって、図１２の第４の実施の形態例の内部電源回路ＶＲ１２ＳのトランジスタＱ１のゲート幅は、かなり大きく設定される。
【０１１７】
図１８は、ＤＬＬ用内部電源回路の他の例を示す図である。図１７（Ａ）に示されたＤＬＬ用内部電源回路は、ゲートに制御されたゲート電圧Ｖｇが供給されるトランジスタＱ１と、パワーダウン時の電荷を蓄積するキャパシタＣ３で構成される。そして、トランジスタＱ１のソースには、内部電源ＶｉｉｎＤが生成され、ＤＬＬ回路に供給される。
【０１１８】
ＤＬＬ回路の中には、アクティブ時にクロックが供給され内部回路が動作し、パワーダウン時にクロックが供給されずに動作を停止する場合がある。アクティブ時は、ＤＬＬ回路が電流を消費してそのソース電位は安定的にゲート電圧Ｖｇ１から閾値電圧分低い電位に維持される。そして、パワーダウン時には、ＤＬＬ回路の消費電流がゼロになり、ソース電位はフローティング状態で上昇し、トランジスタＱ１はサブスレッショルド領域で動作する。サブスレッショルド領域では、トランジスタＱ１のゲート・ソース間が十分に閾値電圧より低くなるまで、リーク電流が発生する。そのサブスレッショルド領域での動作に伴うリーク電流がキャパシタＣ３に蓄積され、パワーダウンから復帰した時にＤＬＬ回路が活発に動作して大きな電流を消費しても内部電源ＶｉｉｎＤの電位がゆっくりとしか下がらない。
【０１１９】
実際のパワーダウンからの復帰時の内部電源Ｖｉｉの変化を調べると、図１９（Ａ）に示される通り、パワーダウン時の内部電源Ｖｉｉのレベルが上がりすぎて、通常動作モードに復帰した時に内部電源Ｖｉｉが定常状態のレベルの２Ｖに復帰するまでに、約５クロックを要する。ＤＬＬ回路は、アクティブ状態になってから所望の特性を示すまで、ダミーサイクルを要する。このダミーサイクルが少なければ少ない程好ましいが、図１９（Ａ）の例では、このダミーサイクルが５クロックにも及ぶ。
【０１２０】
そこで、図１８（Ａ）に示される通り、トランジスタＱ１のソースと接地電源Ｖｓｓ１ との間に、常時導通するトランジスタＱ１０からなる負荷手段４５を設ける。このトランジスタＱ１０は、非常に小さい電流を吸収する電流回路である。例えば、０．０１ｍＡ程度のごく少ない電流である。かかる負荷手段４５を設けることにより、パワーダウン時にトランジスタＱ１のソース端子からサブスレッショルド電流程度の電流を引き抜き、図１９（Ａ）の如く内部電源Ｖｉｉが異常に上昇するのを防止することができる。しかも、わずかな電流吸収であるので、パワーダウン時の消費電流の増加にはならない。
【０１２１】
図１９（Ｂ）に、図１８（Ａ）の負荷回路４５を設ける場合と設けない場合との内部電源Ｖｉｉの変化が示される。負荷回路４５を設けることにより、パワーダウン時の内部電源Ｖｉｉの電位は、通常状態のレベルに近い電位に維持される。従って、パワーダウンから復帰した時に１クロック程度で通常状態のレベルに復帰することができ、ＤＬＬ回路のダミーサイクルを短くすることができる。
【０１２２】
図１８（Ｂ）は、更に改良された内部電源回路を示す。この回路では、負荷手段或いは電流回路として、常時導通する小型のトランジスタＱ１０とアクティブ時に導通する大型のトランジスタＱ２０とを有する可変負荷手段４６を設ける。この可変負荷手段４６は、パワーダウン時は小型のトランジスタＱ１０のみが導通し、例えば０．０１ｍＡ程度の電流を吸収し、内部電源Ｖｉｉが不安定に上昇するのを防止する。そして、可変負荷手段４６は、アクティブ時に小型のトランジスタＱ１０に加えて大型のトランジスタＱ２０も導通し、例えば０．１ ｍ程度の大電流を吸収する。
【０１２３】
図１９（Ｃ）は、アクティブ時の内部電源ＶｉｉとクロックＣＬＫとの微視的な動作を示す。ＤＬＬ回路は、クロックの立ち上がりエッジ時に何らかの動作を行い電流を消費する。従って、トランジスタＱ２０が設けられない場合は、図１９（Ｃ）の破線に示される通り、クロックＣＬＫの立ち上がりエッジで電流消費に伴い内部電源Ｖｉｉが低下し、その後内部電源Ｖｉｉが上昇する。それに対して、トランジスタＱ２０が設けられ、比較的大きな電流の吸収が行われると、全体の電流吸収に対する上記のＤＬＬ回路による電流吸収の変化の割合が小さくなる。その結果、図１９（Ｃ）の実線に示される通り、内部電源Ｖｉｉの変動は小さくなる。即ち、アクティブ時には、可変負荷手段の電流吸収能力を高めて、内部電源ＶｉｉのＤＬＬ回路の動作に伴う変動の大きさを小さくすることができる。そうすることにより、ＤＬＬ回路にはより安定した電位の内部電源Ｖｉｉが供給され、正確で安定したな遅延量を生成し、制御クロックのジッタを小さくすることができる。
【０１２４】
［バックバイアス電源の分離］
ＤＲＡＭのメモリセルを構成するトランジスタのチャネルには、通常バックバイアス電源が印加される。このバックバイアス電源は、接地電源よりも低い電位レベルを有し、チャネル領域を接地電源よりも低い電位に保って、トランジスタのソース、ドレイン領域が確実に逆バイアス状態になりリーク電流が発生しないようにする。チャネル領域を接地電源に接続した場合、ソース、ドレイン領域の逆バイアスが小さい。したがって、その接地電源に電源ノイズが発生してソース、ドレイン領域が順バイアスになりやすく、リーク電流が発生しやすい。そのリーク電流のため、セルのキャパシタの電荷量が変動したり、ビット線電位が変動して、誤動作の原因になる。かかる理由からバックバイアス電圧がセルトランジスタのチャネルに印加される。
【０１２５】
このバックバイアス電源は、接地電源から比較的高いインピーダンスを介して生成される内部電源であり、接地電源の電源ノイズの影響が少ない。従って、このバックバイアス電源を、ＤＬＬ回路内の遅延ユニットや比較器のトランジスタや、ＤＬＬ用の内部電源システムのゲート電圧発生回路のトランジスタ等のチャネル領域に印加することで、それらのトランジスタの閾値を安定化することができる。
【０１２６】
更に、バックバイアス電源をメモリセル等のＤＬＬ回路以外の回路に利用されるバックバイアス電源と、ＤＬＬ回路等に利用されるバックバイアス電源とを分離することにより、メモリセルの動作に伴うバックバイアス電源に発生するノイズの影響を少なくすることができる。
【０１２７】
図２０は、実施の形態例におけるバックバイアス電源の分離を示す図である。図２０に示される例では、バックバイアス発生回路４８がバックバイアス電源ＶＢＢを発生するが、抵抗Ｒ２０，３０により第１のバックバイアス電源ＶＢＢ１ と、第２のバックバイアス電源ＶＢＢ２ に電気的に分離される。そして、第２のバックバイアス電源ＶＢＢ２ は、ＤＬＬ回路以外の回路のメモリセルのトランジスタ等に供給される。また、第１のバックバイアス電源ＶＢＢ１ は、ＤＬＬ回路内の遅延ユニット１２Ｂ、１３Ｂ、１６Ｂ及び位相比較回路の遅延素子を有する比較部２０Ａとに供給される。更に、第１のバックバイアス電源ＶＢＢ１ は、ＤＬＬ用のゲート電圧発生回路５Ｄにも供給される。
【０１２８】
ＤＬＬ回路内でも、位相調整に直接関係しない部分には、第２のバックバイアス電源ＶＢＢ２ が図示される通り供給される。即ち、可変遅延回路のドライバ部や出力部及び位相比較回路の遅延素子以外の部分２０Ｂである。
【０１２９】
更に、第２のバックバイアス電源ＶＢＢ１ は、所定のキャパシタＣ３０を介して、メモリセルのキャパシタの対向電極（セルプレート）の電圧ＶＰＲに接続される。メモリセルのセルプレートは、それ自体大きな容量を持ち、安定した電位、例えばＶｉｉ／２に保たれる。したがって、第１のバックバイアス電源ＶＢＢ１ をキャパシタＣ３０を介してセルプレート電圧に接続することで、よりノイズの発生を防止することができる。
【０１３０】
図２１は、本実施の形態例のより詳細なバックバイアス電源のトランジスタへの印加を示す図である。図２１には、位相比較回路の比較部２０Ａを構成する遅延素子のゲート２０１，２１５の回路と、ゲート電圧発生回路５Ｄの回路とが示される。図２０で説明した第１のバックバイアス電源ＶＢＢ１ は、ゲート２０１，２１５の回路を構成するＮＭＯＳトランジスタのチャネル領域に、破線で示す様に接続される。これにより、ＮＭＯＳトランジスタの閾値電圧がノイズの影響を受けずに安定する。また、これらの回路のＰＭＯＳトランジスタのチャネルには、内部電源Ｖｉｉ７Ｄが供給されるので、これらのトランジスタの閾値電圧もノイズの影響を受けずに安定する。したがって、これらのゲートの遅延時間はノイズの影響を受けずに安定する。
【０１３１】
可変遅延回路内の可変遅延ユニットを構成するゲート回路も、基本的には、図２１のゲート２０１，２１５と同じである。
【０１３２】
図２１に示される通り、更にＤＬＬ用のゲート電圧発生回路５Ｄを構成するＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のチャネル領域にも、破線で示される通り、第１のバックバイアス電源ＶＢＢ１ が供給される。これらのトランジスタの閾値電圧も電源ノイズの影響を受けずに安定する。ゲート電圧発生回路の出力Ｖｇ１には、発振防止用のキャパシタＣ４０が接続される。このキャパシタＣ４０の容量は、負帰還回路によるフィードバック動作により回路が発振するのを防止するように設定される。それに対して、トランジスタＮ１，Ｎ２，Ｎ３からなるオペアンプの応答動作は、それらのトランジスタの閾値電圧の変動に応じて変化する。したがって、これらのトランジスタの閾値電圧を安定にすることにより、発振動作を防止し、ゲート電圧Ｖｇ１の電位を安定させることができる。
【０１３３】
更に、ゲート電圧Ｖg1は、ノードｎ１０２の電位の抵抗分割レベルから、更にトランジスタＮ４の閾値電圧分高く設定される。したがって、このトランジスタＮ４の閾値電圧が安定することにより、ゲート電圧Ｖｇ1 も安定させることができる。尚、図１７に示したＤＬＬ用内部電源回路のトランジスタＱ１のチャネル領域にも、この第１のバックバイアス電源ＶBB1 を供給することで、同様にその閾値電圧を安定させることができる。その結果、内部電源Ｖiiの電位をノイズの影響を受けずに安定させることができる。
【０１３４】
尚、上記の実施の形態例におけるバックバイアス電圧の印加に変えて、第１の外部接地電源Ｖｓｓ１ を図２１に示したトランジスタのチャネルに印加してもよい。この第１の外部接地電源Ｖｓｓ１ を利用することができない場合は、上記の通り、その代わりにノイズの影響を受けないバックバイアス電圧ＶＢＢ１ を利用する。
【０１３５】
図２２は、可変遅延回路から出力バッファ等へのクロック信号配線の構成を示す図である。また、図２３は、そのクロック信号配線のより詳細な構成例を示す図である。図２２に示される通り、可変遅延回路１２（但し、可変遅延回路１３も同じ）が生成する制御クロック／ＣＬＫ１は、複数のデータ出力バッファ１４−０〜１４−４に供給される。これらの出力バッファは、供給される制御クロック／ＣＬＫ１の立ち上がりエッジに応答して同時に動作する。したがって、可変遅延回路１２からこれらの出力バッファへのクロック信号配線の伝播遅延時間は、全て等しくすることが要求される。また、ＤＬＬ回路のフィードバックループ内の可変遅延回路１６が生成するクロックも、同じ伝播遅延時間を経てダミー出力バッファ１７に供給されることが要求される。
【０１３６】
そこで、本実施の形態例では、これらのクロック信号配線の長さを全て同じになるように構成する。具体的には、遅延制御回路１２から複数の出力バッファ１４までのクロック信号配線はツリー構造にし、分岐点Ｔｎ間の距離を同じにし、分岐点Ｔｎから出力バッファまでの距離を同じにする。また、フィードバック側のダミークロックの信号配線は、ツリー構造ではないが、それぞれの分岐点間の距離と分岐点からダミー出力バッファ１７までの距離を、上記のクロック／ＣＬＫ１の信号配線の対応する距離と同じにする。即ち、図２２に示される通り、配線の長さは、Ｌ１＝Ｌ２、Ｌ３＝Ｌ４＝Ｌ５、Ｌ６＝Ｌ７＝Ｌ８＝Ｌ９＝Ｌ１０＝Ｌ１１に設定される。
【０１３７】
次に、クロック信号配線の各分岐点Ｔｎには、クロックを増幅する為のバッファＧｎを設ける。バッファＧｎを設けることにより、クロックの立ち上がりエッジや立ち下がりエッジを急峻にすることができる。クロックの両エッジを急峻にすることにより、電源ノイズの影響を受けにくくすることができる。即ち、図２２に示される通り、分岐点Ｔ１には、それぞれの分岐する配線に対してバッファＧ１，Ｇ２が設けられる。更に、一方の分岐点Ｔ２には、３つの分岐する配線に対してバッファＧ８，Ｇ９，Ｇ１０が設けられる。それに対応して、もう一つの分岐点Ｔ２には、２つの分岐する配線に対してバッファＧ６，Ｇ７を設けると共に、ダミーのバッファＧ５を設ける。
【０１３８】
それに対して、フィードバックループ内のダミークロック信号配線では、分岐点Ｔ１に２つのバッファＧ３，Ｇ４を設ける。このバッファＧ３，Ｇ４は、バッファＧ１，Ｇ２とおなじサイズのバッファである。また、ダミークロック信号配線では、分岐点Ｔ２に３つのバッファＧ１１，Ｇ１２，Ｇ１３を設ける。このバッファＧ１１〜Ｇ１３は、対応するバッファＧ５〜Ｇ１０と同じサイズで同じ駆動能力のバッファである。
【０１３９】
更に、これらの対応する分岐点に設けられるバッファの数は、複数のクロック信号配線間で等しい数に設定される。そうすることにより、バッファによる負荷容量を等しくすることができる。したがって、フィードバックループ内のダミークロック信号配線には、出力が接続されないバッファＧ４，Ｇ１１，Ｇ１３が設けられる。同様に、バッファＧ５も出力が接続されない。
【０１４０】
上記の構成にすることにより、制御クロック／ＣＬＫ１及びダミーのクロックの、信号配線での遅延時間を等しくすることができる。
【０１４１】
図２３（Ａ）に示される通り、上記のバッファＧ１〜Ｇ１３を構成するＮＭＯＳトランジスタのチャネルに、分離されたバックバイアス電源ＶＢＢ１ を供給する。これによりＮＭＯＳトランジスタの閾値を安定させることができる。ＮＭＯＳトランジスタのソース側には、ＤＬＬ用の外部接地電源Ｖｓｓ１ が供給される。更に、ＰＭＯＳトランジスタのチャネルには、ＤＬＬ用内部電源ＶｉｉｎＤを供給して、閾値電圧を安定化させる。
【０１４２】
図２３（Ｂ）に示される通り、クロック信号配線の上下に、第１の外部接地電源Ｖｓｓ１ の配線を併設して、他の回路からのノイズを遮断する。或いは、図２３（Ｃ）に示される通り、クロック信号配線の両側に、第１の外部接地電源Ｖｓｓ１ の配線を併設して、他の回路からのノイズを遮断する。これらの構成により、クロックの伝達から電源ノイズの影響を取り除くことができる。
【０１４３】
以上、ＤＬＬ回路の精度の高い位相調整機能を実現する手段を実施の形態例にしたがって説明した。しかしながら、本発明は、それらの実施の形態例に限定されず、種々の変更が可能である。
【０１４４】
【発明の効果】
以上説明した通り、本発明によれば、クロックの位相調整を行うＤＬＬ回路に他の回路とは独立した専用の外部電源を供給することで、ＤＬＬ回路の位相調整の精度を向上することができ、生成される制御クロックのジッタを少なくすることができる。
【０１４５】
更に、本発明によれば、ＤＬＬ回路内の可変遅延回路の可変遅延ユニットや位相比較回路の比較部の遅延素子等、位相調整に最も関係する部分に、専用の内部電源回路を設けることにより、ＤＬＬ回路の位相調整の精度を向上することができ、生成される制御クロックのジッタを少なくすることができる。
【０１４６】
また、ＤＬＬ回路用の電源システムにおいて、種々の改良を施すことにより、ＤＬＬ回路以外の回路からの電源ノイズがＤＬＬ回路に影響を与えないようにすることができる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の構成図である。
【図２】可変遅延回路１２，１３，１６の例を示す図である。
【図３】位相比較回路２０内の位相比較部の回路図である。
【図４】位相比較部の動作を示す波形図である。
【図５】位相比較回路２０の位相比較出力部の回路図である。
【図６】位相比較出力部の動作を示す波形図である。
【図７】遅延制御回路２１の一部の構成を示す回路図である。
【図８】第１の実施の形態例の集積回路装置の構成図である。
【図９】第２の実施の形態例のＤＬＬ回路を示す図である。
【図１０】第２の実施の形態例における可変遅延回路１２，１３，１６の詳細回路図である。
【図１１】第３の実施の形態例のＤＬＬ回路を示す図である。
【図１２】第４の実施の形態例のＤＬＬ回路を示す図である。
【図１３】第３及び第４の実施の形態例における可変遅延回路１２，１３，１６の構成図である。
【図１４】図８に示された内部電源システムを示す回路図である。
【図１５】ＤＬＬ用の昇圧電源発生回路を示す図である。
【図１６】ＤＬＬ用制御電圧発生回路５Ｄの構成図である。
【図１７】内部電源回路を示す図である。
【図１８】ＤＬＬ用内部電源回路の他の例を示す図である。
【図１９】図１８の動作を示す波形図である。
【図２０】実施の形態例におけるバックバイアス電源の分離を示す図である。
【図２１】本実施の形態例のより詳細なバックバイアス電源のトランジスタへの印加を示す図である。
【図２２】可変遅延回路から出力バッファ等へのクロック信号配線の構成を示す図である。
【図２３】クロック信号配線のより詳細な構成例を示す図である。
【符号の説明】
Ｖｃｃ１ 、Ｖｓｓ１ 第１の外部電源
Ｖｃｃ２ 、Ｖｓｓ２ 第２の外部電源
ＶＲｎＤ ＤＬＬ用内部電源回路、第１の内部電源回路
ＶＲｎ、ＶＲｎＳ ＤＬＬ回路以外の内部電源回路、第２の内部電源回路
ＶｃｃＱ１、ＶｓｓＱ１ 第１の出力用外部電源
ＶｃｃＱ２、ＶｓｓＱ２ 第２の出力用外部電源
Ｖｐｐ 昇圧電源
Ｖｇ ゲート電圧、制御電圧
ＶｉｉｎＤ 第１の内部電源
Ｖｉｉｎ 、ＶｉｉｎＳ 第２の内部電源
１ ＤＬＬ回路
２ 出力回路
３ ＤＬＬ回路以外の回路、入力バッファ
４，４Ｄ 昇圧電源発生回路
５，５Ｄ 制御電圧発生回路
１２，１３，１６ 可変遅延回路
１２Ｂ、１３Ｂ、１６Ｂ 可変遅延ユニット、遅延ユニット
２０ 位相比較回路
２０Ａ 比較部、位相一致検出部
Claims (22)
- 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路に供給される第１の外部接地電源と、
前記ＤＬＬ回路以外の所定の回路に供給される第２の外部接地電源とを有することを特徴とする集積回路装置。 - 請求項１において、
前記ＤＬＬ回路は、前記基準クロックを遅延させる可変遅延回路と、遅延されたクロックと前記基準クロックの位相を比較する位相比較回路とを有し、
前記第１の外部接地電源は、前記可変遅延回路に供給されることを特徴とする集積回路装置。 - 請求項１において、
前記ＤＬＬ回路は、前記基準クロックを遅延させる可変遅延回路と、遅延されたクロックと前記基準クロックの位相を比較する位相比較回路とを有し、
前記第１の外部接地電源は、前記位相比較回路内の少なくとも前記位相の一致を検出する位相一致検出部に供給されることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
内部信号を外部に出力する出力バッファと、
前記ＤＬＬ回路の制御クロックを遅延させ前記出力バッファと同等の遅延時間を有するダミー出力バッファと、
前記ダミー出力バッファに供給される第１の出力用外部電源と、
前記出力バッファに供給される第２の出力用外部電源とを有することを特徴とする集積回路装置。 - 請求項４において、
更に、前記ＤＬＬ回路に供給される第１の外部電源と、前記ＤＬＬ回路以外の所定の回路に供給される第２の外部電源とを有することを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、外部電源が供給され前記外部電源より低い第１の内部電源を生成する第１の内部電源回路とを有し、
前記可変遅延回路は、遅延ユニットと前記遅延ユニットを駆動するドライブ部とを有し、前記遅延ユニットには前記第１の内部電源回路から前記第１の内部電源が供給され、前記ドライブ部には前記第１の内部電源とは異なる電源が供給され、
前記ＤＬＬ回路は、更に、前記可変遅延回路の遅延量を制御する遅延制御回路を有し、前記遅延制御回路には前記第１の内部電源とは異なる電源が供給されることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、外部電源が供給され前記外部電源より低い第１の内部電源を生成する第１の内部電源回路とを有し、
前記可変遅延回路は、遅延ユニットと前記遅延ユニットを駆動するドライブ部とを有し、前記遅延ユニットには前記第１の内部電源回路から前記第１の内部電源が供給され、前記ドライブ部には前記第１の内部電源とは異なる電源が供給され、
前記ＤＬＬ回路は、更に、前記基準クロックを分周する分周器を有し、該分周器には前記第１の内部電源とは異なる電源が供給されることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差を検出する位相比較器と、当該位相比較器内に設けられた前記位相差を検出するための遅延ユニットとを有し、
前記遅延ユニットには、前記可変遅延回路に供給する電源とは別の電源が供給され、
前記別の電源は内部電源回路により生成され、
前記内部電源回路は、外部電源がドレインに、所定の制御電圧がゲートに供給され、ソースに前記別の電源を生成するソースフォロワトランジスタを有し、前記トランジスタのソースと接地電源との間に所定の容量が接続され、
更に、該ソースに所定の電流を引き抜く電流回路が設けられることを特徴とする集積回路装置。 - 請求項８において、
前記電流回路は、パワーダウンモードにおいて第１の電流を引き抜き、非パワーダウンモードにおいて前記第１の電流よりも大きい第２の電流を引き抜くことを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差を検出する位相比較器と、当該位相比較器内に設けられた前記位相差を検出するための遅延ユニットとを有し、
前記遅延ユニットには、前記可変遅延回路に供給する電源とは別の電源が供給され、
前記別の電源は内部電源回路により生成され、
前記内部電源回路は、外部電源がドレインに、所定の制御電圧がゲートに供給され、ソースに前記別の電源を生成するソースフォロワトランジスタを有し、
前記制御電圧を発生する制御電圧発生回路は、一方の入力に基準電圧が供給され、他方の入力に負帰還回路を介してその出力が帰還される差動増幅回路を有し、
前記負帰還回路が有する抵抗素子の近傍に、前記第１の外部電源の接地電源配線が併設されていることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差を検出する位相比較器と、当該位相比較器内に設けられた前記位相差を検出するための遅延ユニットとを有し、
前記遅延ユニットには、前記可変遅延回路に供給する電源とは別の電源が供給され、
前記別の電源は内部電源回路により生成され、
前記内部電源回路は、外部電源がドレインに、所定の制御電圧がゲートに供給され、ソースに前記別の電源を生成するソースフォロワトランジスタを有し、
前記制御電圧を発生する制御電圧発生回路は、所定の昇圧電源が供給され、
前記所定の昇圧電源を生成する昇圧電源発生回路は、前記ＤＬＬ回路以外の所定の回路に供給される電源が供給されることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集 積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差を検出する位相比較器と、当該位相比較器内に設けられた前記位相差を検出するための遅延ユニットとを有し、
前記遅延ユニットには、前記可変遅延回路に供給する電源とは別の電源が供給され、
更に、前記ＤＬＬ回路に供給される第１の外部電源と、前記ＤＬＬ回路以外の所定の回路に供給される第２の外部電源と、
前記第１の外部電源が供給され前記第１の外部電源より低い第１の内部電源を生成する第１の内部電源回路と、
前記第２の外部電源が供給され第２の外部電源より低い第２の内部電源を生成する第２の内部電源回路と、
第１の昇圧電源を供給され、前記第１及び第２の内部電源回路にそれぞれ制御電圧を供給する第１の制御電圧発生回路と、
前記第１の制御電圧発生回路に前記第１の昇圧電源を供給する第１の昇圧電源発生回路と、
前記ＤＬＬ回路以外の回路に第２の昇圧電源を供給する第２の昇圧電源発生回路と有し、
前記第１の昇圧電源発生回路の昇圧能力が、前記第２の昇圧電源発生回路の昇圧能力よりも小さいことを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差を検出する位相比較器と、当該位相比較器内に設けられた前記位相差を検出するための遅延ユニットとを有し、
前記遅延ユニットには、前記可変遅延回路に供給する電源とは別の電源が供給され、
更に、前記ＤＬＬ回路に供給される第１の外部電源と、前記ＤＬＬ回路以外の所定の回路に供給される第２の外部電源と、
前記第１の外部電源が供給され前記第１の外部電源より低い第１の内部電源を生成する第１の内部電源回路と、
前記第２の外部電源が供給され第２の外部電源より低い第２の内部電源を生成する第２の内部電源回路と、
第１の昇圧電源を供給され、前記第１及び第２の内部電源回路にそれぞれ制御電圧を供給する第１の制御電圧発生回路と、
前記第１の制御電圧発生回路に前記第１の昇圧電源を供給する第１の昇圧電源発生回路と、
前記ＤＬＬ回路以外の回路に第２の昇圧電源を供給する第２の昇圧電源発生回路と有し、
前記第１の昇圧電源発生回路の昇圧動作が、前記第２の昇圧電源発生回路の昇圧動作よりも緩慢であることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差を検出する位相比較器と、当該位相比較器内に設けられた前記位相差を検出するための遅延ユニットとを有し、
前記遅延ユニットには、前記可変遅延回路に供給する電源とは別の電源が供給され、
更に、前記ＤＬＬ回路に供給される第１の外部電源と、前記ＤＬＬ回路以外の所定の回路に供給される第２の外部電源と、
前記第１の外部電源が供給され前記第１の外部電源より低い第１の内部電源を生成する第１の内部電源回路と、
前記第２の外部電源が供給され第２の外部電源より低い第２の内部電源を生成する第２の内部電源回路と、
第１の昇圧電源を供給され、前記第１及び第２の内部電源回路にそれぞれ制御電圧を供給する第１の制御電圧発生回路と、
前記第１の制御電圧発生回路に前記第１の昇圧電源を供給する第１の昇圧電源発生回路と、
前記ＤＬＬ回路以外の回路に第２の昇圧電源を供給する第２の昇圧電源発生回路と有し、
前記第１の昇圧電源発生回路と前記第１の制御電圧発生回路との間に、ローパスフィルタ回路が設けられることを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記ＤＬＬ回路は、前記基準クロックが通過する遅延ユニット部を有する可変遅延回路と、遅延されたクロックと前記基準クロックの位相差が所定値未満であることを検出する位相一致検出部を有する位相比較回路とを有し、
前記遅延ユニット部を構成するトランジスタまたは位相一致検出部を構成するトランジスタのチャネルに供給される第１のバックバイアス電源の供給配線を、その他の回路のトランジスタのチャネルに供給される第２のバックバイアス電源の供給配線から分離することを特徴とする集積回路装置。 - 請求項１５において、
更に、所定の制御電圧を供給され、前記遅延ユニット部または位相一致検出部に第１の内部電源を供給するＤＬＬ用内部電源回路と、
所定の昇圧電源を供給され、前記ＤＬＬ用内部電源回路に制御電圧を供給する制御電圧発生回路とを有し、
前記制御電圧発生回路及び前記ＤＬＬ用内部電源回路を構成するトランジスタのチャネルに、前記第１のバックバイアス電源が供給されることを特徴とする集積回路装置。 - 請求項１５または１６において、
前記第１のバックバイアス電源の供給配線と、内部のメモリセルのセルプレートの電圧供給配線との間に、所定のキャパシタを設けたことを特徴とする集積回路装置。 - 基準クロックを遅延して位相調整された制御クロックを生成するＤＬＬ回路を有する集積回路装置において、
前記基準クロックを遅延させて前記制御クロックを生成する第１の可変遅延回路と、
前記第１の可変遅延回路が生成する前記制御クロックを複数の内部回路にそれぞれ供給し、互いにほぼ等長に形成され、途中の各分岐点に設けられ伝播してくる前記制御クロックを増幅する第１のバッファ回路を有する複数の第１のクロック信号配線と、
前記基準クロックを遅延させてフィードバッククロックを生成する第２の可変遅延回路と、
前記第２の可変遅延回路が生成する前記フィードバッククロックをダミー内部回路に供給し、前記第１のクロック信号配線とほぼ等長に形成され、伝播してくる前記フィードバッククロックを増幅し、前記第１のクロック信号配線内の前記第１のバッファ回路と同じ数の第２のバッファ回路を有する第２のクロック信号配線と、
前記ダミー内部回路を経由して伝播してきた前記フィードバッククロックと前記基準クロックの位相を比較し、当該フィードバッククロックと基準クロックの位相が所定の位相差に整合するよう前記第１及び第２の可変遅延回路の遅延を制御する位相比較回路とを有することを特徴とする集積回路装置。 - 請求項１８において、
前記第１または第２の可変遅延回路からほぼ等しい距離にある位置に設けられた前記バッファ回路の個数が、前記第１及び第２のクロック信号配線間で等しいことを特徴とする集積回路装置。 - 請求項１８において、
前記第１または第２の可変遅延回路からほぼ等しい距離にある位置に設けられた前記バッファ回路の駆動能力が、前記第１及び第２のクロック信号配線間で等しいことを特徴とする集積回路装置。 - 請求項１８において、
前記バッファ回路を構成するトランジスタのチャネルに供給されるバックバイアス電源の供給配線が、前記ＤＬＬ回路以外の回路のトランジスタにバックバイアス電源を供給する供給配線から分離されていることを特徴とする集積回路装置。 - 請求項１８において、
前記第１及び第２のクロック信号配線の近傍に、接地電源の配線が併設されることを特徴とする集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29847898A JP3587702B2 (ja) | 1998-10-20 | 1998-10-20 | Ｄｌｌ回路を内蔵する集積回路装置 |
| US09/385,008 US6522182B2 (en) | 1998-10-20 | 1999-08-27 | Integrated circuit device incorporating DLL circuit |
| KR1019990036541A KR100640024B1 (ko) | 1998-10-20 | 1999-08-31 | Ｄｌｌ 회로를 내장하는 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29847898A JP3587702B2 (ja) | 1998-10-20 | 1998-10-20 | Ｄｌｌ回路を内蔵する集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004196205A Division JP4049764B2 (ja) | 2004-07-02 | 2004-07-02 | Ｄｌｌ回路を内蔵する集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124797A JP2000124797A (ja) | 2000-04-28 |
| JP3587702B2 true JP3587702B2 (ja) | 2004-11-10 |
Family
ID=17860226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29847898A Expired - Fee Related JP3587702B2 (ja) | 1998-10-20 | 1998-10-20 | Ｄｌｌ回路を内蔵する集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6522182B2 (ja) |
| JP (1) | JP3587702B2 (ja) |
| KR (1) | KR100640024B1 (ja) |
Families Citing this family (59)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7110227B2 (en) | 1997-04-08 | 2006-09-19 | X2Y Attenuators, Llc | Universial energy conditioning interposer with circuit architecture |
| US7110235B2 (en) | 1997-04-08 | 2006-09-19 | Xzy Altenuators, Llc | Arrangement for energy conditioning |
| US6894884B2 (en) | 1997-04-08 | 2005-05-17 | Xzy Attenuators, Llc | Offset pathway arrangements for energy conditioning |
| US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
| US6650525B2 (en) | 1997-04-08 | 2003-11-18 | X2Y Attenuators, Llc | Component carrier |
| US20030161086A1 (en) | 2000-07-18 | 2003-08-28 | X2Y Attenuators, Llc | Paired multi-layered dielectric independent passive component architecture resulting in differential and common mode filtering with surge protection in one integrated package |
| US6606011B2 (en) | 1998-04-07 | 2003-08-12 | X2Y Attenuators, Llc | Energy conditioning circuit assembly |
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1998
- 1998-10-20 JP JP29847898A patent/JP3587702B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-27 US US09/385,008 patent/US6522182B2/en not_active Expired - Lifetime
- 1999-08-31 KR KR1019990036541A patent/KR100640024B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20010043100A1 (en) | 2001-11-22 |
| US6522182B2 (en) | 2003-02-18 |
| KR20000028629A (ko) | 2000-05-25 |
| KR100640024B1 (ko) | 2006-10-31 |
| JP2000124797A (ja) | 2000-04-28 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040702 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040810 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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