JP3545535B2 - 半導体メモリ試験方法および装置 - Google Patents
半導体メモリ試験方法および装置 Download PDFInfo
- Publication number
- JP3545535B2 JP3545535B2 JP13520796A JP13520796A JP3545535B2 JP 3545535 B2 JP3545535 B2 JP 3545535B2 JP 13520796 A JP13520796 A JP 13520796A JP 13520796 A JP13520796 A JP 13520796A JP 3545535 B2 JP3545535 B2 JP 3545535B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- block
- failure analysis
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010998 test method Methods 0.000 title claims description 6
- 238000012360 testing method Methods 0.000 claims description 35
- 230000002950 deficient Effects 0.000 claims description 27
- 230000006835 compression Effects 0.000 claims description 21
- 238000007906 compression Methods 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 14
- MJKADKZSYQWGLL-UHFFFAOYSA-N 1-(4-aminophenyl)-7,8-dimethoxy-3,5-dihydro-2,3-benzodiazepin-4-one Chemical compound C1=2C=C(OC)C(OC)=CC=2CC(=O)NN=C1C1=CC=C(N)C=C1 MJKADKZSYQWGLL-UHFFFAOYSA-N 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 108010056230 butyloxycarbonyl-phenylalanyl-prolyl-arginine Proteins 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 101001106795 Homo sapiens Refilin-A Proteins 0.000 description 2
- 102100021329 Refilin-A Human genes 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- MJBWDEQAUQTVKK-IAGOWNOFSA-N aflatoxin M1 Chemical compound C=1([C@]2(O)C=CO[C@@H]2OC=1C=C(C1=2)OC)C=2OC(=O)C2=C1CCC2=O MJBWDEQAUQTVKK-IAGOWNOFSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリを試験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
図７は従来の半導体メモリ試験装置の構成図である。この半導体メモリ試験装置はタイミング発生器５１とパターン発生器５２と不良解析メモリ５３と波形整形器５４と論理比較器５５により構成され、被試験メモリ５６の試験を行う。
【０００３】
タイミング発生器５１で発生する基準クロックに従ってパターン発生器５２は被試験メモリ５６に与えるアドレス信号、試験データ、制御信号を出力する。これらの信号は波形整形器５４に与えられ、ここで試験に必要な波形に整形されて被試験メモリ５６に印加される。被試験メモリ５６は、制御信号によって試験データの書き込み／読み出しの制御が行われている。被試験メモリ５６から読み出された試験データは論理比較器５５に与えられ、ここでパターン発生器５２から出力された期待値データと比較され、その一致／不一致により被試験メモリ５６の良否判定が行われ、不一致のときは、不良解析メモリ５３に“１”のフェイルデータが格納される。
【０００４】
図８は不良解析メモリ５３の構成図である。不良解析メモリ５３はアドレス選択部６１とメモリコントロール部６２とメモリ部６３で構成されている、アドレス選択部６１はパターン発生器５２からのアドレス信号を上位アドレスと下位アドレスに分け、上位アドレスはメモリコントロール部６２に出力し、下位アドレスはメモリ部６３に出力する、ここで、メモリ部６３は上位アドレスの個数分存在する。メモリコントロール部６２は論理比較器５５からファイルデータが出力されると、上位アドレスで示されるメモリ部６３に書き込み信号を出力し、メモリ部６３に被試験メモリ５６のフェイルデータを格納する。試験終了後、不良解析メモリ５３の内容を調べることにより、被試験メモリ５６の不良アドレスの解析を行う。
【０００５】
【発明が解決しようとする課題】
従来の不良解析メモリのフェイルデータ高速読み出し方法の１つに圧縮メモリを利用した方法がある。圧縮メモリとはあるアドレス領域を圧縮したフェイルデータを蓄えておくメモリで、圧縮したアドレス領域（ブロック）に１つでも不良セルが存在すると圧縮メモリに“１”を格納する。
【０００６】
図９は不良解析メモリと圧縮メモリの一例を示す図である。不良解析メモリは１つのブロックが４×４のセルからなる４×４のブロックに分割され、圧縮メモリは不良解析メモリの各ブロックのＸ方向、Ｙ方向のアドレスに対応して１６個の領域からなっている。そして不良解析メモリの各領域には不良解析メモリの対応するブロック内に１つでも不良セルが存在すれば、“１”のデータが格納される。
【０００７】
図９の場合、不良解析メモリの（０，０），（１，１），（２，１）（２，２）のブロックに不良セルが存在するため、圧縮メモリの対応する領域に“１”のデータが書き込まれている。そして圧縮メモリを読み出して“１”が格納されている領域に対応する、不良解析メモリのブロックのみデータを読み出すことにより、読み出しの回数を減らし、読み出しの高速化が図られている。
【０００８】
しかしながら、不良解析メモリの圧縮メモリブロックに不良セルが１つでもあると、そのブロック内全てのフェイル情報を不良解析メモリから読み出すため、図１０のように、全ての圧縮メモリブロックに不良セルが存在すると、不良解析メモリの全ブロックの読み出しを行うことになり、読み出し回数が増え、読み出し速度が遅くなる、
また、被試験メモリであるＤＲＡＭ等が大容量化することによってブロック単位の容量が大きくなり、圧縮メモリで不良ブロックが数ブロックだとしても読み出し時間がかかる。また、１ブロック単位の容量を小さくすると圧縮メモリの容量が大きくなるため、圧縮メモリの読み出しに時間がかかってしまい、全体的な読み出し時間は大きくなる。
【０００９】
本発明の目的は、不良解析メモリからのフェイルデータの読み出しの高速化を図った半導体メモリ試験方法および装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリ試験方法は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスを求め、不良解析メモリからのフェイルデータの読出し時、各ブロックの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことを特徴とする。
【００１１】
また、本発明の半導体メモリ試験装置は、
不良解析メモリの各ブロック内に存在する不良セルのアドレスのうちでそれぞれ最小のアドレス、最大のアドレスが格納される最小アドレスレジスタ、最大アドレスレジスタと、
不良解析メモリの各ブロックの読み出しアドレスを最小アドレスレジスタ、最大アドレスレジスタにそれぞれ格納されている最小のアドレス、最大のアドレスとそれぞれ比較する第１、第２の大小比較手段と、
前記読み出しアドレスが最小のアドレスより小さく、かつ不良解析メモリの、前記読み出しアドレスのファイルデータが不良セルを示しているとき、前記読み出しアドレスを最小アドレスレジスタに格納する手段と、
前記読み出しアドレスが最大のアドレスより大きく、かつ不良解析メモリの、前記読み出しアドレスのフェイルデータが不良セルを示しているとき、前記読み出しアドレスを最大アドレスレジスタに格納する手段と、
不良解析メモリからフェイルデータを読み出すとき、各ブロックの前記最小アドレスレジスタに格納されている最小アドレスと最大アドレスレジスタに格納されている最大アドレスの範囲のデータのみ読み出す手段を有する。
【００１２】
本発明は、圧縮メモリを使用した半導体メモリ試験方法において、圧縮されたブロック内に存在する不良セルのアドレスのうちで最小のアドレスと最大のアドレスをデバイス試験中に見つけて、各ブロック内で最小と最大のアドレスの間だけデータの読み出しを行うことによって、不良ブロックの読み出し回数を減らし、読み出しの高速化を計るものである。
【００１３】
従来の方法では、図６に示すような不良セルがあった場合、ブロック内全てのアドレスのフェイルデータを不良解析メモリから読み出すため１６回の読み出しを行わなければならない。これはフェイルデータがアドレス圧縮されているためブロック内のどこに不良セルが何個あるか分からないためであり、このブロック内の不良セルの正確な情報を得るために不良解析メモリからこのブロックで圧縮されたアドレスのフェイルデータを全て読み出す。これを解決するためにはブロック内のどこに不良セルがあるかを見つけるようにする。そしてブロック内の全アドレスのフェイルデータを読み出すのではなく、不良セルがあるアドレスのみを読み出し対象として読み出し回数を減らす。不良ブロック内の不良セル全てのアドレス値は格納できないため（不良解析メモリと同じくらいハードウェア量が大きくなる）ブロック内の不良セルの最小アドレス、最大アドレスを見つけてこの間のアドレスのフェイルデータを読み出し対象とする。図６の例ではアドレスＹ−＃Ｅ，Ｘ−＃０（以下＃ＥＯとする）と＃Ｅ３に不良セルがあるため、＃Ｅ０を最小アドレス、＃Ｅ３を最大アドレスにしてその間の領域を読み出すとすると、従来の方法では１６回の読み出しが必要だったのが、本発明では４回の読み出しで十分であり、これで読出しの高速化が行われたことになる。
【００１４】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００１５】
図１は本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの構成図である。
【００１６】
ＡＦＭ（Ａｄｄｒｅｓｓ Ｆａｉｌ Ｍｅｍｏｒｙ）１は被試験メモリと同等の容量を持ち、フェイルデータが格納される不良解析メモリで、ｍ個のブロックに分割されている。ＣＦＭ（Ｃｏｍｐａｃｔ Ｆａｉｌ Ｍｅｍｏｒｙ）２はＡＦＭ１のアドレス圧縮したフェイルデータが格納される圧縮メモリである。ＣＦＭアドレス選択器３はパターン発生器からのアドレスをデコードして、ＣＦＭ２のアドレス（＃０〜＃ｍ−１）を選択する。圧縮アドレス選択器４は被試験メモリの圧縮されるアドレスを選択する。ＣＦＭアドレス選択器３で選択されたアドレスはＤフリップフロップ５にラッチされた後、テコーダ６でデコードされる。圧縮アドレス選択器４で選択されたアドレスはＤフリップフロップ７にラッチされる。ＣＦＭ２の各ブロック＃１，＃２，…，＃ｍ（ＣＦＭアドレス＃０，＃１，…，＃ｍ−１）に対応して、アンドゲート８，１１と、最小アドレスジスタ９と、最大アドレスレジスタ１２と、大小比較器１０、１３が設けられている。最小アドレスレジスタ９、最大アドレスレジスタ１２には、それぞれデバイス試験開始後、圧縮されるアドレスの最大値、＃０がパターン発生器からの試験スタート信号によってセット、リセットされる。そして圧縮されたあるブロックで“１”のフェイルデータが存在すると、ＣＦＭ２にアドレス圧縮されたフェイルデータが格納される。そして大小比較器１０、１３で、圧縮されたアドレスはそれぞれ最小アドレスレジスタ９、最大アドレスレジスタ１０に保持されている最小アドレス、最大アドレスと比較され、最小アドレスより小さいとき、アンドゲート８の出力が“１”となって、そのアドレスが最小アドレスレジスタ９に格納され、最大アドレスより大きいとき、アンドゲート１１の出力が“１”となって、そのアドレスが最大アドレスレジスタ１２に格納される。そして試験終了後不良セルのあった（ＣＦＭ２の読み出しデータが“１”）ブロックの読み出し範囲は最小アドレスレジスタ９に格納されている最小アドレスと、最大アドレスレジスタ１２に格納されている最大アドレスの間となる。
【００１７】
図２はＣＦＭ２の読み出し時の処理を示すフローチャートである。まず、ブロックポインタＢＰを＃０として（ステップ２１）、圧縮メモリであるＣＦＭ２から＃１番目の圧縮されたフェイルデータを読み出す（ステップ２２）。フェイルデータが“１”か“０”か判定する（ステップ２３）。フェイルデータが“０”であれば、ブロックポインタＢＰが最終ブロックアドレスＢＰＳＰＡかどうか判定する（ステップ２４）。最終ブロックアドレスＢＰＳＰＡであれば、最後のブロックまで処理が済んだので、処理を終了し、そうでなければブロックポインタＢＰをインクリメントし（ステップ２５）、ステップ２２に戻る。ステップ２３でフェイルデータが“１”であったならば、ブロックポインタＢＰが示すブロックの最小アドレスレジスタ９、最大アドレスレジスタ１３にそれぞれ格納されている最小アドレス、最大アドレスをアドレスポインタＡＰ、ストップアドレスＳＰＡにロードし（ステップ２６）、ＡＦＭ１のデータを読み出す（ステップ２７）。次に、アドレスポインタＡＰの値をストップアドレスＳＰＡの値と比較する（ステップ２８）。アドレスポインタＡＰの値がストップアドレスＳＰＡに等しくなければ、アドレスポインタＡＰをインクリメントし（ステップ２９）、ステップ２７に戻る。アドレスポインタＡＰの値がストップアドレスＳＰＡに等しければ、ステップ２２に戻る。
【００１８】
図３はポインタ制御のブロック図である。デコータ６で当該ブロックがデコードされると、最小アドレスレジスタ９に格納されている最小アドレス、最大アドレスレジスタ１２に格納されている最大アドレスがそれぞれアンドゲート３１、３２を経てそれぞれＳＴＡレジスタ３３、ＳＰＡレジスタ３４に格納される。ＳＴＡレジスタ３３に格納された最小アドレスはＣＦＭ２からフェイル信号によってＡＰレジスタ３５にロードされる。ＳＰＡレジスタ３４の値とＡＰレジスタ３５の値は排他的ノアゲート３６に入力される。ＡＰレジスタ３５に格納されているアドレスポインタＡＰの値はアドレスポインタ選択器４に入力される。ＢＰＳＴＡ３７にはブロックスタートアドレスがセットされ、これはさらにＢＰレジスタ３８にセットされる。ＢＰＳＰＡレジスタ３９にはブロックストップアドレスＢＰＳＰＡが格納されている。ＢＰレジスタ３８に格納されているブロックポインタＢＰの値とＢＰＳＰＡレジスタ３９に格納されているブロックストップアドレスＢＰＳＰＡは排他的ノアゲート４０に入力され、ＢＰレジスタ３８に格納されているＢＰポインタの値はアドレスポインタ選択器４１に入力される。アドレスポインタ４１はＡＰレジスタ３５に格納されているＡＰポインタまたはＢＰレジスタ３８に格納されているＢＰポインタを選択し、メモリ部およびＣＦＭアドレス選択器３に出力される。アンドゲート４２は排他的ノアゲート３６と４０の出力を入力し、両出力が共に“１”のとき、ＣＦＭ２の読み出しが終了したことを示すリードエンド信号を出力する。
【００１９】
図４に示すようなフェイル情報が格納された不良解析メモリを本発明を用いてアクセスしたときの回数は図５に示すようになる。従来の方法では、全ブロックが不良ブロックなため、圧縮メモリのアクセス回数は１６回、不良解析メモリのアクセス回数は１６×１６＝２５６回となるが、本発明によれば不良解析メモリのアクセス回数は４３回であり、大幅に減っており、不良解析メモリの読出しの高速化が図れたことがわかる。
【００２０】
【発明の効果】
以上説明したように、本発明は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことにより、不良解析メモリからのフェイルデータの読み出しが高速化される効果がある
。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの回路図である。
【図２】図１の実施形態におけるＡＦＭ１からのフェイルデータの読み出し処理を示すフローチャートである。
【図３】図１の実施形態におけるポインタ制御回路の回路図である。
【図４】不良解析メモリのフェイル情報の例を示す図である。
【図５】図４の不良解析メモリに対して本発明を実施したときの不良解析メモリのアクセス回数を示す図である。
【図６】本発明の原理を示す、アドレス圧縮された不良解析メモリと圧縮メモリに格納された、さらに他のデータ例を示す図である。
【図７】従来の半導体メモリ試験装置の構成図である。
【図８】図７中の不良解析メモリ５３の構成図である。
【図９】アドレス圧縮された不良解析メモリと圧縮メモリに格納されたデータ例を示す図である。
【図１０】アドレス圧縮された不良解析メモリと圧縮メモリに格納された他のデータ例を示す図である。
【符号の説明】
１ ＡＦＭ
２ ＣＦＭ
３ ＣＦＭアドレス選択器
４ 圧縮アドレス選択器
５，７ Ｄフリップフロップ
６ デコーダ
８，１１ アンドゲート
９ 最小アドレスレジスタ
１０，１３ 大小比較器
１２ 最大アドレスレジスタ
２１〜２９ ステップ
３１，３２ アンドゲート
３３ ＳＴＡレジスタ
３４ ＳＰＡレジスタ
３５ ＡＰレジスタ
３６，４０ 排他的ノアゲート
３７ ＢＰＳＴＡレジスタ
３８ ＢＰレジスタ
３９ ＢＰＳＰＡレジスタ
４１ アドレスポインタ選択器
４２ アンドゲート
５１ タイミング発生器
５２ パターン発生器
５３ 不良解析メモリ
５４ 波形整形器
５５ 論理比較器
５６ 被試験メモリ
６１ アドレス選択部
６２ メモリコントロール部
６３ メモリ部
【発明の属する技術分野】
本発明は、半導体メモリを試験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
図７は従来の半導体メモリ試験装置の構成図である。この半導体メモリ試験装置はタイミング発生器５１とパターン発生器５２と不良解析メモリ５３と波形整形器５４と論理比較器５５により構成され、被試験メモリ５６の試験を行う。
【０００３】
タイミング発生器５１で発生する基準クロックに従ってパターン発生器５２は被試験メモリ５６に与えるアドレス信号、試験データ、制御信号を出力する。これらの信号は波形整形器５４に与えられ、ここで試験に必要な波形に整形されて被試験メモリ５６に印加される。被試験メモリ５６は、制御信号によって試験データの書き込み／読み出しの制御が行われている。被試験メモリ５６から読み出された試験データは論理比較器５５に与えられ、ここでパターン発生器５２から出力された期待値データと比較され、その一致／不一致により被試験メモリ５６の良否判定が行われ、不一致のときは、不良解析メモリ５３に“１”のフェイルデータが格納される。
【０００４】
図８は不良解析メモリ５３の構成図である。不良解析メモリ５３はアドレス選択部６１とメモリコントロール部６２とメモリ部６３で構成されている、アドレス選択部６１はパターン発生器５２からのアドレス信号を上位アドレスと下位アドレスに分け、上位アドレスはメモリコントロール部６２に出力し、下位アドレスはメモリ部６３に出力する、ここで、メモリ部６３は上位アドレスの個数分存在する。メモリコントロール部６２は論理比較器５５からファイルデータが出力されると、上位アドレスで示されるメモリ部６３に書き込み信号を出力し、メモリ部６３に被試験メモリ５６のフェイルデータを格納する。試験終了後、不良解析メモリ５３の内容を調べることにより、被試験メモリ５６の不良アドレスの解析を行う。
【０００５】
【発明が解決しようとする課題】
従来の不良解析メモリのフェイルデータ高速読み出し方法の１つに圧縮メモリを利用した方法がある。圧縮メモリとはあるアドレス領域を圧縮したフェイルデータを蓄えておくメモリで、圧縮したアドレス領域（ブロック）に１つでも不良セルが存在すると圧縮メモリに“１”を格納する。
【０００６】
図９は不良解析メモリと圧縮メモリの一例を示す図である。不良解析メモリは１つのブロックが４×４のセルからなる４×４のブロックに分割され、圧縮メモリは不良解析メモリの各ブロックのＸ方向、Ｙ方向のアドレスに対応して１６個の領域からなっている。そして不良解析メモリの各領域には不良解析メモリの対応するブロック内に１つでも不良セルが存在すれば、“１”のデータが格納される。
【０００７】
図９の場合、不良解析メモリの（０，０），（１，１），（２，１）（２，２）のブロックに不良セルが存在するため、圧縮メモリの対応する領域に“１”のデータが書き込まれている。そして圧縮メモリを読み出して“１”が格納されている領域に対応する、不良解析メモリのブロックのみデータを読み出すことにより、読み出しの回数を減らし、読み出しの高速化が図られている。
【０００８】
しかしながら、不良解析メモリの圧縮メモリブロックに不良セルが１つでもあると、そのブロック内全てのフェイル情報を不良解析メモリから読み出すため、図１０のように、全ての圧縮メモリブロックに不良セルが存在すると、不良解析メモリの全ブロックの読み出しを行うことになり、読み出し回数が増え、読み出し速度が遅くなる、
また、被試験メモリであるＤＲＡＭ等が大容量化することによってブロック単位の容量が大きくなり、圧縮メモリで不良ブロックが数ブロックだとしても読み出し時間がかかる。また、１ブロック単位の容量を小さくすると圧縮メモリの容量が大きくなるため、圧縮メモリの読み出しに時間がかかってしまい、全体的な読み出し時間は大きくなる。
【０００９】
本発明の目的は、不良解析メモリからのフェイルデータの読み出しの高速化を図った半導体メモリ試験方法および装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリ試験方法は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスを求め、不良解析メモリからのフェイルデータの読出し時、各ブロックの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことを特徴とする。
【００１１】
また、本発明の半導体メモリ試験装置は、
不良解析メモリの各ブロック内に存在する不良セルのアドレスのうちでそれぞれ最小のアドレス、最大のアドレスが格納される最小アドレスレジスタ、最大アドレスレジスタと、
不良解析メモリの各ブロックの読み出しアドレスを最小アドレスレジスタ、最大アドレスレジスタにそれぞれ格納されている最小のアドレス、最大のアドレスとそれぞれ比較する第１、第２の大小比較手段と、
前記読み出しアドレスが最小のアドレスより小さく、かつ不良解析メモリの、前記読み出しアドレスのファイルデータが不良セルを示しているとき、前記読み出しアドレスを最小アドレスレジスタに格納する手段と、
前記読み出しアドレスが最大のアドレスより大きく、かつ不良解析メモリの、前記読み出しアドレスのフェイルデータが不良セルを示しているとき、前記読み出しアドレスを最大アドレスレジスタに格納する手段と、
不良解析メモリからフェイルデータを読み出すとき、各ブロックの前記最小アドレスレジスタに格納されている最小アドレスと最大アドレスレジスタに格納されている最大アドレスの範囲のデータのみ読み出す手段を有する。
【００１２】
本発明は、圧縮メモリを使用した半導体メモリ試験方法において、圧縮されたブロック内に存在する不良セルのアドレスのうちで最小のアドレスと最大のアドレスをデバイス試験中に見つけて、各ブロック内で最小と最大のアドレスの間だけデータの読み出しを行うことによって、不良ブロックの読み出し回数を減らし、読み出しの高速化を計るものである。
【００１３】
従来の方法では、図６に示すような不良セルがあった場合、ブロック内全てのアドレスのフェイルデータを不良解析メモリから読み出すため１６回の読み出しを行わなければならない。これはフェイルデータがアドレス圧縮されているためブロック内のどこに不良セルが何個あるか分からないためであり、このブロック内の不良セルの正確な情報を得るために不良解析メモリからこのブロックで圧縮されたアドレスのフェイルデータを全て読み出す。これを解決するためにはブロック内のどこに不良セルがあるかを見つけるようにする。そしてブロック内の全アドレスのフェイルデータを読み出すのではなく、不良セルがあるアドレスのみを読み出し対象として読み出し回数を減らす。不良ブロック内の不良セル全てのアドレス値は格納できないため（不良解析メモリと同じくらいハードウェア量が大きくなる）ブロック内の不良セルの最小アドレス、最大アドレスを見つけてこの間のアドレスのフェイルデータを読み出し対象とする。図６の例ではアドレスＹ−＃Ｅ，Ｘ−＃０（以下＃ＥＯとする）と＃Ｅ３に不良セルがあるため、＃Ｅ０を最小アドレス、＃Ｅ３を最大アドレスにしてその間の領域を読み出すとすると、従来の方法では１６回の読み出しが必要だったのが、本発明では４回の読み出しで十分であり、これで読出しの高速化が行われたことになる。
【００１４】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００１５】
図１は本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの構成図である。
【００１６】
ＡＦＭ（Ａｄｄｒｅｓｓ Ｆａｉｌ Ｍｅｍｏｒｙ）１は被試験メモリと同等の容量を持ち、フェイルデータが格納される不良解析メモリで、ｍ個のブロックに分割されている。ＣＦＭ（Ｃｏｍｐａｃｔ Ｆａｉｌ Ｍｅｍｏｒｙ）２はＡＦＭ１のアドレス圧縮したフェイルデータが格納される圧縮メモリである。ＣＦＭアドレス選択器３はパターン発生器からのアドレスをデコードして、ＣＦＭ２のアドレス（＃０〜＃ｍ−１）を選択する。圧縮アドレス選択器４は被試験メモリの圧縮されるアドレスを選択する。ＣＦＭアドレス選択器３で選択されたアドレスはＤフリップフロップ５にラッチされた後、テコーダ６でデコードされる。圧縮アドレス選択器４で選択されたアドレスはＤフリップフロップ７にラッチされる。ＣＦＭ２の各ブロック＃１，＃２，…，＃ｍ（ＣＦＭアドレス＃０，＃１，…，＃ｍ−１）に対応して、アンドゲート８，１１と、最小アドレスジスタ９と、最大アドレスレジスタ１２と、大小比較器１０、１３が設けられている。最小アドレスレジスタ９、最大アドレスレジスタ１２には、それぞれデバイス試験開始後、圧縮されるアドレスの最大値、＃０がパターン発生器からの試験スタート信号によってセット、リセットされる。そして圧縮されたあるブロックで“１”のフェイルデータが存在すると、ＣＦＭ２にアドレス圧縮されたフェイルデータが格納される。そして大小比較器１０、１３で、圧縮されたアドレスはそれぞれ最小アドレスレジスタ９、最大アドレスレジスタ１０に保持されている最小アドレス、最大アドレスと比較され、最小アドレスより小さいとき、アンドゲート８の出力が“１”となって、そのアドレスが最小アドレスレジスタ９に格納され、最大アドレスより大きいとき、アンドゲート１１の出力が“１”となって、そのアドレスが最大アドレスレジスタ１２に格納される。そして試験終了後不良セルのあった（ＣＦＭ２の読み出しデータが“１”）ブロックの読み出し範囲は最小アドレスレジスタ９に格納されている最小アドレスと、最大アドレスレジスタ１２に格納されている最大アドレスの間となる。
【００１７】
図２はＣＦＭ２の読み出し時の処理を示すフローチャートである。まず、ブロックポインタＢＰを＃０として（ステップ２１）、圧縮メモリであるＣＦＭ２から＃１番目の圧縮されたフェイルデータを読み出す（ステップ２２）。フェイルデータが“１”か“０”か判定する（ステップ２３）。フェイルデータが“０”であれば、ブロックポインタＢＰが最終ブロックアドレスＢＰＳＰＡかどうか判定する（ステップ２４）。最終ブロックアドレスＢＰＳＰＡであれば、最後のブロックまで処理が済んだので、処理を終了し、そうでなければブロックポインタＢＰをインクリメントし（ステップ２５）、ステップ２２に戻る。ステップ２３でフェイルデータが“１”であったならば、ブロックポインタＢＰが示すブロックの最小アドレスレジスタ９、最大アドレスレジスタ１３にそれぞれ格納されている最小アドレス、最大アドレスをアドレスポインタＡＰ、ストップアドレスＳＰＡにロードし（ステップ２６）、ＡＦＭ１のデータを読み出す（ステップ２７）。次に、アドレスポインタＡＰの値をストップアドレスＳＰＡの値と比較する（ステップ２８）。アドレスポインタＡＰの値がストップアドレスＳＰＡに等しくなければ、アドレスポインタＡＰをインクリメントし（ステップ２９）、ステップ２７に戻る。アドレスポインタＡＰの値がストップアドレスＳＰＡに等しければ、ステップ２２に戻る。
【００１８】
図３はポインタ制御のブロック図である。デコータ６で当該ブロックがデコードされると、最小アドレスレジスタ９に格納されている最小アドレス、最大アドレスレジスタ１２に格納されている最大アドレスがそれぞれアンドゲート３１、３２を経てそれぞれＳＴＡレジスタ３３、ＳＰＡレジスタ３４に格納される。ＳＴＡレジスタ３３に格納された最小アドレスはＣＦＭ２からフェイル信号によってＡＰレジスタ３５にロードされる。ＳＰＡレジスタ３４の値とＡＰレジスタ３５の値は排他的ノアゲート３６に入力される。ＡＰレジスタ３５に格納されているアドレスポインタＡＰの値はアドレスポインタ選択器４に入力される。ＢＰＳＴＡ３７にはブロックスタートアドレスがセットされ、これはさらにＢＰレジスタ３８にセットされる。ＢＰＳＰＡレジスタ３９にはブロックストップアドレスＢＰＳＰＡが格納されている。ＢＰレジスタ３８に格納されているブロックポインタＢＰの値とＢＰＳＰＡレジスタ３９に格納されているブロックストップアドレスＢＰＳＰＡは排他的ノアゲート４０に入力され、ＢＰレジスタ３８に格納されているＢＰポインタの値はアドレスポインタ選択器４１に入力される。アドレスポインタ４１はＡＰレジスタ３５に格納されているＡＰポインタまたはＢＰレジスタ３８に格納されているＢＰポインタを選択し、メモリ部およびＣＦＭアドレス選択器３に出力される。アンドゲート４２は排他的ノアゲート３６と４０の出力を入力し、両出力が共に“１”のとき、ＣＦＭ２の読み出しが終了したことを示すリードエンド信号を出力する。
【００１９】
図４に示すようなフェイル情報が格納された不良解析メモリを本発明を用いてアクセスしたときの回数は図５に示すようになる。従来の方法では、全ブロックが不良ブロックなため、圧縮メモリのアクセス回数は１６回、不良解析メモリのアクセス回数は１６×１６＝２５６回となるが、本発明によれば不良解析メモリのアクセス回数は４３回であり、大幅に減っており、不良解析メモリの読出しの高速化が図れたことがわかる。
【００２０】
【発明の効果】
以上説明したように、本発明は、不良解析メモリの各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことにより、不良解析メモリからのフェイルデータの読み出しが高速化される効果がある
。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの回路図である。
【図２】図１の実施形態におけるＡＦＭ１からのフェイルデータの読み出し処理を示すフローチャートである。
【図３】図１の実施形態におけるポインタ制御回路の回路図である。
【図４】不良解析メモリのフェイル情報の例を示す図である。
【図５】図４の不良解析メモリに対して本発明を実施したときの不良解析メモリのアクセス回数を示す図である。
【図６】本発明の原理を示す、アドレス圧縮された不良解析メモリと圧縮メモリに格納された、さらに他のデータ例を示す図である。
【図７】従来の半導体メモリ試験装置の構成図である。
【図８】図７中の不良解析メモリ５３の構成図である。
【図９】アドレス圧縮された不良解析メモリと圧縮メモリに格納されたデータ例を示す図である。
【図１０】アドレス圧縮された不良解析メモリと圧縮メモリに格納された他のデータ例を示す図である。
【符号の説明】
１ ＡＦＭ
２ ＣＦＭ
３ ＣＦＭアドレス選択器
４ 圧縮アドレス選択器
５，７ Ｄフリップフロップ
６ デコーダ
８，１１ アンドゲート
９ 最小アドレスレジスタ
１０，１３ 大小比較器
１２ 最大アドレスレジスタ
２１〜２９ ステップ
３１，３２ アンドゲート
３３ ＳＴＡレジスタ
３４ ＳＰＡレジスタ
３５ ＡＰレジスタ
３６，４０ 排他的ノアゲート
３７ ＢＰＳＴＡレジスタ
３８ ＢＰレジスタ
３９ ＢＰＳＰＡレジスタ
４１ アドレスポインタ選択器
４２ アンドゲート
５１ タイミング発生器
５２ パターン発生器
５３ 不良解析メモリ
５４ 波形整形器
５５ 論理比較器
５６ 被試験メモリ
６１ アドレス選択部
６２ メモリコントロール部
６３ メモリ部
Claims (2)
- 被試験メモリの試験結果であるフェイル情報が格納される不良解析メモリをアドレス圧縮して複数のブロックに分割し、一方各領域が前記不良解析メモリの各ブロックに対応する圧縮メモリを用意し、前記ブロック内に１つでも不良セルがあると、前記圧縮メモリの、該ブロックに対応する領域にその旨を示すデータを書き込み、前記不良解析メモリからのフェイルデータの読み出し時、前記圧縮メモリの、不良セルがある旨のデータが書き込まれている領域に対応するブロックに対してのみデータの読み出しを行う半導体メモリ試験方法において、
各ブロック内で不良セルが存在するアドレスの最小アドレスと最大アドレスを求め、前記不良解析メモリからのフェイルデータの読出し時、各ブロックの最小アドレスと最大アドレスの間の領域だけデータの読み出しを行うことを特徴とする半導体メモリ試験方法。 - 被試験メモリの試験結果であるフェイル情報が格納される不良解析メモリがアドレス圧縮されて複数のブロックに分割され、各領域が前記不良解析メモリの各ブロックに対応する圧縮メモリを有し、前記ブロック内に１つでも不良セルがあると、前記圧縮メモリの、該ブロックに対応する領域にその旨を示すデータを書き込み、前記不良解析メモリからのフェイルデータの読み出し時、前記圧縮メモリの、不良セルがある旨のデータが書き込まれている領域に対応するブロックに対してのみデータの読み出しを行う、半導体メモリ試験装置において、
各ブロック内に存在する不良セルのアドレスのうちでそれぞれ最小のアドレス、最大のアドレスが格納される最小アドレスレジスタ、最大アドレスレジスタと、
前記不良解析メモリの各ブロックの読み出しアドレスを前記最小アドレスレジスタ、前記最大アドレスレジスタにそれぞれ格納されている最小のアドレス、最大のアドレスとそれぞれ比較する第１、第２の大小比較手段と、
前記読み出しアドレスが前記最小のアドレスより小さく、かつ前記不良解析メモリの、前記読み出しアドレスのファイルデータが不良セルを示しているとき、前記読み出しアドレスを前記最小アドレスレジスタに格納する手段と、
前記読み出しアドレスが前記最大のアドレスより大きく、かつ前記不良解析メモリの、前記読み出しアドレスのフェイルデータが不良セルを示しているとき、前記読み出しアドレスを前記最大アドレスレジスタに格納する手段と、
前記不良解析メモリからフェイルデータを読み出すとき、各ブロックの、前記最小アドレスレジスタに格納されている最小アドレスと前記最大アドレスレジスタに格納されている最大アドレスの範囲のデータのみ読み出す手段を有することを特徴とする半導体メモリ試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13520796A JP3545535B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体メモリ試験方法および装置 |
| US08/861,344 US5854796A (en) | 1996-05-29 | 1997-05-21 | Method of and apparatus for testing semiconductor memory |
| KR1019970020368A KR100256281B1 (ko) | 1996-05-29 | 1997-05-23 | 반도체메모리시험방법및장치 |
| TW086107076A TW358161B (en) | 1996-05-29 | 1997-05-26 | Method of and apparatus for testing semiconductor memory |
| DE19722414A DE19722414B4 (de) | 1996-05-29 | 1997-05-28 | Verfahren und Vorrichtung zum Testen eines Halbleiterspeichers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13520796A JP3545535B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体メモリ試験方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09318707A JPH09318707A (ja) | 1997-12-12 |
| JP3545535B2 true JP3545535B2 (ja) | 2004-07-21 |
Family
ID=15146364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13520796A Expired - Fee Related JP3545535B2 (ja) | 1996-05-29 | 1996-05-29 | 半導体メモリ試験方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5854796A (ja) |
| JP (1) | JP3545535B2 (ja) |
| KR (1) | KR100256281B1 (ja) |
| DE (1) | DE19722414B4 (ja) |
| TW (1) | TW358161B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6138254A (en) * | 1998-01-22 | 2000-10-24 | Micron Technology, Inc. | Method and apparatus for redundant location addressing using data compression |
| JP2000195295A (ja) * | 1998-12-24 | 2000-07-14 | Advantest Corp | メモリデバイス試験装置 |
| US6543015B1 (en) * | 1999-06-21 | 2003-04-01 | Etron Technology, Inc. | Efficient data compression circuit for memory testing |
| US6587979B1 (en) * | 1999-10-18 | 2003-07-01 | Credence Systems Corporation | Partitionable embedded circuit test system for integrated circuit |
| US6578169B1 (en) * | 2000-04-08 | 2003-06-10 | Advantest Corp. | Data failure memory compaction for semiconductor test system |
| US6430096B1 (en) | 2000-11-01 | 2002-08-06 | International Business Machines Corporation | Method for testing a memory device with redundancy |
| JPWO2002037504A1 (ja) * | 2000-11-06 | 2004-03-11 | 株式会社アドバンテスト | メモリの不良救済解析処理方法及びメモリ試験装置 |
| WO2002056043A1 (fr) * | 2001-01-12 | 2002-07-18 | Advantest Corporation | Appareil de test pour dispositif a semi-conducteur et procede mettant en oeuvre ledit appareil |
| JP2006118880A (ja) * | 2004-10-19 | 2006-05-11 | Sharp Corp | 半導体集積回路の検査方法及び検査装置 |
| US7275190B2 (en) * | 2004-11-08 | 2007-09-25 | Micron Technology, Inc. | Memory block quality identification in a memory device |
| JP4463173B2 (ja) * | 2005-09-14 | 2010-05-12 | 株式会社アドバンテスト | 試験装置、試験方法、プログラム、及び記録媒体 |
| US8266496B2 (en) | 2006-12-06 | 2012-09-11 | Fusion-10, Inc. | Apparatus, system, and method for managing data using a data pipeline |
| ATE484834T1 (de) * | 2007-02-16 | 2010-10-15 | Advantest Corp | Testapparat |
| US9063874B2 (en) | 2008-11-10 | 2015-06-23 | SanDisk Technologies, Inc. | Apparatus, system, and method for wear management |
| WO2010054410A2 (en) * | 2008-11-10 | 2010-05-14 | Fusion Multisystems, Inc. (Dba Fusion-Io) | Apparatus, system, and method for predicting failures in solid-state storage |
| US20110230711A1 (en) * | 2010-03-16 | 2011-09-22 | Kano Akihito | Endoscopic Surgical Instrument |
| WO2012100087A2 (en) | 2011-01-19 | 2012-07-26 | Fusion-Io, Inc. | Apparatus, system, and method for managing out-of-service conditions |
| KR101730497B1 (ko) | 2011-11-04 | 2017-04-27 | 삼성전자 주식회사 | 에러 정정 성능 신장 방법 및 이를 이용한 저장 장치 |
| US9767032B2 (en) | 2012-01-12 | 2017-09-19 | Sandisk Technologies Llc | Systems and methods for cache endurance |
| US9251019B2 (en) | 2012-05-29 | 2016-02-02 | SanDisk Technologies, Inc. | Apparatus, system and method for managing solid-state retirement |
| US10019352B2 (en) | 2013-10-18 | 2018-07-10 | Sandisk Technologies Llc | Systems and methods for adaptive reserve storage |
| KR102801556B1 (ko) * | 2019-06-13 | 2025-05-02 | 에스케이하이닉스 주식회사 | 반도체 테스트 장치 및 테스트 시스템 |
| CN112098770B (zh) * | 2020-08-20 | 2024-06-14 | 深圳市宏旺微电子有限公司 | 针对动态耦合故障模拟极端环境下的测试方法和装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876685A (en) * | 1987-06-08 | 1989-10-24 | Teradyne, Inc. | Failure information processing in automatic memory tester |
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5173906A (en) * | 1990-08-31 | 1992-12-22 | Dreibelbis Jeffrey H | Built-in self test for integrated circuits |
| DE4028819A1 (de) * | 1990-09-11 | 1992-03-12 | Siemens Ag | Schaltungsanordnung zum testen eines halbleiterspeichers mittels paralleltests mit verschiedenen testbitmustern |
-
1996
- 1996-05-29 JP JP13520796A patent/JP3545535B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-21 US US08/861,344 patent/US5854796A/en not_active Expired - Fee Related
- 1997-05-23 KR KR1019970020368A patent/KR100256281B1/ko not_active Expired - Fee Related
- 1997-05-26 TW TW086107076A patent/TW358161B/zh active
- 1997-05-28 DE DE19722414A patent/DE19722414B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5854796A (en) | 1998-12-29 |
| DE19722414B4 (de) | 2007-10-31 |
| KR100256281B1 (ko) | 2000-05-15 |
| DE19722414A1 (de) | 1997-12-04 |
| JPH09318707A (ja) | 1997-12-12 |
| KR970075939A (ko) | 1997-12-10 |
| TW358161B (en) | 1999-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3545535B2 (ja) | 半導体メモリ試験方法および装置 | |
| JP3558252B2 (ja) | 半導体メモリ試験装置 | |
| US8201037B2 (en) | Semiconductor integrated circuit and method for controlling semiconductor integrated circuit | |
| US20030120985A1 (en) | Method and apparatus for memory self testing | |
| JP3367848B2 (ja) | 半導体デバイスのテスト装置 | |
| JPH10144095A (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| US6625766B1 (en) | Tester of semiconductor memory device and test method thereof | |
| US7240256B2 (en) | Semiconductor memory test apparatus and method for address generation for defect analysis | |
| KR20000034827A (ko) | 반도체 메모리 시험방법 및 그 장치 | |
| KR100212599B1 (ko) | 메모리 시험장치 | |
| US20050262401A1 (en) | Central processing unit and micro computer | |
| CN115376606B (zh) | 动态随机存储器通道测试方法、系统、装置及存储介质 | |
| JP2004086996A (ja) | メモリテスト回路 | |
| JP2002156413A (ja) | 半導体試験装置 | |
| JP2000137996A (ja) | メモリｉｃテストシステム | |
| JPH06324125A (ja) | 半導体装置の試験装置 | |
| JPH0258800A (ja) | 半導体メモリ用オンチップテスト回路及びテスト方式 | |
| CN113409871B (zh) | 一种擦除时间的获取方法、装置、电子设备及存储介质 | |
| JP3018431B2 (ja) | 半導体メモリ用オンチップテスト方式 | |
| JPH1186593A (ja) | 集積回路試験装置 | |
| JPH0836900A (ja) | 集積回路装置の検査方法および検査装置 | |
| JPH09147596A (ja) | 半導体試験装置 | |
| JP2002197892A (ja) | 半導体装置の試験方法 | |
| JPH06294846A (ja) | 半導体不揮発性記憶装置およびその測定方法 | |
| JPH0822700A (ja) | Ｅｅｐ−ｒｏｍの同時テスト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040331 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040408 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |