JP3338355B2

JP3338355B2 - 半導体回路

Info

Publication number: JP3338355B2
Application number: JP00752698A
Authority: JP
Inventors: 秀昭松崎
Original assignee: Nippon Telegraph and Telephone Corp; NTT Inc USA
Current assignee: NTT Inc; NTT Inc USA
Priority date: 1998-01-19
Filing date: 1998-01-19
Publication date: 2002-10-28
Anticipated expiration: 2018-01-19
Also published as: JPH11205124A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明の属する技術分野は、
動作速度が速く、多機能な、設計自由度の大きい半導体
回路に関するものである。

【０００２】

【従来の技術】本発明に近い従来技術の例として、二つ
の負性微分抵抗素子を直列接続し、その接続点の電位を
出力として取り出す方式の論理ゲートが知られている
（文献KJ.Chen et a1. Ext,Abs,“1994 Solid State D
evices and Materia1s,”Yokohama,1994,p979 参
照）。図１２は、上記従来技術の回路図である。図１２
において、１は第１の負性微分抵抗素子、２は第２の負
性微分抵抗素子、３は第１の電界効果型トランジスタで
ある。なお、上記の二つの負性微分抵抗素子は例えば共
鳴トンネルダイオードである。

【０００３】一つの負性微分抵抗素子の電流−電圧特性
は図１３に示す通りである。また、二つの負性微分抵抗
素子を直列に接続した場合の系の安定点は電源電圧Ｖbi
asに応じて図１４に示すように変化する。図１４におい
て、Ｄ₁は第１の負性微分抵抗素子１の電流電圧特性曲
線、Ｄ₂は第２の負性微分抵抗素子２の電流電圧特性曲
線を示す。まず、図１４（ａ）に示すように、Ｖbiasが
ピーク電圧Ｖpの２倍より小さいときは点Ａ（電圧Ｖ_A）
が安定点であり、出力電圧はＶbias／２である。Ｖbias
を大きくして、２Ｖpを越えると図１４（ｂ）に示すよ
うに、系の安定点はＢとＣの２点になり、出力電圧は安
定点に応じてＶ_BかＶ_Cとなる。ここでＢとＣのどちらの
安定点に落ち着くかは二つの負性微分抵抗素子のピーク
電流の違いによる。例えば、ドライバ側の負性微分抵抗
素子１のピーク電流が大きければ、系の状態は点Ｂとな
り、出力電圧はＶ_Bになる。その反対、つまりロード側
の負性微分抵抗素子２のピーク電流が大きい場合はＶ_C
が出力される。

【０００４】この素子を用いて論理回路を組むためには
以下の２つの要素が必要となる。一つ目の要素は、入力
電圧にしたがってピーク電流を変調することにより、第
１の負性微分抵抗素子１と第２の負性微分抵抗素子２の
ピーク電流値の大小関係を可変にすることである。この
ための一つの方法は負性微分抵抗素子に並列に電界効果
型トランジスタ３を接続することであり、このとき、図
１５に示すように、この複合素子を流れる電流は両者の
和となるため、実効的にピーク電流を変調したことにな
る。具体的には、回路設計時に両負性微分抵抗素子の面
積を、入力電圧が“Low”（〜０Ｖ）の時は、電界効果
型トランジスタ３の電流とドライバ側の負性微分抵抗素
子１のピーク電流の和が、ロード側の負性微分抵抗素子
２のピーク電流より小さくなるように、入力電圧が“Hi
gh”の時は、電界効果型トランジスタ３の電流と負性微
分抵抗素子１のピーク電流の和が、負性微分抵抗素子２
のピーク電流より大きくなるように、設計する必要があ
る。二つ目の要素は、Ｖbiasとして２Ｖpの上下に周期
的に変化する駆動電圧を用いることである。これはクロ
ックとして働き、電圧が上昇するときにスイッチングが
起こり、電圧が２Ｖpより高い間、出力を保持する、と
いう動作が可能になる。

【０００５】

【発明が解決しようとする課題】このような従来技術の
論理ゲートを駆動させるには、電流レベルとして、負性
微分抵抗素子のピーク電流程度の電流を供給できる論理
ゲート駆動用回路が必要となる。論理ゲート駆動用回路
として、電流駆動能力の高いものを実現するには、例え
ばゲート幅の広い電界効果型トランジスタを用いること
が考えられるが、その駆動回路を動作させるための信号
は、実際にはチップ内で生成される駆動力の小さいもの
であるから、これを直接用いて、ゲート幅の広い電界効
果型トランジスタからなる駆動回路を高速で動作させる
ことは非常に困難である。そのため、複数の増幅回路を
用意し、徐々にゲート幅を広げる構成をとることによ
り、駆動用回路を得ることになる。

【０００６】このような結果として、従来技術は簡素な
回路構成で、高速・低消費電力回路が設計できることを
特徴としているにも関わらず、駆動用回路として大規模
なものを用意する必要が有ることに加え、消費電力も増
加することになる。また、駆動用回路を小規模なものと
し、消費電力を下げようとすると、狭いゲート幅のトラ
ンジスタで広いゲート幅のものを駆動することになるの
で、高速動作の実現は不可能となる。そのため、高速・
低消費電力といった、負性微分抵抗素子回路の特徴を損
なうことなく、小規模な回路構成で、負性微分抵抗素子
回路を駆動させる技術が必要であったが、これまでその
方法は知られていなかった。

【０００７】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、小さいゲート幅のト
ランジスタで構成しても、負性微分抵抗素子で構成され
る回路の高速動作を可能にする半導体回路を提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求の範囲に記載するように
構成している。すなわち、請求項１に記載の発明は基本
的な回路構成法に関するものであり、２個直列接続した
負性微分抵抗素子で構成される回路と当該回路駆動用の
第１のトランジスタとを並列に接続し、これらを定電流
源と直列に接続するように構成したものである。この構
成は、例えば、図１に示す実施の形態における半導体回
路に相当し、例えば第１の電位は接地、第２の電位はＶ
ssである。

【０００９】また、請求項２に記載の発明は、請求項１
における第１の負性微分抵抗素子と第２の負性微分抵抗
素子の少なくとも一方としてピーク電流変調可能な素子
を用い、該素子のピーク電流変調用端子をデータ入力端
子とし、上記第１のトランジスタの制御端子をクロック
入力端子とすることにより、論理回路を構成したもので
ある。この構成は、例えば図４または図６に示す実施の
形態における論理回路に相当し、図４は第１の負性微分
抵抗素子をピーク電流変調可能な素子とした回路であ
り、データ入力信号をクロック信号に同期して出力する
回路が得られる。また、図６は第２の負性微分抵抗素子
をピーク電流変調可能な素子とした回路であり、データ
入力信号の反転（データ入力信号を反転した信号）をク
ロック信号に同期して出力する回路が得られる。なお、
図４および図６において、ピーク電流変調可能な素子と
しては、負性微分抵抗素子の両端に電界効果トランジス
タを並列に接続したものを用いているが、そのような機
能を一つの素子として形成したものを用いてもよい。

【００１０】また、請求項３に記載の発明は、第１の負
性微分抵抗素子をピーク電流変調可能な素子とした第１
の回路と、第２の負性微分抵抗素子をピーク電流変調可
能な素子とした第２の回路とを用いて、１／２スタティ
ック分周器を構成したものである。この構成は、例えば
図８に示す実施の形態における論理回路に相当する。

【００１１】また、請求項４に記載の発明は、請求項３
に記載の発明に論理和回路（ＯＲ回路またはＮＯＲ回
路）を追加し、デューティ比が５０％の信号を出力する
１／２スタティック分周器を構成したものである。この
構成は、例えば図１０に示す実施の形態における論理回
路に相当する。

【００１２】また、請求項５に記載の発明は、請求項１
の構成の具体例を示すものである。なお、上記の構成
は、例えば図１に示す実施の形態に記載されている。

【００１３】また、請求項６に記載の発明は、請求項２
〜請求項５の具体例を示すものであり、ピーク電流変調
可能な素子は、負性微分抵抗素子の両端に電界効果トラ
ンジスタのソースおよびドレインをそれぞれ接続し、ゲ
ートをピーク電流変調用端子としたもの、或いは負性微
分抵抗素子の両端にバイポーラトランジスタのエミッタ
およびコレクタをそれぞれ接続し、ベースをピーク電流
変調用端子としたものである。なお、上記の構成は、例
えば図４、図６、図８、図１０に示す実施の形態に記載
されている。

【００１４】

【発明の実施の形態】本発明は、基本的には２つの直列
接続された負性微分抵抗素子回路に電界効果型トランジ
スタを並列接続し、さらにこれらと定電流源を並列に接
続する構成をとることにより、ゲート幅の小さい電界効
果型トランジスタで２つの直列接続された負性微分抵抗
素子回路を高速で駆動することを可能にする回路であ
る。

【００１５】（第１の実施の形態）入力信号を、より大
きな駆動能力をもつ信号として出力する回路入力信号を、より大きな駆動能力をもつ信号として出力
する場合の本発明の実施の形態について説明する。本実
施の形態における回路の例を図１に示す。図１（ａ）に
示す回路は、１個の信号入力端子Ｓと１個の出力端子Ｑ
とを有する。ここで回路は２個の負性微分抵抗素子１と
２を直列接続し、その直列回路の両端の端子を、それぞ
れ電界効果型トランジスタ３のドレイン電極とソース電
極と接続し、上記直列回路に電界効果型トランジスタ３
を並列に接続する。そして上記並列回路の一端（電界効
果型トランジスタ３のドレイン電極側）を接地し、上記
並列回路の他端（電界効果型トランジスタ３のソース電
極側）を、電圧Ｖssが印加される定電流源５と接続す
る。そして電界効果型トランジスタ３のゲート電極を信
号入力端子Ｓに接続して信号を入力し、２個の負性微分
抵抗素子１と２との接続点を出力端子Ｑとして、その電
位を出力とする回路である。また、負性微分抵抗素子１
と負性微分抵抗素子２のエミッタ面積は負性微分抵抗素
子２の方が大きくなるようにしてある。

【００１６】上記の定電流源５としては、例えば、図１
（ｂ）に示すように、電界効果型トランジスタのソース
電極に電圧Ｖssを印加し、ゲート・ソース電極間の電位
を一定に保った回路を用いることが出来る。なお、図１
（ｂ）においては、ゲートとソースを直接に接続して両
電極の電位を等しくした例を示しているが、ゲート・ソ
ース電極間の電位が一定であれば、異なった電位でもよ
い。

【００１７】また、負性微分抵抗素子１、２としては、
共鳴トンネルダイオードやエサキダイオードを用いるこ
とが出来る。さらに電界効果型トランジスタ３の代わり
にバイポーラトランジスタを用いることも出来る。この
場合、電界効果型トランジスタのソース電極の代わりに
バイポーラトランジスタのエミッタ電極を、ドレイン電
極の代わりにコレクタ電極を、ゲート電極の代わりにベ
ース電極を、それぞれ接続すればよい。

【００１８】図１の回路において、信号入力端子Ｓに印
加される電圧Ｖinが“High”であれば、出力端子Ｑにお
ける電位Ｖoutは常に“High”となり、Ｖinが“Low”の
間、Ｖoutとして常に“Low”が得られる。

【００１９】次に、具体的な出力決定の過程を説明す
る。電界効果型トランジスタ３のドレイン・ソース間を
流れる電流をＩd、定電流源５から供給される電流をＩ
s、負性微分抵抗素子１と負性微分抵抗素子２とを直列
に接続した直列回路６に電圧Ｖrが印加されているとき
に直列回路６に流れる電流をＩr、負性微分抵抗素子１
のピーク電流密度をＩp、ピーク電圧をＶpとすれば、本
実施の形態の動作条件は、（１）定電流源５はＩs≧Ｉp
を満たす範囲でＩpと同程度のＩsを供給する電流源であ
ること、（２）Ｉd＝Ｉsとなる時の電界効果型トランジ
スタ３のゲート・ソース間電位が２Ｖp以下であるこ
と、の２つである。

【００２０】本実施の形態における電界効果型トランジ
スタ３のソース電位Ｖsは、Ｉd＝Ｉs−Ｉr、Ｖs＝０−Ｖr を満たすよう決まる。もし、Ｉr＝０であればＩd＝Ｉs
となり、Ｉsは一定電流であることから、ＶsはＶin−Ｖ
sの差を一定に保ち、Ｉd＝Ｉsを満たすよう、Ｖinに合
わせて変化することになる。しかし実際には、Ｖr＝┃
０−Ｖs┃＞０から、Ｉr＞０であること、およびＩrは
Ｖsに依存することから、Ｖin−Ｖsは一定とならず、Ｉ
d＝Ｉs−Ｉrを満たすべくＶsは決定されることになる。

【００２１】例えばＶinとして“High”（〜０電位）が
印加されていれば、Ｉr＝０としても、動作条件（２）
から確実にＶr＝┃０−Ｖs┃≧２Ｖpが保証されるの
で、直列回路６は従来技術でいうところの単安定状態
〔図２（ａ）に示す特性〕にある。実際には、Ｖr＝┃
０−Ｖs┃＞０、つまりＩr＞０により、Ｉd＝Ｉs−Ｉr
＜Ｉsとなるので、Ｖin−Ｖsの値はＩr＝０と仮定した
場合に比べて、小さくなり、Ｖsが０電位側にシフトす
ることになる。このとき、Ｖr＜２Ｖpであるから、直列
回路６は単安定状態にあるので、出力“High”が得られ
る。

【００２２】Ｖinが低下すると、それに伴い、Ｖsも低
電位に変化（＝Ｖrが増加）するのであるが、同時にＩr
が増加するので〔図２（ａ）参照〕、Ｉd（＝Ｉs−Ｉ
r）を減少すべく、Ｖin−Ｖsの値は減少する。そしてＶ
r＝┃０−Ｖs┃＝２Ｖpとなるとき、つまり、Ｉr＝Ｉp
となるときにＶin−Ｖsの値は極小となり、電界効果型
トランジスタ３に電流はほとんど流れず、Ｉd〜０とな
る。さらにＶinが低下したとき、直列回路６が単安定状
態にとどまるのか、双安定状態〔図２（ｂ）に示す特
性〕に遷移するのかが回路の動作上問題となるのである
が、仮にどちらの状態にあるにしても、Ｉr＜Ｉpとなる
ので、電界効果型トランジスタ３にＩs−Ｉr分の電流Ｉ
dが流れることになる。そのためにはＶin−Ｖsが電界効
果型トランジスタ３の閾値以上の値を保つことになるの
で、Ｖinの低下とともに、Ｖsは低下することになり、
Ｖr＝┃０−Ｖs┃＞２Ｖpとなるので、直列回路６は双
安定状態に遷移することになる。この単安定・双安定遷
移の際の直列回路６の動作は従来技術と同様である。そ
して前述の通り、負性微分抵抗素子１と負性微分抵抗素
子２のエミッタ面積は負性微分抵抗素子２の方が大きく
なるようにしてあるので、Ｖr＝┃０−Ｖs┃＞２Ｖpと
なったところで、出力が変化する。つまり、Ｖinの低下
と共にＶoutも低下することになり、Ｖinが“Low”のと
き、出力も“Low”となる。

【００２３】具体的にはトランスコンダクタンスが７５
０ｍＳ／ｍｍ、閾値が−０.２Ｖ程度のＨＥＭＴ（High
Electron Mobility Trasistor : 高電子移動度電界効果
トランジスタ）と、Ｉp＝６ｍＡ程度の負性微分抵抗素
子を用いた場合、ＨＥＭＴのゲート幅として３０μｍ程
度のもので回路は高速動作し、図３に示すような入力信
号に対する出力が得られる。

【００２４】２個の負性微分抵抗素子からなる直列回路
６の駆動能力は高いので、次段の入力部として、本実施
の形態に用いられる電界効果型トランジスタのゲート幅
よりも広いゲート幅のものを用いても、高速で、かっ振
幅を減衰することなく、本発明の回路は動作が可能であ
る。したがって本実施の形態の回路は駆動回路または増
幅回路として用いることが出来る。

【００２５】（第２の実施の形態）データ入力信号をク
ロック信号に同期して出力する回路データ入力信号をクロックに同期して出力する場合の本
発明の実施の形態について説明する。本実施の形態にお
ける回路の例を図４に示す。図４に示す回路は、前記第
１の実施の形態にあげた回路と同一の構成のものに、さ
らに負性微分抵抗素子１に並列に第２の電界効果型トラ
ンジスタ４を接続し、そのゲート電極へ電圧を印加する
ことにより、負性微分抵抗素子１のピーク電流変調を可
能にしたものである。なお、この実施の形態において
は、ピーク電流変調の可能な素子として、負性微分抵抗
素子と電界効果型トランジスタとを並列に接続した構成
を用いているが、そのような機能を一つの素子として形
成したものを用いてもよい。信号入力の方法は、電界効
果型トランジスタ４のゲート電極をデータ信号入力端子
Ｄに接続し、電界効果型トランジスタ３のゲート電極を
クロック信号入力端子ＣＫに接続するものとする。

【００２６】図４の回路において、クロック入力端子Ｃ
Ｋに印加される電圧Ｖckに対する、電界効果型トランジ
スタ３のソース電位Ｖsの挙動は前記第１の実施の形態
と同等である。そして出力は従来技術と同様の原理によ
って決定されるので、Ｖckが“High”から“Low”へ変
化する際の、データ信号入力端子Ｄに印加されるデータ
信号が“High”なら、出力は“High”となり、データ信
号が“Low”なら出力は“Low”となる。また、Ｖckが
“Low”の間はデータ信号が変化しても、出力は変化し
ない。すなわち、図５のタイミングダイアグラムに示す
ように、データ入力信号をクロック信号に同期して出力
する回路が得られる。

【００２７】本実施の形態も前記第１の実施の形態と同
様、２個の負性微分抵抗素子からなる直列回路の駆動能
力が高いので、次段の入力回路として、本実施の形態に
用いられる電界効果型トランジスタのゲート幅よりも広
いゲート幅のものを用いても、高速で、かつ振幅を減衰
することのない動作が可能である。

【００２８】（第３の実施の形態）データ入力信号の反
転をクロック信号に同期して出力する回路データ入力信号の反転（データ入力信号を反転した信
号）をクロックに同期して出力する場合の本発明の実施
の形態について説明する。本実施の形態における回路の
例を図６に示す。図６に示す回路は、前記第１の実施の
形態とは逆に、負性微分抵抗素子１と負性微分抵抗素子
２のエミッタ面積の大小関係について、負性微分抵抗素
子１の面積のほうが大きくなっている。さらに負性微分
抵抗素子２に並列に第２の電界効果型トランジスタ４を
接続し、そのゲート電極へ電圧を印加することにより、
負性微分抵抗素子２のピーク電流変調を可能にしたもの
である。信号入力の方法は、電界効果型トランジスタ４
のゲート電極をデータ信号入力端子Ｄに接続し、電界効
果型トランジスタ３のゲート電極をクロック信号入力端
子ＣＫに接続する。

【００２９】図６の回路において、クロック入力端子Ｃ
Ｋに印加される電圧Ｖckに対する、電界効果型トランジ
スタ３のソース電位Ｖsの挙動は前記第１の実施の形態
と同等である。そして出力は従来技術と同様の原理によ
って決定されるので、Ｖckが“High”から“Low”へ変
化する際の、データ信号入力端子Ｄに印加されるデータ
信号が“High”なら、出力は“Low”となり、データ信
号が“Low”なら出力は“High”となる。また、Ｖckが
“Low”の間はデータ信号が変化しても、出力は変化し
ない。すなわち、図７のタイミングダイアグラムに示す
ように、データ入力信号の反転をクロック信号に同期し
て出力する回路が得られる。

【００３０】本実施の形態も前記第１の実施の形態と同
様、２個の負性微分抵抗素子からなる回路の駆動能力が
高いので、次段の入力回路として、本実施の形態に用い
られる電界効果型トランジスタのゲート幅よりも広いゲ
ート幅のものを用いても、高速で、かつ振幅を減衰する
ことのない動作が可能である。

【００３１】（第４の実施の形態）本発明回路の組みあ
わせによって１／２スタティック分周器を構成する場合入力クロック信号の周波数の１／２の周波数の信号を出
力する１／２スタティック分周器を構成する場合の本発
明の実施の形態について説明する。本実施の形態におけ
る回路の例を図８に示す。図８に示す回路は、図４に示
した回路７（データ入力信号をクロック信号に同期して
出力する回路）のデータ入力端子と出力端子を、それぞ
れ、図６に示した回路８（データ入力信号の反転をクロ
ック信号に同期して出力する回路）の出力端子とデータ
入力端子に接続し、上記の回路７と８のうち、一方の出
力端子を全体の出力端子Ｑとする回路である。また、回
路７のクロック入力端子にクロック信号ＣＬＫが、回路
８のクロック入力端子には反転クロック信号ＣＬＫ~
（クロック信号を反転した信号）が印加される。

【００３２】図８に示す回路において、Ｘを“Low”ま
たは“High”とし、回路７の出力（つまり回路８の入
力）がＸであるとすれば、ＣＬＫが“Low”になると、
回路８の出力（つまり回路７の入力）はＸとなる。次に
ＣＬＫが“Low”になると、回路７の出力（つまり回路
８の入力）はＸとなる。このようにクロック１周期で回
路８への入力は反転している。したがってクロック２周
期で回路８の入力は元の状態に戻ることになる。すなわ
ち、回路７と回路８の接続点に出力端子Ｑを設けたとす
ると、図９のタイミングダイアグラムに示すように、図
８に示す回路は１／２分周器として動作することがわか
る。なお、図９に示す出力波形は、デューティ比（１周
期の“High”と“Low”の間隔）が５０％ではないが、
用途によっては問題は生じない。

【００３３】（第５の実施の形態）デューティ比５０％
の出力を得る１／２スタティック分周器を構成する場合デューティ比５０％の出力を得るための回路の例を図１
０に示す。回路の基本構成は、図８に示すものと同一で
あるが、回路７と回路８の両方の出力端子からそれぞれ
出力を取出し、これらをＯＲ回路９に入力し、ＯＲ回路
９から出力Ｑを得る点が相違するところである。

【００３４】基本動作原理は図８に示す回路と同一であ
る。回路７、回路８からＯＲ回路９に入力される信号
を、それぞれＱ１、Ｑ２とすると、図１１のタイミング
ダイアグラムに示すように、図１０に示す回路は１／２
分周器として動作し、出力Ｑのデューティ比が５０％で
あることが判る。また、ＯＲ回路９に代わりにＮＯＲ回
路を用いても同様の効果が得られることは明らかであ
る。

【００３５】

【発明の効果】以上のように、本発明は２つの直列接続
された負性微分抵抗素子回路を駆動させる回路として、
負性微分抵抗素子回路に直列に定電流源を、並列に駆動
用トランジスタを接続し、そのゲート電極（またはベー
ス電極）に駆動用信号を入力する構成とすることによ
り、電流駆動力の小さい、つまり、ゲート幅の小さいト
ランジスタで負性微分抵抗素子回路を駆動し、出力を得
る回路を、従来技術の利点を損なうことなく、小規模な
回路で簡単に実現するものであり、回路の高速化、低消
費電力化を実現することが出来る、という効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す図であり、入
力信号を、より大きな駆動能力をもつ信号として出力す
る回路図。

【図２】図１の回路において、二つの負性微分抵抗素子
の直列回路６への印加電圧Ｖrが変化した際の負荷曲線
図。

【図３】図１に回路における入出力波形図。

【図４】本発明の第２の実施の形態を示す図であり、ク
ロックに同期してデータ入力信号を出力する回路図。

【図５】図４の回路におけるタイミングダイアグラム。

【図６】本発明の第３の実施の形態を示す図であり、ク
ロックに同期してデータ入力信号の反転を出力する回路
図。

【図７】図６の回路におけるタイミングダイアグラム。

【図８】本発明の第４の実施の形態を示す図であり、本
発明の回路の組みあわせによる１／２スタティック分周
器の回路図。

【図９】図８の回路におけるタイミングダイアグラム。

【図１０】本発明の第５の実施の形態を示す図であり、
デューティ比５０％となる１／２スタティック分周器の
回路図。

【図１１】図１０の回路におけるタイミングダイアグラ
ム。

【図１２】従来技術の一例の回路図。

【図１３】負性微分抵抗素子の電流電圧特性図。

【図１４】２つの負性微分抵抗素子が直列接続されてい
る系の安定点を示す動作特性図。

【図１５】負性微分抵抗素子と電界効果型トランジスタ
からなる複合素子の電流電圧特性図。

【符号の説明】

１…第１の負性微分抵抗素子２…第２の負性微分抵抗素子３…第１の電界効果型トランジスタ４…第２の電界効果型トランジスタ５…定電流源６…二つの負性微分抵抗素子の直列回路７…クロックに同期してデータ入力信号を出力する回路８…クロックに同期してデータ入力信号の反転を出力す
る回路９…ＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00

Claims

(57)【特許請求の範囲】

【請求項１】第１の負性微分抵抗素子と第２の負性微分
抵抗素子との直列回路の両端に、第１のトランジスタの
二つの電源端子をそれぞれ接続し、上記第１の負性微分抵抗素子と上記第１のトランジスタ
の一方の電源端子との接続点を第１の電位に接続し、上記第２の負性微分抵抗素子と上記第１のトランジスタ
の他方の電源端子との接続点を定電流源を介して第２の
電位に接続し、上記第１のトランジスタの制御端子を信号入力端子と
し、上記第１の負性微分抵抗素子と第２の負性微分抵抗素子
との接続点を信号出力端子とした半導体回路。
【請求項２】請求項１に記載の半導体回路において、上記第１の負性微分抵抗素子と第２の負性微分抵抗素子
の少なくとも一方としてピーク電流変調可能な素子を用
い、該素子のピーク電流変調用端子をデータ入力端子と
し、上記第１のトランジスタの制御端子をクロック入力
端子とした半導体回路。
【請求項３】請求項２に記載の半導体回路において、上
記第１の負性微分抵抗素子を上記ピーク電流変調可能な
素子とした第１の回路と、上記第２の負性微分抵抗素子
を上記ピーク電流変調可能な素子とした第２の回路と、
を備え、上記第１の回路の信号出力端子を上記第２の回路のピー
ク電流変調用端子に接続し、上記第２の回路の信号出力端子を上記第１の回路のピー
ク電流変調用端子に接続し、上記第１の回路の第１のトランジスタの制御端子をクロ
ック入力端子とし、上記第２の回路の第１のトランジス
タの制御端子を反転クロック入力端子とし、上記第１の回路または上記第２の回路の信号出力端子を
全体の回路の信号出力端子とした半導体回路。
【請求項４】請求項２に記載の半導体回路において、上
記第１の負性微分抵抗素子を上記ピーク電流変調可能な
素子とした第１の回路と、上記第２の負性微分抵抗素子
を上記ピーク電流変調可能な素子とした第２の回路と、
を備え、上記第１の回路の信号出力端子を上記第２の回路のピー
ク電流変調用端子に接続し、上記第２の回路の信号出力端子を上記第１の回路のピー
ク電流変調用端子に接続し、上記第１の回路の第１のトランジスタの制御端子をクロ
ック入力端子とし、上記第２の回路の第１のトランジス
タの制御端子を反転クロック入力端子とし、上記第１の回路の信号出力端子と上記第２の回路の信号
出力端子とをそれぞれ論理和回路の入力とし、上記論理和回路の出力を全体の回路の出力信号とした半
導体回路。
【請求項５】上記負性微分抵抗素子は共鳴トンネルダイ
オードまたはエサキダイオードであり、上記トランジスタは電界効果型トランジスタまたはバイ
ポーラトランジスタであって、上記二つの電源端子はソ
ースとドレインまたはエミッタとコレクタであり、上記
制御端子はゲートまたはベースであり、上記定電流源は、電界効果型トランジスタのゲートとソ
ース間を一定電位に保つように接続し、ドレインを上記
第２の負性微分抵抗素子と上記第１のトランジスタの電
源端子との接続点に接続し、ソースを上記第２の電位に
接続したものである、ことを特徴とする請求項１に記載
の半導体装置。
【請求項６】上記ピーク電流変調可能な素子は、負性微
分抵抗素子の両端に電界効果トランジスタのソースおよ
びドレインをそれぞれ接続し、ゲートをピーク電流変調
用端子としたもの、或いは負性微分抵抗素子の両端にバ
イポーラトランジスタのエミッタおよびコレクタをそれ
ぞれ接続し、ベースをピーク電流変調用端子としたもの
であり、上記負性微分抵抗素子は共鳴トンネルダイオードまたは
エサキダイオードである、ことを特徴とする請求項２乃
至請求項５の何れかに記載の半導体装置。