JP3335069B2 - 固定長セル多重伝送装置，固定長セル多重伝送方法，固定長セル送信装置及び固定長セル多重装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】（目次） 発明の属する技術分野 従来の技術（図３９〜図４５） 発明が解決しようとする課題（図４６） 課題を解決するための手段（図１〜図５） 発明の実施の形態（図６〜図３８） 発明の効果

【０００２】

【発明の属する技術分野】本発明は、転送すべき情報を
固定長セル（ＡＴＭ（Asynchronous Transfer Mode）セ
ル）単位に分割して転送するシステム（ＡＴＭ ネット
ワークなど）に用いて好適な、固定長セル多重伝送装
置，固定長セル多重伝送方法，固定長セル送信装置及び
固定長セル多重装置に関する。

【０００３】

【従来の技術】図３９は一般的な固定長セル（ＡＴＭセ
ル）多重／分配システムの一例を示すブロック図で、こ
の図３９に示すように、通常、固定長セル多重／分配シ
ステム５０１は、固定長セル多重／分配処理装置４０１
に複数の固定長セル送信／受信装置１０１−１〜１０１
−ｎ（ｎは自然数）が接続され、固定長セル多重／分配
処理装置４０１が各１０１−ｉ（ｉ＝１〜ｎ）から監視
情報などを収集できるようになっている。

【０００４】ここで、固定長セル多重／分配処理装置４
０１は、固定長セル受信部（TED LSI)１０１，オーバー
ヘッド処理用固定長セル受信部（OH LSI）１０２，固定
長セル多重／分配装置（HUB LSI)２０１及びセルフォー
マット作成部(Ti TDC 1500A)３０１をそなえて構成され
ている。なお、固定長セル多重／分配装置２０１は、固
定長セル多重部（Send) ２０１Ａ，固定長セル分配部(R
eceive) ２０１Ｂをそなえて構成されている。

【０００５】図４０は上述の一般的な固定長セル多重／
分配装置２０１の構成を示すブロック図で、この図４０
に示すように、固定長セル多重／分配装置２０１は、固
定長セル多重部２０１Ａにおいて、固定長セルの送信側
処理として多重処理（Send側) が行なわれ、固定長セル
分配部２０１Ｂにおいて、固定長セルの受信側処理とし
て分配処理(Receive側) が行なわれるように構成されて
いる。

【０００６】例えば、固定長セル多重部２０１Ａでは、
各固定長セル送信／受信装置１０１−ｉのうち固定長セ
ル送信／受信装置１０１−１を除く固定長セル送信／受
信装置１０１−２〜１０１−ｎから固定長セル多重／分
配処理装置４０１内の固定長セル多重／分配装置２０１
に情報（固定長セル）が入力されると、まず、各調歩同
期部２０２−２〜２０２−ｎにおいて入力セルに対する
調歩同期処理が施され、ＳＰＳ（START PARITY STOP)ビ
ット検出部２０３−１〜２０３−ｎでスタートビット，
パリティビット及びストップビットなどが検出されるよ
うになっている。

【０００７】なお、固定長セル送信装置１０１−１は、
他の固定長セル送信／受信装置１０１−２〜１０１−ｎ
の扱うセルよりも優先的送信すべきセルを扱うもので、
この図４０に示すように、固定長セル送信装置１０１−
１からの情報（OH）は、調歩同期部２０２−２〜２０２
−ｎによる同期処理やＳＰＳビット検出部２０３−２〜
２０３−ｎによるスタートビット，パリティビット及び
ストップビットの検出などは行なわれずに、固定長セル
送信装置１０１−１内のフレームパルスに同期して取り
込み部２０６に取り込まれ、他のセルより優先的に送信
されるようになっている。

【０００８】そして、各固定長セルは、対応するＦＩＦ
Ｏ（First In First Out) メモリ２０４−２〜２０４−
ｎに書き込まれる。このとき固定長セル多重装置２０１
Ａでは、例えば、図４１に示すように、各ＦＩＦＯメモ
リ２０４−２〜２０４−ｎにセルが書き込まれているか
否かを順に監視しており、セルが書き込まれていた場合
に、そのＦＩＦＯメモリ２０４−１〜２０４−ｎ内のセ
ルを読み出して、各セルを多重化部２０５において時分
割に多重化することにより、各セルを送信する。

【０００９】従って、このような固定長セル多重／分配
システム５０１は、固定長セル多重／分配処理装置４０
１に送信される各固定長セル受信／送信装置１０１−１
〜１０１−ｎからの情報（固定長セル）に優先順位をつ
けることにより、過大なトラヒックが入力されたときに
生じる固定長セルの損失率を減少させ、優先的に送る固
定長セル（優先セル）に対しては規定品質以上のセル損
失率を確保するようになっている。

【００１０】すなわち、固定長セルを処理する最大許容
量を越えた場合でも、品質にあまり影響を与えない範囲
の情報の一部を破棄することで、優先セルを送信するこ
とが可能となり、これにより、固定長セルの多重処理能
率を高めることができるようになっている。一方、固定
長セル分配部２０１Ｂでは、セルが入力されると、書き
込み制御部４３により、受信セルからそのセルを分配す
べきポートのポート番号が検出され、対応するポートの
ＦＩＦＯメモリ２０４−１〜２０４−ｎに各セルを分配
するようになっている。

【００１１】そして、分配された各セルは、ＦＩＦＯメ
モリ２０４−１〜２０４−ｎに一旦保持されたのち、対
応するＳＰＳビット付加部２０７−１〜２０７−ｎにお
いてスタートビット，パリティビット及びストップビッ
トが付加され、各固定長セル送信／受信装置１０１−ｉ
に送信される。なお、上述の分配処理においては優先的
に送信する処理は行なわれない。

【００１２】また、図４２は上述の固定長セル送信装置
１０１−１の内部構成を示す図で、この図４２に示すよ
うに、固定長セル送信装置１０１−１は、固定長セル記
憶部（ＲＡＭ）１５０，リードカウンタ１５１，ＪＫフ
リップフロップ（ＪＫ−ＦＦ）回路１５３，エッジ検出
部１５４及びデコーダ１５５−１〜１５５−３をそなえ
て構成されている。

【００１３】ここで、固定長セル記憶部１５０は、入力
された固定長セルデータを記憶するのであり、固定長セ
ル読み出し制御部１５１は、固定長セル記憶部１５０か
ら固定長セルデータを固定長セル単位の内部フレームに
同期して読み出すものである。また、ＪＫフリップフロ
ップ回路１５３は、固定長セル記憶部１５０にデータが
書き込まれたときに出力されるＲＡＭ書き込み終了信号
及び後述するデコーダ１５５−３からの出力信号に基づ
いて所要の信号を出力するものであり、エッジ検出部１
５４は、ＪＫフリップフロップ回路１５３の出力につい
てパルスの立ち上がり又は立ち下がりを検出するもので
ある。

【００１４】さらに、デコーダ１５５−１は、固定長セ
ル記憶部１５０用のリードイネーブル信号を生成するも
のであり、デコーダ１５５−２は、固定長セル多重部２
０１Ａ用のフレームパルス信号を固定長セル多重部２０
１Ａへ送信するものであり、デコーダ１５５−３は、固
定長セルデータの読み出し完了の旨を示すＲＡＭ読み出
し終了信号を生成するものである。

【００１５】そして、この固定長セル送信装置１０１−
１では、固定長セル記憶部１５０に固定長セルデータが
入力されると（書き込まれると）、例えば、図４３
（ｇ）に示すようなＲＡＭ書き込み終了信号がＪＫフリ
ップフロップ回路１５３に入力され、ＪＫフリップフロ
ップ回路１５３では、図４３（ｈ）に示すようにＪＫフ
リップフロップ回路１５３の出力がハイレベルに切り替
わる。

【００１６】さらに、このＪＫフリップフロップ回路１
５３の出力を入力として受けるリードカウンタ１５１で
は、エッジ検出部１５４の出力がハイレベルになること
により、図４３（ａ）に示すようにロードがかかり、Ｑ
（データ）出力として図４３（ｂ）に示すようにリード
アドレス（RADD) 信号が固定長セル記憶部１５０へ出力
されるとともに、デコーダ１５５−１を通じて図４３
（ｃ）に示すようなリードイネーブル（REN)が固定長セ
ル記憶部１５０へ出力される。そして、図４３（ｅ）に
示すように、このリードイネーブルに同期してハイレベ
ルとなる信号が固定長セル多重部２０１Ａ用のフレーム
パルスとしてデコーダ１５５−２を通じて固定長セル多
重部２０１Ａへ送信される。

【００１７】さらに、上述のように固定長セル記憶部１
５０にリードアドレス信号及びリードアドレス信号が入
力されると、固定長セル記憶部１５０からのセルが読み
出され、この読み出しが完了するとリードカウンタ１５
１からデコーダ１５５−３を通じて図４３（ｆ）に示す
ようなＲＡＭ読み出し終了信号が出力される。なお、図
４３中の矢印はタイミングクロック信号を表す。次に、
図４４は上述の固定長セル分配部２０１Ｂの構成を示す
ブロック図で、この固定長セル分配部２０１Ｂでは、簡
単に言えば上述の固定長セル多重部２０１Ａでの多重処
理と逆の処理が行なわれるようになっており、この図４
４に示すように、選択（ＳＥＬ）信号生成部５４Ａ，書
き込み制御部４３，ＦＩＦＯメモリ（ＲＡＭ）２０４−
１〜２０４−ｎ，リードカウンタ（RCTR) ４５Ｃ−１〜
４５Ｃ−ｎ及びパラレル／シリアル（Ｐ／Ｓ）変換部４
２−１〜４２−ｎをそなえて構成されている。

【００１８】ここで、各ＦＩＦＯメモリ２０４−１〜２
０４−ｎは、各出力ポート(DTOUT１〜ｎ）毎に対応して
設けられており、それぞれ、入力される固定長セル〔こ
こではｍ（ｍは自然数）並列〕を保持（記憶）しておく
ものであり、ＳＥＬ信号生成部５４Ａは、ｍ並列に入力
されてくる各固定長セルデータからそれぞれ固定長セル
の出力すべきポートのポート番号を検出し、検出したポ
ート番号に応じた信号（ポート選択信号）を生成するも
ので、例えば、図４５（ａ），図４５（ｂ）に示すよう
に、入力されるフレームパルス(FP)に同期して入力セル
を出力すべきポート番号が検出され（ここでは、ポート
番号１，２，ｎ，２の順）、検出されたデータから入力
セルをいずれのＦＩＦＯメモリ２０４−１〜２０４−ｎ
に書き込むべきかが判断され、書き込み信号生成部４３
Ａに通知されるようになっている。

【００１９】また、書き込み制御部４３は、Ｍ並列の固
定長セルデータからＳＥＬ信号生成部５４Ａにより検出
されたポート番号に対応したＦＩＦＯメモリ２０４−１
〜２０４−ｎに入力データを書き込むもので、書き込み
信号(WEN) 生成部４３Ａ，ライトカウンタ（WCTR）４３
Ｂ及びリードカウンタロード（RCTRLD）信号生成部４３
Ｃをそなえて構成されている。

【００２０】ここで、書き込み信号生成部４３Ａは、例
えば、図４１（ｄ）〜図４１（ｆ）に示すように、各ポ
ートに対応したＦＩＦＯメモリ２０４−１〜２０４−ｎ
毎にライトイネーブル(WEN) 信号及びライトカウンタロ
ード（WCRTRLD)信号を生成するもので、ライトイネーブ
ル信号は、それぞれのＦＩＦＯメモリ２０４−１〜２０
４−ｎ及びリードカウンタロード信号生成部４３Ｃに出
力され、ライトカウンタロード信号は、ライトカウンタ
４３Ｂに出力されるようになっている。

【００２１】また、ライトカウンタ４３Ｂは、書き込み
信号生成部４３Ａからの情報（ライトカウンタロード信
号）に基づいて、Ｑ出力をライトアドレス（WADD) とし
てＦＩＦＯメモリ２０４−１〜２０４−ｎに出力すると
ともに、リードカウンタロード信号生成部４３ＣへＦＩ
ＦＯメモリ２０４−１〜２０４−ｎにそれらの情報を書
き込んだ旨（書き込み終了信号）を通知するもので、例
えば、図４５（ｃ）に示すようにライトカウンタがカウ
ントアップすると、図４５（ｇ）〜（ｉ）に示すように
各ＦＩＦＯメモリ２０４−１〜２０４−ｎへのセルデー
タの書き込みが終わる毎に書き込み終了信号がリードカ
ウンタロード信号生成部４３Ｃへ出力されるようになっ
ている。

【００２２】さらに、リードカウンタロード信号生成部
４３Ｃは、書き込み信号生成部４３Ａからのライトイネ
ーブル信号を受信したのち、ライトカウンタ４３Ｂから
書き込み終了信号に基づいてリードカウンタロード信号
を生成するもので、この信号は、リードカウンタ４５Ｃ
−１〜４５Ｃ−ｎに入力されるようになっている。な
お、このリードカウンタロード信号は、ポート数分生成
される。

【００２３】また、リードカウンタ４５Ｃ−１〜４５Ｃ
−ｎは、リードカウンタロード信号生成部４３Ｃからの
リードカウンタロード信号に基づいて、例えば、図４５
（ｉ），図４５（ｍ），図４５（ｐ）に示すようにカウ
ントアップし、ＦＩＦＯメモリ２０４−１〜２０４−ｎ
用のリードアドレス（RADD）信号及び図４５（ｋ），図
４５（ｎ），図４５（ｑ）に示すようなリードイネーブ
ル（REN)信号を生成するもので、このリードイネーブル
信号に基づいて、ＦＩＦＯメモリ２０４−１〜２０４−
ｎから固定長セルデータが順次読み出され（図４５
（ｌ），図４５（ｏ），図４５（ｒ）参照) 、そのデー
タはＰ／Ｓ変換部４２−１〜４２−ｎへ送信されるよう
になっている。

【００２４】

【発明が解決しようとする課題】しかしながら、このよ
うな一般的な固定長セル多重／分配装置２０１は、多重
処理においては、例えば、図４６（ａ）〜図４６（ｃ）
に示すように、各ポートに対応したＦＩＦＯメモリ２０
４−１〜２０４−ｎを監視イネーブルがＦＩＦＯメモリ
２０４−１から順に監視するため、図４６（ｄ）に示す
ようにＦＩＦＯメモリ２０４−１に入力された固定長セ
ルが、まだＦＩＦＯメモリ２０４−１への書き込みが終
了していない時点でＦＩＦＯメモリ２０４−１の監視イ
ネーブルによって監視されると（図４６中）、固定長
セルデータが未定と判断され、読み込まれない。

【００２５】一方、図４６（ｅ）に示すようにＦＩＦＯ
メモリ２０４−ｎに入力された固定長セルは、このとき
書き込みが終了しているため、ＦＩＦＯメモリ２０４−
１〜２０４−ｎの監視イネーブルによって監視が行なわ
れると（図４６中）、その固定長セルデータは確定さ
れ、そのデータは読み込まれる。従って、上述の固定長
セルデータが未定と判断されたＦＩＦＯメモリ２０４−
１に入力されたデータは、次に巡回してきた監視イネー
ブルにより読み込まれ（図４６中）、最優先固定長セ
ルデータを記憶しているＦＩＦＯメモリ２０４−１のデ
ータを優先的に送信することができず、図４６（ｆ）に
示すように後着の固定長セルが先に処理されてしまう。

【００２６】さらに、処理する仮想チャネルが多くなれ
ばなるほど先着処理の信憑性が悪くなるとともに、固定
長セル多重部２０１Ａ以降の処理においてＦＩＦＯメモ
リ２０４−１〜２０４−ｎの記憶量を超えると、最優先
固定長セルの輻輳による廃棄が生じる可能性があり、遅
延量も大きくなってしまうほか、固定長セルが同着した
際の優先処理においては、監視位置の順番の違いによ
り、いずれのポートの固定長セルから出力させるかとい
う規定をほとんど正確にできない。

【００２７】また、分配処理においては、各ポート毎に
ＦＩＦＯメモリ２０４−１〜２０４−ｎが設けられ、さ
らに、その数に対応したリード制御部（リードカウン
タ）が設けられていたため、回路規模が増大してしまう
という課題があるほか、ある固定長セルデータが出力さ
れた後、次の固定長セルがすぐ出力されてしまい、固定
長セルデータの境界が見分けられないため、処理能力を
低下させてしまうという課題がある。

【００２８】本発明は、このような課題に鑑み創案され
たもので、セルの多重処理において、固定長セル送信装
置のうちの１つの固定長セル送信装置を最も優先して送
信すべき固定長セルを送信する最優先固定長セル送信装
置を設け、最優先固定長セル送信装置からの固定長セル
を記憶させることなくスルーさせることにより、固定長
セルの先着処理を正確に行なえるようにすることを目的
とする。

【００２９】

【００３０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示す固定長セル多重システムは、
固定長セル送信装置１−１〜１−ｎ（ｎは自然数），最
優先固定長セル送信装置１，固定長セル多重装置２及び
固定長セル処理装置３をそなえて構成されている。

【００３１】ここで、固定長セル送信装置１−１〜１−
ｎは、それぞれ固定長セルを送信するもので、最優先固
定長セル送信装置１は、最も優先して送信すべき固定長
セル（最優先固定長セル）を送信するもので、固定長セ
ル記憶部１１，固定長セル読み出し制御部１２，固定長
セル読み出し禁止制御部１３をそなえて構成されてお
り、固定長セル記憶部１１は、（最優先）固定長セルを
記憶するものであり、固定長セル読み出し制御部１２
は、固定長セル記憶部１１から（最優先）固定長セルを
上記固定長セル単位の内部フレームに同期して読み出す
ものであり、固定長セル読み出し禁止制御部１３は、後
述する固定長セル処理装置３の記憶量情報通知部３２か
らの記憶量情報に基づき固定長セル処理用記憶部３１で
の記憶量が所定の記憶量を超えている場合には固定長セ
ル読み出し制御部１２による制御を禁止するものであ
る。

【００３２】また、固定長セル多重装置２は、上記の複
数の固定長セル送信装置１−１〜１−ｎからの固定長セ
ルを多重化して出力するもので、ＦＩＦＯ式記憶部２１
−１〜２１−ｎ，ＦＩＦＯ制御部２２，多重化部２３，
固定長セル読み出し禁止要求信号出力部２４をそなえて
構成されており、ＦＩＦＯ式記憶部２１−１〜２１−ｎ
は、最優先固定長セル送信装置１以外の他の固定長セル
送信装置１−１〜１−ｎからの固定長セルを到着順に書
き込むとともに読み出すものであり、ＦＩＦＯ制御部２
２は、複数のＦＩＦＯ式記憶部２１−１〜２１−ｎへの
固定長セルの書き込み及び読み出しを制御するものであ
る。

【００３３】さらに、多重化部２３は、最優先固定長セ
ル送信装置１から上記内部フレームに同期して送信され
てくる最優先固定長セルを記憶させることなくスルーさ
せるとともに、最優先固定長セル送信装置１からの最優
先固定長セルについての内部フレームの出力タイミング
以外の内部フレームの出力タイミングで、記憶していた
最優先固定長セル送信装置１以外の他の固定長セル送信
装置１−１〜１−ｎからの固定長セルを出力させて時分
割多重するもので、固定長セル読み出し禁止要求信号出
力部２４は、後述する固定長セル処理装置３の記憶量情
報通知部３２からの記憶量を受けて記憶量が所定の記憶
量を超えている場合には固定長セル読み出し禁止要求信
号を最優先固定長セル送信装置１の固定長セル読み出し
禁止制御部１３に出力するものである。

【００３４】なお、ＦＩＦＯ制御部２２には、固定長セ
ル到着状態記憶部２５，固定長セル到着状態記憶制御部
２６，出力セル確定部２７が設けられており、固定長セ
ル到着状態記憶部２５は、最優先固定長セル送信装置１
以外の他の固定長セル送信装置１−１〜１−ｎからの固
定長セルの到着状態を同時に記憶するものであり、固定
長セル到着状態記憶制御部２６は、他の固定長セル送信
装置１−１〜１−ｎのいずれかから固定長セルが到着す
ると固定長セル到着状態記憶部２５への書き込みを行な
うとともに所定の読み出し要求信号に応じて固定長セル
到着状態記憶部２５からの読み出しを行なうものであ
る。

【００３５】また、出力セル確定部２７は、固定長セル
到着状態記憶部２５から他の固定長セル送信装置１−１
〜１−ｎからの固定長セルの到着状態が読み出される
と、いずれのＦＩＦＯ式記憶部２１−１〜２１−ｎから
固定長セルを読み出すべきかを確定するもので、最優先
固定長セル送信装置１以外の他の固定長セル送信装置１
−１〜１−ｎからの固定長セルの到着状態から、複数の
固定長セル送信装置１−１〜１−ｎから固定長セルが同
時に到着した場合に計数値をインクリメントする同着カ
ウンタ２８をそなえて構成されている。

【００３６】さらに、固定長セル処理装置３は、固定長
セル多重装置２からの多重伝送出力を受けて固定長セル
についての所望の処理を施すものであり、固定長セル処
理用記憶部３１及び記憶量情報通知部３２をそなえて構
成されており、固定長セル処理用記憶部３１は、固定長
セル多重装置２からの多重伝送出力を順次記憶していく
ものであり、記憶量情報通知部３２は、固定長セル処理
用記憶部３１での記憶量情報を通知するものである（請
求項１〜１２）。

【００３７】次に、図２は固定長セル分配装置の構成を
示すブロック図で、この図２に示す固定長セル分配装置
４Ａは、Ｍ（Ｍは自然数）並列の固定長セルデータをＮ
（Ｎは自然数）（＞Ｍ）個のポートに分配するもので、
ＦＩＦＯ式記憶部４１−１〜４１−ｎ，パラレル／シリ
アル（Ｐ／Ｓ）変換器４２−１〜４２−ｎ（ｎは自然
数），書き込み制御部４３，読み出し制御部４４Ａをそ
なえて構成されている。

【００３８】ここで、ＦＩＦＯ式記憶部４１−１〜４１
−ｎは、固定長セルデータを入力順に書き込むとともに
読み出すものであり、Ｐ／Ｓ変換部４２−１〜４２−ｎ
は、各ＦＩＦＯ式記憶部に対応して設けられているもの
で、ＦＩＦＯ式記憶部４１−１〜４１−ｎからのデータ
をシリアル信号に変換するものであり、書き込み制御部
４３は、Ｍ並列の固定長セルデータから、出力すべきポ
ート情報を検出して検出されたポートに対応したＦＩＦ
Ｏ式記憶部に入力データを書き込むものである。

【００３９】また、読み出し制御部４４Ａは、ＦＩＦＯ
式記憶部４１−１〜４１−ｎから固定長セルデータを読
み出すものであり、読み出し制御部４４Ａには、リード
カウンタ４５Ａ−１〜４５Ａ−ｍ，セレクタ部４６Ａ，
Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレ
クタ制御部４９が設けられており、リードカウンタ４５
Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１−１〜４
１−ｎから固定長セルデータを読み出すため信号を出力
しうるもので、Ｍ個設けられている（つまり、ｍ＝
Ｍ）。

【００４０】さらに、セレクタ部４６Ａは、Ｍ個のリー
ドカウンタ４５Ａ−１〜４５Ａ−ｍの出力側に設けられ
てリードカウンタ４５Ａ−１〜４５Ａ−ｍの出力をＮ個
のＦＩＦＯ式記憶部４１−１〜４１−ｎのいずれかにセ
ル読み出し信号として供給するものであり、Ｍ進カウン
タ４７は、ＦＩＦＯ式記憶部４１−１〜４１−ｎへの書
き込み終了をトリガとしてカウントアップするものであ
る。

【００４１】また、リードカウンタ制御部４８は、Ｍ進
カウンタ４７のカウント値に対応した序数情報を有する
リードカウンタ４５Ａ−１〜４５Ａ−ｍをインクリメン
トさせるものであり、セレクタ制御部４９は、リードカ
ウンタ制御部４８からの情報を受けてセレクタ部４６Ａ
を制御するものである。次に、図３も固定長セル分配装
置の構成を示すブロック図で、この図３に示す固定長セ
ル分配装置４Ｂは、Ｍ並列の固定長セルデータをＮ（＞
Ｍ）個のポートに分配するもので、ＦＩＦＯ式記憶部４
１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，
書き込み制御部４３，読み出し制御部４４Ｂをそなえて
構成されている。

【００４２】ここで、読み出し制御部４４Ｂは、ＦＩＦ
Ｏ式記憶部４１−１〜４１−ｎから固定長セルデータを
読み出すものであり、読み出し制御部４４Ｂには、読み
出し信号供給部４５Ｂ−１〜４５Ｂ−ｍ，読み出し信号
選択部４６Ｂが設けられており、読み出し信号供給部４
５Ｂ−１〜４５Ｂ−ｍは、ＦＩＦＯ式記憶部４１−１〜
４１−ｎから固定長セルデータを読み出すための信号を
出力するもので、Ｍ個設けられている。

【００４３】また、読み出し信号選択部４６Ｂは、読み
出し信号供給部４５Ｂ−１〜４５Ｂ−ｍからの読み出し
信号を選択して所望のＦＩＦＯ式記憶部４１−１〜４１
−ｎへ供給するものである。なお、ＦＩＦＯ式記憶部４
１−１〜４１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，
書き込み制御部４３及びエンプティ検出部５０は、図２
により前述したものとそれぞれ同様のものである。

【００４４】次に、図４も固定長セル分配装置の構成を
示すブロック図で、この図４に示す固定長セル分配装置
４Ｃも、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポ
ートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４
１−ｎ，Ｐ／Ｓ変換部４２−１−１〜４２−１−ｍ，・
・・，４２−Ｐ−１〜４２−Ｐ−ｍ，書き込み制御部４
３，読み出し制御部４４Ｃをそなえて構成されている。

【００４５】ここで、ＦＩＦＯ式記憶部４１−１〜４１
−Ｐは、固定長セルデータをＭポート分入力順に書き込
むとともに読み出すもので、Ｐ（ＰはＮ／Ｍ以上の最小
整数）個設けられており、Ｐ／Ｓ変換部４２−１−１〜
４２−１−ｍ, ・・・, ４２−Ｐ−１〜４２−Ｐ−ｍ
は、各ＦＩＦＯ式記憶部４１−１〜４１−Ｐに対応して
それぞれＭ個設けられるもので、合計Ｐ×Ｍ個設けられ
ている。

【００４６】また、読み出し制御部４４Ｃは、ＦＩＦＯ
式記憶部４１−１〜４１−ｎから固定長セルデータを読
み出すもので、リードカウンタ４５Ａ−１〜４５Ａ−ｍ
及び読み出し用コントローラ５１−１〜５１−ｍとを有
する読み出し制御ユニット５２−１〜５２−ｎをそなえ
て構成されており、リードカウンタ４５Ａ−１〜４５Ａ
−ｍは、ＦＩＦＯ式記憶部４１−１〜４１−Ｐから固定
長セルデータを読み出すためのタイミング信号を出力し
うるもので、Ｍ個設けられている。

【００４７】さらに、読み出し用コントローラ５１−１
〜５１−ｍは、リードカウンタ４５Ａ−１〜４５Ａ−ｍ
からのタイミング信号を受けて対応するＦＩＦＯ式記憶
部４１−１〜４１−Ｐへ固定長セルデータを読み出すた
めの信号を、固定長セルデータを書き込むための信号の
Ｍ倍の速度で時分割多重して出力するものである。、ま
た、読み出し制御ユニット５２−１〜５２−Ｐは、上記
リードカウンタ４５Ａ−１〜４５Ａ−ｍ及び読み出し用
コントローラ５１−１〜５１−Ｐを有しているもので、
Ｐ組設けられている。

【００４８】なお、書き込み制御部４３は、図２により
前述したものと同様のものである。また、上述の図４に
示す固定長セル分配装置４Ｃにおいて、読み出し制御部
４４Ｃにリードカウンタ４５Ａ−１〜４５Ａ−ｍによる
（Ｌ＋１）から（Ｌ＋α）までのカウント時間中にＦＩ
ＦＯ式記憶部４１−１〜４１−Ｐが空になると書き込み
制御部４３によるセル書き込みを許容するための信号を
出力するエンプティ検出部５０−１−１〜５０−１−
ｍ, ・・・, ５０−Ｐ−１〜５０−Ｐ−ｍを設けてもよ
い。

【００４９】さらに、上述の図４に示す固定長セル分配
装置４Ｃにおいて、読み出し制御部４４ＣにＭ個のリー
ドカウンタ４５Ａ−１〜４５Ａ−ｍからのタイミング信
号を選択的に出力するＮ個のタイミング信号選択部４６
Ａ−１〜４６Ａ−ｎと各タイミング信号選択部４６Ａ−
１〜４６Ａ−ｎで選択されたタイミング信号を受けて対
応するＦＩＦＯ式記憶部４１−１〜４１−Ｐの固定長セ
ルデータを読み出すための信号を固定長セルデータを書
き込むための信号のＭ倍の速度で時分割多重して出力す
るＰ個の読み出し用コントローラ５１−１〜５１−Ｐと
を有する読み出し制御ユニット５２を設けてもよい。

【００５０】次に、図５も固定長セル分配装置の構成を
示すブロック図で、この図５に示す固定長セル分配装置
４Ｄも、Ｍ並列の固定長セルデータをＮ（＞Ｍ）個のポ
ートに分配するもので、ＦＩＦＯ式記憶部４１−１〜４
１−ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制
御部４３，読み出し制御部４４Ｄ及びエンプティ検出部
５０をそなえて構成されている。

【００５１】ここで、読み出し制御部４４Ｄは、ＦＩＦ
Ｏ式記憶部４１−１〜４１−Ｐから固定長セルデータを
読み出すとともに固定長セルデータの読み出し後、所定
のガード時間は次の固定長セルデータの読み出しを禁止
するものであり、エンプティ検出部５０は、ガード時間
中にＦＩＦＯ式記憶部４１−１〜４１−ｎが空になる
と、書き込み制御部４３によるセル書き込みを許容する
ための信号を出力するものである。

【００５２】なお、ＦＩＦＯ式記憶部４１−１〜４１−
ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部
４３も、図２により前述したものとそれぞれ同様のもの
である。

【００５３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （ａ）第１実施形態の説明 図６は本発明の第１実施形態にかかる固定長セル多重シ
ステムの構成を示すブロック図で、この図６に示す固定
長セル多重システムは、最優先固定長セル送信装置１，
固定長セル送信装置１−１〜１−ｎ，固定長セル多重装
置２，固定長セル処理装置３をそなえて構成されてい
る。

【００５４】ここで、固定長セル送信装置１−１〜１−
ｎは、固定長セルをそれぞれ非同期に固定長セル多重装
置２へ送信するものであり、最優先固定長セル送信装置
１は、最も優先して送信すべき固定長セルを送信するも
ので、固定長セル単位の内部フレームに同期して固定長
セル多重装置２へ送信するようになっている。また、固
定長セル多重装置２は、上記の固定長セル送信装置１−
１〜１−ｎからの固定長セルを多重化して出力するもの
で、ＦＩＦＯ式記憶部（ＦＩＦＯ）２１−１〜２１−
ｎ，ＦＩＦＯ制御部２２及び多重化部２３をそなえて構
成されており、各ＦＩＦＯ式記憶部２１−１〜２１−ｎ
は、固定長セル送信装置１−１〜１−ｎから非同期で送
信されてくる固定長セルを到着順に書き込むとともに読
み出すものであり、多重化部２３は、最優先固定長セル
送信装置１からの固定長セルを記憶させることなくスル
ーさせるとともに、最優先固定長セル送信装置１からの
固定長セルの出力タイミング（最優先固定長セル送信装
置１の内部フレームに同期したタイミング）以外のタイ
ミングで、各ＦＩＦＯ式記憶部２１−１〜２１−ｎに記
憶していた固定長セル送信装置１−１〜１−ｎからの固
定長セルを出力させるものであり、ＦＩＦＯ制御部２２
は、各ＦＩＦＯ式記憶部２１−１〜２１−ｎへのセルの
書き込み及び読み出しを制御するものである。

【００５５】このため、上述の固定長セル多重装置２
は、上述の構成に加えて、図１６に示すように、固定長
セル検出部２１７−１〜２１７−ｎ，各ＦＩＦＯ式記憶
部２１−１〜２１−ｎの数に対応した数の書き込みカウ
ンタ２１８−１〜２１８−ｎをそなえて構成されてい
る。なお、図１６では、書き込みカウンタ２１８−１〜
２１８−ｎは図示を略している。

【００５６】ここで、固定長セル検出部２１７−１〜２
１７−ｎは、固定長セル送信装置１−１〜１−ｎから送
信される固定長セルを検出するもので、各固定長セル送
信装置１−１〜１−ｎ毎に設けられており、それぞれ、
固定長セルデータが入力された旨をイネーブル信号など
により書き込みカウンタ２１８−１〜２１８−ｎに通知
するようになっている。

【００５７】また、書き込みカウンタ２１８−１〜２１
８−ｎは、固定長セル検出部２１７−１〜２１７−ｎか
らのイネーブル信号により、入力セルを書き込むべきＦ
ＩＦＯ式記憶部２１−１〜２１−ｎのアドレス値を対応
するＦＩＦＯ式記憶部２１−１〜２１−ｎへ出力すると
ともに、セル書き込み終了信号をＦＩＦＯ制御部２２へ
出力するものである。

【００５８】さらに、多重化部２３は、セレクタ部２３
Ａ，２３Ｂをそなえて構成されており、セレクタ部２３
Ａは、各ＦＩＦＯ式記憶部２１−１〜２１−ｎから読み
出された固定長セルをＦＩＦＯ制御部２２からのセレク
ト信号に応じて入力セルを選択的に出力することによ
り、各固定長セル送信装置１−１〜１−ｎからのセルを
最優先固定長セルの出力タイミング以外のタイミングで
到着順に出力するものであり、セレクタ部２３Ｂは、最
優先固定長セル送信装置１からの最優先固定長セルとセ
レクタ部２３Ａからの先着固定長セルとを最優先固定長
セルを出力させるセレクト信号に応じて選択的に出力す
ることにより、各セルを時分割に多重化するもので、例
えば、図１７（ｃ）に示すような最優先固定長セル送信
装置１の内部フレームに同期した最優先固定長セルが、
図１７（ｄ）に示すようなセレクト信号により選択され
優先的に出力される一方、最優先固定長セルデータが入
力されないときに（上述のセレクト信号がＬレベルのと
きに）、ＦＩＦＯ式記憶部２１−１〜２１−ｎからの固
定長セルが選択され出力されるようになっている。

【００５９】なお、固定長セル処理装置３は、固定長セ
ル多重装置２からの多重伝送出力を受けて固定長セルに
ついての所望の処理を施すものである。また、上述の最
優先固定長セル送信装置１は、図６に示すように、固定
長セル記憶部（ＲＡＭ）１１と固定長セル読み出し制御
部１２とをそなえて構成され、さらに図８に示すよう
に、固定長セル読み出し制御部１２がＪＫフリップフロ
ップ（ＪＫ−ＦＦ）回路１１０，フリップフロップ（Ｆ
Ｆ）回路１１１，リードカウンタ１１１′，デコーダ１
１２−１，１１２−２をそなえて構成される。なお、１
１３−１，１１３−２はそれぞれ論理積演算部（ＡＮ
Ｄ）である。

【００６０】ここで、固定長セル記憶部１１は、入力さ
れた最優先固定長セルデータを記憶するものであり、固
定長セル読み出し制御部１２は、固定長セル記憶部１１
から固定長セルデータを固定長セル単位の内部フレーム
に同期して読み出すものである。また、ＪＫフリップフ
ロップ回路１１０は、固定長セル記憶部１１にデータが
書き込まれたときに入力されるＲＡＭ書き込み終了信号
がＨレベルとなったのちデコーダ１１２−２の出力信号
（内部フレーム信号）がＨレベルとなるとその後の出力
をＨレベルに保持するものであり、フリップフロップ回
路１１１は、このＪＫフリップフロップ回路１１０の出
力がＨレベルとなっているときにデコーダ１１２−２の
出力がＨレベルとなるとその出力をＬレベルにするもの
で、このフリップフロップ回路１１１の出力により、Ｒ
ＡＭ書き込み終了信号が入力されたのち、最初の内部フ
レームパルスから次の内部フレームパルスの間、固定長
セル記憶部１１からセルデータが読み出されるようにな
っている。

【００６１】さらに、リードカウンタ１１１′は、固定
長セル記憶部１１から読み出すべきセルデータのアドレ
ス値（リードアドレス）をサイクリックに生成して固定
長セル記憶部１１へ出力するとともに、出力するアドレ
ス値に応じたカウンタ値を各デコーダ１１２−１，１１
２−２へ出力するものである。また、各デコーダ１１２
−１，１１２−２は、それぞれ、このリードカウンタ１
１１′からのカウンタ値をデコードするもので、デコー
ダ１１２−２でデコードされたカウンタ値がフレームパ
ルス生成用の信号として用いられ、デコーダ１１２−２
でデコードされたカウンタ値が内部フレーム信号とし
て、各ＪＫフリップフロップ回路１１０，フリップフロ
ップ回路１１１へフィードバックされるようになってい
る。

【００６２】なお、各論理積演算部１１３−１，１１３
−２は、それぞれ、入力信号に対して論理積演算を施す
もので、論理積演算部１１３−１は、固定長セル記憶部
１１からの固定長セルデータとフリップフロップ回路１
１１からのＦＦ処理信号とについて論理積演算を施すこ
とによって、例えば、ＦＦ処理信号がＨレベルとなって
いる間、セルデータを固定長セル多重装置２へ出力する
ようになっており、論理積演算部１１３−２は、デコー
ダ１１２−１からの信号とフリップフロップ回路１１１
からのＦＦ処理信号とについて論理積演算を施すことに
よって、固定長セル多重装置２へフレームパルス信号と
して出力するようになっている。

【００６３】例えば、この最優先固定長セル送信装置１
では、固定長セル記憶部１１に固定長セルデータが入力
されると（書き込まれると）、図９（ｂ）に示すように
ＲＡＭ書き込み終了信号（Ｈレベルパルス）がＪＫフリ
ップフロップ回路１１０に入力される。ＪＫフリップフ
ロップ回路１１０では、このＲＡＭ書き込み終了信号を
受けたのち、フリップフロップ回路１１１からデコーダ
１１２−２を通じて図９（ｃ）に示すように内部フレー
ム信号（Ｈレベルパルス）を受けると、その後の出力を
Ｈレベルに保持し、これにより、図９（ｄ）に示すよう
にフリップフロップ回路１１１の出力もＨレベルとなり
固定長セル記憶部１１にリードイネーブルがかかる（図
９（ｆ）参照）。

【００６４】この結果、固定長セル記憶部１１からは、
リードカウンタ１１１′からのアドレス値に対応するセ
ルデータが、順次、図９（ａ）に示すようなクロックに
従って読み出される（図９（ｇ）参照）。なお、このと
き論理積演算部１１３−２からは、フリップフロップ回
路１１１の出力の立ち上がりに同期して、図９（ｈ）に
示すような信号が固定長セル多重装置２用のフレームパ
ルスとして出力される。

【００６５】これにより、上述の最優先固定長セル送信
装置１からは、例えば、図７（ａ），図７（ｂ）に示す
ように最優先固定長セル（ここでは、５３バイト）は、
最優先固定長セル送信装置１の内部フレームに同期して
固定長セル多重装置２へ出力され、図７（ｃ）に示すよ
うに、固定長セル多重装置２にスルー出力される最優先
固定長セルの間隔が一定（５３バイトの整数倍）となり
（Ａ，Ｂ，Ｃ，Ｄ）、固定長セル多重装置２では、他の
各固定長セル送信装置１−１〜１−ｎからの固定長セル
をＦＩＦＯ制御部２２の制御により、これらの最優先固
定長セルの間に順次挿入して、時分割に多重し最優先固
定長セルとともに出力する。

【００６６】次に、図１０は上述のＦＩＦＯ制御部２２
の内部構成を示すブロック図で、この図１０に示すよう
に、ＦＩＦＯ制御部２２は、固定長セル到着状態記憶部
（ＲＡＭ）２５，固定長セル到着状態記憶制御部２６，
出力セル確定部２７，論理和回路（ＯＲ）２１１，２１
５，エンコーダ２１６をそなえて構成されている。ここ
で、固定長セル到着状態記憶部２５は、固定長セル送信
装置１−１〜１−ｎからの固定長セルの到着状態を同時
に記憶するもので、書き込みと読み出しが同時にできる
ようになっており（つまり、デュアルポートメモリ）、
固定長セル到着状態記憶制御部２６は、固定長セル送信
装置１−１〜１−ｎのいずれかから固定長セルが到着す
ると固定長セル到着状態記憶部２５への書き込みを行な
うとともに所定の読み出し要求信号に応じて固定長セル
到着状態記憶部２５からの読み出しを行なうもので、書
き込みカウンタ２１２，比較部２１３，読み出しカウン
タ２１４をそなえて構成されている。

【００６７】そして、書き込みカウンタ２１２は、図１
１（ａ）に示すように固定長セルがＦＩＦＯ式記憶部２
１−１〜２１−ｎに書き込まれたことを示す信号（セル
書き込み終了信号）が固定長セル到着状態記憶部２５の
書き込み側に入力されると（W-Di) 、論理和回路２１１
を通じて出力されるイネーブル信号に応じて、書き込み
カウンタ値をカウントアップするもので、セル書き込み
終了信号が入力される毎に、図１１（ｂ）に示すように
カウントアップするようになっている。なお、この書き
込みカウンタ２１２の出力は、固定長セル到着状態記憶
部２５用のライトアドレス（W-AD) 信号として用いられ
るとともに、比較部２１３による読み出しカウンタ２１
４からの読み出しカウント値との比較処理に用いられる
ようになっている。

【００６８】また、比較部２１３は、図１１（ｃ）に示
すような固定長セル単位毎の出力タイミングに同期し
て、書き込みカウンタ２１２からの書き込みカウンタ値
（図１１（ｂ）参照）と読み出しカウンタ２１４からの
読み出しカウンタ値（図１１（ｅ）参照）とを比較し、
両カウンタ値が異なっていた場合（具体的には、書き込
みカウンタ値の方が大きい場合）に、固定長セル到着状
態記憶部２５からデータ（到着順データ）を読み出させ
るために、読み出しカウンタ２１４にイネーブル信号
（R-EN) を出力して、そのカウンタ値をアップさせるも
ので、例えば、図１２に示すようにポート番号設定（ポ
ートNo. セット）部２１３Ａ，ポート番号ラッチメモリ
（ポートNo. ラッチメモリ）２１３Ｂ，ポート番号解除
（ポート No.クリア）部２１３Ｃをそなえて構成されて
いる。

【００６９】ここで、ポートNo. セット部２１３Ａは、
書き込みカウンタ２１２からの書き込みカウント値を各
ポート毎に書き込むものであり、ポートNo. ラッチメモ
リ２１３Ｂは、ポートNo. セット部２１３Ａからの情報
（ポート番号）を保持しておくものであり、ポート No.
クリア２１３Ｃは、ポートNo. ラッチメモリ２１３Ｂに
保持された情報（ポート番号）をクリアするもので、読
み出しカウンタ２１４から固定長セル到着状態記憶部２
５へ到着順データを読み出すためのアドレス値が入力さ
れると、該当するポート番号情報をクリアするようにな
っている。

【００７０】また、読み出しカウンタ２１４は、比較部
２１３から出力されるイネーブル信号に基づいて図１１
（ｅ）に示すように読み出しカウンタ値を生成し、次の
書き込みカウンタ値との比較用のカウンタ値として比較
部２１３に返信するとともに、固定長セル到着状態記憶
部２５にリードアドレス（R-AD) 信号を出力するもので
ある。

【００７１】さらに、出力セル確定部２７は、固定長セ
ル到着状態記憶部２５から他の固定長セル送信装置１−
１〜１−ｎからの固定長セルの到着状態（到着順デー
タ）が読み出されると、いずれのＦＩＦＯ式記憶部２１
−１〜２１−ｎから固定長セルを読み出すべきかを確定
するもので、図１０に示すように、同着カウンタ２８を
そなえている。

【００７２】そして、この出力セル確定部２７は、図１
１（ｈ）に示すようなセル読み出し開始信号（CELL-OU
T) に基づいて、図１１（ｆ）に示すように読み出すべ
き仮想チャネル（ポート番号）についてのデータを読み
出してエンコーダ２１６を介して多重化部２３（セレク
タ部２３Ａ：図１６参照）へ出力するとともに、図１１
（ｇ）に示すようにセルイネーブル信号を検出し、論理
和回路２１５を介して多重化部２３へ出力するようにな
っている。

【００７３】また、同着カウンタ２８は、複数の固定長
セル送信装置１−１〜１−ｎから固定長セルが同時に到
着した場合に計数値をインクリメントするものであり、
論理和回路２１１，２１５は、入力信号について論理和
演算を施すものであり、エンコーダ２１６は、出力セル
確定部２７から出力される到着状態データ（RP-REG)を
符号化するものである。

【００７４】なお、ＦＩＦＯ制御部２２は、図１２に示
すように、他に、ループバッグ２１９，ＳＰＳビット検
出部２２０，取込みカウンタ２２１，打ち直し部２２２
及びシリアル／パラレル（Ｓ／Ｐ）変換部２２３をそな
えて構成されており、ループバッグ２１９は、リングを
構成するもので、指定された条件に合っているシリアル
データのみを受信するようになっており、ＳＰＳビット
検出部２２０は、スタートビット，パリティビット及び
ストップビットを検出するものである。

【００７５】また、取り込みカウンタ２２１は、スター
トビット，パリティビット及びストップビットの検出位
置に同期してライトカウンタ２１２を制御するものであ
り、打ち直し部２２２は、スタートビット，パリティビ
ット及びストップビットが検出されたシリアルデータを
ライトカウンタ２１２からの情報に基づいて所要の処理
を施し、Ｓ／Ｐ変換部２２３へデータを出力するもので
あり、Ｓ／Ｐ変換部２２３は、固定長セルデータ（シリ
アルデータ）をパラレルデータに変換するものである。

【００７６】以下、上述のＦＩＦＯ制御部２２での動作
について図１３〜図１５を用いて詳述する。各固定長セ
ル送信装置１−１〜１−ｎから固定長セル多重装置２に
固定長セルが到着したことが検出されると、ＦＩＦＯ制
御部２２では、図１３（ａ）に示すように読み出しカウ
ンタ２１４からのアドレス値（Addressα）が示す固定
長セル到着状態記憶部２５内のメモリ領域にそのセルに
ついての仮想チャネル番号（ポート番号、例えば"08"）
に対応するビットを立てる（Ｈを設定する）ことによ
り、セルの到着順データを固定長セル到着状態記憶部２
５に記憶させる。

【００７７】そして、ＦＩＦＯ制御部２２は、その後に
入力されるセルについても、同様に、書き込みカウンタ
２１２からのアドレス値を順次カウントアップ（Addres
sβ→γ→δ）することにより、到着順データを書き込
むべき固定長セル到着状態記憶部２５のアドレス値を変
更しながら図１３（ａ）に示すように、該当する仮想チ
ャネル番号部分にビットを立てて各セルの到着状態を固
定長セル到着状態記憶部２５に記憶させる。なお、２つ
以上のセルが同時に到着した場合は、例えば図１３
（ａ）中のAddressδのラインに示すように、該当する
全ての仮想チャネル番号部分のビットを立てておく。

【００７８】これにより、ＦＩＦＯ制御部２２は、読み
出しカウンタ２１４のカウンタ値（アドレス値）を上述
の書き込み処理が終了する毎に比較部２１３より出力さ
れるイネーブル信号により、順次、カウントアップする
ことで、図１３（ｂ）に示すように読み出すべきセルの
仮想チャネル番号を出力セル確定部２７へ通知する。な
お、上述のように１つのアドレス（Addressγ）に２つ
以上のビットが立てられていた場合は、例えば、ここで
は出力セル確定部２７において同着カウンタ２８がカウ
ンタ値（アドレス値）をインクリメントすることによ
り、図１３（ｂ）に示すように、仮想チャネル番号の若
い方の番号についての到着順データが先に出力される。

【００７９】次に、図１４は出力セル確定部２７の動作
を説明するための図で、この図１４に示すように、出力
セル確定部２７は、初期値（XRST) ，固定長セル送信装
置１−１〜１−ｎの内部クロック（CK19）, 固定長セル
到着状態記憶部２５からの固定長セルデータ(RAM-DO),
比較部２０３からのリードイネーブル信号（R-EN) ，外
部からのセル読み出し開始信号（CELL-OUT) 及び同着に
送信された場合の固定長セルの優先順位を選択するセレ
クト信号（SEL)に基づいて出力すべきセルを確定する。

【００８０】即ち、まず出力セル確定部２７は、例え
ば、初期値＝０，内部クロック＝１，リードイネーブル
＝１及びセル読み出し開始信号＝１として出力すべき到
着順データを"000〜000"に初期化しておく（ステップＳ
１）。ここで、例えば、優先順位を規定するためのセレ
クト信号として０が外部から入力され、仮想チャネル番
号が０，1,・・・, ｎの順に並べられ、出力すべき到着
順データの順序が、"000〜001" ,"000〜010", ・・・,"
100 〜000"に設定される（ステップＳ２）。

【００８１】また、入力されたセレクト信号が１であっ
たとすると、仮想チャネル番号が１，２, ・・・, ｎ，
0 の順に並べられ、出力すべき到着順データの順序
が、"000〜010"，"000〜100", ・・・,"100 〜000"，"0
00〜001"に設定され（ステップＳ３）、セレクト信号が
ｎであった場合まで、順次、出力すべき到着順データの
順序が設定される（ステップＳ４）。

【００８２】なお、上述の出力セル確定部２７での処理
は、例えば、図１５に示すように、セレクト信号（SEL)
の値を同着カウンタ２８により、順次、変更することに
より、出力すべき到着順データの優先順位を変更できる
ようにしてもよい。そして、この場合、出力セル確定部
２７では、例えば、初期値＝０，内部クロック＝１，リ
ードイネーブル＝１及びセル読み出し開始信号＝１とし
て出力すべき到着順データの出力開始位置を"000〜000"
に初期化しておき（ステップＳ５）、到着順データの出
力開始位置を設定するセレクタ信号が２つ以上のセルが
同時に固定長セル多重装置２に到着する毎に同着カウン
タ２８により、インクリメントされて順次入力されるこ
とにより（ステップＳ６）、出力すべき到着順データの
出力開始位置が全仮想チャネル番号に対して平等に変更
される（ステップＳ７〜Ｓ９）。 （ａ１）第１実施形態の変形例の説明 図１８は本発明の第１実施形態にかかる固定長セル多重
システムの変形例を示すブロック図で、図１８に示す固
定長セル多重システムは、図６により前述したものと同
様の機能を有する装置１，１−１〜１−ｎ，２，３をそ
なえるほか、最優先固定長セル送信装置１が固定長セル
読み出し禁止制御部１３、固定長セル多重装置２が固定
長セル読み出し禁止要求信号出力部２４、固定長セル処
理装置３が固定長セル処理用記憶部３１及び記憶量情報
通知部３２をそれぞれそなえて構成されている。

【００８３】ここで、まず最優先固定長セル送信装置１
において、固定長セル読み出し禁止制御部１３は、固定
長セル処理装置３の記憶量情報通知部３２からの記憶量
情報に基づき固定長セル処理用記憶部３１での記憶量が
所定の記憶量を超えている場合、即ち、固定長セル多重
装置２の伝送先の状態が輻輳状態である場合には前述し
た固定長セル読み出し制御部１２による制御を禁止する
もので、固定長セル処理装置３のトラヒックを緩和でき
るようになっている。

【００８４】また、固定長セル多重装置２において、固
定長セル読み出し禁止要求信号出力部（リクエスト信号
出力部）２４は、最優先固定長セル送信装置１に最優先
固定長セルを所定の間隔で読み出させて出力させるため
のリクエスト信号を繰り返し送信するもので、記憶量情
報通知部３２からの記憶量を受けて記憶量が所定の記憶
量を超えている場合にリクエスト信号の送信を停止する
ことで、固定長セル読み出し禁止要求信号を最優先固定
長セル送信装置１の固定長セル読み出し禁止制御部１３
に出力するようになっており、これにより固定長セル処
理装置３におけるトラヒック量を制御できるようになっ
ている。なお、本実施形態では、この固定長セル読み出
し禁止要求信号出力部２４として、図２２に示すよう
に、５３進カウンタを用いている。

【００８５】さらに、固定長セル処理装置３において、
固定長セル処理用記憶部３１は、固定長セル多重装置２
からの多重伝送出力を順次記憶していくものであり、記
憶量情報通知部３２は、固定長セル処理用記憶部３１で
の記憶量情報を通知するものである。このような構成に
より、上述のシステムでは、例えば、図１９（ａ）に示
すように、一定周期（ここでは、５３バイト）毎に固定
長セル多重装置２の固定長セル読み出し禁止要求信号出
力部２４からリクエスト信号が最優先固定長セル送信装
置１へ送信されることにより、このリクエスト信号に同
期して最優先固定長セルが固定長セル記憶部１１から読
み出されて、図１９（ｂ），図１９（ｃ）に示すよう
に、固定長セル読み出し制御部１２からのフレームパル
スに従って最優先固定長セルが固定長セル多重装置２へ
送信される。このとき、固定長セル処理装置３の固定長
セル処理用記憶部３１でのセルの記憶容量が所定の記憶
量を超えていると、即ち、輻輳状態であると、ＦＩＦＯ
制御部２２から固定長セル多重装置２の固定長セル読み
出し禁止要求信号出力部２４へその旨が通知される。

【００８６】すると、固定長セル多重装置２では、図１
９（ａ）中にで示すようにリクエスト信号の送信を停
止することで、最優先固定長セル送信装置１に固定長セ
ル読み出し制御部１２による最優先固定長セルの読み出
しを禁止するよう通知する。これにより、最優先固定長
セル送信装置１では、固定長セル読み出し禁止制御部１
３により、固定長セル読み出し制御部１２によるセルの
読み出し制御が禁止される。

【００８７】この結果、図１９（ｃ）中に点線で示すよ
うに、最優先固定長セルは固定長セル多重装置２に入力
されない、即ち、固定長セル処理装置３で処理すべき固
定長セルが所定の記憶量を超えているとみなされるた
め、この位置最優先固定長セル送信装置１には最優先固
定長セルは入力されない。その後、最優先固定長セル
は、図１９（ｄ）に示すように、この場合も、固定長セ
ル多重装置２にスルー出力される最優先固定長セルの間
隔が一定（５３バイトの整数倍）となり（Ａ，Ｂ，Ｃ，
Ｄ）、他の固定長セルがそれらの最優先固定長セルの間
に順次挿入されて時分割に多重されて最優先固定長セル
とともに送信される。

【００８８】次に、図２０は本変形例における最優先固
定長セル送信装置１の内部構成を示すブロック図で、こ
の図２０に示すように、最優先固定長セル送信装置１
は、図８により前述したものと同様のＲＡＭ（固定長セ
ル記憶部）１１と固定長セル読み出し制御部１２として
ＪＫフリップフロップ（ＪＫ−ＦＦ）回路１１０，リー
ドカウンタ１１１′，デコーダ１１２−３〜１１２−５
と、固定長セル読み出し禁止制御部１３として論理積演
算部１１３−３とをそなえて構成されている。

【００８９】ここで、各デコーダ１１２−３〜１１２−
５は、それぞれ、リードカウンタ１１１′からのカウン
タ値をデコードするもので、デコーダ１１２−３は、そ
のデコード値を固定長セル記憶部１１用のリードイネー
ブル（REN)信号として出力し、デコーダ１１２−４は、
そのデコード値を固定長セル多重装置２用のフレームパ
ルスとして出力し、デコーダ１１２−５は、そのデコー
ド値をＲＡＭ書き込み信号の立ち上がり検出用の信号と
してＪＫフリップフロップ回路１１０に出力するように
なっている。

【００９０】また、論理積演算部１１３−３は、このＪ
Ｋフリップフロップ回路１１０の出力と固定長セル多重
装置２からのリクエスト信号とについて論理積演算を施
すもので、上述したような固定長セル多重装置２からリ
クエスト信号の送信が停止されると、その出力がＬレベ
ルとなり、固定長セル記憶部１１から最優先固定長セル
が読み出されないようになっている。

【００９１】このような構成により、上述の最優先固定
長セル送信装置１では、例えば、図２１（ｉ）に示すよ
うに、ＲＡＭ書き込み終了信号がＪＫフリップフロップ
回路１１０に入力されると、ＪＫフリップフロップ回路
１１０の出力が図２１（ｊ）に示すようにＨレベルに保
持される。そして、図２１（ｂ）に示すように、固定長
セル多重装置２からリクエスト信号が固定長セル読み出
し制御部１３の論理積演算部１１３−３に入力される
と、図２１（ｃ）に示すように、その出力がＨレベルと
なり、リードカウンタ１１１′にロードがかかる。する
と、図２１（ｄ）に示すようにリードアドレスが内部ク
ロック（図２１（ａ）参照）に従って固定長セル記憶部
１１へ出力されるとともに、図２１（ｅ）に示すような
リードイネーブル信号がデコーダ１１２−３を通じて固
定長セル記憶部１１へ出力され、固定長セル記憶部１１
から最優先固定長セルが順次読み出される（図２１
（ｆ）参照）。

【００９２】その後、リードカウンタ１１１′がセルの
長さ分のカウンタ値（０〜５２）をカウントアップする
と、そのカウンタ値がデコーダ１１２−５でデコードさ
れ、図２１（ｊ）に示すようなＲＡＭ読み出し終了信号
としてＪＫフリップフロップ回路１１０へ出力され、図
２１（ｊ）に示すようにＪＫフリップフロップ回路１１
０の出力が、Ｌレベルとなり、セルの読み出しが終了す
る。

【００９３】ところで、本変形例における固定長セル多
重装置２は、図２２に示すように、図１６により前述し
たものと同様の機能を有する装置１，１−１〜１−ｎ，
２，３をそなえるほか、リクエスト信号出力部（固定長
セル読み出し禁止要求信号出力部）２４として５３進カ
ウンタをそなえて構成されている。これにより、この固
定長セル多重装置２では記憶量情報通知部３２からの記
憶量（xTxAF)を受けて、記憶量が所定の記憶量を超えて
いない場合には、図２３（ａ）に示すように読み出しカ
ウンタのタイミングに同期して、図２３（ｂ）に示すよ
うにリクエスト信号(REQFP) を繰り返し最優先固定長セ
ル送信装置１の固定長セル読み出し制御部１２に出力
し、最優先固定長セル送信装置１では、このリクエスト
信号を受信すると、図２３（ｃ）のに示すように最優
先固定長セルの先頭を表すフレームパルス信号が生成さ
れ、図２３（ｄ）に示すように最優先固定長セルが順次
固定長セル記憶部１１から読み出されて固定長セル多重
装置２へ送信される。

【００９４】一方、最優先固定長セル送信装置１は、リ
クエスト信号を受信しても出力すべき最優先固定長セル
が存在しないときは、図２３（ｃ）のに示すように最
優先固定長セルの先頭を表すフレームパルス信号が出力
されず、最優先固定長セルは固定長セル多重装置２へ送
信されない。なお、記憶量情報通知部３２から通知され
る記憶量が所定の記憶量を超えない限り、リクエスト信
号は同じタイミングで出力するが、所定の記憶容量を超
えていた場合は、リクエスト信号の固定長セル送信装置
１への送信を停止することにより固定長セル送信装置１
からの最優先固定長セルの送信が禁止される。

【００９５】そして、この固定長セル多重装置２では、
例えば、図２４に示すように、シリアル情報が入力され
ると、固定長セル送信装置（TED LSI)１−１〜１−ｎか
ら図６により前述したように、固定長セル多重装置（HU
B LSI)２のＦＩＦＯ式記憶部（ＦＩＦＯ）２１−１〜２
１−ｎに非同期で入力される（i-PORT) 。さらに、固定
長セル多重装置２では、固定長セルがＦＩＦＯ式記憶部
２１−１〜２１−ｎに入力されると（到着すると）、図
１０〜図１３により前述したように、ＦＩＦＯ制御部２
２の固定長セル到着状態記憶部２５に到着順データが書
き込まれ、書き込まれたデータは、固定長セル到着状態
記憶制御部２６により読み出されたのち、出力セル確定
部２７によりいずれのＦＩＦＯ式記憶部２１−１〜２１
−ｎから固定長セルを読み出すべきかが確定される。

【００９６】なお、固定長セル確定部２７では、２つ以
上の固定長セルが同時に入力されたとき（同着）は、図
１４，図１５により前述したように、外部からのセレク
ト信号の指示に基づいて、あるいは、同着カウンタ２８
の計数値に基づいて、いずれのＦＩＦＯ式記憶部２１−
１〜２１−ｎから固定長セルを読みだすべきかが確定さ
れる。

【００９７】このように、本発明の第１実施形態におけ
る固定長セル多重システム（固定長セル多重伝送装置，
固定長セル多重伝送方法，固定長セル送信装置）によれ
ば、最優先固定長セル送信装置１に固定長セル単位の内
部フレームをもたせ、セルを内部フレームに同期させて
固定長セル多重装置２へ送信するようにし、最優先に処
理されるべき固定長セル（最優先固定長セル）に対して
は固定長セル多重装置２にＦＩＦＯ式記憶部２１−１〜
２１−ｎを設けずスルー出力としているので、その他の
固定長セルを最優先固定長セルが出力されない間に順次
挿入することにより、最優先固定長セルを最小の遅延量
で多重伝送することができ、他の固定長セルを効率的に
多重伝送することができる。

【００９８】また、固定長セル多重装置２は、固定長セ
ル処理装置３内の固定長セルの記憶量（メモリ状態）を
監視しておき、その記憶量が所定量以上になった場合
に、固定長セル送信装置１へ固定長セル単位の内部フレ
ームに同期したリクエスト信号の送信を停止する（固定
長セル読み出し禁止要求信号を出力する）ので、固定長
セル多重装置２以降の処理における最優先固定長セルの
輻輳による廃棄を防止することができ、且つ、この場合
も最優先固定長セルを最小の遅延量で多重伝送すること
ができるので、他の固定長セルも効率的に多重伝送する
ことができる。

【００９９】さらに、ＦＩＦＯ制御部２２は、ＦＩＦＯ
式記憶部２１−１〜２１−ｎに到着した各固定長セルの
順序を記憶させる固定長セル到着状態記憶部（ＲＡＭ
等）２５をそなえて構成されているので、固定長セルを
多重する際に各ポート番号を指示することにより固定長
セルの先着処理を正確に行なうことができ、本システム
の処理能力の向上を図ることができる。

【０１００】また、ＦＩＦＯ制御部２２は、出力すべき
セルを確定する出力セル確定部２７をそなえて構成され
ているので、出力条件を外部から設定することにより、
固定長セルが同時に到着（同着）した場合における読み
出すべき各仮想チャネルのセルに対する優先順位をシス
テムのトラヒックに合わせて任意に変更することができ
るとともに、必要とする情報の処理を迅速に行なうこと
ができ、システム構築の際の柔軟性にも大いに寄与す
る。

【０１０１】さらに、ＦＩＦＯ制御部２２の出力セル確
定部２７は、同着カウンタ２８をそなえて構成されてい
るので、固定長セルを同着で受信した場合にカウントア
ップすることにより、そのカウント値によって自動的に
優先順位を変更させることができ、優先度が固定するこ
となく、全ての仮想チャネルのセルに対しても平等に優
先権を与えることが可能となる。

【０１０２】なお、本実施形態では、リクエスト信号
を、固定長セル処理装置３内の記憶量情報に基づいて固
定長セル多重装置２から最優先固定長セル送信装置１へ
送信しているが、直接、固定長セル処理装置３から最優
先固定長セル送信装置１へ送信するようにしてもよい。 （ｂ）第２実施形態の説明 図２５は本発明の第２実施形態にかかる固定長セル分配
システムの構成を示すブロック図で、この図２５に示す
固定長セル多重システム７は、前述の図３９に示す固定
長セル多重／分配システム５０１における固定長セル分
配部２０１Ｂに相当するもので、光ケーブルなどを経て
入力されてくるデータ（セル）は、固定長セルデータ多
重／分配処理装置４０１内で処理され、各固定長セル送
信／受信装置１０１−２〜１０１−ｎに分配されるよう
になっている。

【０１０３】そして、この図２５に示すように、固定長
セル分配システム７は、固定長セル処理装置３，固定長
セル分配装置４，固定長セル受信装置６−１〜６−ｎを
そなえて構成されている。ここで、固定長セル処理装置
３は、入力された固定長セルデータに所要の処理を施し
たのち固定長セル分配装置４へ送信するものであり、固
定長セル分配装置４は、Ｍ（Ｍは自然数）並列の固定長
セルデータをＮ（＞Ｍ）個のポートに分配するもので、
書き込み制御部４３及びＦＩＦＯ式記憶部４１−１〜４
１−ｎをそなえて構成されている。

【０１０４】さらに、書き込み制御部４３は、Ｍ並列固
定長セルデータから、出力すべきポート番号情報を検出
して検出したポートに対応したＦＩＦＯ式記憶部４１−
１〜４１−ｎに入力データを書き込むものであり、ＦＩ
ＦＯ式記憶部４１−１〜４１−ｎは、固定長セルデータ
を入力順に書き込むとともに読み出すものである。ま
た、各固定長セル受信装置６−１〜６−ｎは、それぞれ
固定長セル分配装置４から送信される固定長セルデータ
を受信するものである。

【０１０５】次に、図２６は上述の固定長セル分配装置
４の詳細構成を示すブロック図で、この図２６に示す固
定長セル分配装置４は、ＦＩＦＯ式記憶部（ＲＡＭ）４
１−１〜４１−ｎ，パラレル／シリアル（Ｐ／Ｓ）変換
器４２−１〜４２−ｎ，書き込み制御部４３，読み出し
制御部４４Ａ及びセレクト（SEL)信号生成部５４Ａをそ
なえて構成されている。

【０１０６】ここで、上述のように、ＦＩＦＯ式記憶部
４１−１〜４１−ｎは、固定長セルデータを入力順に書
き込むとともに読み出すもので、出力ポート（DTOUT１
〜ｎ）の数に対応してｎ個設けられており、セレクト信
号生成部５４Ａは、入力されてくる固定長セルデータか
ら固定長セルのポート番号を検出し、検出したポート番
号に応じた信号（ポート選択信号）を生成するもので、
図２７（ａ），図２７（ｂ）に示すようにフレームパル
ス(FP)に同期して入力されるｍ（ｍ＝Ｍ）並列のセルデ
ータからポート番号情報が検出され（ここでは、ポート
番号１，２，ｎ，２の順）、検出されたデータからいず
れのＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込むか
が判断されたのち、ポート選択信号が後述する書き込み
制御部４３に出力されるようになっている。

【０１０７】また、書き込み制御部４３は、上述したよ
うに、Ｍ並列固定長セルデータから、そのセルデータを
出力すべきポート番号情報を検出して検出したポートに
対応したＦＩＦＯ式記憶部４１−１〜４１−ｎに入力デ
ータを書き込むもので、書き込み信号（WEN:ライトイネ
ーブル）生成部４３Ａ，ライトカウンタ（WCTR）４３Ｂ
及びリードカウンタロード（RCTRLD）信号生成部４３Ｃ
をそなえて構成されている。

【０１０８】ここで、書き込み信号生成部４３Ａは、例
えば、図２７（ｄ）〜図２７（ｆ）に示すように、各ポ
ートに対応したＦＩＦＯ式記憶部４１−１〜４１−ｎ毎
にライトイネーブル(WEN) 信号及びライトカウンタロー
ド（WCRTRLD)信号を生成するもので、ライトイネーブル
信号は、それぞれのＦＩＦＯ式記憶部４１−１〜４１−
ｎ及びリードカウンタロード信号生成部４３Ｃに出力さ
れるとともに、ライトカウンタロード信号は、ライトカ
ウンタ４３Ｂに出力されるようになっている。

【０１０９】また、ライトカウンタ４３Ｂは、この書き
込み信号生成部４３Ａからの情報（ライトカウンタロー
ド信号）に基づいて、Ｑ（データ）出力を各ＦＩＦＯ式
記憶部４１−１〜４１−ｎ用のライトアドレス（WADD)
としてＦＩＦＯ式記憶部４１−１〜４１−ｎに出力する
とともに、リードカウンタロード信号生成部４３ＣへＦ
ＩＦＯ式記憶部４１−１〜４１−ｎにセルデータを書き
込ませた旨（書き込み終了信号）を通知するもので、例
えば、図２７（ｃ）に示すようにライトカウンタがカウ
ントアップし、ＦＩＦＯ式記憶部４１−１〜４１−ｎに
ライトアドレスが送信されると、図２７（ｇ）〜図２７
（ｉ）に示すように書き込み終了信号が生成され、その
書き込み終了信号がリードカウンタロード信号生成部４
３Ｃに出力されるようになっている。

【０１１０】さらに、リードカウンタロード信号生成部
４３Ｃは、ライトカウンタ４３Ｂから書き込み終了信号
を受信すると、書き込み信号生成部４３Ａからのライト
イネーブル信号に基づいてリードカウンタロード信号を
生成するもので、この信号は、後述するリードカウンタ
制御部４８，ＳＥＬ制御部４９に出力されるようになっ
ている。なお、リードカウンタロード信号は、ポートの
数分の制御信号を有している。

【０１１１】次に、上述の読み出し制御部４４Ａは、Ｆ
ＩＦＯ式記憶部４１−１〜４１−ｎから固定長セルデー
タを読み出す制御を行なうもので、リードカウンタ(RCT
R)４５Ａ−１〜４５Ａ−ｍ，セレクタ（SEL)部４６Ａ，
Ｍ進カウンタ４７，リードカウンタ制御部４８及びセレ
クタ制御部４９をそなえて構成されており、リードカウ
ンタ４５Ａ−１〜４５Ａ−ｍは、ＦＩＦＯ式記憶部４１
−１〜４１−ｎから固定長セルデータを読み出すための
信号を出力しうるもので、各ＦＩＦＯ式記憶部４１−１
〜４１−ｎよりも少ない数（ｍ）だけ設けられている。

【０１１２】さらに、セレクタ部４６Ａは、各リードカ
ウンタ４５Ａ−１〜４５Ａ−ｍの出力側に設けられてリ
ードカウンタ４５Ａ−１〜４５Ａ−ｍの出力を各ＦＩＦ
Ｏ式記憶部４１−１〜４１−ｎのいずれかにセル読み出
し信号として供給するもので、ｎ個のセレクタ（SEL)４
６Ａ−１〜４６Ａ−ｎを有し、図２７（ｏ），図２７
（ｑ）及び図２７（ｓ）に示すように、後述するセレク
タ制御部４９からの書き込みタイミングによって、リー
ドカウンタ４５Ａ−１〜４５Ａ−ｍの信号を各ポート毎
に切り分け、リードイネーブル（REN)信号としてＦＩＦ
Ｏ式記憶部４１−１〜４１−ｎに出力するようになって
いる。

【０１１３】また、Ｍ進カウンタ４７は、ＦＩＦＯ式記
憶部４１−１〜４１−ｎへのセルデータの書き込み終了
をトリガとしてカウントアップするもので、例えば、図
２７（ｊ）に示すように書き込み終了信号が入力される
毎にカウンタ値を１ずつカウントアップするようになっ
ている。さらに、リードカウンタ制御部４８は、Ｍ進カ
ウンタ４７のカウント値に対応した序数情報（ここで
は、０〜ｌ−１）を有する各リードカウンタ（ｌ進）４
５Ａ−１〜４５Ａ−ｍのカウンタ値をインクリメントさ
せるもので、例えば、図２７（ｋ）〜図２７（ｎ）に示
すように、書き込み終了信号が入力されると対応するリ
ードカウンタ４５Ａ−１〜４５Ａ−ｍのカウントを開始
させるようになっている。

【０１１４】また、セレクタ制御部４９は、リードカウ
ンタ制御部４８からの情報を受けてセレクタ部４６Ａを
制御するもので、リードカウンタロード信号生成部４３
Ｃから出力されるいずれのＦＩＦＯ式記憶部４１−１〜
４１−ｎにセルデータを書き込んだかを示す信号（TMG
1) と、リードカウンタ制御部４８から出力される各リ
ードカウンタ４５Ａ−１〜４５Ａ−ｍのカウントを開始
させた旨を示す信号（TMG2) とに基づいて各セレクタ４
６Ａ−１〜４６Ａ−ｎを制御するようになっている。

【０１１５】これにより、書き込み制御部４３によって
各ＦＩＦＯ式記憶部４１−１〜４１−ｎに書き込まれた
固定長セルデータは、セレクタ部４６Ａからのリードイ
ネーブルに基づいて、例えば、図２７（ｐ），図２７
（ｒ）及び図２７（ｔ）に示すように、各ポート番号別
にそれぞれ読み出されて固定長セル受信装置６−１〜６
−ｎへ出力される。

【０１１６】さらに、Ｐ／Ｓ変換部４２−１〜４２−ｎ
は、各ＦＩＦＯ式記憶部４１−１〜４１−ｎに対応して
設けられており、それぞれ、対応するＦＩＦＯ式記憶部
４１−１〜４１−ｎからのｍ並列のセルデータをシリア
ルデータに変換するものである。なお、各リードカウン
タ４５Ａ−１〜４５Ａ−ｍは、入力されてくるＭ並列の
固定長セルデータの長さがＬである場合はＬ（＝ｌ）進
カウンタ（例えば、ＡＴＭセルの場合は、５３バイトで
あるので、５３進カウンタ）としてもよく、また、後述
するように（Ｌ＋α）進カウンタとして構成してもよ
い。

【０１１７】このような構成により、図２６に示す固定
長セル分配装置４では、まず、書き込み制御に関して
は、例えば、図２８（ａ）〜図２８（ｃ）に示すよう
に、８並列（つまり、図２６においてＭ＝ｍ＝８）で入
力された固定長セルデータは、２４個のポート（つま
り、図２６においてｎ＝２４）毎にＦＩＦＯ式記憶部４
１−１〜４１−２４及び書き込み制御部４３に入力さ
れ、ＦＩＦＯ式記憶部４１−１〜４１−２４にデータが
書き込まれると、書き込み制御部４３において書き込み
終了信号が生成され、これが読み出し制御部４４Ａに出
力される。

【０１１８】また、読み出し制御に関しては、読み出し
制御部４４Ａに上述の書き込み終了信号が送信される
と、リードカウンタ制御部４８から、対応するリードカ
ウンタ４５Ａ−１〜４５Ａ−８にリードカウンタロード
信号が出力され、各リードカウンタ４５Ａ−１〜４５Ａ
−８においてカウンタ値がカウントアップされる。その
後、各リードカウンタ４５Ａ−１〜４５Ａ−８からの各
カウンタ値は、セレクタ４６Ａ−１〜４６Ａ−２４（SE
L1〜24) によって、選択的に対応するＦＩＦＯ式記憶部
４１−１〜４１−２４にリードイネーブル信号として出
力され、これにより、ＦＩＦＯ式記憶部４１−１〜４１
−ｎから順次セルデータが読み出され、各Ｐ／Ｓ変換部
４２−１〜４２−２４（P/S 1 〜24) によってシリアル
データに変換されたのち出力される。

【０１１９】なお、このとき各Ｐ／Ｓ変換部４２−１〜
４２−２４では、図２８中に示すように、長さ５３ビッ
ト，８並列のパラレルデータとして入力されたセルデー
タを長さ４２４ビットのシリアルデータに変換する。こ
のように、上述の固定長セルの分配装置４によれば、読
み出し制御部４４Ａにセレクタ部４６Ａ，Ｍ進カウンタ
４７，リードカウンタ制御部４８及びセレクタ制御部４
９を設けることでリードカウンタ４５Ａ−１〜４５Ａ−
ｍの数を減らしているので、固定長セルデータの分配処
理能力を変えることなく、その回路規模を大幅に削減す
ることができ、特に出力ポート数が多い場合に大変有効
である。

【０１２０】（ｂ１）第２実施形態の第１変形例の説明 次に、図２９は上述の固定長セル分配装置４の第１変形
例を示すブロック図で、この図２９に示す固定長セル分
配装置４は、Ｐ個のＦＩＦＯ式記憶部４１−１〜４１−
Ｐ，ｍ個（ｍは自然数）のＰ／Ｓ変換器４２−１〜４２
−ｍを有するＰ組のＰ／Ｓ変換部４２′−１〜４２′−
Ｐ，書き込み制御部４３，読み出し制御部４４Ｃ及びセ
レクト信号生成部５４Ｂをそなえて構成されている。な
お、上記のＰは出力ポート(DTOUT1〜n)数ｎに対してｎ
／ｍ以上の最小整数である。

【０１２１】さらに、読み出し制御部４４Ｃには、ｍ個
のリードカウンタ４５Ａ−１〜４５Ａ−ｍと１個の読み
出し用コントローラ５１を有するＰ組の読み出し制御ユ
ニット５２−１〜５２−Ｐが設けられている。ここで、
読み出し制御部４４Ｃは、ＦＩＦＯ式記憶部４１−１〜
４１−Ｐに対する固定長セルの読み出し制御を行なうも
のであり、各読み出し制御ユニット５２−１〜５２−Ｐ
は、それぞれ、対応するＦＩＦＯ式記憶部４１−１〜４
１−Ｐに対するセルデータの読み出し制御を個別に行な
うものである。

【０１２２】また、これらの各読み出し制御ユニット５
２−１〜５２−Ｐにおいて、リードカウンタ４５Ａ−１
〜４５Ａ−ｍは、それぞれ、ＦＩＦＯ式記憶部４１−１
〜４１−Ｐから固定長セルデータを読み出すためのタイ
ミング信号を出力しうるもので、例えば、図３０（ａ）
に示すようなＭ（Ｍ＝ｍ）進カウンタ５５のタイミング
に同期して、読み出し用コントローラ５１へリードアド
レス（RADD) ，リードイネーブル（REN)などを出力する
ようになっている。

【０１２３】さらに、各読み出し用コントローラ５１
は、それぞれ、リードカウンタ４５Ａ−１〜４５Ａ−ｍ
からのタイミング信号を受けて対応するＦＩＦＯ式記憶
部４１−１〜４１−Ｐへ固定長セルデータを読み出すた
めの信号（リードアドレス，リードイネーブル）を固定
長セルデータを書き込むための信号のＭ倍の速度で時分
割多重して出力するもので、この時分割多重されたデー
タに基づいて、例えば、図３０（ｂ），図３０（ｃ）に
示すように、ＦＩＦＯ式記憶部４１−１〜４１−Ｐ用の
リードアドレス，リードイネーブルが出力されるように
なっている。

【０１２４】また、各ＦＩＦＯ式記憶部４１−１〜４１
−Ｐは、それぞれ図２５，図２６により前述したものと
同様のもので、例えば、図３０（ｄ）に示すように、対
応する読み出し用コントローラ５１からのリードアドレ
ス，リードイネーブルに従って、書き込まれたセルデー
タが順次、ｍポート分読み出され、各セルデータは、図
３０（ｅ），図３０（ｇ），図３０（ｉ）に示すよう
に、ラッチされたのち図３０（ｆ），図３０（ｈ），図
３０（ｊ）に示すように、各ポート毎にシリアルデータ
として出力されるようになっている。

【０１２５】さらに、セレクト信号生成部５４Ｂは、図
２６により前述した機能に加え、ライトアドレス（下
位）をＦＩＦＯ式記憶部４１−１〜４１−Ｐに出力する
ようになっている。なお、Ｐ／Ｓ変換部４２′−１〜４
２′−Ｐ，書き込み制御部４３は、図２６により前述し
たものと同様のものである。

【０１２６】このような構成により、図２９に示す固定
長セル分配装置４では、まず、書き込み制御に関して
は、例えば、図３１（ａ）〜図３１（ｃ）に示すように
８並列（つまり、ｍ＝Ｍ＝８）で入力された固定長セル
データが、図２８により前述したごとく、各ポート（DT
OUT1〜24) 毎にＦＩＦＯ式記憶部４１−１〜４１−３
（FIFO 1〜3:つまり、Ｐ＝ｎ／ｍ＝２４／８＝３）及び
書き込み制御部４３に出力され、ＦＩＦＯ式記憶部４１
−１〜４１−３にデータが書き込まれると、書き込み制
御部４３において書き込み終了信号が生成され、読み出
し制御部４４Ｃに出力される。

【０１２７】また、読み出し制御に関しては、読み出し
制御部４４Ｃの読み出し用コントローラ(RCTL1〜3)５１
−１〜５１−３において８進カウンタ５５のタイミング
に同期してリードカウンタ４５Ａ−１〜４５Ａ−８から
の出力（リードアドレス，リードイネーブル）が、８倍
の速度で時分割多重され、この時分割多重された信号に
基づいて、ＦＩＦＯ式記憶部４１−１〜４１−３では、
各ポート毎にセルデータが読み出されたのち、対応する
Ｐ／Ｓ変換部４２′−１〜４２′−３の各Ｐ／Ｓ変換器
４２−１〜４２−８を介してシリアルデータとして出力
される。

【０１２８】なお、この場合も、各Ｐ／Ｓ変換器４２−
１〜４２−８では、長さ５３ビット，８並列のパラレル
データとして入力されたセルデータが長さ４２４ビット
のシリアルデータに変換される。このように、上述の固
定長セルデータ分配装置４によれば、ポートの数（２
４）に対してＦＩＦＯ式記憶部４１−１〜４１−３のみ
を設ければよいので、さらにその回路規模を大幅に削減
することができる。

【０１２９】（ｂ２）第２実施形態の第２変形例の説明 図３２は上述の固定長セル分配装置４の第２変形例を示
すブロック図で、この図３２に示す固定長セル分配装置
４は、Ｐ個のＦＩＦＯ式記憶部４１−１〜４１−Ｐ，ｍ
個のＰ／Ｓ変換器４２−１〜４２−ｍを有するＰ／Ｓ変
換部４２′−１〜４２′−Ｐ，書き込み制御部４３，読
み出し制御部４４Ｆ及びセレクト信号生成部５４Ａをそ
なえて構成されている。

【０１３０】さらに、読み出し制御部４４Ｆには、ｍ個
のリードカウンタ４５Ａ−１〜４５Ａ−ｍ，ｎ個のタイ
ミング信号選択部（SEL)４６Ａ−１〜４６Ａ−ｎ及びＰ
個の読み出し用コントローラ５１−１〜５１−Ｐを有す
る読み出し制御ユニット５２が設けられている。つま
り、この図３２に示す固定長セル分配装置４は、図２６
により前述した固定長セル分配装置４（リードカウンタ
４５Ａ−１〜４５Ａ−ｍの数を削減したもの）及び図２
９により前述した固定長セル分配装置４（ＦＩＦＯ式記
憶部４１−１〜４１−Ｐの数を削減したもの）とを組み
合わせることにより、これらの各装置の両方の機能をそ
なえて構成されている。

【０１３１】このような構成により、この図３２に示す
固定長セル分配装置４では、書き込み制御に関しては、
図２８及び図３１により前述したものと同様に行なわれ
るが、読み出し制御に関しては、例えば、図３３（ａ）
〜図３３（ｃ）に示すようにリードカウンタ（RCTR) ４
５Ａ−１〜４５Ａ−８においてカウントされたリードカ
ウンタ信号が、タイミング信号選択部(SEL) ４６Ａ−１
〜４６Ａ−２４において各ポート毎に分けられ、読み出
し用コントローラ(RCTL)５１−１〜５１−３に出力され
る。

【０１３２】また、読み出し用コントローラ５１−１〜
５１−３では、タイミング信号選択部４６Ａ−１〜４６
Ａ−２４から出力されたデータが８進カウンタ５５のタ
イミングに同期され、８倍の速度で時分割多重されたの
ちＦＩＦＯ式記憶部４１−１〜４１−３の固定長セルデ
ータは、図３２と同様な処理が施され、シリアル出力デ
ータとして送信される。

【０１３３】このように、上述の固定長セル分配装置４
によれば、ポートの数（２４）に対してＦＩＦＯ式記憶
部４１−１〜４１−Ｐの数及びリードカウンタ４５Ａ−
１〜４５Ａ−ｍの数を削減して構成されているので、固
定長セルデータの分配処理能力を変えることなく、回路
規模を大幅に縮小することができる。 （ｂ３）第２実施形態の第３変形例の説明 図３４は上述の固定長セル分配装置４の第３変形例を示
すブロック図で、この図３４に示す固定長セル分配装置
４は、ｎポート分のＦＩＦＯ式記憶部４１−１〜４１−
ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部
４３，読み出し制御部４４Ｄ，エンプティ検出部(XEMPT
Y)５０−１〜５０−ｎ及びセレクト信号生成部５４Ａを
そなえて構成されている。

【０１３４】つまり、この固定長セル分配装置４は、一
般的な固定長セル分配装置２０１Ｂ（図４４参照）にエ
ンプティ検出部５０−１〜５０−ｎを付加することによ
り、固定長セルデータにガードタイムを設けて分配処理
を施すようになっている。このため、読み出し制御部４
４Ｄは、ＦＩＦＯ式記憶部４１−１〜４１−ｎから固定
長セルデータ（セルデータ長Ｌ）を読み出すとともに固
定長セルデータの読み出し後、所定のガード時間（例え
ばα）は次の固定長セルデータの読み出しを禁止するよ
う（Ｌ＋α）進のリードカウンタ４５Ａ−１〜４５Ａ−
ｎをそなえて構成されている。

【０１３５】また、エンプティ検出部５０−１〜５０−
ｎは、上記のガードタイム中にＦＩＦＯ式記憶部４１−
１〜４１−ｎが空になると書き込み制御部４３によるセ
ル書き込みを許容するための信号を出力するもので、図
３５（ａ）〜図３５（ｆ）に示すように、前述した図２
８及び図３１により前述したようにＦＩＦＯ式記憶部４
１−１〜４１−ｎにセルデータが書き込まれると、図３
５（ｇ）〜図３５（ｉ）に示すように、書き込み終了信
号が出力されるようになっている。ここで、ポート番号
２のデータに着目すると、図３５（ｊ）に示すように、
書き込み終了信号を受信した時点で（ＦＩＦＯ式記憶部
４１−１〜４１−ｎにデータが存在している状態）、エ
ンプティ検出部５０−１〜５０−ｎのXEMPTY信号は、Ｈ
レベルに切り替わるようになっている。

【０１３６】また、同時に書き込み終了信号によりリー
ドカウンタ４５Ａ−１〜４５Ａ−ｎがカウントアップさ
れるようになっており、例えば、図３５（ｋ）に示すよ
うに、リードカウンタ信号に加えて、α（ガードタイ
ム）分もカウントアップされ（黒縦縞部分）、XEMPTY信
号は、Ｈレベル（ＦＩＦＯ式記憶部４１−１〜４１−ｎ
にデータが存在している状態）からＬレベル（ＦＩＦＯ
式記憶部４１−１〜４１−ｎのデータが空の状態）に切
り替わるようになっている。

【０１３７】さらに、ポート番号２の固定長セルデータ
が入力されると、エンプティ検出部５０−２の信号はＨ
レベルに切り替わるが、ガードタイム中はデータが読み
出されないため、ガードタイムが終了した時点で入力さ
れたポート番号２の固定長セルデータは読み出され、図
３５（ｌ）に示すように、リードイネーブルが生成さ
れ、ポート番号２のシリアルデータが出力されるように
なっている。

【０１３８】また、ガードタイム中はＦＩＦＯ式記憶部
４１−１〜４１−ｎが空（EMPTY)であれば１セルだけＦ
ＩＦＯ式記憶部４１−１〜４１−ｎに固定長セルデータ
が書き込まれるが、その後に同一ポートに到着した固定
長セルデータはＦＩＦＯ式記憶部４１−１〜４１−ｎに
書き込まれないようになっている。なお、ガードタイム
（α）の長さは読み出されるデータに対して整数比であ
ればよい（特に、同じ長さ（１：１）であれば、なおよ
い）。

【０１３９】また、ＦＩＦＯ式記憶部４１−１〜４１−
ｎ，Ｐ／Ｓ変換部４２−１〜４２−ｎ，書き込み制御部
４３及びセレクト信号生成部５４Ａは、図２６で前述し
たものと同様に機能するようになっており、リードカウ
ンタロード信号生成部４３Ｃは、図２９に示すものと同
様に機能するようになっている。このような構成によ
り、この図３４に示す固定長セル分配装置４Ｄは、ま
ず、書き込み制御に関しては、例えば、図３６（ａ）〜
図３６（ｃ）に示すように８並列で入力された固定長セ
ルデータは、各ポート毎に、ＦＩＦＯ式記憶部４１−１
〜４１−２４(FIFO1〜24) 及び書き込み制御部４３に入
力され、ＦＩＦＯ式記憶部４１−１〜４１−２４にセル
データが書き込まれると、書き込み制御部４３において
書き込み終了信号が生成され、この書き込み終了信号に
基づいてリードカウンタロード信号が読み出し制御部４
４Ｄに出力される。

【０１４０】また、読み出し制御に関しては、読み出し
制御部４４Ｄに上述のリードカウンタロード信号が送信
されると、例えば、図３５（ｋ）に示すように、ポート
番号２の固定長セルデータに着目したとき、リードカウ
ンタ４５Ａ−１〜４５Ａ−２４の若い順にリードカウン
タロード信号がα（ガードタイム）分も加えてカウント
アップされ、この情報とエンプティ検出部５０−１〜５
０−２４によるＦＩＦＯ式記憶部４１−１〜４１−２４
内のデータの有無情報とにより、データが出力される。

【０１４１】このように、上述の固定長セル分配システ
ムによれば、（Ｌ＋α）進のリードカウンタ４５Ａ−１
〜４５Ａ−ｎとエンプティ検出部５０−１〜５０−ｎと
をそなえて構成されているので、各ポートへ出力する固
定長セルにガードタイム（α）を設けて、読み出される
セルデータの間隔をαだけ空けることができ、各セルデ
ータの識別を容易にすることができるとともに、ガード
タイム中もＦＩＦＯ式記憶部４１−１〜４１−ｎへの固
定長セルデータの書き込みを受け付けることができ、本
システムの処理能力の向上を図ることができる。

【０１４２】（ｂ４）第２実施形態の第４変形例の説明 図３７は上述の固定長セル分配装置４の第４変形例を示
すブロック図で、この図３７に示す固定長セル分配装置
４は、ＦＩＦＯ式記憶部４１−１〜４１−Ｐ，Ｐ／Ｓ変
換器４２−１〜４２−ｍを有するＰ個のＰ／Ｓ変換部４
２′−１〜４２′−Ｐ，書き込み制御部４３，読み出し
制御部４４Ｅ，エンプティ検出部５０−１〜５０−ｍを
Ｐ個及びセレクタ信号生成部５４Ｂをそなえて構成され
ている。

【０１４３】つまり、この図３７に示す固定長セル分配
装置４は、図３２に示す固定長セル分配装置４のリード
カウンタ４５Ａ−１〜４５Ａ−ｍにそれぞれエンプティ
検出部５０−１〜５０−ｍを付加することにより、時分
割した固定長セルデータにガードタイムを設けて分配処
理が施されるようになっている。よって、書き込み制御
に関しては、図２９により前述したものと同様にして行
なわれるが、読み出し制御に関しては、例えば、図３８
（ａ）〜図３８（ｃ）に示すように、読み出し制御用コ
ントローラ５１−１〜５１−３（RCTL1 〜3 ：つまり、
この場合はｍ＝８，ｎ＝２４，Ｐ＝３である）において
８進カウンタ５５のタイミングに同期させて、リードカ
ウンタ４５Ａ（RCTR 1〜24) からの出力データが８倍の
速度で時分割多重される。

【０１４４】その後、時分割多重されたデータに基づい
てＦＩＦＯ式記憶部４１−１〜４１−３（FIFO 1〜3)で
は、各ポート毎にデータが出力されるが、前述した図３
４と同様に処理され、ガードタイム処理を施したデータ
として出力される。なお、ガードタイム中は、ＦＩＦＯ
式記憶部４１−１〜４１−３が空であれば、１セルだけ
ＦＩＦＯ式記憶部４１−１〜４１−３に固定長セルデー
タが書き込まれるが、その後に同一ポートに到着した固
定長セルはＦＩＦＯ式記憶部４１−１〜４１−３に書き
込まれない。

【０１４５】このように、上述の固定長セル分配システ
ムによれば、ポートの数（２４）に対してＦＩＦＯ式記
憶部４１−１〜４１−Ｐの数を削減するとともにリード
カウンタ４５Ａ−１〜４５Ａ−ｍにエンプティ検出部５
０−１〜５０−ｍを付加しているので、ＦＩＦＯ式記憶
部４１−１〜４１−Ｐに関する回路構成の簡略化を図る
ことができるとともに、各ポートへ出力する固定長セル
データにガードタイムを設けることができるので、固定
長セルデータの先頭の位置（境界）が容易に判断でき
る。また、ガードタイム中もＦＩＦＯ式記憶部４１−１
〜４１−Ｐへの固定長セルデータの書き込みを受け付け
ることができ、この場合も、本システムの処理能力の向
上を図ることができる。

【０１４６】

【発明の効果】以上詳述したように、本発明によれば、
最優先に処理されるべき固定長セル（最優先固定長セ
ル）に対しては固定長セル多重装置にＦＩＦＯ式記憶部
を設けずスルー出力としているので、最優先固定長セル
の輻輳による廃棄を防止することができ、且つ、最優先
固定長セルを最小の遅延量で多重伝送することができる
ので、他の固定長セルも効率的に多重伝送することがで
き、ＦＩＦＯメモリの１個分の回路規模の縮小・簡略化
が可能となる。また、先着処理においても、同着の場合
も含めて、正確に行なうことが可能となる。

【０１４７】また、本発明によれば、複数のセルが同時
に受信された場合の優先順位を外部信号による指示に基
づいて確定することができ、同着処理における優先順位
をシステムのトラヒックに合わせて、任意に変更するこ
とが可能となるので、必要とする情報の処理を迅速に行
なうことができ、システム構築の際の柔軟性にも大いに
寄与する。

【０１４８】

【０１４９】

【０１５０】さらに、本発明によれば、固定長セルを同
着で受信した場合に同着カウンタをカウントアップする
ことにより、そのカウント値によって自動的に優先順位
を変更させることができ、優先度が固定することなく、
いずれの固定長セル送信装置も平等な優先権をもつこと
が可能となる（以上、請求項１〜１２）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】固定長セル分配装置の構成を示すブロック図で
ある。

【図３】固定長セル分配装置の構成を示すブロック図で
ある。

【図４】固定長セル分配装置の構成を示すブロック図で
ある。

【図５】固定長セル分配装置の構成を示すブロック図で
ある。

【図６】本発明の第１実施形態にかかる固定長セル多重
システムの構成を示すブロック図である。

【図７】（ａ）〜（ｃ）はそれぞれ本発明の第１実施形
態にかかる最優先固定長セルとその他の固定長セルとの
多重伝送処理を説明するためのタイムチャートである。

【図８】本発明の第１実施形態にかかる最優先固定長セ
ル送信装置の内部構成を示す図である。

【図９】（ａ）〜（ｈ）はそれぞれ本発明の第１実施形
態にかかる最優先固定長セル送信装置の動作を説明する
ためのタイムチャートである。

【図１０】本発明の第１実施形態にかかるＦＩＦＯ制御
部の内部構成を示すブロック図である。

【図１１】（ａ）〜（ｉ）はそれぞれ本発明の第１実施
形態にかかるＦＩＦＯ制御部の動作を説明するためのタ
イムチャートである。

【図１２】本発明の第１実施形態にかかるＦＩＦＯ制御
部の詳細構成を示すブロック図である。

【図１３】（ａ），（ｂ）はそれぞれ本発明の第１実施
形態にかかる固定長セルの先着／同着処理を説明するた
めの図である。

【図１４】本発明の第１実施形態にかかる出力セル確定
部における固定長セルの優先順位を決定する方法を説明
するための図である。

【図１５】本発明の第１実施形態にかかる出力セル確定
部における固定長セルの優先順位を決定する他の方法を
説明するための図である。

【図１６】本発明の第１実施形態にかかるＦＩＦＯ制御
部によるＦＩＦＯ式記憶部の制御方法を説明するための
図である。

【図１７】（ａ）〜（ｄ）はそれぞれ本発明の第１実施
形態にかかる固定長セル多重装置の動作を説明するため
のタイムチャートである。

【図１８】本発明の第１実施形態にかかる固定長セル多
重システムの変形例を示すブロック図である。

【図１９】（ａ）〜（ｄ）はそれぞれ本発明の第１実施
形態の変形例にかかる最優先固定長セルとその他の固定
長セルとの多重伝送処理を説明するためのタイムチャー
トである。

【図２０】本発明の第１実施形態の変形例にかかる最優
先固定長セル送信装置の内部構成を示すブロック図であ
る。

【図２１】（ａ）〜（ｊ）はそれぞれ本発明の第１実施
形態の変形例にかかる最優先固定長セル送信装置の動作
を説明するためのタイムチャートである。

【図２２】本発明の第１実施形態の変形例にかかるＦＩ
ＦＯ制御部によるＦＩＦＯ式記憶部の制御方法を説明す
るための図である。

【図２３】（ａ）〜（ｅ）はそれぞれ本発明の第１実施
形態の変形例にかかる固定長セル多重装置の動作を説明
するためのタイムチャートである。

【図２４】本発明の第１実施形態にかかる固定長セル多
重装置の周辺部の構成を示すブロック図である。

【図２５】本発明の第２実施形態にかかる固定長セル分
配システムの構成を示すブロック図である。

【図２６】本発明の第２実施形態にかかる固定長セル分
配装置の詳細構成を示すブロック図である。

【図２７】（ａ）〜（ｔ）はそれぞれ本発明の第２実施
形態にかかる固定長セル分配装置の動作を説明するため
のタイムチャートである。

【図２８】（ａ）〜（ｃ）は本発明の第２実施形態にか
かる固定長セル分配装置の動作を説明するための図であ
る。

【図２９】本発明の第２実施形態にかかる固定長セル分
配装置の第１変形例を示すブロック図である。

【図３０】（ａ）〜（ｊ）はそれぞれ本発明の第２実施
形態の第１変形例にかかる固定長セル分配装置の動作を
説明するためのタイムチャートである。

【図３１】（ａ）〜（ｃ）は本発明の第２実施形態の第
１変形例にかかる固定長セル分配装置の動作を説明する
ための図である。

【図３２】本発明の第２実施形態にかかる固定長セル分
配装置の第２変形例を示すブロック図である。

【図３３】（ａ）〜（ｃ）は本発明の第２実施形態の第
２変形例にかかる固定長セル分配装置の動作を説明する
ための図である。

【図３４】本発明の第２実施形態にかかる固定長セル分
配装置の第３変形例を示すブロック図である。

【図３５】（ａ）〜（ｍ）はそれぞれ本発明の第２実施
形態の第３変形例にかかる固定長セル分配装置の動作を
説明するためのタイムチャートである。

【図３６】（ａ）〜（ｃ）は本発明の第２実施形態の第
３変形例にかかる固定長セル分配装置の動作を説明する
ための図である。

【図３７】本発明の第２実施形態にかかる固定長セル分
配装置の第４変形例を示すブロック図である。

【図３８】（ａ）〜（ｃ）は本発明の第２実施形態の第
４変形例にかかる固定長セル分配装置の動作を説明する
ための図である。

【図３９】一般的な固定長セル多重／分配システムの一
例を示すブロック図である。

【図４０】一般的な固定長セル多重／分配装置の構成を
示すブロック図である。

【図４１】一般的な固定長セル多重装置の構成を示すブ
ロック図である。

【図４２】一般的な最優先固定長セル送信装置の内部構
成を示すブロック図である。

【図４３】（ａ）〜（ｈ）はそれぞれ一般的な最優先固
定長セル送信装置の動作を説明するためのタイムチャー
トである。

【図４４】一般的な固定長セル分配装置の構成を示すブ
ロック図である。

【図４５】（ａ）〜（ｒ）はそれぞれ一般的な固定長セ
ル分配装置の動作を説明するためのタイムチャートであ
る。

【図４６】（ａ）〜（ｆ）はそれぞれ一般的な固定長セ
ル多重装置の動作を説明するためのタイムチャートであ
る。

【符号の説明】

１ １０１−１ 最優先固定長セル送信装置 １−１〜１−ｎ 固定長セル送信装置 ２ 固定長セル多重装置 ３，３０１ 固定長セル処理装置（セルフォーマット制
御部） ４，４Ａ，４Ｂ，４Ｃ，４Ｄ 固定長セル分配装置 ５ 固定長セル多重システム ６−１〜６−ｎ 固定長セル受信装置 ７ 固定長セル分配システム １１，１４，１５０ 固定長セル記憶部 １２，１５ 固定長セル読み出し制御部 １３ 固定長セル読み出し禁止制御部 ２１−１〜２１−ｎ，４１−１〜４１−ｎ，４１−Ｐ，
２０４−１〜２０４−ｎ ＦＩＦＯ式記憶部 ２２ ＦＩＦＯ制御部 ２３，２０５ 多重化部 ２３Ａ，２３Ｂ，４６Ａ セレクタ部 ２４ 固定長セル読み出し禁止要求信号出力部２４ ２５ 固定長セル到着状態記憶部 ２６ 固定長セル到着状態記憶制御部 ２７ 出力セル確定部 ２８ 同着カウンタ ３１ 固定長セル処理用記憶部 ３２ 記憶量情報通知部 ４２−１〜４２−ｎ，４２−１〜４２−ｍ パラレル／
シリアル（Ｐ／Ｓ）変換器 ４２−１−１〜４２−２−ｍ, ・・・, ４２−Ｐ−１〜
４２−Ｐ−ｍ，４２′−１〜４２′−ｍ Ｐ／Ｓ変換部 ４３ 書き込み制御部 ４３Ａ 書き込み信号生成部（ＷＥＮ生成部） ４３Ｂ ライトカウンタ（ＷＣＴＲ） ４３Ｃ リードカウンタロード信号生成部（ＲＣＴＲＬ
Ｄ信号生成部） ４４Ａ，４４Ｂ，４４Ｃ，４４Ｄ，４４Ｅ，４４Ｆ 読
み出し制御部 ４５Ａ，４５Ａ−１〜４５Ａ−ｍ，１１１′，１５１
リードカウンタ ４５Ｂ−１〜４５Ｂ−ｍ 読み出し信号供給部 ４６Ａ−１〜４６Ａ−ｎ セレクタ（タイミング信号選
択部） ４６Ｂ 読み出し信号選択部 ４７，５５ Ｍ進カウンタ ４８ リードカウンタ制御部 ４９ セレクタ制御部 ５０，５０−１〜５０−ｎ，５０−１〜５０−ｍ エン
プティ検出部 ５１，５１−１〜５１−Ｐ 読み出し用コントローラ ５２，５２−１〜５２−Ｐ 読み出し制御ユニット ５４Ａ，５４Ｂ 選択（ＳＥＬ）信号生成部 １０１ 固定長セル受信部（ＴＥＤ ＬＳＩ） １０１−１〜１０１−ｎ 固定長セル送信／受信装置 １０２ オーバーヘッド処理用固定長セル受信部（ＯＨ
ＬＳＩ） １１０，１５３ ＪＫフリップフロップ回路 １１１ フリップフロップ回路 １１２−１〜１１２−５，１５５−１〜１５５−３ デ
コーダ １１３−１〜１１３−３ 論理積演算部（ＡＮＤ） １５４ エッジ検出部 ２０１ 固定長セル多重／分配装置（ＨＵＢ ＬＳＩ） ２０１Ａ 固定長セル多重部 ２０１Ｂ 固定長セル分配部 ２０３−２〜２０３−ｎ，２２０ ＳＰＳビット検出部 ２０６ 取り込み部 ２０７−１〜２０７−ｎ ＳＰＳビット付加部 ２１１，２１５ 論理和回路（ＯＲ） ２１２，２１８−１〜２１８−ｎ 書き込みカウンタ ２１３ 比較部 ２１３Ａ ポート番号設定部（ポートNO. セット部） ２１３Ｂ ポート番号ラッチメモリ（ポートNO. ラッチ
メモリ） ２１３Ｃ ポート番号解除部（ポートNO. クリア部） ２１４ 読み出しカウンタ ２１６ エンコーダ ２１７−１〜２１７−ｎ 固定長セル検出部 ２１９ ループバッグ ２２１ 取り込みカウンタ ２２２ 打ち直し部 ２２３ シリアル／パラレル（Ｓ／Ｐ）変換部 ２２４ 取り込みレジスタ ４０１ 固定長セル多重／分配処理装置 ５０１ 固定長セル多重／分配システム

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安里 淳 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 (72)発明者 三浦 健司 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 (72)発明者 豊田 好美 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 審査官 江嶋 清仁 (56)参考文献 特開 昭59−194548（ＪＰ，Ａ) 村上勝他，ＡＴＭセル多重化装置の検 討，1994年電子情報通信学会秋季大会Ｂ −791，1994年９月５日 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 それぞれ固定長セルを送信する複数の固
   定長セル送信装置と、これらの固定長セル送信装置から
   の固定長セルを多重化して出力する固定長セル多重装置
   とをそなえ、 該複数の固定長セル送信装置のうちの１つの固定長セル
   送信装置が、最も優先して送信すべき固定長セルである
   最優先固定長セルを送信する最優先固定長セル送信装置
   として構成されるとともに、 該最優先固定長セル送信装置が、該最優先 固定長セルを記憶する固定長セル記憶部と、 該固定長セル記憶部から該最優先固定長セルを該固定長
   セル単位の内部フレームに同期して読み出す固定長セル
   読み出し制御部とをそなえて構成され、 且つ、該固定長セル多重装置が、 該最優先固定長セル送信装置以外の他の固定長セル送信
   装置からの固定長セルを到着順に書き込むとともに読み
   出す複数のＦＩＦＯ式記憶部と、 該複数のＦＩＦＯ式記憶部への固定長セルの書き込み及
   び読み出しを制御するＦＩＦＯ制御部と、 該最優先固定長セル送信装置から該内部フレームに同期
   して送信されてくる該最優先固定長セルを記憶させるこ
   となくスルーさせるとともに、該最優先固定長セル送信
   装置からの該最優先固定長セルについての内部フレーム
   の出力タイミング以外の内部フレームの出力タイミング
   で、記憶していた該最優先固定長セル送信装置以外の他
   の固定長セル送信装置からの固定長セルを出力させて時
   分割多重する多重化部とをそなえて構成されたことを特
   徴とする、固定長セル多重伝送装置。
2. 【請求項２】 それぞれ固定長セルを送信する複数の固
   定長セル送信装置と、これらの固定長セル送信装置から
   の固定長セルを多重化して出力する固定長セル多重装置
   と、該固定長セル多重装置からの多重伝送出力を受けて
   該固定長セルについての所望の処理を施す固定長セル処
   理装置とをそなえ、 該固定長セル処理装置が、該固定長セル多重装置からの
   多重伝送出力を順次記憶していく固定長セル処理用記憶
   部と、該固定長セル処理用記憶部での記憶量情報を通知
   する記憶量情報通知部とをそなえて構成され、且つ、 該複数の固定長セル送信装置のうちの１つの固定長セル
   送信装置が、最も優先して送信すべき固定長セルである
   最優先固定長セルを送信する最優先固定長セル送信装置
   として構成されるとともに、 該最優先固定長セル送信装置が、該最優先 固定長セルを記憶する固定長セル記憶部と、 該固定長セル記憶部から該最優先固定長セルを該固定長
   セル単位の内部フレームに同期して読み出す固定長セル
   読み出し制御部と、 該固定長セル処理装置の該記憶量情報通知部からの記憶
   量情報に基づき該固定長セル処理用記憶部での記憶量が
   所定の記憶量を超えている場合には該固定長セル読み出
   し制御部による制御を禁止する固定長セル読み出し禁止
   制御部とをそなえて構成され、 且つ、該固定長セル多重装置が、 該最優先固定長セル送信装置以外の他の固定長セル送信
   装置からの固定長セルを到着順に書き込むとともに読み
   出す複数のＦＩＦＯ式記憶部と、 該最優先固定長セル送信装置から該内部フレームに同期
   して送信されてくる該最優先固定長セルを記憶させるこ
   となくスルーさせるとともに、該最優先固定長セル送信
   装置からの該最優先固定長セルについての内部フレーム
   の出力タイミング以外の内部フレームの出力タイミング
   で、記憶していた該最優先固定長セル送信装置以外の他
   の固定長セル送信装置からの固定長セルを出力させて時
   分割多重する多重化部とをそなえて構成されたことを特
   徴とする、固定長セル多重伝送装置。
3. 【請求項３】 該固定長セル処理装置の該記憶量情報通
   知部が該固定長セル多重装置に対して記憶量を通知する
   ように構成されるとともに、 該固定長セル多重装置に、該記憶量情報通知部からの記
   憶量を受けて該記憶量が所定の記憶量を超えている場合
   には固定長セル読み出し禁止要求信号を該最優先固定長
   セル送信装置の該固定長セル読み出し禁止制御部に出力
   する固定長セル読み出し禁止要求信号出力部をそなえ、 且つ、該最優先固定長セル送信装置の該固定長セル読み
   出し禁止制御部が、該固定長セル読み出し禁止要求信号
   を受けると、該固定長セル読み出し制御部による制御を
   禁止するように構成されていることを特徴とする、請求
   項２記載の固定長セル多重伝送装置。
4. 【請求項４】 該固定長セル多重装置の該ＦＩＦＯ制御
   部が、 該最優先固定長セル送信装置以外の他の固定長セル送信
   装置からの固定長セルの到着状態を同時に記憶する固定
   長セル到着状態記憶部と、 該他の固定長セル送信装置のいずれかから固定長セルが
   到着すると該固定長セル到着状態記憶部への書き込みを
   行なうとともに所定の読み出し要求信号に応じて該固定
   長セル到着状態記憶部からの読み出しを行なう固定長セ
   ル到着状態記憶制御部と、 該固定長セル到着状態記憶部から該他の固定長セル送信
   装置からの固定長セルの到着状態が読み出されると、い
   ずれのＦＩＦＯ式記憶部から固定長セルを読み出すべき
   かを確定する出力セル確定部とをそなえて構成されてい
   ることを特徴とする、請求項１又は請求項２に記載の固
   定長セル多重伝送装置。
5. 【請求項５】 該出力セル確定部が、外部信号による指
   示に基づいて、いずれのＦＩＦＯ式記憶部から固定長セ
   ルを読み出すべきかを確定するように構成されているこ
   とを特徴とする、請求項４記載の固定長セル多重伝送装
   置。
6. 【請求項６】 該出力セル確定部が、該最優先固定長セ
   ル送信装置以外の他の固定長セル送信装置からの固定長
   セルの到着状態から、複数の固定長セル送信装置から固
   定長セルが同時に到着した場合に計数値をインクリメン
   トする同着カウンタをそなえ、該同着カウンタの計数値
   に基づいて、いずれのＦＩＦＯ式記憶部から固定長セル
   を読み出すべきかを確定するように構成されていること
   を特徴とする、請求項４記載の固定長セル多重伝送装
   置。
7. 【請求項７】 それぞれ固定長セルを送信する複数の固
   定長セル送信装置と、これらの固定長セル送信装置から
   の固定長セルを多重化して出力する固定長セル多重装置
   とをそなえるとともに、該複数の固定長セル送信装置の
   うちの１つの固定長セル送信装置が、最も優先して送信
   すべき固定長セルである最優先固定長セルを送信する最
   優先固定長セル送信装置として構成されたシステムにお
   いて、 まず、該最優先固定長セル送信装置から、該最優先固定
   長セルを固定長セル単位の内部フレームに同期して送信
   するともに、該最優先固定長セル送信装置以外の他の固
   定長セル送信装置からの固定長セルを非同期状態で送信
   し、 ついで、該固定長セル多重装置においては、該最優先固
   定長セル送信装置以外の他の固定長セル送信装置からの
   固定長セルを到着順に記憶する一方、該最優先固定長セ
   ル送信装置から該内部フレームに同期して送信されてく
   る該最優先固定長セルを記憶させることなくスルーさせ
   るとともに、該最優先固定長セル送信装置からの該最優
   先固定長セルについての内部フレームの出力タイミング
   以外の内部フレームの出力タイミングで、記憶していた
   該最優先固定長セル送信装置以外の他の固定長セル送信
   装置からの固定長セルを出力させて時分割多重出力する
   ことを特徴とする、固定長セル多重伝送方法。
8. 【請求項８】 該固定長セル多重装置の伝送先の状態に
   応じて、該最優先固定長セル送信装置からの固定長セル
   の送信状態が制御されることを特徴とする、請求項７記
   載の固定長セル多重伝送方法。
9. 【請求項９】 該固定長セル多重装置の伝送先の状態が
   輻輳状態である場合は、該最優先固定長セル送信装置か
   らの固定長セルの送信を禁止することを特徴とする、請
   求項８記載の固定長セル多重伝送方法。
10. 【請求項１０】 固定長セルを多重化して出力する固定
    長セル多重装置へ固定長セルを送信する固定長セル送信
    装置において、 該固定長セル多重装置へ送信すべき固定長セルを記憶す
    る固定長セル記憶部と、 該固定長セル多重装置へ該固定長セルを送信する際に、
    該固定長セル多重装置において、該固定長セルを記憶さ
    せることなくスルーさせるとともに、該固定長セル単位
    の内部フレームの出力タイミング以外の内部フレームの
    出力タイミングで、他の固定長セル送信装置からの固定
    長セルを出力して時分割多重させるべく、該固定長セル
    記憶部から固定長セルを該固定長セル単位の内部フレー
    ムに同期して読み出す固定長セル読み出し制御部とをそ
    なえて構成されたことを特徴とする、固定長セル送信装
    置。
11. 【請求項１１】 該固定長セル多重装置の伝送先の状態
    が輻輳状態である場合は、該固定長セル読み出し制御部
    による制御を禁止する固定長セル読み出し禁止制御部を
    そなえていることを特徴とする、請求項１０記載の固定
    長セル送信装置。
12. 【請求項１２】 それぞれ固定長セルを送信する複数の
    固定長セル送信装置からの固定長セルを多重化して出力
    する固定長セル多重装置において、 該複数の固定長セル送信装置のうちで、最も優先して送
    信すべき固定長セルである最優先固定長セルを該固定長
    セル単位の内部フレームに同期して送信する最優先固定
    長セル送信装置以外の他の固定長セル送信装置からの固
    定長セルを到着順に書き込むとともに読み出す複数のＦ
    ＩＦＯ式記憶部と、 該複数のＦＩＦＯ式記憶部への固定長セルの書き込み及
    び読み出しを制御するＦＩＦＯ制御部と、 該最優先固定長セル送信装置から該内部フレームに同期
    して送信されてくる該最優先固定長セルを記憶させるこ
    となくスルーさせるとともに、該最優先固定長セル送信
    装置からの該最優先固定長セルについての内部フレーム
    の出力タイミング以外の内部フレームの出力タイミング
    で、記憶していた該最優先固定長セル送信装置以外の他
    の固定長セル送信装置からの固定長セルを出力させて時
    分割多重する多重化部とをそなえて構成されたことを特
    徴とする、固定長セル多重装置。