JP3373654B2 - 変調信号発生装置 - Google Patents
変調信号発生装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、送信装置に使用される
変調信号発生装置、特にＱＰＳＫ信号などの変調信号を
発生する変調信号発生装置に関する。
変調信号発生装置、特にＱＰＳＫ信号などの変調信号を
発生する変調信号発生装置に関する。
【０００２】
【従来の技術】従来の変調信号発生装置、例えばＱＰＳ
Ｋ信号発生装置は図１９に示すように構成される。入力
の時系列ディジタル信号は、まずマッピング回路９０１
によりＱＰＳＫ符号（参考文献：財団法人電波システム
開発センター、ＲＣＲ−ＳＴＤ−２７）を構成するＩ信
号およびＱ信号に変換される。これらのＩ信号およびＱ
信号は、伝送路の帯域制限による符号間干渉を防ぐため
に、ロールオフフィルタ９０２ａ，９０２ｂにより波形
整形された後、Ｄ／Ａ変換器９０３ａ，９０３ｂでアナ
ログ信号に変換され、さらに高調波信号成分を減衰させ
るローパスフィルタ９０４ａ，９０４ｂを介して直交変
調器を構成する乗算器９０５ａ，９０５ｂに入力され
る。乗算器９０５ａ，９０５ｂでは、発振器９０６から
の第１の搬送波信号とこれをπ／２移相器９０７に通し
た得られた第２の搬送波信号をローパスフィルタ９０４
ａ，９０４ｂからの信号に乗じることにより変調を行
う。
Ｋ信号発生装置は図１９に示すように構成される。入力
の時系列ディジタル信号は、まずマッピング回路９０１
によりＱＰＳＫ符号（参考文献：財団法人電波システム
開発センター、ＲＣＲ−ＳＴＤ−２７）を構成するＩ信
号およびＱ信号に変換される。これらのＩ信号およびＱ
信号は、伝送路の帯域制限による符号間干渉を防ぐため
に、ロールオフフィルタ９０２ａ，９０２ｂにより波形
整形された後、Ｄ／Ａ変換器９０３ａ，９０３ｂでアナ
ログ信号に変換され、さらに高調波信号成分を減衰させ
るローパスフィルタ９０４ａ，９０４ｂを介して直交変
調器を構成する乗算器９０５ａ，９０５ｂに入力され
る。乗算器９０５ａ，９０５ｂでは、発振器９０６から
の第１の搬送波信号とこれをπ／２移相器９０７に通し
た得られた第２の搬送波信号をローパスフィルタ９０４
ａ，９０４ｂからの信号に乗じることにより変調を行
う。
【０００３】ロールオフフィルタ９０２ａ，９０２ｂ
は、一般にＦＩＲ型もしくはＩＩＲ型のディジタルフィ
ルタで実現される。これらのディジタルフィルタはディ
ジタル加算器やディジタル乗算器およびディジタル遅延
素子などによって構成され、その回路規模は一般に大き
なものとなる。
は、一般にＦＩＲ型もしくはＩＩＲ型のディジタルフィ
ルタで実現される。これらのディジタルフィルタはディ
ジタル加算器やディジタル乗算器およびディジタル遅延
素子などによって構成され、その回路規模は一般に大き
なものとなる。
【０００４】ところで、ＱＰＳＫ信号は例えば図２０に
示したような０相，π／２相，π相，３π／２相の組み
合わせか、またはπ／４相，３π／４相，５π／４相，
７π／４相の組み合わせの符号であるため、ロールオフ
フィルタ９０２ａ，９０２ｂの入力信号（Ｉ信号および
Ｑ信号）の種類は、高々４通りにすぎない。そこで、回
路規模の大きなディジタルロールオフフィルタを簡単化
するために、従来、図２１に示される構成が考えられて
いる。図２１はＩ信号用のロールオフフィルタ９０２ａ
のみ示している。同図に示すように、複数個のＲＯＭ１
１０１，１１０２，…，１１０３に各入力信号に対する
ロールオフフィルタ９０２ａのインパルス応答を記憶さ
せ、各入力信号に対するインパルス応答をＲＯＭ１１０
１，１１０２，…，１１０３から読み出し、加算器１１
２０を介して順次出力することにより、ロールオフフィ
ルタ９０２ａの機能を実現している。
示したような０相，π／２相，π相，３π／２相の組み
合わせか、またはπ／４相，３π／４相，５π／４相，
７π／４相の組み合わせの符号であるため、ロールオフ
フィルタ９０２ａ，９０２ｂの入力信号（Ｉ信号および
Ｑ信号）の種類は、高々４通りにすぎない。そこで、回
路規模の大きなディジタルロールオフフィルタを簡単化
するために、従来、図２１に示される構成が考えられて
いる。図２１はＩ信号用のロールオフフィルタ９０２ａ
のみ示している。同図に示すように、複数個のＲＯＭ１
１０１，１１０２，…，１１０３に各入力信号に対する
ロールオフフィルタ９０２ａのインパルス応答を記憶さ
せ、各入力信号に対するインパルス応答をＲＯＭ１１０
１，１１０２，…，１１０３から読み出し、加算器１１
２０を介して順次出力することにより、ロールオフフィ
ルタ９０２ａの機能を実現している。
【０００５】ロールオフフィルタのインパルス応答は無
限応答となるため、ＲＯＭには本来無限長のインパルス
応答を記憶しなければならないが、現実にはそれが不可
能であるため、出力信号へ与える影響が十分小さくなる
程度にインパルス応答長を打ち切っている。この場合で
も、各入力信号に対するインパルス応答は、時間的に重
複する。すなわち、入力信号としてＡ，Ｂ，Ｃ，Ｄが順
次入力される場合を考えると、信号Ａに対するインパル
ス応答は、信号Ａが入力される時間帯に終わるわけでは
なく、後続するいくつかの信号、例えば信号Ｄが入力さ
れるまで続く。そこで、インパルス応答を記憶するため
には、図２１に示したように、一つの入力信号に対する
インパルス応答の継続期間中に入力される複数の入力信
号に対応した複数個のＲＯＭ１１０１，１１０２，…，
１１０３が必要となり、これに伴いＲＯＭ１１０１，１
１０２，…，１１０３の出力を加算するためのディジタ
ル加算器１１２０が必要になる。
限応答となるため、ＲＯＭには本来無限長のインパルス
応答を記憶しなければならないが、現実にはそれが不可
能であるため、出力信号へ与える影響が十分小さくなる
程度にインパルス応答長を打ち切っている。この場合で
も、各入力信号に対するインパルス応答は、時間的に重
複する。すなわち、入力信号としてＡ，Ｂ，Ｃ，Ｄが順
次入力される場合を考えると、信号Ａに対するインパル
ス応答は、信号Ａが入力される時間帯に終わるわけでは
なく、後続するいくつかの信号、例えば信号Ｄが入力さ
れるまで続く。そこで、インパルス応答を記憶するため
には、図２１に示したように、一つの入力信号に対する
インパルス応答の継続期間中に入力される複数の入力信
号に対応した複数個のＲＯＭ１１０１，１１０２，…，
１１０３が必要となり、これに伴いＲＯＭ１１０１，１
１０２，…，１１０３の出力を加算するためのディジタ
ル加算器１１２０が必要になる。
【０００６】また、出力である変調信号の信号精度を向
上させるためには、図１９におけるＤ／Ａ変換器９０３
ａ，９０３ｂおよび変調器（乗算器９０５ａ，９０５
ｂ）の精度を向上させることが必要となり、このために
はＤ／Ａ変換器や変調器を構成する回路素子に高い精度
が要求される。
上させるためには、図１９におけるＤ／Ａ変換器９０３
ａ，９０３ｂおよび変調器（乗算器９０５ａ，９０５
ｂ）の精度を向上させることが必要となり、このために
はＤ／Ａ変換器や変調器を構成する回路素子に高い精度
が要求される。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のＱＰＳＫ信号発生器では、符号間干渉を防ぐための波
形整形回路として回路規模の大きなディジタルフィルタ
が必要であり、またディジタルフィルタをＲＯＭにより
簡略化して実現した場合においても、回路規模の大きな
ディジタル加算器が必要であるという問題点と、信号精
度を向上させるためにＤ／Ａ変換器や変調器を構成する
素子に高精度が要求されるという問題点があった。
のＱＰＳＫ信号発生器では、符号間干渉を防ぐための波
形整形回路として回路規模の大きなディジタルフィルタ
が必要であり、またディジタルフィルタをＲＯＭにより
簡略化して実現した場合においても、回路規模の大きな
ディジタル加算器が必要であるという問題点と、信号精
度を向上させるためにＤ／Ａ変換器や変調器を構成する
素子に高精度が要求されるという問題点があった。
【０００８】本発明の目的は、回路規模の大きなディジ
タルフィルタやディジタル加算器を用いることなく、ま
た特別に高精度の素子を必要とすることなく、ＱＰＳＫ
信号などの変調信号を発生できる変調信号発生装置を提
供することにある。
タルフィルタやディジタル加算器を用いることなく、ま
た特別に高精度の素子を必要とすることなく、ＱＰＳＫ
信号などの変調信号を発生できる変調信号発生装置を提
供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る変調信号発生装置は、時系列ディジタ
ル信号を複数のディジタル信号に分割して保持し、これ
ら複数のディジタル信号を並列に出力する保持手段と、
この保持手段から出力され得る複数のディジタル信号に
それぞれ対応する複数のオーバサンプリング符号を記憶
した記憶手段を有し、前記保持手段から出力された複数
のディジタル信号に対応したオーバサンプリング符号を
該記憶手段から読み出して波形整形信号として出力する
波形整形手段と、この波形整形手段からの複数の波形整
形信号を変調する変調手段と、この変調手段からの複数
の変調信号を加算する加算手段と、この加算手段からの
加算信号より不要成分を除去するフィルタ手段とを具備
することを特徴とする。
め、本発明に係る変調信号発生装置は、時系列ディジタ
ル信号を複数のディジタル信号に分割して保持し、これ
ら複数のディジタル信号を並列に出力する保持手段と、
この保持手段から出力され得る複数のディジタル信号に
それぞれ対応する複数のオーバサンプリング符号を記憶
した記憶手段を有し、前記保持手段から出力された複数
のディジタル信号に対応したオーバサンプリング符号を
該記憶手段から読み出して波形整形信号として出力する
波形整形手段と、この波形整形手段からの複数の波形整
形信号を変調する変調手段と、この変調手段からの複数
の変調信号を加算する加算手段と、この加算手段からの
加算信号より不要成分を除去するフィルタ手段とを具備
することを特徴とする。
【００１０】また、本発明は上記基本構成において、変
調手段からの複数の変調信号に対して所定の重み係数で
重み付けを行う重み付け手段を設け、この重み付け手段
により重み付けが行われた複数の変調信号を加算手段に
入力して加算し、この加算信号を不要成分を除去するフ
ィルタ手段に入力して変調信号を得るようにしたことを
特徴とする。
調手段からの複数の変調信号に対して所定の重み係数で
重み付けを行う重み付け手段を設け、この重み付け手段
により重み付けが行われた複数の変調信号を加算手段に
入力して加算し、この加算信号を不要成分を除去するフ
ィルタ手段に入力して変調信号を得るようにしたことを
特徴とする。
【００１１】また、本発明は上記基本構成において、オ
ーバサンプリング符号としてΔΣ変調データを用いるこ
とを特徴とする。また、本発明は上記基本構成におい
て、オーバサンプリング符号としてΔΣ変調データを用
い、かつ変調手段からの複数の変調信号に対して所定の
重み係数で重み付けを行う重み付け手段を設け、この重
み付け手段により重み付けが行われた複数の変調信号を
加算手段に入力して加算し、この加算信号を不要成分を
除去するフィルタ手段に入力して変調信号を得るように
したことを特徴とする。
ーバサンプリング符号としてΔΣ変調データを用いるこ
とを特徴とする。また、本発明は上記基本構成におい
て、オーバサンプリング符号としてΔΣ変調データを用
い、かつ変調手段からの複数の変調信号に対して所定の
重み係数で重み付けを行う重み付け手段を設け、この重
み付け手段により重み付けが行われた複数の変調信号を
加算手段に入力して加算し、この加算信号を不要成分を
除去するフィルタ手段に入力して変調信号を得るように
したことを特徴とする。
【００１２】さらに、本発明に係る変調信号発生装置
は、時系列ディジタル信号を複数のディジタル信号に分
割して保持し、これら複数のディジタル信号を並列に出
力する保持手段と、この保持手段から出力され得る複数
のディジタル信号の組み合わせにそれぞれ対応する複数
のオーバサンプリング符号を記憶した記憶手段を有し、
前記保持手段から出力された複数のディジタル信号の組
み合わせに対応したオーバサンプリング符号を該記憶手
段から読み出して波形整形信号として出力する波形整形
手段と、この波形整形手段からの波形整形信号を変調す
る変調手段と、この変調手段からの変調信号より不要成
分を除去するフィルタ手段とを具備することを特徴とす
る。
は、時系列ディジタル信号を複数のディジタル信号に分
割して保持し、これら複数のディジタル信号を並列に出
力する保持手段と、この保持手段から出力され得る複数
のディジタル信号の組み合わせにそれぞれ対応する複数
のオーバサンプリング符号を記憶した記憶手段を有し、
前記保持手段から出力された複数のディジタル信号の組
み合わせに対応したオーバサンプリング符号を該記憶手
段から読み出して波形整形信号として出力する波形整形
手段と、この波形整形手段からの波形整形信号を変調す
る変調手段と、この変調手段からの変調信号より不要成
分を除去するフィルタ手段とを具備することを特徴とす
る。
【００１３】
【作用】本発明の変調信号発生装置では、時系列ディジ
タル信号（例えばＱＰＳＫ符号を構成するＩ信号および
Ｑ信号）を複数のディジタル信号に分割して保持して並
列に出力し、これら複数のディジタル信号を符号間干渉
防止のためにオーバサンプリング符号として波形整形し
た後、この波形整形信号に変調を施して加算し、この加
算信号より不要成分を除去して最終的な変調信号（例え
ばＱＰＳＫ信号）を発生する。
タル信号（例えばＱＰＳＫ符号を構成するＩ信号および
Ｑ信号）を複数のディジタル信号に分割して保持して並
列に出力し、これら複数のディジタル信号を符号間干渉
防止のためにオーバサンプリング符号として波形整形し
た後、この波形整形信号に変調を施して加算し、この加
算信号より不要成分を除去して最終的な変調信号（例え
ばＱＰＳＫ信号）を発生する。
【００１４】オーバサンプリング符号は、例えば湯川
彰“オーバサンプリングＡ−Ｄ変換技術”（日経ＢＰ社
発行）に記載されているように、オーバサンプリングお
よびノイズシェーピングによって、帯域内の量子化ノイ
ズを低減し、１ビット（２値レベル）乃至３ビット程度
でも帯域内信号を高精度に表現できる符号であり、パル
ス密度が情報を持つ。従って、波形整形信号をオーバサ
ンプリング符号の形で表すと、複数の波形整形信号を変
調し、得られた複数の変調信号を加算する場合に、加算
回路としてアナログ加算器を用いることができ、回路規
模の大きなディジタル加算器が不要となる。この結果、
従来よりも小さな回路規模でＱＰＳＫ信号発生装置を構
成することができる。また、変調信号の加算を電流加算
で行えば加算回路を結線のみで実現でき、特別なハード
ウェアは不要となるため、さらに回路規模が削減され
る。
彰“オーバサンプリングＡ−Ｄ変換技術”（日経ＢＰ社
発行）に記載されているように、オーバサンプリングお
よびノイズシェーピングによって、帯域内の量子化ノイ
ズを低減し、１ビット（２値レベル）乃至３ビット程度
でも帯域内信号を高精度に表現できる符号であり、パル
ス密度が情報を持つ。従って、波形整形信号をオーバサ
ンプリング符号の形で表すと、複数の波形整形信号を変
調し、得られた複数の変調信号を加算する場合に、加算
回路としてアナログ加算器を用いることができ、回路規
模の大きなディジタル加算器が不要となる。この結果、
従来よりも小さな回路規模でＱＰＳＫ信号発生装置を構
成することができる。また、変調信号の加算を電流加算
で行えば加算回路を結線のみで実現でき、特別なハード
ウェアは不要となるため、さらに回路規模が削減され
る。
【００１５】また、波形整形信号をオーバサンプリング
符号で表現すると、変調回路の入力が１ビット乃至３ビ
ット程度の信号となるため、変調回路をスイッチのみで
構成することができ、回路素子の非線形性の影響が大幅
に低減される。
符号で表現すると、変調回路の入力が１ビット乃至３ビ
ット程度の信号となるため、変調回路をスイッチのみで
構成することができ、回路素子の非線形性の影響が大幅
に低減される。
【００１６】さらに、波形整形信号を△Σ変調器によっ
て得られるオーバサンプリング符号（△Σ変調）で表現
すれば、発生波形に応じて出力振幅を可変することによ
り、量子化ノイズを減少させ、不要な帯域外ノイズも低
減することができる。
て得られるオーバサンプリング符号（△Σ変調）で表現
すれば、発生波形に応じて出力振幅を可変することによ
り、量子化ノイズを減少させ、不要な帯域外ノイズも低
減することができる。
【００１７】
（実施例１）図１に、本実施例によるＱＰＳＫ信号発生
装置を含む送信装置の構成を示す。図１において、入力
端子１０には時系列ディジタル信号が入力される。この
時系列ディジタル信号は、まずマッピング回路１１によ
りＱＰＳＫ符号を構成するｎビット（例えば３ビット）
のデータからなるＩ信号およびＱ信号に変換される。こ
れらのＩ信号およびＱ信号は、同一構成からなるＩチャ
ネル信号発生器およびＱチャネル信号発生器にそれぞれ
入力される。Ｉチャネル信号発生器およびＱチャネル信
号発生器は、以下のように構成される。
装置を含む送信装置の構成を示す。図１において、入力
端子１０には時系列ディジタル信号が入力される。この
時系列ディジタル信号は、まずマッピング回路１１によ
りＱＰＳＫ符号を構成するｎビット（例えば３ビット）
のデータからなるＩ信号およびＱ信号に変換される。こ
れらのＩ信号およびＱ信号は、同一構成からなるＩチャ
ネル信号発生器およびＱチャネル信号発生器にそれぞれ
入力される。Ｉチャネル信号発生器およびＱチャネル信
号発生器は、以下のように構成される。
【００１８】まず、マッピング回路１１から出力される
Ｉ信号およびＱ信号は、それぞれデータ保持回路１２
ａ，１２ｂに入力される。データ保持回路１２ａ，１２
ｂは、複数（ｍ）個のスイッチ１３と、スイッチ１３に
それぞれ接続されたｎビットラッチからなるｍ個のメモ
リ１４とから構成される。スイッチ１３は、基準クロッ
ク信号発生器１５からの基準クロック信号により順次オ
ン状態とされ、Ｉ信号またはＱ信号をｎビットずつ順次
メモリ１４に供給する。メモリ１４は、それぞれ保持し
たｎビットデータを同時に出力する。すなわち、データ
保持回路１２ａ，１２ｂからは、入力された時系列信号
であるＩ信号およびＱ信号がｍ個（ｎ×ｍビット）ずつ
並列に出力される。
Ｉ信号およびＱ信号は、それぞれデータ保持回路１２
ａ，１２ｂに入力される。データ保持回路１２ａ，１２
ｂは、複数（ｍ）個のスイッチ１３と、スイッチ１３に
それぞれ接続されたｎビットラッチからなるｍ個のメモ
リ１４とから構成される。スイッチ１３は、基準クロッ
ク信号発生器１５からの基準クロック信号により順次オ
ン状態とされ、Ｉ信号またはＱ信号をｎビットずつ順次
メモリ１４に供給する。メモリ１４は、それぞれ保持し
たｎビットデータを同時に出力する。すなわち、データ
保持回路１２ａ，１２ｂからは、入力された時系列信号
であるＩ信号およびＱ信号がｍ個（ｎ×ｍビット）ずつ
並列に出力される。
【００１９】データ保持回路１２ａ，１２ｂから出力さ
れるｍ個のディジタル信号は、波形整形回路１６ａ，１
６ｂにそれぞれ入力される。波形整形回路１６ａ，１６
ｂはそれぞれｍ個のＲＯＭ１７により構成され、これら
のＲＯＭ１７にデータ保持回路１２ａ，１２ｂから出力
され得るディジタル信号に対するディジタルロールオフ
フィルタのインパルス応答をオーバサンプリング符号と
して記憶している。そして、波形整形回路１６ａ，１６
ｂはデータ保持回路１２ａ，１２ｂから入力されるディ
ジタル信号に対応したインパルス応答を表すオーバサン
プリング符号を波形整形信号として出力する。
れるｍ個のディジタル信号は、波形整形回路１６ａ，１
６ｂにそれぞれ入力される。波形整形回路１６ａ，１６
ｂはそれぞれｍ個のＲＯＭ１７により構成され、これら
のＲＯＭ１７にデータ保持回路１２ａ，１２ｂから出力
され得るディジタル信号に対するディジタルロールオフ
フィルタのインパルス応答をオーバサンプリング符号と
して記憶している。そして、波形整形回路１６ａ，１６
ｂはデータ保持回路１２ａ，１２ｂから入力されるディ
ジタル信号に対応したインパルス応答を表すオーバサン
プリング符号を波形整形信号として出力する。
【００２０】従来の技術の項で説明したように、データ
保持回路１２ａ，１２ｂから出力されるｍ個のディジタ
ル信号に対するロールオフフィルタのインパルス応答
は、時間的に重複する。すなわち、例えばＩ信号または
Ｑ信号であるディジタル信号に対するインパルス応答
は、ｍ個のディジタル信号がデータ保持回路１２ａ，１
２ｂに入力され終わるまで続く。そこで、本実施例では
ｍ個のディジタル信号に対するロールオフフィルタのイ
ンパルス応答を得るために、連続したｍ個のディジタル
信号を保持して並列に出力するデータ保持回路１２ａ，
１２ｂを設けると共に、データ保持回路１２ａ，１２ｂ
からのｍ個のディジタル信号に対応したインパルス応答
をオーバサンプリング符号として記憶したｍ個のＲＯＭ
１７を波形整形回路１６ａ，１６ｂに設けている。
保持回路１２ａ，１２ｂから出力されるｍ個のディジタ
ル信号に対するロールオフフィルタのインパルス応答
は、時間的に重複する。すなわち、例えばＩ信号または
Ｑ信号であるディジタル信号に対するインパルス応答
は、ｍ個のディジタル信号がデータ保持回路１２ａ，１
２ｂに入力され終わるまで続く。そこで、本実施例では
ｍ個のディジタル信号に対するロールオフフィルタのイ
ンパルス応答を得るために、連続したｍ個のディジタル
信号を保持して並列に出力するデータ保持回路１２ａ，
１２ｂを設けると共に、データ保持回路１２ａ，１２ｂ
からのｍ個のディジタル信号に対応したインパルス応答
をオーバサンプリング符号として記憶したｍ個のＲＯＭ
１７を波形整形回路１６ａ，１６ｂに設けている。
【００２１】波形整形回路１６ａ，１６ｂから出力され
る波形整形信号は、変調回路１８ａ，１８ｂにそれぞれ
入力される。変調回路１８ａ，１８ｂは、それぞれｍ個
の乗算器（ミキサ）１９により構成される。変調回路１
８ａは波形整形回路１６ａからの波形整形信号と発振器
２０からの第１の搬送波信号を乗算することにより変調
を行い、また変調回路１８ｂは波形整形回路１６ｂから
の波形整形信号と発振器２０からの第１の搬送波信号を
π／２移相器２１に通して得られた第２の搬送波信号を
乗算することにより変調を行う。従って、変調回路１８
ａ，１８ｂは全体として直交変調器を構成している。搬
送波信号の波形は、好ましくは矩形波である。
る波形整形信号は、変調回路１８ａ，１８ｂにそれぞれ
入力される。変調回路１８ａ，１８ｂは、それぞれｍ個
の乗算器（ミキサ）１９により構成される。変調回路１
８ａは波形整形回路１６ａからの波形整形信号と発振器
２０からの第１の搬送波信号を乗算することにより変調
を行い、また変調回路１８ｂは波形整形回路１６ｂから
の波形整形信号と発振器２０からの第１の搬送波信号を
π／２移相器２１に通して得られた第２の搬送波信号を
乗算することにより変調を行う。従って、変調回路１８
ａ，１８ｂは全体として直交変調器を構成している。搬
送波信号の波形は、好ましくは矩形波である。
【００２２】変調回路１８ａから出力されるｍ個の変調
信号は、加算回路２２ａにより加算され、変調回路１８
ｂから出力されるｍ個の変調信号も、同様に加算回路２
２ｂにより加算される。加算回路２２ａ，２２ｂから出
力される加算信号は、フィルタ（一般にはバンドパスフ
ィルタ）２３ａ，２３ｂにそれぞれ入力されることによ
り、変調回路１８ａ，１８ｂで発生した帯域外の不要成
分である高周波成分が除去される。フィルタ２２ａ，２
２ｂの出力信号は、加算器２４で合成されて最終的なＱ
ＰＳＫ信号となる。
信号は、加算回路２２ａにより加算され、変調回路１８
ｂから出力されるｍ個の変調信号も、同様に加算回路２
２ｂにより加算される。加算回路２２ａ，２２ｂから出
力される加算信号は、フィルタ（一般にはバンドパスフ
ィルタ）２３ａ，２３ｂにそれぞれ入力されることによ
り、変調回路１８ａ，１８ｂで発生した帯域外の不要成
分である高周波成分が除去される。フィルタ２２ａ，２
２ｂの出力信号は、加算器２４で合成されて最終的なＱ
ＰＳＫ信号となる。
【００２３】このようにマッピング回路１１、データ保
持回路１２ａ，１２ｂ、波形整形回路１６ａ，１６ｂ、
変調回路１８ａ，１８ｂ、加算回路２２ａ，２２ｂ、フ
ィルタ２３ａ，２３ｂおよび加算器２４によりＱＰＳＫ
信号発生装置が構成される。こうして発生されたＱＰＳ
Ｋ信号はパワーアンプ２５で増幅され、アンテナ２６に
より送信される。
持回路１２ａ，１２ｂ、波形整形回路１６ａ，１６ｂ、
変調回路１８ａ，１８ｂ、加算回路２２ａ，２２ｂ、フ
ィルタ２３ａ，２３ｂおよび加算器２４によりＱＰＳＫ
信号発生装置が構成される。こうして発生されたＱＰＳ
Ｋ信号はパワーアンプ２５で増幅され、アンテナ２６に
より送信される。
【００２４】従来のＱＰＳＫ信号発生装置では、複数の
ディジタル信号に対する有限のインパルス応答を加算す
る場合に、Ａ／Ｄ変換器の前段で信号の加算を行ってい
たためディジタル加算器が必要となり、その回路規模が
大きなものとなっていた。これに対し、本実施例によれ
ば波形整形信号がオーバサンプリング符号で表現される
ため、加算回路２２ａ，２２ｂをアナログ加算器により
構成することが可能であり、ディジタル加算器に比べて
遥かに回路規模を縮小することが可能となる。従って、
ＱＰＳＫ信号発生装置の小型化を図ることができる。
ディジタル信号に対する有限のインパルス応答を加算す
る場合に、Ａ／Ｄ変換器の前段で信号の加算を行ってい
たためディジタル加算器が必要となり、その回路規模が
大きなものとなっていた。これに対し、本実施例によれ
ば波形整形信号がオーバサンプリング符号で表現される
ため、加算回路２２ａ，２２ｂをアナログ加算器により
構成することが可能であり、ディジタル加算器に比べて
遥かに回路規模を縮小することが可能となる。従って、
ＱＰＳＫ信号発生装置の小型化を図ることができる。
【００２５】さらに、従来のＱＰＳＫ信号発生装置で
は、変調回路の入力信号はアナログ信号であるため、変
調回路にアナログ特性の優れたものが必要であった。一
方、本実施例では波形整形回路１６ａ，１６ｂから出力
する波形整形信号のオーバサンプリング符号として１ビ
ット符号を用いることにより、変調回路１８ａ，１８ｂ
の入力は１ビット符号となる。従って、搬送波信号に矩
形波を用いれば、変調回路をＭＯＳトランジスタ等によ
るスイッチを主体として構成することが可能となり、Ｑ
ＰＳＫ信号の変調精度に対するアナログ回路の素子精度
の影響を低減することができる。
は、変調回路の入力信号はアナログ信号であるため、変
調回路にアナログ特性の優れたものが必要であった。一
方、本実施例では波形整形回路１６ａ，１６ｂから出力
する波形整形信号のオーバサンプリング符号として１ビ
ット符号を用いることにより、変調回路１８ａ，１８ｂ
の入力は１ビット符号となる。従って、搬送波信号に矩
形波を用いれば、変調回路をＭＯＳトランジスタ等によ
るスイッチを主体として構成することが可能となり、Ｑ
ＰＳＫ信号の変調精度に対するアナログ回路の素子精度
の影響を低減することができる。
【００２６】ここで、変調回路１８ａ，１８ｂから出力
される変調信号を電圧信号で表現すれば、加算回路２２
ａ，２２ｂは電圧加算器となるが、変調信号を電流信号
で表現すれば、加算回路２２ａ，２２ｂはその入力線
（変調回路１８ａ，１８ｂの出力線）を結線するだけ
で、変調信号である電流信号の加算を行うことができ
る。この場合、加算回路２２ａ，２２ｂは単なる結線の
みで実現され、電圧加算器のような特別なハードウェア
回路は不要となるため、ＱＰＳＫ信号発生装置の構成を
さらに簡略化することができる。
される変調信号を電圧信号で表現すれば、加算回路２２
ａ，２２ｂは電圧加算器となるが、変調信号を電流信号
で表現すれば、加算回路２２ａ，２２ｂはその入力線
（変調回路１８ａ，１８ｂの出力線）を結線するだけ
で、変調信号である電流信号の加算を行うことができ
る。この場合、加算回路２２ａ，２２ｂは単なる結線の
みで実現され、電圧加算器のような特別なハードウェア
回路は不要となるため、ＱＰＳＫ信号発生装置の構成を
さらに簡略化することができる。
【００２７】次に、本発明の他の実施例を説明する。な
お、以下の実施例では図１と同一または相対応する部分
に同一符号を付して、相違点を中心に説明する。 （実施例２）図２に、本実施例によるＱＰＳＫ信号発生
装置を含む送信装置の構成を示す。本実施例では、図１
における加算回路２２ａ，２２ｂを一つの加算回路２２
に一体化している。これに伴い、図１におけるフィルタ
２３ａ，２３ｂを一つのフィルタ２３にまとめることが
できる。この場合も、変調回路１８ａ，１８ｂから出力
される変調信号を電流信号とすることにより、加算回路
２２を結線による電流加算で実現することができる。
お、以下の実施例では図１と同一または相対応する部分
に同一符号を付して、相違点を中心に説明する。 （実施例２）図２に、本実施例によるＱＰＳＫ信号発生
装置を含む送信装置の構成を示す。本実施例では、図１
における加算回路２２ａ，２２ｂを一つの加算回路２２
に一体化している。これに伴い、図１におけるフィルタ
２３ａ，２３ｂを一つのフィルタ２３にまとめることが
できる。この場合も、変調回路１８ａ，１８ｂから出力
される変調信号を電流信号とすることにより、加算回路
２２を結線による電流加算で実現することができる。
【００２８】（実施例３）図３に、本実施例によるＱＰ
ＳＫ信号発生装置の構成を示す。図３ではＩチャネル信
号発生器の部分のみ示しているが、Ｑチャネル信号発生
器も同様である。本実施例では、図３（ａ）に示すよう
に変調回路１８ａと加算回路２２ａとの間に、または図
３（ｂ）に示すように波形整形回路１６ａと変調回路１
８ａとの間に、Ｄ／Ａ変換器２４を挿入している。本実
施例の構成は、波形整形回路１６ａから出力される波形
整形信号が典型的なオーバサンプリング符号のような１
ビット符号のみでなく、２ビットまたは３ビット符号と
いった比較的少数の複数ビットの符号で表現されている
場合にも有効である。なお、図１に示した実施例は波形
整形信号が１ビット符号であり、Ｄ／Ａ変換器２４とし
て１ビットＤ／Ａ変換器を用いた場合に相当する。その
場合、通常の意味でのＤ／Ａ変換器は省略することがで
きるため、図１では省略して示している。
ＳＫ信号発生装置の構成を示す。図３ではＩチャネル信
号発生器の部分のみ示しているが、Ｑチャネル信号発生
器も同様である。本実施例では、図３（ａ）に示すよう
に変調回路１８ａと加算回路２２ａとの間に、または図
３（ｂ）に示すように波形整形回路１６ａと変調回路１
８ａとの間に、Ｄ／Ａ変換器２４を挿入している。本実
施例の構成は、波形整形回路１６ａから出力される波形
整形信号が典型的なオーバサンプリング符号のような１
ビット符号のみでなく、２ビットまたは３ビット符号と
いった比較的少数の複数ビットの符号で表現されている
場合にも有効である。なお、図１に示した実施例は波形
整形信号が１ビット符号であり、Ｄ／Ａ変換器２４とし
て１ビットＤ／Ａ変換器を用いた場合に相当する。その
場合、通常の意味でのＤ／Ａ変換器は省略することがで
きるため、図１では省略して示している。
【００２９】図４および図５は、波形整形信号が１ビッ
ト符号の場合の１ビットＤ／Ａ変換器２４の具体例であ
る。図４に示すＤ／Ａ変換器は、インバータ４１と抵抗
素子４２とで構成される。図５に示すＤ／Ａ変換器は、
差動増幅回路５０により構成される。差動増幅回路５０
の各々は、ソース（またはエミッタ）共通接続された差
動対トランジスタ５１，５２と、共通ソース（または共
通エミッタ）に接続された電流源５３とからなり、差動
対トランジスタ５１，５２のゲート（またはベース）に
は入力１，２として差動信号が与えられ、ドレイン（ま
たはコレクタ）から差動信号の形で出力が取り出され
る。
ト符号の場合の１ビットＤ／Ａ変換器２４の具体例であ
る。図４に示すＤ／Ａ変換器は、インバータ４１と抵抗
素子４２とで構成される。図５に示すＤ／Ａ変換器は、
差動増幅回路５０により構成される。差動増幅回路５０
の各々は、ソース（またはエミッタ）共通接続された差
動対トランジスタ５１，５２と、共通ソース（または共
通エミッタ）に接続された電流源５３とからなり、差動
対トランジスタ５１，５２のゲート（またはベース）に
は入力１，２として差動信号が与えられ、ドレイン（ま
たはコレクタ）から差動信号の形で出力が取り出され
る。
【００３０】（実施例４）図６に、図１中に示したデー
タ保持回路１２ａ，１２ｂの変形例を示す。このデータ
保持回路は、（ｍ−１）個のｎビットのメモリ６１−１
〜６１−４を縦続接続して構成される。各々のメモリに
保持されたＩ信号またはＱ信号を構成するｎビットデー
タは、波形整形回路１６ａ，１６ｂに出力されると同時
に、基準クロック信号に応答して順次後段のメモリに転
送される。
タ保持回路１２ａ，１２ｂの変形例を示す。このデータ
保持回路は、（ｍ−１）個のｎビットのメモリ６１−１
〜６１−４を縦続接続して構成される。各々のメモリに
保持されたＩ信号またはＱ信号を構成するｎビットデー
タは、波形整形回路１６ａ，１６ｂに出力されると同時
に、基準クロック信号に応答して順次後段のメモリに転
送される。
【００３１】Ｉ信号またはＱ信号として、ｎビットデー
タからなる信号Ａ，Ｂ，Ｃ，Ｄが順次入力される場合を
考えると、まず信号Ａが出力端子６２−０から出力さ
れ、次の基準クロック信号で信号Ａがメモリ６１−１の
出力端子６２−１から、信号Ｂが出力端子６２−０から
それぞれ出力される。次の基準クロック信号では、信号
Ａがメモリ６１−２の出力端子６２−２から、信号Ｂが
メモリ６１−１の出力端子６２−１から、信号Ｃが出力
端子６２−０からそれぞれ出力される。さらに次の基準
クロック信号では、信号Ａがメモリ６１−３の出力端子
６２−３から、信号Ｂがメモリ６１−２の出力端子６２
−２から、信号Ｃがメモリ６１−１の出力端子６１−２
から、信号Ｄが出力端子６２−０からそれぞれ出力され
る。
タからなる信号Ａ，Ｂ，Ｃ，Ｄが順次入力される場合を
考えると、まず信号Ａが出力端子６２−０から出力さ
れ、次の基準クロック信号で信号Ａがメモリ６１−１の
出力端子６２−１から、信号Ｂが出力端子６２−０から
それぞれ出力される。次の基準クロック信号では、信号
Ａがメモリ６１−２の出力端子６２−２から、信号Ｂが
メモリ６１−１の出力端子６２−１から、信号Ｃが出力
端子６２−０からそれぞれ出力される。さらに次の基準
クロック信号では、信号Ａがメモリ６１−３の出力端子
６２−３から、信号Ｂがメモリ６１−２の出力端子６２
−２から、信号Ｃがメモリ６１−１の出力端子６１−２
から、信号Ｄが出力端子６２−０からそれぞれ出力され
る。
【００３２】このように図６のデータ保持回路によれ
ば、同じ信号が異なる出力端子６２−０〜６２−４から
順次出力され、結果的に入力された時系列信号であるＩ
信号またはＱ信号がｍ個（ｎ×ｍビット）ずつ並列に出
力されることになる。従って、図６のデータ保持回路を
用いた場合には、図１中の波形整形回路１６ａ，１６ｂ
の構成をより簡単にすることができる。
ば、同じ信号が異なる出力端子６２−０〜６２−４から
順次出力され、結果的に入力された時系列信号であるＩ
信号またはＱ信号がｍ個（ｎ×ｍビット）ずつ並列に出
力されることになる。従って、図６のデータ保持回路を
用いた場合には、図１中の波形整形回路１６ａ，１６ｂ
の構成をより簡単にすることができる。
【００３３】すなわち、図１中に示したデータ保持回路
１２ａ，１２ｂの場合、波形整形回路１６ａ，１６ｂを
構成するｍ個のＲＯＭ１７に、信号Ａ，Ｂ，Ｃ，Ｄ，…
の全てに対するディジタルロールオフフィルタのインパ
ルス応答に対応したオーバサンプリング符号を記憶する
必要がある。これに対して、図６の構成のデータ保持回
路１２ａ，１２ｂの場合、同じ入力信号が異なる出力端
子から繰り返し出力されるため、波形整形回路１６ａ，
１６ｂを構成するｍ個のＲＯＭ１７には、同じ入力信号
に対するディジタルロールオフフィルタのインパルス応
答のうち、一定時間分の異なるｍ／１の区間にウインド
ウをかけて得られた一部のインパルス応答をオーバサン
プリングしたデータをそれぞれ記憶させておけばよい。
従って、図６のデータ保持回路の構成によれば、波形整
形回路１６ａ，１６ｂを構成するＲＯＭ１７の容量を１
／ｍに減少させることができる。
１２ａ，１２ｂの場合、波形整形回路１６ａ，１６ｂを
構成するｍ個のＲＯＭ１７に、信号Ａ，Ｂ，Ｃ，Ｄ，…
の全てに対するディジタルロールオフフィルタのインパ
ルス応答に対応したオーバサンプリング符号を記憶する
必要がある。これに対して、図６の構成のデータ保持回
路１２ａ，１２ｂの場合、同じ入力信号が異なる出力端
子から繰り返し出力されるため、波形整形回路１６ａ，
１６ｂを構成するｍ個のＲＯＭ１７には、同じ入力信号
に対するディジタルロールオフフィルタのインパルス応
答のうち、一定時間分の異なるｍ／１の区間にウインド
ウをかけて得られた一部のインパルス応答をオーバサン
プリングしたデータをそれぞれ記憶させておけばよい。
従って、図６のデータ保持回路の構成によれば、波形整
形回路１６ａ，１６ｂを構成するＲＯＭ１７の容量を１
／ｍに減少させることができる。
【００３４】（実施例５）図７に、本実施例によるＱＰ
ＳＫ信号発生装置の要部の構成を示す。本実施例では、
入力の時系列ディジタル信号は図１中に示したマッピン
グ回路１１によりＱＰＳＫ信号を構成するＩ信号および
Ｑ信号に変換された後、Ｉ，Ｑチャネル毎にアドレス発
生回路７１に入力される。アドレス発生回路７１は入力
のＩ信号またはＱ信号の種々の組み合わせに対応したア
ドレス信号を発生し、ＲＯＭ７２に供給する。ＲＯＭ７
２は、Ｉ信号またはＱ信号に対するディジタルロールオ
フフィルタのインパルス応答のデータを記憶しており、
アドレス発生回路７１からのアドレス信号に従ってＩ信
号またはＱ信号に対応したインパルス応答のデータが読
み出される。ＲＯＭ７３から読み出されたインパルス応
答のデータは、Ｄ／Ａ変換器７３でアナログ信号に変換
された後、変調回路を構成する乗算器７４に入力され、
搬送波信号と乗じられて変調される。乗算器７４から出
力される変調信号は、図１と同様にフィルタ２３ａまた
は２３ｂによって帯域外の不要成分が除去されることに
より、ＱＰＳＫ信号となる。
ＳＫ信号発生装置の要部の構成を示す。本実施例では、
入力の時系列ディジタル信号は図１中に示したマッピン
グ回路１１によりＱＰＳＫ信号を構成するＩ信号および
Ｑ信号に変換された後、Ｉ，Ｑチャネル毎にアドレス発
生回路７１に入力される。アドレス発生回路７１は入力
のＩ信号またはＱ信号の種々の組み合わせに対応したア
ドレス信号を発生し、ＲＯＭ７２に供給する。ＲＯＭ７
２は、Ｉ信号またはＱ信号に対するディジタルロールオ
フフィルタのインパルス応答のデータを記憶しており、
アドレス発生回路７１からのアドレス信号に従ってＩ信
号またはＱ信号に対応したインパルス応答のデータが読
み出される。ＲＯＭ７３から読み出されたインパルス応
答のデータは、Ｄ／Ａ変換器７３でアナログ信号に変換
された後、変調回路を構成する乗算器７４に入力され、
搬送波信号と乗じられて変調される。乗算器７４から出
力される変調信号は、図１と同様にフィルタ２３ａまた
は２３ｂによって帯域外の不要成分が除去されることに
より、ＱＰＳＫ信号となる。
【００３５】アドレス発生回路３１は、図８に示すよう
に縦続接続された複数の遅延素子（メモリ）ＤＬからな
るシフトレジスタ８１とアドレス変換回路（カウンタ）
８２により構成され、シフトレジスタ８１の初段の遅延
素子にＩ信号またはＱ信号が入力される。アドレス変換
回路８２は、各遅延素子ＤＬに蓄積された信号の組み合
わせに対応したアドレス信号を出力する。
に縦続接続された複数の遅延素子（メモリ）ＤＬからな
るシフトレジスタ８１とアドレス変換回路（カウンタ）
８２により構成され、シフトレジスタ８１の初段の遅延
素子にＩ信号またはＱ信号が入力される。アドレス変換
回路８２は、各遅延素子ＤＬに蓄積された信号の組み合
わせに対応したアドレス信号を出力する。
【００３６】ＱＰＳＫ信号は、Ｉ信号またはＱ信号の種
々の組み合わせに対するディジタルロールオフフィルタ
のインパルス応答の和（重ね合わせ）として表わされ
る。この実施例では、ＲＯＭ７２にＩ信号またはＱ信号
の各組み合わせに対応したインパルス応答の和が記憶さ
れており、アドレス発生回路７１からのアドレス信号に
従ってＲＯＭ７２の内容が読み出される。これにより、
図１中のデータ保持回路１２ａまたは１２ｂと、波形整
形回路１６ａまたは１６ｂの機能を１個のＲＯＭ７２に
よって実現することができ、構成がさらに簡単となる。
々の組み合わせに対するディジタルロールオフフィルタ
のインパルス応答の和（重ね合わせ）として表わされ
る。この実施例では、ＲＯＭ７２にＩ信号またはＱ信号
の各組み合わせに対応したインパルス応答の和が記憶さ
れており、アドレス発生回路７１からのアドレス信号に
従ってＲＯＭ７２の内容が読み出される。これにより、
図１中のデータ保持回路１２ａまたは１２ｂと、波形整
形回路１６ａまたは１６ｂの機能を１個のＲＯＭ７２に
よって実現することができ、構成がさらに簡単となる。
【００３７】本実施例においても、ＲＯＭ７２に記憶す
るディジタルロールオフフィルタのインパルス応答を典
型的なオーバサンプリング符号のような１ビットデータ
とすることで、Ｄ／Ａ変換器７３を１ビットＤ／Ａ変換
器とすることができる。
るディジタルロールオフフィルタのインパルス応答を典
型的なオーバサンプリング符号のような１ビットデータ
とすることで、Ｄ／Ａ変換器７３を１ビットＤ／Ａ変換
器とすることができる。
【００３８】（実施例６）図９に、本実施例によるＱＰ
ＳＫ信号発生装置の要部の構成を示す。入力の時系列デ
ィジタル信号は、図１中に示したマッピング回路１１に
よりＱＰＳＫ信号を構成するＩ信号およびＱ信号に変換
された後、Ｉ，Ｑチャネル毎にアドレス発生回路９１に
入力される。アドレス発生回路９１は、入力されたＩ信
号系列またはＱ信号系列に応じた複数のアドレス信号を
順次選択的に発生し、ＲＯＭ９２に供給する。ＲＯＭ９
２には、種々のＩ信号またはＱ信号に対応したディジタ
ルロールオフフィルタのインパルス応答のデータが記憶
されている。
ＳＫ信号発生装置の要部の構成を示す。入力の時系列デ
ィジタル信号は、図１中に示したマッピング回路１１に
よりＱＰＳＫ信号を構成するＩ信号およびＱ信号に変換
された後、Ｉ，Ｑチャネル毎にアドレス発生回路９１に
入力される。アドレス発生回路９１は、入力されたＩ信
号系列またはＱ信号系列に応じた複数のアドレス信号を
順次選択的に発生し、ＲＯＭ９２に供給する。ＲＯＭ９
２には、種々のＩ信号またはＱ信号に対応したディジタ
ルロールオフフィルタのインパルス応答のデータが記憶
されている。
【００３９】アドレス発生回路９１からのアドレス信号
に従ってＲＯＭ９２から読み出されたインパルス応答の
データは、データ保持回路９３を構成する複数のメモリ
（例えばラッチ）９４に保持される。データ保持回路９
３からは、アドレス発生回路９１によりアドレス指定さ
れたメモリに保持されているデータが読み出され、変調
回路を構成する複数の乗算器９５に入力され、搬送波信
号と乗じられて変調される。乗算器９５から出力される
複数の変調信号は、Ｄ／Ａ変換器９６でアナログ信号に
変換された後、図１と同様に加算回路２２ａまたは２２
ｂで加算されることによりインパルス応答が重畳された
変調信号となり、さらにフィルタ２３ａまたは２３ｂに
よって帯域外の不要成分が除去されることにより、ＱＰ
ＳＫ信号となる。
に従ってＲＯＭ９２から読み出されたインパルス応答の
データは、データ保持回路９３を構成する複数のメモリ
（例えばラッチ）９４に保持される。データ保持回路９
３からは、アドレス発生回路９１によりアドレス指定さ
れたメモリに保持されているデータが読み出され、変調
回路を構成する複数の乗算器９５に入力され、搬送波信
号と乗じられて変調される。乗算器９５から出力される
複数の変調信号は、Ｄ／Ａ変換器９６でアナログ信号に
変換された後、図１と同様に加算回路２２ａまたは２２
ｂで加算されることによりインパルス応答が重畳された
変調信号となり、さらにフィルタ２３ａまたは２３ｂに
よって帯域外の不要成分が除去されることにより、ＱＰ
ＳＫ信号となる。
【００４０】本実施例によると、１個のＲＯＭ９２に種
々のＩ信号またはＱ信号に対応したディジタルロールオ
フフィルタのインパルス応答を記憶させ、入力のＩ信号
系列またはＱ信号系列に対応してアドレス発生回路１９
でＲＯＭ９２のアドレス切り替えを行って、入力のＩ信
号系列またはＱ信号系列に対するインパルス応答のデー
タを順次読み出すため、ＲＯＭ９２の記憶容量は図１の
実施例における波形整形回路１６ａ，１６ｂを構成する
複数のＲＯＭ１７の１個の記憶容量と同程度でよい。従
って、１つのＲＯＭ１７に１つのインパルス応答データ
を対応させる図１の実施例に比較して、ＲＯＭ容量の有
効活用を図ることができる。
々のＩ信号またはＱ信号に対応したディジタルロールオ
フフィルタのインパルス応答を記憶させ、入力のＩ信号
系列またはＱ信号系列に対応してアドレス発生回路１９
でＲＯＭ９２のアドレス切り替えを行って、入力のＩ信
号系列またはＱ信号系列に対するインパルス応答のデー
タを順次読み出すため、ＲＯＭ９２の記憶容量は図１の
実施例における波形整形回路１６ａ，１６ｂを構成する
複数のＲＯＭ１７の１個の記憶容量と同程度でよい。従
って、１つのＲＯＭ１７に１つのインパルス応答データ
を対応させる図１の実施例に比較して、ＲＯＭ容量の有
効活用を図ることができる。
【００４１】この場合、データ保持回路９３のメモリ９
４には、入力されたＩ信号系列またはＱ信号系列に対応
した複数のインパルス応答データがそれぞれ個別に蓄積
され、クロック信号により並列に読み出される。また、
複数のインパルス応答に対応したＲＯＭテーブルを求め
て蓄積し、アドレス指定に従ってインパルス応答データ
を選択的に出力することができる。
４には、入力されたＩ信号系列またはＱ信号系列に対応
した複数のインパルス応答データがそれぞれ個別に蓄積
され、クロック信号により並列に読み出される。また、
複数のインパルス応答に対応したＲＯＭテーブルを求め
て蓄積し、アドレス指定に従ってインパルス応答データ
を選択的に出力することができる。
【００４２】なお、本実施例ではデータ保持回路９３を
ＲＯＭ９２に記憶されたインパルス応答のデータを保持
するように配置したが、入力であるＩ信号系列またはＱ
信号系列を保持するように配置してもよく、またＤ／Ａ
変換した後のアナログデータを保持するように配置する
こともできる。
ＲＯＭ９２に記憶されたインパルス応答のデータを保持
するように配置したが、入力であるＩ信号系列またはＱ
信号系列を保持するように配置してもよく、またＤ／Ａ
変換した後のアナログデータを保持するように配置する
こともできる。
【００４３】（実施例７）図１０に、本実施例によるＱ
ＰＳＫ信号発生装置の要部の構成を示す。入力の時系列
ディジタル信号は、図１中に示したマッピング回路１１
によりＱＰＳＫ信号を構成するＩ信号およびＱ信号に変
換された後、Ｉ信号処理回路およびＱ信号処理回路に入
力される。
ＰＳＫ信号発生装置の要部の構成を示す。入力の時系列
ディジタル信号は、図１中に示したマッピング回路１１
によりＱＰＳＫ信号を構成するＩ信号およびＱ信号に変
換された後、Ｉ信号処理回路およびＱ信号処理回路に入
力される。
【００４４】Ｉ信号処理回路またはＱ信号処理回路にお
いて、入力のＩ信号またはＱ信号は縦続接続された複数
の遅延素子１０１により順次遅延される。また、入力の
Ｉ信号またはＱ信号と各遅延素子１０１の出力は複数の
ＲＯＭ１０２にアドレス信号としてそれぞれ入力され
る。ＲＯＭ１０２には、種々のＩ信号またはＱ信号に対
するディジタルロールオフフィルタのインパルス応答が
記憶されている。
いて、入力のＩ信号またはＱ信号は縦続接続された複数
の遅延素子１０１により順次遅延される。また、入力の
Ｉ信号またはＱ信号と各遅延素子１０１の出力は複数の
ＲＯＭ１０２にアドレス信号としてそれぞれ入力され
る。ＲＯＭ１０２には、種々のＩ信号またはＱ信号に対
するディジタルロールオフフィルタのインパルス応答が
記憶されている。
【００４５】Ｉ，Ｑ信号系列に対するディジタルロール
オフフィルタのインパルス応答は、図１１に示されるよ
うに互いに重複した部分を持つ。そこで、本実施例では
インパルス応答波形が複数の部分に分割されてＲＯＭ１
０２に別々に記憶される。すなわち、入力のＩ信号また
はＱ信号が遅延素子１０１を介して複数の部分に分割さ
れ、これらがＲＯＭ１０２にそれぞれアドレス信号とし
て入力されることによって、ＲＯＭ１０２からインパル
ス応答の各部分が個別に読み出される。
オフフィルタのインパルス応答は、図１１に示されるよ
うに互いに重複した部分を持つ。そこで、本実施例では
インパルス応答波形が複数の部分に分割されてＲＯＭ１
０２に別々に記憶される。すなわち、入力のＩ信号また
はＱ信号が遅延素子１０１を介して複数の部分に分割さ
れ、これらがＲＯＭ１０２にそれぞれアドレス信号とし
て入力されることによって、ＲＯＭ１０２からインパル
ス応答の各部分が個別に読み出される。
【００４６】これらのＲＯＭ１０２から読み出された信
号は、変調回路を構成する複数の乗算器１０３によりそ
れぞれ変調され、さらに重み付け回路１０４において所
定の重み係数がそれぞれ乗ぜられる。重み付け回路１０
４からの重み付けされた複数の変調信号は、Ｄ／Ａ変換
器１０５によりアナログ信号に変換された後、図１と同
様に加算回路２２ａまたは２２ｂで加算され、さらにフ
ィルタ２３ａまたは２３ｂによって不要成分が除去され
ることにより、ＱＰＳＫ信号となる。
号は、変調回路を構成する複数の乗算器１０３によりそ
れぞれ変調され、さらに重み付け回路１０４において所
定の重み係数がそれぞれ乗ぜられる。重み付け回路１０
４からの重み付けされた複数の変調信号は、Ｄ／Ａ変換
器１０５によりアナログ信号に変換された後、図１と同
様に加算回路２２ａまたは２２ｂで加算され、さらにフ
ィルタ２３ａまたは２３ｂによって不要成分が除去され
ることにより、ＱＰＳＫ信号となる。
【００４７】この実施例では、図１１に示されるインパ
ルス応答波形の振幅に応じて重み付け回路１０４の重み
係数αｉ（ｉ＝１，２，…，ｎ）が可変的に設定され
る。すなわち、インパルス応答波形の振幅の小さい部分
ではαｉが小さく設定され、逆に振幅が大きい部分では
αｉが大きく設定される。そして、この重み付けに対応
してＲＯＭ１０２に記憶させるインパルス応答のデータ
を１／αｉ倍しておく。このようにすることにより、量
子化ノイズの影響を低減できる。すなわち、入力される
ロールオフフィルタのインパルス応答は、図１１に示し
たようにデータの両端で小さく、中央で大きい振幅を持
つ信号である。ΔΣ変調では、この信号を２値のみで表
現する。従って、この２値とロールオフフィルタのイン
パルス応答信号との差が量子化ノイズとなる。そこで、
信号に応じて上記の２値の大きさを変化させて信号振幅
に近付けることにより、量子化ノイズを低減することが
できる。
ルス応答波形の振幅に応じて重み付け回路１０４の重み
係数αｉ（ｉ＝１，２，…，ｎ）が可変的に設定され
る。すなわち、インパルス応答波形の振幅の小さい部分
ではαｉが小さく設定され、逆に振幅が大きい部分では
αｉが大きく設定される。そして、この重み付けに対応
してＲＯＭ１０２に記憶させるインパルス応答のデータ
を１／αｉ倍しておく。このようにすることにより、量
子化ノイズの影響を低減できる。すなわち、入力される
ロールオフフィルタのインパルス応答は、図１１に示し
たようにデータの両端で小さく、中央で大きい振幅を持
つ信号である。ΔΣ変調では、この信号を２値のみで表
現する。従って、この２値とロールオフフィルタのイン
パルス応答信号との差が量子化ノイズとなる。そこで、
信号に応じて上記の２値の大きさを変化させて信号振幅
に近付けることにより、量子化ノイズを低減することが
できる。
【００４８】（実施例８）図１２に、本実施例によるＱ
ＰＳＫ信号発生装置の要部の構成を示す。図１０に示し
た実施例７との相違点のみ説明すると、本実施例におい
てはＲＯＭ１０２に種々のＩ信号またはＱ信号に対する
ディジタルロールオフフィルタのインパルス応答をΔΣ
変調器によって代表されるオーバサンプリング型変調器
によって変調された１ビットもしくは数ビットの信号と
して記憶している。
ＰＳＫ信号発生装置の要部の構成を示す。図１０に示し
た実施例７との相違点のみ説明すると、本実施例におい
てはＲＯＭ１０２に種々のＩ信号またはＱ信号に対する
ディジタルロールオフフィルタのインパルス応答をΔΣ
変調器によって代表されるオーバサンプリング型変調器
によって変調された１ビットもしくは数ビットの信号と
して記憶している。
【００４９】すなわち、図１４に示すインパルス応答波
形Ｓａが複数に分割され、分割された個々の波形Ｓｄが
△Σ変調データに変換されＲＯＭ１０２に記憶されてい
る。ＲＯＭ１０２は図１５に示すＩＱ平面上のＩ軸また
はＱ軸の値、つまり１、１／２1/2 、０、−１／２
1/2 、−１にそれぞれ対応する５つの記憶領域を有し、
これら記憶領域がＩ信号またはＱ信号によりアドレス指
定されることによって、Ｉ信号またはＱ信号に対応する
△Σ変調データが読み出される。
形Ｓａが複数に分割され、分割された個々の波形Ｓｄが
△Σ変調データに変換されＲＯＭ１０２に記憶されてい
る。ＲＯＭ１０２は図１５に示すＩＱ平面上のＩ軸また
はＱ軸の値、つまり１、１／２1/2 、０、−１／２
1/2 、−１にそれぞれ対応する５つの記憶領域を有し、
これら記憶領域がＩ信号またはＱ信号によりアドレス指
定されることによって、Ｉ信号またはＱ信号に対応する
△Σ変調データが読み出される。
【００５０】ＲＯＭ１０２に上述したような信号を記憶
することにより、乗算器１０３からの変調信号をアナロ
グ信号に変換するＤ／Ａ変換器１０６の回路規模が著し
く削減され、特にΔΣ変調データに１ビット符号を用い
た場合、１ビットＤ／Ａ変換器を用いることができ、そ
の効果は大きい。すなわち、１ビット符号を用いること
により、Ｄ／Ａ変換器１０６の出力符号長が１ビットと
なり、その回路規模が縮小するばかりでなく、Ｄ／Ａ変
換器１０６をスイッチ素子だけで構成でき、素子精度の
要求は原理上なくなる。このためＱＰＳＫ信号発生装置
をＬＳＩ上で容易に構成できる。また、オーバサンプリ
ング符号を用いているため、フィルタの性能に対する要
求も緩和される。
することにより、乗算器１０３からの変調信号をアナロ
グ信号に変換するＤ／Ａ変換器１０６の回路規模が著し
く削減され、特にΔΣ変調データに１ビット符号を用い
た場合、１ビットＤ／Ａ変換器を用いることができ、そ
の効果は大きい。すなわち、１ビット符号を用いること
により、Ｄ／Ａ変換器１０６の出力符号長が１ビットと
なり、その回路規模が縮小するばかりでなく、Ｄ／Ａ変
換器１０６をスイッチ素子だけで構成でき、素子精度の
要求は原理上なくなる。このためＱＰＳＫ信号発生装置
をＬＳＩ上で容易に構成できる。また、オーバサンプリ
ング符号を用いているため、フィルタの性能に対する要
求も緩和される。
【００５１】さらに、本実施例においても実施例７と同
様にインパルス応答波形に応じて重み付け回路１０４の
重み係数αｉを変え、インパルス応答波形の振幅の小さ
い部分ではαｉを小さく、逆に振幅が大きい部分ではα
ｉを大きく設定し、これに対応してＲＯＭ１０２に記憶
させるインパルス応答のデータを１／αｉ倍しておくこ
とにより、量子化ノイズの影響を低減できる。
様にインパルス応答波形に応じて重み付け回路１０４の
重み係数αｉを変え、インパルス応答波形の振幅の小さ
い部分ではαｉを小さく、逆に振幅が大きい部分ではα
ｉを大きく設定し、これに対応してＲＯＭ１０２に記憶
させるインパルス応答のデータを１／αｉ倍しておくこ
とにより、量子化ノイズの影響を低減できる。
【００５２】図１６に、このときのインパルス応答１つ
分に対応した出力波形の振幅変化の様子を示す。縦軸は
振幅、横軸は時間である。同図に示されるように、出力
波形の振幅変化は階段状の包絡線を示す。この図より明
らかなように、△Σ変調信号は量子化ノイズを大幅に低
減することができる。この理由は、先に図１１を用いて
説明した通りである。
分に対応した出力波形の振幅変化の様子を示す。縦軸は
振幅、横軸は時間である。同図に示されるように、出力
波形の振幅変化は階段状の包絡線を示す。この図より明
らかなように、△Σ変調信号は量子化ノイズを大幅に低
減することができる。この理由は、先に図１１を用いて
説明した通りである。
【００５３】従って、不要成分を除去するためのフィル
タ２３ａ，２３ｂに要求される特性は、特に急峻なフィ
ルタ特性である必要はない。 （実施例９）図１３に、本実施例によるＱＰＳＫ信号発
生装置の要部の構成を示す。本実施例では、１ビットＤ
／Ａ変換器１０６として図４または図５に示したような
電流出力型Ｄ／Ａ変換器を用い、これらＤ／Ａ変換器１
０６の電流出力を結線により加算することにより、加算
回路２２ａ，２２ｂを構成している。従って、加算回路
の回路規模をより小さくできる。なお、Ｄ／Ａ変換器１
０６として電圧出力型Ｄ／Ａ変換器を用い、その出力を
電圧−電流変換して結線により加算するようにしても同
様の効果が得られる。
タ２３ａ，２３ｂに要求される特性は、特に急峻なフィ
ルタ特性である必要はない。 （実施例９）図１３に、本実施例によるＱＰＳＫ信号発
生装置の要部の構成を示す。本実施例では、１ビットＤ
／Ａ変換器１０６として図４または図５に示したような
電流出力型Ｄ／Ａ変換器を用い、これらＤ／Ａ変換器１
０６の電流出力を結線により加算することにより、加算
回路２２ａ，２２ｂを構成している。従って、加算回路
の回路規模をより小さくできる。なお、Ｄ／Ａ変換器１
０６として電圧出力型Ｄ／Ａ変換器を用い、その出力を
電圧−電流変換して結線により加算するようにしても同
様の効果が得られる。
【００５４】また、Ｄ／Ａ変換器１０６が電流出力の場
合、加算回路２２ａ，２２ｂの出力に接続されるフィル
タ２３ａ，２３ｂを電流型としてもよいし、あるいはフ
ィルタ２３ａ，２３ｂを電圧型とし、加算回路２２ａ，
２２ｂの出力を電流−電圧変換した後にフィルタ２３
ａ，２３ｂに入力しても良い。
合、加算回路２２ａ，２２ｂの出力に接続されるフィル
タ２３ａ，２３ｂを電流型としてもよいし、あるいはフ
ィルタ２３ａ，２３ｂを電圧型とし、加算回路２２ａ，
２２ｂの出力を電流−電圧変換した後にフィルタ２３
ａ，２３ｂに入力しても良い。
【００５５】（実施例１０）以上の実施例で説明したＱ
ＰＳＫ信号発生装置においては、ノイズシェーピングに
よって帯域内の量子化ノイズを低減することが可能であ
るが、反面、帯域外ノイズが増大することになるため、
他信号への障害が問題となる場合がある。このような場
合に、他信号への影響を低減する実施例について図１
２、図１７および図１８を参照して以下に説明する。
ＰＳＫ信号発生装置においては、ノイズシェーピングに
よって帯域内の量子化ノイズを低減することが可能であ
るが、反面、帯域外ノイズが増大することになるため、
他信号への障害が問題となる場合がある。このような場
合に、他信号への影響を低減する実施例について図１
２、図１７および図１８を参照して以下に説明する。
【００５６】本実施例では、概略的にはある特定の周波
数帯域における雑音のレベルを抑圧するようなノイズシ
ェーピング特性を有するオーバサンプリング型変調器を
用いて、以上の実施例で述べたＲＯＭに記憶するインパ
ルス応答データを生成することにより、特定の周波数に
おける不要な雑音レベルを抑圧し、帯域外の不要成分を
除去するフィルタ２３ａ，２３ｂへの要求を緩和する。
数帯域における雑音のレベルを抑圧するようなノイズシ
ェーピング特性を有するオーバサンプリング型変調器を
用いて、以上の実施例で述べたＲＯＭに記憶するインパ
ルス応答データを生成することにより、特定の周波数に
おける不要な雑音レベルを抑圧し、帯域外の不要成分を
除去するフィルタ２３ａ，２３ｂへの要求を緩和する。
【００５７】図１７は、△Σ変調器の構成例を示したも
のであり、Ｘ入力端子１９１に接続される加算器１９２
と、直列に接続された複数の遅延回路、すなわち、Ｚ-1
回路１９３I 〜１９３N と、複数のα係数回路１９４I
〜１９４N と、複数のβ係数回路１９５I 〜１９５N
と、加算器１９６と、比較器１９７と、遅延回路１９８
とにより構成される。このような△Σ変調器は、他信号
に障害を与えては困る周波数に対してノイズを抑圧する
ようなノイズシェーピング特性を持つように構成され
る。
のであり、Ｘ入力端子１９１に接続される加算器１９２
と、直列に接続された複数の遅延回路、すなわち、Ｚ-1
回路１９３I 〜１９３N と、複数のα係数回路１９４I
〜１９４N と、複数のβ係数回路１９５I 〜１９５N
と、加算器１９６と、比較器１９７と、遅延回路１９８
とにより構成される。このような△Σ変調器は、他信号
に障害を与えては困る周波数に対してノイズを抑圧する
ようなノイズシェーピング特性を持つように構成され
る。
【００５８】図１７における入力ｘから出力ｙへの伝達
関数を ｙ＝ａ（ｚ）ｘ＋ｂ（ｚ）Ｑ と表す。ここで、Ｑは量子化器で発生する量子化ノイズ
である。このとき、障害を与えては困る周波数にｂ
（ｚ）が零点を持つようにα、βを設定することによ
り、上記のノイズシェーピング特性を持たせることがで
きる。例えば、４次の△Σ変調器の場合に２つの零点を
ｆｓ／ｍに設定するには、次式が成立するようにα、β
を設定すればよい。
関数を ｙ＝ａ（ｚ）ｘ＋ｂ（ｚ）Ｑ と表す。ここで、Ｑは量子化器で発生する量子化ノイズ
である。このとき、障害を与えては困る周波数にｂ
（ｚ）が零点を持つようにα、βを設定することによ
り、上記のノイズシェーピング特性を持たせることがで
きる。例えば、４次の△Σ変調器の場合に２つの零点を
ｆｓ／ｍに設定するには、次式が成立するようにα、β
を設定すればよい。
【００５９】
【数１】
【００６０】図１８に、６００ｋＨｚに零点を置いた場
合のノイズシェーピング特性を示した。同図から分かる
ように、障害を受ける周波数６００ｋＨｚ付近ではノイ
ズが減少している。従来は、ＱＰＳＫ信号発生装置に後
置したフィルタ（２３ａ，２３ｂに相当）によってこの
ノイズを十分抑圧する必要があったが、本実施例による
とフィルタ２３ａ，２３ｂの特性を緩和することが可能
となり、ＱＰＳＫ信号発生装置の小型化に貢献すること
ができる。
合のノイズシェーピング特性を示した。同図から分かる
ように、障害を受ける周波数６００ｋＨｚ付近ではノイ
ズが減少している。従来は、ＱＰＳＫ信号発生装置に後
置したフィルタ（２３ａ，２３ｂに相当）によってこの
ノイズを十分抑圧する必要があったが、本実施例による
とフィルタ２３ａ，２３ｂの特性を緩和することが可能
となり、ＱＰＳＫ信号発生装置の小型化に貢献すること
ができる。
【００６１】なお、上記実施例ではＱＰＳＫ信号発生装
置について説明したが、本発明はこれに限られるもので
はなく、２相または８相等のＰＳＫ信号その他の変調信
号を発生する装置にも適用でき、その変調信号形式は特
に限定されない。
置について説明したが、本発明はこれに限られるもので
はなく、２相または８相等のＰＳＫ信号その他の変調信
号を発生する装置にも適用でき、その変調信号形式は特
に限定されない。
【００６２】
【発明の効果】以上説明したように、本発明によれば従
来必要であった回路規模の大きなディジタル加算器が不
要となり、回路規模を縮小することが可能となる。ま
た、変調回路をスイッチのみで構成することが可能とな
り、回路素子に対する素子精度の要求が大幅に緩和され
る。これらにより、回路素子に対する素子精度の要求が
大幅に緩和されＶＬＳＩなどの実現が容易となり、歩留
まりの向上、ひいてはコストの低減が可能となる。
来必要であった回路規模の大きなディジタル加算器が不
要となり、回路規模を縮小することが可能となる。ま
た、変調回路をスイッチのみで構成することが可能とな
り、回路素子に対する素子精度の要求が大幅に緩和され
る。これらにより、回路素子に対する素子精度の要求が
大幅に緩和されＶＬＳＩなどの実現が容易となり、歩留
まりの向上、ひいてはコストの低減が可能となる。
【図面の簡単な説明】
【図１】 一実施例１に係る変調信号発生装置のブロッ
ク図
ク図
【図２】 実施例２に係る変調信号発生装置のブロック
図
図
【図３】 実施例３に係る変調信号発生装置のブロック
図
図
【図４】 電流出力型Ｄ／Ａ変換器の一例を示す回路図
【図５】 電流出力型Ｄ／Ａ変換器の他の例を示す回路
図
図
【図６】 実施例４に係る変調信号発生装置の要部の回
路図
路図
【図７】 実施例５に係る変調信号発生装置の要部のブ
ロック図
ロック図
【図８】 図７におけるアドレス発生回路の構成を示す
回路図
回路図
【図９】 実施例６に係る変調信号発生装置の要部のブ
ロック図
ロック図
【図１０】 実施例７に係る変調信号発生装置の要部の
ブロック図
ブロック図
【図１１】 インパルス応答波形を示す図
【図１２】 実施例８に係る変調信号発生装置の要部の
ブロック図
ブロック図
【図１３】 実施例９に係る変調信号発生装置の要部の
ブロック図
ブロック図
【図１４】 インパルス応答波形と△Σ変調信号波形を
示す図
示す図
【図１５】 ＩＱ平面を示す図
【図１６】 インパルス応答波形を示す図
【図１７】 実施例１０に係る変調信号発生装置を説明
するための△Σ変調器のブロック図
するための△Σ変調器のブロック図
【図１８】 ノイズシェーピング特性を示す図
【図１９】 従来のＱＰＳＫ信号発生装置のブロック図
【図２０】 ＩＱ平面を示す図
【図２１】 従来のＱＰＳＫ信号発生装置におけるディ
ジタルロールオフフィルタの構成を示す図
ジタルロールオフフィルタの構成を示す図
１０…入力端子 １１…マッピング
回路 １２ａ，１２ｂ…データ保持回路 １３…スイッチ １４…メモリ １５…基準クロッ
ク発生器 １６ａ，１６ｂ…波形整形回路 １７…ＲＯＭ １８ａ，１８ｂ…変調回路 １９…乗算器 ２０…局部発振器 ２１…π／２移相
器 ２２ａ，２２ｂ，２２…加算回路 ２３ａ，２３ｂ，
２３…フィルタ ２４…加算器 ２５…パワーアン
プ ２６…アンテナ ６１…メモリ ７１…アドレス発生回路 ７２…ＲＯＭ ７３…Ｄ／Ａ変換器 ７４…乗算器 ８１…シフトレジスタ ８２…アドレス変
換回路 ９１…アドレス発生回路 ９２…ＲＯＭ ９３…データ保持回路 ９４…メモリ ９５…乗算器 ９６…Ｄ／Ａ変換
器 １０１…遅延素子 １０２…ＲＯＭ １０３…乗算器 １０４…重み付け
回路 １０５…Ｄ／Ａ変換器 １０６…１ビット
Ｄ／Ａ変換器
回路 １２ａ，１２ｂ…データ保持回路 １３…スイッチ １４…メモリ １５…基準クロッ
ク発生器 １６ａ，１６ｂ…波形整形回路 １７…ＲＯＭ １８ａ，１８ｂ…変調回路 １９…乗算器 ２０…局部発振器 ２１…π／２移相
器 ２２ａ，２２ｂ，２２…加算回路 ２３ａ，２３ｂ，
２３…フィルタ ２４…加算器 ２５…パワーアン
プ ２６…アンテナ ６１…メモリ ７１…アドレス発生回路 ７２…ＲＯＭ ７３…Ｄ／Ａ変換器 ７４…乗算器 ８１…シフトレジスタ ８２…アドレス変
換回路 ９１…アドレス発生回路 ９２…ＲＯＭ ９３…データ保持回路 ９４…メモリ ９５…乗算器 ９６…Ｄ／Ａ変換
器 １０１…遅延素子 １０２…ＲＯＭ １０３…乗算器 １０４…重み付け
回路 １０５…Ｄ／Ａ変換器 １０６…１ビット
Ｄ／Ａ変換器
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/00 - 27/38
H04D 14/00
Claims (5)
- 【請求項１】時系列ディジタル信号を複数のディジタル
信号に分割して保持し、これら複数のディジタル信号を
並列に出力する保持手段と、 この保持手段から出力され得る複数のディジタル信号に
それぞれ対応する複数のオーバサンプリング符号を記憶
した記憶手段を有し、前記保持手段から出力された複数
のディジタル信号に対応したオーバサンプリング符号を
該記憶手段から読み出して波形整形信号として出力する
波形整形手段と、 この波形整形手段からの複数の波形整形信号を変調する
変調手段と、 この変調手段からの複数の変調信号を加算する加算手段
と、 この加算手段からの加算信号より不要成分を除去するフ
ィルタ手段とを具備することを特徴とする変調信号発生
装置。 - 【請求項２】時系列ディジタル信号を複数のディジタル
信号に分割して保持し、これら複数のディジタル信号を
並列に出力する保持手段と、 この保持手段から出力され得る複数のディジタル信号に
それぞれ対応する複数のオーバサンプリング符号を記憶
した記憶手段を有し、前記保持手段から出力された複数
のディジタル信号に対応したオーバサンプリング符号を
該記憶手段から読み出して波形整形信号として出力する
波形整形手段と、 この波形整形手段からの複数の波形整形信号を変調する
変調手段と、 この変調手段からの複数の変調信号に対して所定の重み
係数で重み付けを行う重み付け手段と、 この重み付け手段により重み付けが行われた複数の変調
信号を加算する加算手段と、 この加算手段からの加算信号より不要成分を除去するフ
ィルタ手段とを具備することを特徴とする変調信号発生
装置。 - 【請求項３】時系列ディジタル信号を複数のディジタル
信号に分割して保持し、これら複数のディジタル信号を
並列に出力する保持手段と、 この保持手段から出力され得る複数のディジタル信号に
それぞれ対応する複数のΔΣ変調データを記憶した記憶
手段を有し、前記保持手段から出力された複数のディジ
タル信号に対応したΔΣ変調データを該記憶手段から読
み出して波形整形信号として出力する波形整形手段と、 この波形整形手段からの複数の波形整形信号を変調する
変調手段と、 この変調手段からの複数の変調信号を加算する加算手段
と、 この加算手段からの加算信号より不要成分を除去するフ
ィルタ手段とを具備することを特徴とする変調信号発生
装置。 - 【請求項４】時系列ディジタル信号を複数のディジタル
信号に分割して保持し、これら複数のディジタル信号を
並列に出力する保持手段と、 この保持手段から出力され得る複数のディジタル信号に
それぞれ対応する複数のΔΣ変調データを記憶した記憶
手段を有し、前記保持手段から出力された複数のディジ
タル信号に対応したΔΣ変調データを該記憶手段から読
み出して波形整形信号として出力する波形整形手段と、 この波形整形手段からの複数の波形整形信号を変調する
変調手段と、 この変調手段からの複数の変調信号に対して所定の重み
係数で重み付けを行う重み付け手段と、 この重み付け手段により重み付けが行われた複数の変調
信号を加算する加算手段と、 この加算手段からの加算信号より不要成分を除去するフ
ィルタ手段とを具備することを特徴とする変調信号発生
装置。 - 【請求項５】時系列ディジタル信号を複数のディジタル
信号に分割して保持し、これら複数のディジタル信号を
並列に出力する保持手段と、 この保持手段から出力され得る複数のディジタル信号の
組み合わせにそれぞれ対応する複数のオーバサンプリン
グ符号を記憶した記憶手段を有し、前記保持手段から出
力された複数のディジタル信号の組み合わせに対応した
オーバサンプリング符号を該記憶手段から読み出して波
形整形信号として出力する波形整形手段と、 この波形整形手段からの波形整形信号を変調する変調手
段と、 この変調手段からの変調信号より不要成分を除去するフ
ィルタ手段とを具備することを特徴とする変調信号発生
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12777094A JP3373654B2 (ja) | 1994-06-09 | 1994-06-09 | 変調信号発生装置 |
| US08/461,972 US5590155A (en) | 1992-10-30 | 1995-06-05 | Equipment for generating a transmit signal from first and second digital signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12777094A JP3373654B2 (ja) | 1994-06-09 | 1994-06-09 | 変調信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07336402A JPH07336402A (ja) | 1995-12-22 |
| JP3373654B2 true JP3373654B2 (ja) | 2003-02-04 |
Family
ID=14968269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12777094A Expired - Fee Related JP3373654B2 (ja) | 1992-10-30 | 1994-06-09 | 変調信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3373654B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8217818B2 (en) | 2009-10-12 | 2012-07-10 | Electronics And Telecommunications Research Institute | Digital RF converter and RF converting method thereof |
| KR101377588B1 (ko) * | 2009-10-12 | 2014-03-25 | 한국전자통신연구원 | 디지털 ｒｆ 변환기 및 그 ｒｆ 변환 방법 |
-
1994
- 1994-06-09 JP JP12777094A patent/JP3373654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07336402A (ja) | 1995-12-22 |
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