JP3356816B2 - 半導体光電気変換装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体光電気変換装置に
関するもので、可視領域や赤外また紫外の光はもとより
特にはＸ線や放射線および荷電粒子のエネルギーを有す
る電磁波及び粒子測定に用いられるものに適用される。
半導体光電気変換装置とはフォトダイオード、フォトダ
イオードアレイ、フォトセンサ、マイクロストリップセ
ンサ、両面マイクロストリップセンサ、放射線センサ、
半導体フォトセンサ、半導体イメージセンサ装置、半導
体撮像装置等と称される半導体素子及び半導体集積回路
装置をさす。今、このような光や放射線を受けて信号を
出すことを検出すると称し、検出する部位を受光面領域
もしくはフォトセンサと称する、さらにその配列された
もので検出した信号を２次元的な情報（イメージ）とし
て取り出す装置をイメージセンサ装置と称する。

【０００２】

【従来の技術】従来、このような分野の技術としては、
図８に断面構造を示すごとく、第１導電型半導体基板た
るＮ型半導体基板８１に第２導電型半導体基板たるＰ⁺
型不純物領域８２を持つものが知られている。今、図示
するごとくＰ⁺ 型不純物領域８２の存在する側（面）を
表面と称するなら裏面には基板のＮ型より高い濃度のＮ
型不純物領域Ｎ⁺ 不純物領域８３がありＰ⁺ −Ｎ^- Ｎ⁺
よりなるキャリア発生手段としてＰＮ接合を形成する。
このＰＮ接合が受光領域すなわちフォトセンサとして動
作するものである。この受光領域で入射荷電粒子に対応
してキャリアを発生する。キャリアはＰＮ接合の空乏層
において主に発生する。それぞれのＰＮ接合はＳｉＯ₂
よりなる容量形成用絶縁膜たるゲート絶縁膜８４を介し
て電極、すなむち、アルミニウム（以下、Ａｌと称す
る）よりなるゲート電極８５からなるコンデンサと接続
している。このコンデンサは発生キャリアに対応した接
合電極の電位の変化を微分処理して出力端子に信号を出
すために設けられている。即ち、センサ出力現出手段で
ある。ゲート電極８５に生じた出力信号は、信号処理さ
れ荷電粒子をカウントする。以上のようなセンサは、入
射光の時間的強度変化を検出することができる。特に、
入射粒子数の少ない放射線検出器に適する。

【０００３】図１１は従来の半導体イメージセンサ装置
の模式的回路を示すブロック図であるが、前記Ｐ⁺ およ
びＮ⁺ 不純物領域とゲート電極で形成された読みだし用
コンデンサ容量ＣＧ１１１を介する形で出力端子１１３
に導かれ、例えば外部に接続されたアンプ１１２につな
がり、最終的にセンサ出力が読み出される。またフォト
ダイオードのＰ⁺ およびＮ⁺ はそれぞれ電圧バイアス用
抵抗ＲＢ１１４を介してそれぞれアノード１１６および
カソード１１５に導かれ、電源が印加される。電源から
供給される電圧バイアスとは図８に示す空乏層８６を形
成するためのものでありその大きさは検出すべき信号
（波長、エネルギー）やＮ半導体基板８１の比抵抗で決
定され、抵抗ＲＢ１１４も読みだすべき信号やコンデン
サ容量１１１との兼ね合いで決定されるが荷電粒子など
の検出のように非常に弱い信号の検出にはできるだけ大
きな値がよい。

【０００４】図９は従来の半導体イメージセンサ装置の
模式的平面図である。前記Ｐ⁺ 不純物領域８２およびＮ
⁺ 不純物領域８３がそれぞれ細長い短冊（以下、ストリ
ップと称する）で互いに例えば直角に交差する形で複数
個マトリックス状に配列されている（直角でなくある角
度で交差してもかまわない）、Ｐ⁺ Ｎ⁺ それぞれにつな
がっているバイアス用抵抗ＲＢ１１４は共通（コモン）
になりそれぞれアノード、カソードに取り出されるが、
出力端子１１３（パッド）はそれぞれストリップ分の数
となる。こうすることで入射する放射線や荷電粒子の信
号を２次元的情報として捕らえることができる半導体イ
メージセンサ装置である。

【０００５】図１０はＰ⁺ 不純物領域８２とゲート電極
８５よりなる１本分のＰ⁺ ストリップを示す模式的平面
図である。Ｐ⁺ およびＮ⁺ ストリップは本発明において
はほぼ同様の技術的背景をもつため以降Ｐ⁺ ストリップ
で説明を行っていく、Ｎ⁺ ストリップにおいても本発明
を同時に適用することはいうまでもない。また、半導体
基板はＮ型を例にとって説明しているがこれがＰ型であ
っても同様の技術的背景を有することは言うまでもな
い。

【０００６】

【発明が解決しようとする課題】従来の半導体光電気変
換装置は前述したような断面構造、平面構造をとってい
るが以下のような解決すべき課題があげられる。第１の
問題として、まずコンデンサを形成するゲート絶縁膜８
４の歩留りの問題があげられる。すなわち容量ＣＧ１１
１を形成するゲート絶縁膜８４は充分な耐圧を有し、で
きるだけ広い面積にわたって無欠陥である必要がある、
しかしながら従来の構造では少なからず欠陥がありいわ
ゆる歩留りは相当に悪いものであった。またそのため、
この種の半導体イメージセンサ装置は大面積を必要とす
る用途があるにもかかわらず全く作成することができな
いものもあった。

【０００７】第２の問題として、Ｐ⁺ 不純物領域８２と
Ｎ半導体基板８１で形成されるＰ⁺−Ｎ^- 接合における
接合容量ＣＪ８７と読みだし容量ＣＧ１１１の値の比率
（以下、容量比と称する）がある。この比率は感度を高
くする意味と応答を速くする意味においてできるだけ大
きく（ＣＧ＞ＣＪ）する必要があるにもかかわらず、ゲ
ート絶縁膜８４にＳｉＯ₂ を使用しているため一定の限
界があるという点である。すなわちＣＧを大きくするた
めＰ⁺ 不純物領域８２の面積を大きくすれば当然ＣＪも
その分大きくなり意味がないのは自明の理であるが、Ｃ
Ｇだけ大きくするためゲート絶縁膜８４を薄くすると耐
圧が低下し信号読み出しに必要な電圧バイアスがかけら
れなくなるという問題である。

【０００８】第３の問題として、本半導体イメージセン
サ装置は２次元情報を得るためＰ⁺ストリップとＮ⁺ ス
トリップが直交する両面装置であるという点である。す
なわち、製造工程が非常に複雑であるという点である。
このため、やはり歩留りの問題が発生する。

【０００９】第４の問題として、フォトセンサの単位要
素がライン状に形成されており、配線機能も兼ねたスト
リップ構造であるため、例えばストリップの１ヶ所不良
になるとそのＸならＸ、ＹならＹの１ラインの全座標す
べて不良になってしまうといういわゆる線欠陥になって
しまう点である。

【００１０】第５の問題として、ＰＮ接合をフォトセン
サに使用しているが信号利得（ゲイン）が小さくＳＮ比
を大きくとれないという点である。

【００１１】

【課題を解決するための手段】前記課題を解決するため
本発明では以下の手段を取った。第１の手段として、基
板の上に絶縁膜を介して設けられたコンデンサの上部電
極であるゲート電極８５にＡｌではなくＰＯＬＹ Ｓｉ
（多結晶シリコン膜）またはＷ（タングステン）Ｓｉ
（シリサイド)(ＷＳｉと書かれるが厳密にはＷ_x Ｓｉ_y
と組成は不定である）やＴｉ（チタン）Ｓｉ（シリサイ
ド)(Ｔｉ_x Ｓｉ_y ）のようなシリサイド系高融点金属膜
を使用するという方法である。図１に示すＰＯＬＹ Ｓ
ｉゲート電極１がＰＯＬＹ Ｓｉを用いたものである。
ゲート電極１真上に接続孔たるコンタクト孔２を設けて
出力端子１１３を有するるＡｌ電極３を合わせもつ構造
も同時に有効である。

【００１２】第２の手段として、コンデンサの絶縁膜で
あるゲート絶縁膜をＣＶＤ膜で形成する方法である。さ
らに、ＳｉＯ₂ １層構造でなく図３に示すごとくＳｉＯ
₂ ３１（最上層）−ＳｉＮ３２（シリコンーチッ化膜，
Ｓｉ_x Ｎ_y ）（中間層）−ＳｉＯ₂ ３３（最下層）のよ
うな複合多層構造とする方法である（以下、簡単のため
ＯＮＯ構造と称する）。なおかつ、最上層のＳｉＯ₂ ３
１を１０ｎｍ程度の薄いものとし、中層および最下層は
所望の電界強度および容量に応じて設定するものとす
る。

【００１３】第３の手段として、図４に示すごとくコン
デンサの電極であるゲート電極を第１のコンデンサ電極
であるゲート電極４１と第２のコンデンサ電極であるゲ
ート電極４２の２層構造の複数のコンデンサからなるも
のとするという方法である。第２のコンデンサ電極のゲ
ート電極４２は、図７に示すごとくコンタクト孔７２を
有しＡｌ電極７１を介してＰ⁺ 不純物領域８２に接続さ
れている。即ち、第１のコンデンサはＰ⁺ 拡散層８２と
電極４１との間に絶縁膜４３を介して設けられている。
第２のコンデンサは電極４１と電極４２との間に絶縁膜
４４を介して設けられている。第２のコンデンサの下部
電極である第１のゲート電極４１はコンタクト孔７３を
有し出力端子１１３を有するＡｌ電極３に接続される。
ここで、第１のゲート絶縁膜４３と第２のゲート絶縁膜
４４は前記ＯＮＯ構造を取ることも有効である。この
際、図６に示すごとく第２のゲート絶縁膜のＳｉＯ₂ ６
１はＳｉＯ₂ ３１と同じ厚み、ＳｉＮ６２はＳｉＮ３２
と同じ厚み、ＳｉＯ₂ ６３はＳｉＯ₂ ３３と同じ厚みと
する方法も有効である。さらに、Ｐ⁺ 不純物領域８２の
上の絶縁膜を利用したコンデンサを利用せずに、即ち、
第１のコンデンサを用いずに第２のコンデンサだけで構
成する方法がある。

【００１４】第４の手段として、図１１および図１２に
示すごとくフォトセンサの形状をストリップの替わりに
短小なもの（以下ピクセルと称する）とし、同一半導体
表面上に各座標に対して構造的に独立したピクセルを設
け、各々のピクセルを別の配線により電気的に接続して
配列するという方法である。

【００１５】第５の手段として、図１８に示すごとく各
ピクセル１２１毎にバイアス用抵抗ＲＢ１１４を設ける
という方法である。第６の手段として、フォトセンサを
ＰＮ接合でなく入射光によるキャリアを増幅する機能を
有する能動素子、いわゆるバイポーラトランジスタ又は
アバランシェダイオードとするという方法である。この
トランジスタはＰＯＬＹ Ｓｉエミッタで形成されＰＯ
ＬＹ Ｓｉエミッタ電極２１１上に読み出し用容量ＣＧ
１１１を有する。

【００１６】

【作用】前記、手段を取ることで以下の作用が得られ
る。第１の手段を取ることで以下の作用が得られる。す
なわち、Ａｌ膜の形成ではスパッタリングなどの手法が
とられるがその前処理において、多くの場合希釈ＨＦ酸
等を使用するが、下地ＳｉＯ₂ の欠陥を増加させてしま
う、またスパッタ中のＳｉＯ₂ への汚染が少なからず存
在するなどの不都合な点がある。これがゲート絶縁膜８
４の耐圧歩留り低下の原因となり得る。ＰＯＬＹ Ｓｉ
やＷＳｉを使用すると、それらの形成時の条件の違いか
らこのような劣化や汚染を大幅に避けられる。さらに、
センサをピクセル構造にした場合、各ピクセルの容量電
極としてＰＯＬＹ Ｓｉを形成し、各々のピクセルをＡ
ｌ配線で電気接続した二次元センサが可能になる。

【００１７】第２の手段を取ることで以下の作用が得ら
れる。すなわち、読みだしの容量比を大きくできるとい
う作用が得られる。第３の手段を取ることで以下の作用
が得られる。すなわち、読みだしの容量比をさらに必要
なだけ大きくできるという作用が得られる。

【００１８】第４の手段を取ることで以下の作用が得ら
れる。すなわち、両面装置ということでの製造工程の複
雑さを回避できるという作用と、したがって歩留りの向
上が可能であるという作用と、さらには製造工程の最終
段階で片面の研削が可能となり検出に必要な半導体基板
の厚みとすることができるという作用である。

【００１９】第５の手段を取ることで以下の作用が得ら
れる。すなわち、不良ピクセルがあったとしても不良な
のはその座標のピクセルだけで同一ラインに存在する他
へは影響しない、すなわち線欠陥にはなり得ないという
作用である。第６の手段を取ることで以下の作用が得ら
れる。すなわち、単位フォトセンサ要素あたりのゲイン
が向上しＳＮ比も向上するという作用である。

【００２０】

【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図１は本発明にかかる半導体光電気
変換装置の半導体イメージセンサ装置の第１の実施例を
示す模式的断面図である。Ｐ⁺ 型不純物領域８２とゲー
ト電極１を各々電極として、その間に絶縁膜８４を設け
たコンデンサが形成されている。また、Ｎ形半導体基板
８１とＰ⁺ 型不純物領域とによりＰＮダイオードを構成
している。ゲート絶縁膜８４上には従来のＡｌで形成さ
れたゲート電極に替わってＰＯＬＹ Ｓｉゲート電極１
が形成されている。このことの背景としてはまず、ＰＯ
ＬＹ Ｓｉはその形成条件がＡｌと大きく異なることが
あげられる。すなわち、Ａｌは通常スパッタリングなど
で形成されるがその前処理において希釈ＨＦ酸（フッ
酸）系の薬品による処理が必要である。このことがゲー
ト絶縁膜の品質を劣化させる第１の要因である、ゲート
絶縁膜ＳｉＯ₂ 膜のエッチング量（膜減り量）が大きく
ばらつき欠陥率を増加させるのである。また、スパッタ
リング中の汚染（アルカリイオン等々）も少なからず存
在する。

【００２１】このようにして、最終的にゲート絶縁膜の
耐圧歩留りの低下を来すのであるが、一方ＰＯＬＹ Ｓ
ｉの形成条件は通常減圧ＣＶＤ法など（以下、デポジッ
ション、デポと称する）が用いられており、前処理での
ゲート絶縁膜への劣化がまず無いのとデポ中の雰囲気が
減圧高温と圧倒的に清浄であるため汚染も非常に少ない
点が上げられる。したがって、ゲート絶縁膜は質、歩留
り共良好なＳｉＯ₂ 膜が得られることになる。ところ
が、Ａｌの抵抗率が例えば厚み１μｍ程度では約３０ｍ
Ω／□のシート抵抗となるのに対して、ＰＯＬＹ Ｓｉ
の抵抗率は例えば厚み数１００ｎｍでは数１０Ω／□の
シート抵抗になってしまう、このことが信号を読みだす
際の電気回路的に不具合を生じることがある。したがっ
て、図１のようにコンデンサの電極にのみ ＰＯＬＹ
Ｓｉ膜を用い、コンデンサの電極の電気的接続にはその
上に設けたＡｌ膜を用いることが好ましい。さらに、Ｗ
ＳｉやＴｉＳｉ等の高融点金属系のシリサイド膜を使用
することでシート抵抗は数Ω／□程度以下にすることも
可能である、この場合ゲート絶縁膜の質としてはＰＯＬ
Ｙ Ｓｉを使用した場合とほぼ同様の良好なものが得ら
れる。

【００２２】図２は、本発明のセンサの電気的等価回路
である。入射光によりＰＮダイオード９９の空乏層内に
電子正孔対が発生する。図２のようにコンデンサＣＧ１
１１により微分回路を構成している。従って、電子正孔
対の発生によりダイオードの両端の電位が変化すると、
電極３に入射光の変化に対応した出力が出る。そのセン
サ出力をセンサアンプで読み出す。特に、入射粒子数を
１個１個検出する放射線検出器に適している。

【００２３】ＷＳｉやＴｉＳｉの場合、Ａｌほど低抵抗
が得られないが、その場合、図１に示すごとくコンタク
ト孔２を配線用層間絶縁膜たる層間絶縁膜４を貫通して
ゲート電極１上に設けその上に出力端子１１３につなが
るＡｌ電極３を設けることで抵抗の低減が図れる。該コ
ンタクト孔２は、部分的に設けてもよいし、できるだけ
ストリップ全域に渡って設けるようにするとさらに有効
である。

【００２４】図３は本発明にかかる半導体イメージセン
サ装置の第２の実施例のゲート絶縁膜の構造を示す模式
的断面図である。ＣＶＤ膜としてＳｉＮ膜を用い、さら
にＳｉＯ₂ 膜と多層化、複合化した構造である。ゲート
絶縁膜をＳｉＯ₂ １層構造でなく図３に示すごとくＳｉ
Ｏ₂ ３１（最上層）−ＳｉＮ３２（シリコン−チッ化
膜，Ｓｉ_x Ｎ_y ）（中間層）−ＳｉＯ₂ ３３（最下層）
の３層（ＯＮＯ）構造としてある。いま、印加される電
圧バイアスが１００Ｖだったとするとゲート絶縁膜の最
小限の膜厚は、耐久性的最大電界を単位膜厚当り４ＭＶ
／ｃｍ（望ましくは３ＭＶ以下）としても、２５０ｎｍ
は必要である。

【００２５】特に、本発明のセンサにおいては、低濃度
の単結晶シリコン表面でない領域にコンデンサの絶縁膜
を形成さざるをえない。そのために、この程度の膜厚は
必要である。ＳｉＯ₂ １層構造の場合読みだし容量ＣＧ
１１１は１４Ｅ−９Ｆ／ｃｍ ² となり、Ｐ⁺ 不純物領域
８２のＮ型半導体基板８１に対するＰＮ接合の接合容量
ＣＪ８７が３Ｅ−９Ｆ／ｃｍ² なのでＣＪ／ＣＧは２０
％と非常に望ましくない値となってしまう。図２からわ
かるようにＣＧ１１１は読みだしアンプ１１２に対して
信号の微分回路を形成しているのでＣＪ８７Ｃ／Ｇ１１
１の容量比をできるだけ大きく取ることが応答速度を上
げることにつながる、最悪でもＣＪはＣＧに対して２０
％以下である必要がある。そこで前述したようにＯＮＯ
構造として、ＯＮＯの膜厚をそれぞれ最上層から１０ｎ
ｍ−１２０ｎｍ−１２０ｎｍ−とするとＳｉＮ膜の比誘
電率がＳｉＯ₂ のおよそ２倍であることから１８Ｅ−９
Ｆ／ｃｍ² となりＣＪ／ＣＧも１６％と改善される。も
ちろん、ここで１０ｎｍ−１６０ｎｍ−８０ｎｍのごと
くＳｉＮ膜の比率を上げることはさらに容量比の向上が
図れることになる。

【００２６】しかしながら、ここでＳｉＮ１層構造を採
ることはかならずしも得策ではない。ＳｉＮ膜は単位膜
厚当りの耐久性的最大電界はＳｉＯ₂ 膜と同様に考えら
れるがリーク電流（耐圧）の流れ方のメカニズムは大き
く異なる、すなわちＳｉＯ₂がＦＮ電流（Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ）であるのに対してＰｏｏｌ−Ｆｒ
ｅｎｋｅｌ型の伝導を示す、このことは一旦なんらかの
拍子に電流経路が生じるとその部分は以降ずっと導通経
路となってしまうことを意味する。したがって、ＳｉＮ
膜を使用する場合、リーク電流の少ないＳｉＯ₂ 膜と重
ねて複合膜、多層膜として用いることではじめて優位性
が発揮できるものである。ＮＯの構造でも効果がある
が、ＳｉＮ膜の両側をＳｉＯ₂ 膜で挟んだＯＮＯ膜が好
ましい。ただし、最上層もしくは最下層のＳｉＯ₂ は１
０ｎｍもあれば充分であり、半導体製造工程中のなんら
かの酸化工程で付随的にも形成できる。

【００２７】しかし、本発明のセンサ構造においては、
Ｐ⁺ 、Ｎ⁺ 及び多結晶シリコン膜などの多くの欠陥層を
含む半導体領域上に品質の良い絶縁膜が要求される。従
って、熱酸化膜のような下地シリコンとの反応による絶
縁膜ではなく、下地依存性の少ない堆積型のＣＶＤ膜が
好ましい。

【００２８】ここで、もうひとつ注意しなければならな
いことがあるが、それは該１０ｎｍ程の薄いＳｉＯ₂ は
図３におけるエレクトロンｅ^- にかかる電界３５の向き
に対して少なくとも最下層に位置すべきものである。な
ぜならば、この最下層のＳｉＯ₂ 膜がＳｉＮ膜へ流れ込
むエレクトロンを防ぐからである。したがって、図３に
おいてはＳｉＯ₂ ３３が１０ｎｍ程度の薄い最下層Ｓｉ
Ｏ₂ とすべきである。最下層のＳｉＯ₂ 膜は、一般的に
は３０ｎｍあればリークの電流防止には十分である。最
上層ＳｉＯ₂ はなくてもよい。

【００２９】図４は本発明にかかる半導体イメージセン
サ装置の第３の実施例のゲート電極の構造を示す模式的
断面図である。ＰＮダイオードの一方の端子に接続する
コンデンサが２つ形成されている。特に、図４の場合は
２つのコンデンサが積層構造になっており、小さな表面
積で構成できる。図に示すごとくゲート電極を第１のゲ
ート電極４１と第２のゲート電極４２の２重ゲート電極
構造構造からなるものとするという方法である。即ち、
第１のコンデンサは、第１のゲート絶縁膜を介してＰ⁺
不純物領域８２と第１のゲート電極とを電極として構成
されている。第２のコンデンサは、絶縁膜４４を介した
第１のゲート電極４１と第２のゲート電極４２とを電極
として構成している。第２のゲート電極４２は図７に示
すごとくコンタクト孔７２を有しＡｌ電極７１を介して
Ｐ⁺ 不純物領域８２に電気的に接続されている。第１の
ゲート電極４１はコンタクト孔７３を有し出力端子１１
３を有するＡｌ電極３に接続される。このようにするこ
とで、第１のゲート電極４１および第２のゲート電極４
２から形成される図５の第１のコンデンサＣＧ１５１お
よび第２のコンデンサＣＧ２５２は電気的に並列接続さ
れる。図２のように２次元センサの場合、Ｘ座標用とＹ
座標用にダイオードの両端に各々コンデンサが設けられ
ている。

【００３０】この図４に示した実施例は、Ｘ又はＹ座標
のコンデンサを複数個数設けるものとする。したがっ
て、従来のＣＧに比べて２倍の容量値が得られ読み出し
回路上の容量比が格段に向上する。さらに、第１のコン
デンサと第２のコンデンサとを積層構造にすることによ
り、小さな表面積で大きな容量を得ることができる。該
第２のゲート電極４２となるべきＰＯＬＹ Ｓｉ膜ある
いはその他ＷＳｉ膜等は図７に示すように電圧バイアス
用抵抗ＲＢ１１４を形成しているものと同じ膜を使用す
れば良く、製造工程上なんら負荷の増加とはなり得ない
ことも本発明の優れている点である。さらには、第２の
実施例で説明したように第１のゲート絶縁膜４３および
第２のゲート絶縁膜４４をＯＮＯ構造とすることでさら
に容量比の向上が可能となる。この際、図６に示すごと
く第２のゲート絶縁膜４４においてはエレクトロンｅ^-
にかかる電界６４の向きは第１のゲート絶縁膜４３にお
けるエレクトロンｅ^- にかかる電界６４と逆向きになる
ため図中のＳｉＯ₂ ６３を１０ｎｍ程度の薄い最上層Ｓ
ｉＯ₂ とすべきである第２のゲート絶縁膜４４によって
形成された容量ＣＧ２は面積がＣＧ１と同じ場合でも第
２実施例で述べたところの容量比ＣＣＪ／ＣＣＧは８％
と格段に向上できる。この場合、ＳｉＮ膜上に厚いＳｉ
Ｏ₂ 膜を形成するには、ＣＶＤ膜が適している。なぜな
らば、ＳｉＮ膜は熱酸化されにくいからである。

【００３１】また、さらにはＰ⁺ 不純物領域８２の表面
積すなわち第１のゲート絶縁膜からなる容量もかなずし
も重要でなくなる。すなわち、容量ＣＧ２を容量ＣＧ１
より大きくできる。必要な容量は第２のゲート絶縁膜か
らなる面積でかせげばよいので、Ｐ⁺ 不純物領域８２自
体の面積も減少することが可能である。全容量を不純物
領域８２の上に形成せずに、接合容量の発生しない第１
のゲート電極４１の上にのみ形成することにより、接合
容量ＣＪ８７も減少しさらに容易に容量比は向上でき
る。即ち、Ｐ⁺ 不純物領域８２の上に形成した第１のコ
ンデンサで形成せずに第２のコンデンサのみで形成す
る。その場合は、図４の構造と異なり、電極４１をＰ⁺
８２とショートさせ、コンデンサを電極４１と４２との
間に作ることもできる。また同時に不感領域であるＰ⁺
不純物領域８２自身も減少させることが可能となる。ま
た、第１のゲート電極４１がシリサイド電極の場合、容
量形成用絶縁膜をＣＶＤ膜で形成することにより、高品
質のコンデンサを形成できる。

【００３２】図１２および図１３は本発明にかかる半導
体イメージセンサ装置の第４の実施例のフォトセンサ要
素の配列を示す模式的平面図である。図に示すごとくフ
ォトセンサの形状をストリップの替わりに短小なもの
（以下ピクセルと称する）とし、同一半導体表面上に一
列の一方向のセンサが各々空間的に分離して設けられ、
配線で電気的に接続されて配列してある。交互に配列さ
れたピクセルはＸ座標の情報として読みだされるべきも
のはＸピクセル１３１、Ｙ座標の情報として読みだされ
るべきものはＹピクセル１３２としてマトリックス状に
配列される。一般的にＹ座標はＸ座標に対して９０゜の
角度で構成されている。

【００３３】図１４は本発明にかかる半導体イメージセ
ンサ装置の本実施例のピクセルの模式的平面図である。
ＰＮダイオードを形成するためのＰ⁺ 不純物領域８２は
各ピクセルごとに構造的に分離して形成されている。基
本的には本発明における第１、第２あるいは第３の実施
例のライン構造のストリップを各座標ごとに構造的に分
離するように短小にして、各々を配線で電気的に接続し
たものと考えてよい。従って、センサが各々独立して設
けられる。しかしながら、従来のストリップ構造では本
実施例実現は困難である、すなわち本実施例の半導体イ
メージセンサ装置は、少なくとも１層ゲート電極の他に
各ピクセルをＸ方向とＹ方向に各々接続するための少な
くも２層の金属（以下メタルと称する）配線層が必要で
あるからである。従って、コンデンサの電極となるゲー
ト電極としてＰＯＬＹ Ｓｉ膜を利用することにより容
易に多層化を実現でき、本発明のピクセルタイプのイメ
ージセンサが可能になる。

【００３４】図１５は本発明にかかる半導体イメージセ
ンサ装置の本実施例の回路を示すの模式的ブロック図で
ある。各ピクセルはダイオードとそれに接続したコンデ
ンサとから構成されている。Ｙ軸方向に複数配列された
Ｘ₁ ピクセル（１、１）１５３〜（１、ｎ）１５５の各
々のコンデンサの電極である、それぞれの出力はＸ₁信
号ライン１６０で接続されＸ₁ 出力端子１５１へと導き
出される、またそれぞれのコンデンサとダイオードの接
続点へバイアス電圧を加えるバイアスラインもＸ₁ バイ
アスライン１５９で各ピクセルに接続され抵抗ＲＢ１１
４を介してアノード１１６へ導き出される。Ｘ軸方向に
複数配列されたＹ₁ ピクセルについても同様である。こ
のようにして２次元的に多数配列され２次元情報が得ら
れる。

【００３５】今、例えばＸ₁ バイアスライン１５９、Ｘ
₁ 信号ライン１６０、Ｙ₁ バイアスラインたて１６１、
Ｙ₁ 信号ラインたて１６２を１層目のメタル配線とし
て、Ｙ ₁ バイアスラインよこ１６４とＹ₁ 信号ラインよ
こ１６３を２層目のメタル配線とすることでＸ，Ｙ出力
やアノード等の全ての端子を１方向に設けることができ
る。各ピクセルを接続する配線としては、ＡＬのような
メタル配線を用いることにより、センサ出力を高速に取
り出すことができる。また、配線とコンデンサ用電極と
は別々に構成できるのでコンデンサの品質も向上でき
る。

【００３６】図１６は本実施例の出力端子外部接続用パ
ッドの配列を示す模式的平面図である。外部回路との接
続においてはフェースダウンボンデイングを用い、なお
かつパッドピッチ１６９が５０μｍ程度は充分実現可能
な値であり、この時Ｘピクセル同士（Ｙも同じだが）の
ピッチは５０μとなり充分な解像度が得られ、従来の両
面ストリップ型半導体イメージセンサ装置に比べて解像
度は遜色ないものが得られる。

【００３７】このようにして、片面のみでの２次元情報
が得られる半導体イメージセンサ装置が実現でき、従来
の両面装置ということでの製造工程の複雑さを回避で
き、したがって歩留りの向上が可能になり、さらには製
造工程の最終段階で片面の研削が可能となり検出に必要
な半導体基板の厚みを自由に設定することが可能とな
る。また、近年半導体製造工程における半導体基板すな
わちウエハの大口径化が進展し、最新製造工程、すなわ
ち、より高集積（微細化）高歩留りな工程ほど大口径の
ウエハを使用するようになっていて従来の両面半導体イ
メージセンサ装置などはそのウエハの薄さ故流動するこ
とができず、最新工程の恩恵を享受することができなか
ったがそれも可能となる。

【００３８】ここで、誤解のなきよう説明しておかなけ
ればならないが、確かに従来より片面での２次元情報を
得られる半導体イメージセンサ装置は存在する。出力信
号の形式で言えばフレーム転送のＣＣＤやランダムアク
セス型の電荷蓄積のタイプの半導体イメージセンサ装置
である。本発明で特に問題にしているのはピクセル全て
についてリアルタイムに信号検出できるという意味での
２次元情報検出装置であり、蓄積型センサ要素を２次元
配置したランダムアクセス型のものとは本質的に大きく
異なる効果がある。すなわち、蓄積タイプの検出器が単
純に入射光の強度を周期的に検出するセンサであるのに
対し、本発明のセンサは、入射光の強度変化をリアルタ
イムで検出できることである。微分回路で入射光を検出
しているので、入射光の強度変化をリアルタイムで検出
できる。

【００３９】図１７は本発明にかかる半導体イメージセ
ンサ装置の第５の実施例のピクセルの模式的平面図であ
る。各ピクセルはダイオードとコンデンサと抵抗とから
構成されている。ピクセルひとつひとつにバイアス用抵
抗ＲＢ１１４を形成するＰＯＬＹ Ｓｉ１７１が設けら
れている。このＰＯＬＹ Ｓｉは非常に高い抵抗率を得
たい場合等はゲート電極１を成すＰＯＬＹ Ｓｉと形成
の工程を異なるものにしても良い。またそうした方が良
い場合もある。

【００４０】図１８は本発明にかかる半導体イメージセ
ンサ装置の本実施例の回路を示す模式的ブロック図であ
る。各々のコンデンサの電極は配線１６０を介して出力
端子に接続されている。また、抵抗１１４はコンデンサ
とＰＮダイオードとの接続点に電気的に接続し、一方の
電極はバイアスライン１６１を介してアノード１１６へ
接続している。このようにすることで回路からわかるよ
うに、例えばコンデンサの絶縁不良などにより１つ不良
ピクセルがあったとしても不良なのはそのピクセルだけ
で他へは影響しない、すなわち不感領域を最低限の点欠
陥に抑えられるという効果が得られる。コンデンサ、ダ
イオード及び抵抗が構造的に各ピクセルごと分離して形
成されているからである。

【００４１】図１９は本発明にかかる半導体イメージセ
ンサ装置の第６の実施例のピクセルの模式的平面図であ
る。ピクセルひとつひとつを本発明の第３の実施例のご
とく２重ゲート電極構造とすることで読み出しの容量比
を向上したものである。さらにはピクセルひとつひとつ
に抵抗ＲＢ１１４としてＰＯＬＹ Ｓｉ１９１を付加し
てある。各ピクセルのコンデンサを電極８２及びＰＮダ
イオードのＰ型不純物領域８２が各々独立して設けら
れ、各々の端子が配線により電気的に接続した構成であ
る。

【００４２】図２０は本実施例のゲート電極の構造を示
す模式的断面図である。第２のゲート電極４２はＰＯＬ
Ｙ Ｓｉ１９１と同じ工程で作成されてもかまわない
が、ＰＯＬＹ Ｓｉ１９１にて高抵抗を得たい場合など
は工程を異なるものとしてもよい。その場合３層ＰＯＬ
Ｙ Ｓｉの構造となる。２層のままでもゲート電極４２
の部分をイオンインプラなどで抵抗を下げてやるという
手法も有効である。

【００４３】図２１は本発明にかかる半導体イメージセ
ンサ装置の第７の実施例のピクセルの模式的平面図であ
る。図２２は本実施例の構造を示す模式的断面図であ
る。１層目のＰＯＬＹ Ｓｉはエミッタ開口部２１２を
通じて反対導電型不純物領域たるＮ型エミッタ領域２２
２を形成すると同時に自らエミッタ電極２１１を形成し
ている。いわゆるＰＯＬＹ Ｓｉエミッタ構造とするこ
とでできるだけ微細なエミッタ領域を形成することがで
きベースエミッタ間容量を極力抑えることができる。ベ
ースエミッタ間容量が大きいことは応答速度を遅くする
という悪影響をおよぼすからである。エミッタ電極２１
１と２層目のＰＯＬＹ Ｓｉゲート電極８５との間で容
量ＣＧ１１１が形成される。第３の実施例と同様にＰ⁺
不純物領域８２の面積を必要なだけ小さくできることは
繰り返すまでもない。

【００４４】図２３は本実施例のピクセルを示す模式的
回路図である。図に示すごとくバイポーラのＮＰＮトラ
ンジスタ２３１が形成されＰＮ接合に比べてより高いゲ
インが得られる。また図示しないがＮＰＮ構造にしなく
とも、Ｐ⁺ 領域８２に接して直下のＮ型不純物領域の部
分をＮ型半導体基板の濃度より高い濃度とすることがア
バランシェ増幅作用を持たすことができる（ＡＰＤ構造
と称する）。本実施例のＮＰＮ構造やＡＰＤ構造は前記
実施例における全てのストリップ型フォトセンサに適用
しても効果が得られることも明言しておく。

【００４５】図２４は本発明にかかる半導体イメージセ
ンサ装置の第８の実施例のピクセルの模式的平面図であ
る。第７の実施例に加えてＸ，ＹそれぞれのＰＯＬＹ
Ｓｉエミッタ電極２５１と２５２上にゲート電極を設け
それぞれをＸゲート電極２４３、Ｙゲート電極２４４と
し、さらにそれぞれＸ信号ライン２４１とＹ信号ライン
２４２を配線する。図２５は本実施例のゲート電極の構
造を示す模式的断面図である。図２６は本発明にかかる
半導体イメージセンサ装置の本実施例の回路を示す模式
的ブロック図である。このようにすることで、回路から
わかるように、例えば１つのピクセルは読み出し用コン
デンサにＸ座標用とＹ座標用との別々の出力容量ＣＧＸ
２６２とＣＧＹ２６１を有し、ＸＹ両方の信号を１つの
ピクセルから出力することができる（ツインピクセルと
称する）。図２８は本実施例のピクセルの配列を示す模
式的平面図である。図２７は第４の実施例でのピクセル
の配列を示す模式的平面図である。

【００４６】いま、例えばある荷電粒子から発生された
電荷がひとつだったとする。図２７のような配列だとＸ
もしくはＹどちらか一方のピクセルに電荷は検出されも
う一方には検出されない。ところが、図２８のごとく本
実施例の場合そのひとつの電荷はＸＹ双方の信号として
各々ひとつとして検出される。即ち、発生した電荷の座
標を特定できる。物理的な量での差異はないがその後の
信号の演算処理が本実施例のほうがはるかに容易にな
る。また、同じ分解能であれば本実施例ではピクセルの
数は半数で済み、歩留りの向上が可能となる。

【００４７】図２９（ｂ）は、本発明にかかる半導体イ
メージセンサ装置の第９の実施例のツインピクセルの２
次元的配列を示す模式図である。ここでは簡単のためＰ
⁺ 領域とエミッタ領域のみ表示している。例えば、図２
９（ａ）のような配置だと発生電流Ａは図示するように
４つのトランジスタに信号として引き出され、一方、発
生電荷Ｂは２つのトランジスタにのみ引き出された信号
の絶対値の強弱にアンバランスが生じる。しかし、図２
９（ｂ）のようにＸ方向及びＹ方向のピクセルを各々ロ
ーテーションをかけて配列することでバランス良く信号
が引き出される。即ち、同一Ｘ方向又はＹ方向に配置さ
れたピクセルのパターン方向が複数種類に形成されるこ
とにより、出力を安定に出せる。

【００４８】図３０は本発明にかかる半導体イメージセ
ンサ装置の第１０の実施例の模式的断面図である。以上
説明してきた第９までの実施例は図に示すごとくＮ^- 不
純物領域８１上に実施されてもかまわない、この場合Ｐ
⁺ 不純物領域８２は裏面に大きな面積で一面形成される
がＰＮ接合表面部３０１の総延長はＰ⁺ 上にピクセルを
形成した場合よりはるかに少ない。また、Ｐ⁺ 領域は数
μｍ角から数１０μｍ角の最小限の大きさとし、等間隔
に全面にわたって配列するのも有効な方法である。間隔
は検出に応じた最小以下の空乏層幅に設定すれば十分で
ある。大幅なピクセル歩留りの向上と大幅な信頼性の向
上が図れる。この場合Ｎ⁺ 上にさらにＰ ⁺ 不純物領域を
設けてＰＮＰを作成する意味はない、なぜならｈ_HEを大
きく得られないからである。しかしながら裏面のＰ⁺ 不
純物領域に部分的にふたたびＮ⁺不純物領域を設けてＮ
ＰＮを作成するのは第７の実施例と同様効果的である。
図３１は本実施例のＮＰＮのピクセルを示す模式的回路
図である。図３２は本実施例のＰＮ接合のピクセルを示
す模式的回路図である。

【００４９】図３３は本発明にかかる半導体イメージセ
ンサ装置の第１１の実施例の模式的断面図である。以下
これまで、説明してきたように本発明にかかる第４から
第９までの実施例において半導体製造工程の最終段階で
図のごとく接着層３３２を形成し、追加補強板３３１を
形成し、しかるのちＮ形半導体基板８１を切削すればそ
の厚みを例えば２００μｍとか１００μｍとかあるいは
さらに薄くすることも可能となる。そうすると、例えば
かなりの低エネルギーのＸ線３３３など裏面から照射す
ることで検出が可能となり画期的である。表面でＮ型基
板の電位を取る場合電極３３４はなくても良い。

【００５０】図３４は、本発明にかかる半導体イメージ
センサ装置の第１２の実施例の模式的断面図である。Ｎ
⁺ 型不純物領域８３上に本発明を実施しても有効である
ことは第１０実施例にて説明したが、Ｎ⁺ 型不純物領域
８３がＮ型半導体基板８１に形成されている場合、隣接
するストリップあるいはピクセルとの信号の分離におい
て、図のような部分反転領域３４１を形成することが望
ましい。この部分反転領域３４１は例えば、図３６のよ
うなコンデンサの電極にバイアス電源３６１を接続した
回路にてバイアス電源３６１による電圧印加でＮ型半導
体基板８１の表面を反転させることで得ることができ
る。

【００５１】この反転領域があることで汚染や放射線損
焼傷による界面準位の増加で隣接ストリップあるいはピ
クセル間での分離不良を抑えることができる。そこで、
第２のゲート電極３４４を設け、開孔部３４３にてＮ型
不純物領域８３に接続される構造をとった。ところで、
第１のゲート電極８５は、開孔部３４３を除いてＮ⁺不
純物領域８５の全周を取り囲むように形成されている。
ここで、部分Ａ３４２はＮ⁺ 型不純物領域８３の部分だ
けでなく、それなり広い面で第１のゲート絶縁膜と同じ
厚さの絶縁膜が形成されている領域である。こうするこ
とで部分Ａ３４２の内側で、Ｎ⁺ 型不純物領域８５の全
周にわたって部分反転領域３４１を形成することが可能
となる。

【００５２】図３５は、本実施例を示す模式的な平面図
である。図３７（ａ），（ｂ）は本発明の第１３の実施
例を示す模式図である。本発明では再三Ａｌの２層配線
の有益性について述べてきたが、本実施例は第１層Ａｌ
配線３７１と第２層Ａｌ配線３７２の接続方法に関する
ものである。図示するごとく絶縁層を多層構成とし、そ
れぞれの開孔を順番に大きくするものである。こうする
ことで絶縁層の厚みを厚くでき、２層目Ａｌの段切れも
防止できるからである。第１層Ａｌ配線と第２層Ａｌ配
線の交差部の容量をできるだけ抑えたいからである。絶
縁層の材料にポリイミド系の樹脂を使用し３層ぐらいの
構成とし、トータルの厚みとして４〜８μｍにするのが
好ましい。

【００５３】以上本発明において、受光素子が２次元的
に配置された半導体イメージセンサ装置の実施例につい
て説明した。図３８、図３９及び図４０は、受光素子が
２次元的ではなく単独に配置された半導体光電気変換素
子の実施例を示した図である。本発明は、今まで説明し
たように大面積のセンサに有効である。従って、一般的
には、大面積となる２次元イメージセンサに本発明が実
施される。しかし、単独の半導体光電気変換素子におい
ても本発明は、品質の向上及び性能の向上のために有効
である。例えば、１ｃｍ□の大面積のダイオードを受光
素子としたセンサにおいても、２次元イメージセンサと
同様に本発明を適用する必要がある。

【００５４】図３８は、単独の受光素子４００から成る
光電気変換素子の電気回路図である。ダイオード４００
のカソード電極にバイアス抵抗３８５が接続してある。
アノード電極３８２とバイアス抵抗３８５を介してダイ
オード４００に高電圧を印加する。カソード電極３８１
には、センサ出力読み出しコンデンサ３８３ＣG が接続
している。読み出しコンデンサの電極３８６に生ずるカ
ソード電極の電位の微分信号がアンプ３８４で処理さ
れ、光を電気信号として検出する。

【００５５】図３９は、図３８の半導体光電気変換素子
の断面図である。Ｎ型基板３９２とその表面にＰ⁺ 型不
純物領域３９１を形成し、受光領域であるＰＮダイオー
ドを構成する。Ｐ⁺ 型不純物領域３９１の上にはＰ⁺ 型
不純物領域３９１と読み出し電極３８６を電極とするコ
ンデンサ３８３が形成されている。カソード電極３８１
は基板３９２の表面にＮ⁺ 型不純物領域３９３を介して
設けられている。さらに、カソード電極３８１にはバイ
アス抵抗３８５が接続されている。

【００５６】図４０は、アノード電極３８２にバイアス
抵抗３８５が接続し、その接続点から読み出しコンデン
サ３８３を介してアンプ３８４に接続した光電気変換素
子の電気的等価回路図である。単独の光電気変換素子の
場合には、出力をＸ方向及びＹ方向に検出しないことが
一般的であるので読み出しコンデンサは、アノード電極
またはカソード電極のいずれか一方に接続するだけでよ
い。図３９に示したような単体の光電気変換素子におい
てもコンデンサ電極を多結晶シリコン膜にして、コンデ
ンサの絶縁膜をＣＶＤ膜、さらにＳｉＯ₂ 膜とＳｉＮ膜
との複合膜にすることで２次元イメージセンサと同じ効
果が得られる。また、コンデンサの電極をＰ⁺ 型不純物
領域とは別に設けることにより、受光領域の容量を小さ
くすることができる。また、本発明は単体形状及びマト
リックス配置した光電気変換装置に限定されるものでは
なく、ライン上に配置したものでもよいし、複数個単純
に設けた装置に適用されても効果が得られる。

【００５７】

【発明の効果】以上説明してきたように、本発明によれ
ば、ゲート電極８５にＡｌではなくＰＯＬＹ Ｓｉ（多
結晶シリコン膜）またはＷ（タングステン）Ｓｉ（シリ
サイド）（ＷＳｉと書かれるが厳密にはＷ_x Ｓｉ_y と組
成は不定である）やＴｉ（チタン）Ｓｉ（シリサイド）
（Ｔｉ_x Ｓｉ_y ）のようなシリサイド系高融点金属膜を
使用することでゲート絶縁膜の高歩留を得、ゲート絶縁
膜をＳｉＯ₂ １層構造でなく図３に示すごとく、ＣＶＤ
絶縁膜を用いてあり、また、ＳｉＯ₂ 膜とＳｉＮ膜との
多層構造を用いており、特に好ましくはＳｉＯ₂ ３１
（最上層）−ＳｉＮ３２（シリコンーチッ化膜，Ｓｉ_x
Ｎ_y ）（中間層）−ＳｉＯ₂ ３３（最下層）の３層構造
とする、また微分回路を構成するためのコンデンサを複
数個設け、さらに、そのコンデンサのゲート電極を第１
のゲート電極４１と第２のゲート電極４２の２重ゲート
電極構造からなる構成にして積層構造のコンデンサにす
ることでＣCGを大きく、ＣG を小さくして読み出し性能
の格段の向上を得ることができる。フォトセンサの形状
をストリップの替わりに短小なもの（ピクセル）とし、
同一半導体表面上に配列することで片面での２次元リア
ルタイム検出を可能とし、各ピクセル１２１毎にバイア
ス用抵抗ＲＢ１１４を設けることでピクセルの高歩留り
を得、フォトセンサをＰＮ接合でなく増幅機能を有する
バイポーラトランジスタ、さらにアバランシェダイオー
ドのような能動素子とすることで高ゲインを得、かくし
てかつてない高機能、高性能の半導体光電気変換装置を
実現した。

【図面の簡単な説明】

【図１】本発明にかかる半導体光電気変換装置の第１の
実施例を示す模式的断面図である。

【図２】本発明にかかる半導体光電気変換装置の第２の
実施例を説明する回路の模式的ブロック図である。

【図３】本発明にかかる半導体光電気変換装置の第２の
実施例のゲート絶縁膜の構造を示す模式的断面図であ
る。

【図４】本発明にかかる半導体光電気変換装置の第３の
実施例のゲート電極の構造を示す模式的断面図である。

【図５】本発明にかかる半導体光電気変換装置の第３の
実施例を示す回路の模式的ブロック図である。

【図６】本発明にかかる半導体光電気変換装置の第３の
実施例のゲート絶縁膜の構造を示す模式的断面図であ
る。

【図７】本発明にかかる半導体光電気変換装置の第３の
実施例を示す模式的平面図である。

【図８】従来の半導体光電気変換装置を示す模式的断面
図である。

【図９】従来の半導体光電気変換装置を示す模式的平面
図である。

【図１０】従来の半導体光電気変換装置の部分Ｐ⁺ スト
リップを示す模式的平面図である。

【図１１】従来の半導体光電気変換装置の回路を示す模
式的ブロック図である。

【図１２】本発明にかかる半導体光電気変換装置の第４
の実施例のフォトセンサ要素の配列を示す模式的平面図
である。

【図１３】本発明にかかる半導体光電気変換装置の第４
の実施例のフォトセンサ要素の配列を示す模式的平面図
である。

【図１４】本発明にかかる半導体光電気変換装置の第４
の実施例のフォトセンサの単位要素すなわちピクセルの
模式的平面図である。

【図１５】本発明にかかる半導体光電気変換装置の第４
の実施例の回路を示す模式的ブロック図である。

【図１６】本発明にかかる半導体光電気変換装置は第４
の実施例の出力端子外部接続用パッドの配列を示す模式
的平面図である。

【図１７】本発明にかかる半導体光電気変換装置の第５
の実施例のピクセルの模式的平面図である。

【図１８】本発明にかかる半導体光電気変換装置の本実
施例の回路を示す模式的ブロック図である。

【図１９】本発明にかかる半導体光電気変換装置の第６
の実施例のピクセルの模式的平面図である。

【図２０】本発明にかかる半導体光電気変換装置の第６
の実施例のゲート電極の構造を示す模式的断面図であ
る。

【図２１】本発明にかかる半導体光電気変換装置の第７
の実施例のピクセルの模式的平面図である。

【図２２】本発明にかかる半導体光電気変換装置の第７
の実施例の構造を示す模式的断面図である。

【図２３】本発明にかかる半導体光電気変換装置の第７
の実施例のピクセルを示す模式的回路図である。

【図２４】本発明にかかる半導体光電気変換装置の第８
の実施例のピクセルの模式的平面図である。

【図２５】本発明にかかる半導体光電気変換装置の第８
の実施例のゲート電極の構造を示す模式的断面図であ
る。

【図２６】本発明にかかる半導体光電気変換装置の第８
の実施例の回路を示す模式的ブロック図である。

【図２７】本発明にかかる半導体光電気変換装置の第４
の実施例でのピクセルの配列を示す模式的平面図であ
る。

【図２８】本発明にかかる半導体光電気変換装置の第８
の実施例のピクセルの配列を示す模式的平面図である。

【図２９】本発明にかかる半導体光電気変換装置の第９
の実施例のツインピクセルの配列を示す模式的平面図で
ある。

【図３０】本発明にかかる半導体光電気変換装置の第１
０の実施例の模式的断面図である。

【図３１】本発明にかかる半導体光電気変換装置の第１
０の実施例のＮＰＮのピクセルを示す模式的回路図であ
る。

【図３２】本発明にかかる半導体光電気変換装置の第１
０の実施例のＰＮ接合のピクルを示す模式的回路図であ
る。

【図３３】本発明にかかる半導体光電気変換装置の第１
１の実施例の模式的断面図である。

【図３４】本発明にかかる半導体光電気変換装置の第１
２の実施例の模式的断面図である。

【図３５】本発明にかかる半導体光電気変換装置の第１
２の実施例の模式的平面図である。

【図３６】本発明にかかる半導体光電気変換装置の第１
２の実施例の部分反転領域形成回路である。

【図３７】本発明にかかる半導体光電気変換装置の第１
３の実施例を示す模式図である。

【図３８】本発明に係る半導体光電気変換装置の模式的
電気回路図である。

【図３９】本発明にかかる半導体光電気変換装置の模式
的断面図である。

【図４０】本発明にかかる半導体光電気変換装置の模式
的電気回路図である。

【符号の説明】

１ ゲート電極 ２ コンタクト孔 ３ Ａｌ電極 ４ 層間絶縁膜 ３１ ＳｉＯ₂ ３２ ＳｉＮ ３３ ＳｉＯ₂ ３５ エレクトロンｅ^- にかかる電界の向き ４１ 第１のゲート電極 ４２ 第２のゲート電極 ４３ 第１のゲート絶縁膜 ４４ 第２のゲート絶縁膜 ５１ 容量ＣＧ１ ５２ 容量ＣＧ２ ６１ ＳｉＯ₂ ６２ ＳｉＮ ６３ ＳｉＯ₂ ６４ エレクトロンｅ^- にかかる電界の向き ７１ Ａｌ電極 ７２ コンタクト孔 ７３ コンタクト孔 ８１ Ｎ形半導体基板 ８２ Ｐ⁺ 型不純物領域 ８３ Ｎ⁺ 型不純物領域 ８４ ゲート絶縁膜 ８５ ゲート電極 ８６ 空乏層 ８７ 接合容量ＣＪ １１１ 容量ＣＧ １１２ 外部のアンプ １１３ 出力端子 １１４ 抵抗ＲＢ １１５ カソード １１６ アノード １２０ ピクセル １２１ Ｘ出力端子 １２２ Ｙ出力端子 １３１ Ｘピクセル １３２ Ｙピクセル １４１ 信号ライン １４２ バイアスライン １５０ 共通Ｎ基板 １５１ Ｘ₁ 出力端子 １５２ Ｙ₁ 出力端子 １５３ Ｘ₁ ピクセル（１、１） １５４ Ｘ₁ ピクセル（１、２） １５５ Ｘ₁ ピクセル（１、ｎ） １５６ Ｙ₁ ピクセル（１、１） １５７ Ｙ₁ ピクセル（１、２） １５８ Ｙ₁ ピクセル（１、ｎ） １５９ Ｘ₁ バイアスライン １６０ Ｘ₁ 信号ライン １６１ Ｙ₁ バイアスラインたて １６２ Ｙ₁ 信号ラインたて １６３ Ｙ₁ 信号ラインよこ １６４ Ｙ₁ バイアスラインよこ １６５ Ｘ₁ 外部接続用パッド １６６ Ｘ₂ 外部接続用パッド １６７ Ｙ₁ 外部接続用パッド １６８ Ｘ₂ 外部接続用パッド １６９ パッドピッチ １７１ ＰＯＬＹ Ｓｉ １９１ ＰＯＬＹ Ｓｉ ２１１ ＰＯＬＹ Ｓｉエミッタ電極 ２１２ エミッタ開口部 ２２２ Ｎ型エミッタ領域 ２３１ ＮＰＮトランジスタ ２４１ Ｘ信号ライン ２４２ Ｙ信号ライン ２４３ Ｘゲート電極 ２４４ Ｙゲート電極 ２６１ 容量ＣＧＹ ２６２ 容量ＣＧＸ ２７１ 発生電荷 ２８１ 発生電荷 ３０１ ＰＮ接合表面部 ３３１ 追加補強板 ３３２ 接着層 ３３３ Ｘ線

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と該半導体基板
   の表面に設けられた第２導電型の不純物領域とから構成
   され、受光素子となるＰＮダイオードと、前記ＰＮダイオードの表面上に絶縁膜を介して形成さ
   れ、多結晶シリコン膜又はシリサイド膜よりなる電極と
   前記絶縁膜と前記第２導電型の不純物領域とから構成さ
   れるコンデンサと から成ることを特徴とする半導体光電
   気変換装置。
2. 【請求項２】 前記コンデンサの電極の上に配線層間用
   絶縁膜が形成されるとともに、前記配線層間用絶縁膜に
   設けられた接続孔を介して、前記電極と前記配線用絶縁
   膜上に形成された配線とが電気的に接続されている請求
   項１記載の半導体光電気変換装置。
3. 【請求項３】 前記コンデンサが複数個設けられている
   とともに、更に、前記コンデンサの電極上に、前記第２の不純物領
   域に電気的に接続され、第２の絶縁膜を介して形成され
   た第２の電極と前記第２の絶縁膜と前記電極からなる第
   ２のコンデンサを含む 請求項１記載の半導体光電気変換
   装置。
4. 【請求項４】 前記受光素子となるＰＮダイオードと、
   前記コンデンサとから成るピクセルは、前記半導体基板
   の表面にマトリックス状に配置されるとともに、前記ピ
   クセルの各々のコンデンサが前記配線を介して電気的に
   接続している請求項１記載の半導体光電気変換装置。
5. 【請求項５】 前記ピクセルが電圧バイアス用抵抗を含
   んでいる請求項４記載の半導体光電変換装置。
6. 【請求項６】 前記各コンデンサの前記電極がＸ方向に
   てそれぞれ接続され、更にＹ方向にて接続されている請
   求項４記載の半導体光電気変換装置。